JPS60189552A - バツフア割振り制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、周辺データ記憶サブシステムの制・御装置
に関し、特に周辺データ記憶サブシステムにおいて、ラ
ンダムアクセスデータからなる割振り可能なセグメント
の割振りあるいは再割振シを行うための制゛御装置に関
するものである。

〔従来技術〕

従来よシ、磁気テープレコーダを使用したシステムを含
む周辺データ記憶システムのデータ転送特性を高めるた
めに、割振シ可能なデータ記憶セグメントをもつデータ
バッファが使用されている。

例えば米国特許第４４０５２８６号には、周辺データ記
憶システム中のさまざまなデータノ（ソファの間で負荷
を平衡させるために周辺データ記憶システムの動作を調
整することによシ、周辺データ記憶システム全体の性能
を高められる旨が述べられている。周辺データ記憶シス
テムの性能、すなわちアクセス時間の短かさはさまざま
な方法でデータバッファの動作を管理することによりさ
らに高めることができる。

例えば、１９７６年１１月発行のＩ　ＥＥＥＣＯＭＰＵ
ＴＥＲＪＯＵＲＮＡＬ％　３０６〜６１４ページ掲載の
Ｃａ５ｅｙとによる　’ＲｅｐＩａＣｅｍｅｎｔＡ１ｇ
ｏｒｉｔｈｍｓ’ｆｏｒ　Ｓｔｏｒａｇｅ　Ｍａｎａｇ
ｅｍｅｎｔｉｎ　Ｒｅ１ａｔｉｏｎａｌ　Ｄａｔａ　Ｂ
ａ５ｅｓ”と題する論文は、データベースにおけるさま
ざまな関係データベースが多様な大きさであることを教
示する。

すなわち、定義された各々の関係データベースは割振り
可能な複数の記憶ユニットまたはセグメントをもつこと
ができる。各々の関係データベースは交換制御装置中に
唯一のエントリをもち、またその交換制御装置には最長
時間未使用（Ｌ’ＲＵ　）連結リストが格納されている
。この論文にはＬＲＵ連結リスト上で単一のユニットと
して割振り可能な複数のセグメントの群をつくる方法が
示されている。

次に、Ｈｏ５ｃｈｌｅｒの米国特許第４０９９２３５号
には複数の制御用コンピュータをもつ電話切換システム
が示きれておシ、これら複数のコンピュータが１現在測
定した利用率１に基づきシステムの負荷をバランスさせ
る。この利用率は呼び出しの待ち時間をコンピュータの
自由時間あるいは利用可能時間で割った商である。そし
て、その利用率が予定のしきい値に達すると、入力呼び
出しがさまざ筐な制御用コンピュータに割当て（タスク
再割当であるいは再割振り）される。従ってこの特許は
、負荷が再構成またはタスク再割当てを決定する際の一
つの要因であることを教示する。

米国特許第４００８４６０号は、メモリの割振られたデ
ータ記憶セグメントの早期放棄または割振シ解除を可能
ならしめるためにＬＲＵ連結リストにつき時間を刻印す
る手段の一つの例を開示する。

米国特許第３８９８６２４号は、キャッシュ中の再割振
りが多少なりともオペレータが入力した制御信号に依存
するように事前取り出しくＰｒｅｆｅｔｃｈ　）時間を
変更することによって、データキャッシュの帯域幅を変
更するための手段を開示する。

また、米国特許第４４０３２８６号は、負荷のバランス
なはかるために計数チャネル指令（ＣＣＲ）再試行を利
用することを開示する。

〔発明が解決しようとする問題点〕

この発明は、周辺データ記憶サブシステムのデータバッ
ファ間できわめて能率的に負荷のバランスをは力・るこ
とのできる装置を提供することを目的とする。

〔問題点を解決するための手段〕

この発明に係わる装置は、規格化された周期的経過時間
に基づく複数のユーザー間で再割振り可能なメモリセグ
メントの再割振シを行う。この発明の一つの様相におい
ては再割振シはユーザーによるデータ転送の活動性（非
持久性ンに依存する。

また、別の様相に２いては再割振りはレコードの大きさ
に依存する。尚、ここでは”ユーザー“とけ磁気テープ
レコーダをさすものとし、データ記憶ユニットとはすべ
ての磁気テープレコーダに対するケータバッファをさす
ものとする。

この発明のさらに別の様相においては、規格化された経
過時間は周辺システムにおけるすべての磁気テープレコ
ーダるるいはユーザーに対するアクセスの総回数により
示される。言いかえると、経過時間はシステム全体の活
動に対して規格化されている。この規格化によシ、通常
高性能であることを意味する”忙しい”テープシステム
においてはよシ頻繁に再割振シな行い、一方低速のテー
プシステムにおいてはよシ長い実経過時間で動的再割振
シを実行することが可能となる。

さて、規格化された経過時間は次の二とおシの計測方法
がある。第１にはチャネル指令再試行（ＣＣＲ）の回数
、あるいはデータ記憶ユニット（バッファ）の状況に起
因して生じた処理の遅れによシあられされる度数の測定
値である。例えば、割振シされたデータ記憶セグメント
が記憶用のデータを受けとることになっておシ、且つそ
のセグメントが一杯であったとしよう。すると、要求を
出シているホストプロセッサにチャネル指令再試行が出
される。一方、データバッファからホストプロセッサに
データが転送される、いわゆる読み取り動作にあっては
、割振られたセグメントが空のとき遅延が生じる。そし
て、この遅延が大きいほど、データ転送活動の度数が増
大する。第２の計測方法は、規格化された経過時間のう
ちにホスドブ′セッサによシデータバソファに対してア
クセスがなされたか否かに関するものである。このこと
は度数とはかかわシなく何らかの活動がちつたかどうか
を示す。

〔実施例〕

第１図を参照すると、本発明の装置は記憶システム１０
に組み込まれておシ、この記憶システム１０はＣＵ−０
及びＣＵ−１と表示した一対の制御ユニット１１を備え
ている。また記憶システム１０は、複数のホストプロセ
ッサ１２と接続可能でロシ、これらのホストプロセッサ
１２はデータ処理技術において実行されるホスト動作の
制御のもとてめいめいのホストプロセッサ１２間でデー
タのやりとシ及び記憶動作を行うためのものである。記
憶システム１０はホストプロセッサ１２を代行して複数
のデータ記憶装置１６にデータ信号を記憶する。このデ
ータ記憶装置１３は、磁気テープレコーダ、元感知テー
プレコーダ、磁気ディスクレコーダ、光デイスクレコー
ダ、磁気カードレ＝＋−ダ、ｘカードレコーダ、ユニッ
トレコード装置であるが、必ずしもこれらのものに限定
されない。ホストプロセッサ１２と記憶システム１０の
間の情報の伝達は複数の入出力チャネル１４を介して行
われる。この入出力チャネルは一般的には、Ａｍｄａｈ
ｌ　他の米国特許第３４００３，７１号に基づくもので
ある。記憶チャネル１０の動作性能を高めるために、各
制御ユニット１１はデータバッファ１５を備えている。

このデータノ（ツファ１５は好適には半導体デバイスか
らなるランダムアクセスメモリ素子で構成される。デー
タノくツファ１５はホストプロセッサ１２とデータ記憶
装置１２間のデータ転送のための主要な通路である。

そして、データバッファ１５及び制御ユニット１１を介
してホストプロセッサ１２が任意のデータ記憶装置と連
絡をとることができるように構成されている。入出力チ
ャネル１４からデータノくツファ１５への情報の伝達は
制御ユニツｌ−’ＣＵ−０中のチャネルアダプタｃｘｘ
ｓｏ及ｑバス８１と、制御ユニットＣＵＩへ向うバス９
６とを介して行われる。尚、第１図では制御ユニットＣ
Ｕ−〇の構成を詳細に図示し、制御ユニットｃＵ−１の
構成を簡単に図示しているが、制御ユニツ）ＣＵ−１は
制御ユニットＣＵ−０と同一の構成をもち、且つ図示し
ないが制御ユニットＣ’Ｕ−，０とは相補的に接続され
ていることを理解されたい。データバッファ１５に２い
て、回路ＣＸ１６はデータ処理技術において一般に使用
される周知の自動データ転送回路である。

さて、複数のデータ記憶装置１３が単一のデータバッフ
ァ１５を介して複数のホストプロセッサ１２との間でデ
ータのやシとシを行うので、データバッファ１５は、点
線１７によって示される割振り可能な複数のデータ記憶
セグメントとして動的に管理される。すなわち、所定の
データ記憶装置１３がホストプロセッサ１２と連絡をと
っているときには、そのデータ記憶装置１３はデータ転
送処理のためにデータバッファ１５０１つのデータ記憶
セグメントを割当てまたは割振られる。そして現在デー
タ転送を行っていないデータ記憶装置１３にはそのよう
なデータ記憶セグメントを割当てる必要はない。この自
由、すなわちすべてのデータ記憶装置１３にデータ記憶
セグメントを割当てる必要がないことから、データノ（
ツファ１５として２５６にバイト程度の比較的小さい記
憶容量のものを用いることができる。データ記憶装置１
６に対するデータバッファ１５の割振９は通常、データ
転送または指令のチェーンの各独立な系列における次の
データ転送との間で維持される。

データバッファ１５とデータ記憶装置１ろ、の間のデー
タの伝達は自動データ転送回路ＤＸ８３を介して行われ
る。セしてＤＸ８３からデータ記憶装置１３への接続は
一対のケーブル９０．９４を介してなされる。このケー
ブルについては米国特許第４４０６２８６号及び米国特
許第４４２３４８０号に詳説されている。同様に、制御
ユニットＣＵ−１は一対のケーブル９３．９５によって
データ記憶装置１６に接続されている。

記憶システム１０の制御は２つの制御ユニット１１のど
ちらにも及んでいる。尚、第１図は、この発明を理解す
るために特に関連がないと思われる箇所を省略または簡
略化して図示されている。

さて、各制御ユニット１１は制御装置３４を備えており
、この制御装置６４は好適には前述の米国特許第４４０
３２８６号及び米国特許第４４２６４８０号に示されて
いるようなプログラムされたディジタルコンピュータま
たはマイクロプロセッサである。記憶システム１０の制
御は制御ユニツ）ＣＵ−０，ＣＵ−１で共有されている
ので、記憶システム１０の論理制御に必要な制御データ
を交換するために連結バス１０９が２つの制御ユニツ）
ＣＵ−０、ＣＵ−１間のデータの伝達を担う。尚さまざ
まな制御装置群を一括して符号６６で示した。この制御
３３には上述した制御が含まれるほか、自動データ転送
回路ＣＸ１’６．Ｄ、Ｘ８６及びデータバッファ１５の
動作の制御も含まれる。

先ず、この発明の第１の部分はＣＵ−０及びＣＵ−１に
おけるデータ転送活動の個別の測定に関するものである
。すなわち、この測定によシ、動的条件にある２つの制
御ユニツ）ＣＵ−０、ＣＵ−１が効率よく作業をするこ
とが保証される。制御ユニットＣＵ−０、ＣＵ−１のデ
ータバッファ１５はホストプロセッサ１２とデータ記憶
装置１３０間の主要な通路であるから、ホストプロセッ
サ１２の要求を十分満足するためには、データ要求時に
おける２つのデータバッファ１５の状況が個々の制御ユ
ニットの現在の能力を示す一つの表示である。例えばホ
ストプロセッサ１２が記憶システム１０からデータを要
求しそのデータがデータバッファ１５中にない場合、そ
のときの状況は制御ユニットの負荷の表示、すなわちデ
ータ転送効率として使用きれる。同様にして、もしホス
トプロセッサ１２がデータ記憶装置１６上にデータを記
録することを望み、且つそのデータ記憶装置１３に割振
られたデータバッファ１５のデータ記録セグメントがデ
ータで一杯であったなら、その状況は制御ユニット１１
の負荷の別の表示となる。

また、ホストプロセッサ１２があるデータ記憶装置１３
の使用を要求したときにそのデータ記憶装置１３にはデ
ータバッファ１５中のデータ記憶セグメントが割振られ
ていなければ、そのときの状況は制御ユニット１１の負
荷のまた別の表示となる。そのような表示は制御装置３
４によって判断され、その間制御装置６４は、ホストプ
ロセッサ１２が出した入出力チャネル指令に応答してそ
の指令が直ちには実行できないことを判断する。次に制
御装置６４はライン４０からチャネルアダプタｃｘｘｓ
ｏを介して、要求を出しているホストプロセッサ１２に
チャネル指令再試行（ＣＣＲ）信号を供給することによ
シ遅延を表示する。そのようなチャネル指令再試行に関
してはＲ，Ｌ　。

Ｃｏｒｍｉｅｒ　他の米国特許第３６８８２７４号に十
分に説明されている。本発明によれば、各制御ユニット
１１において効率を保つべく、制御ユニット１１中には
チャネル指令再試行信号を利用するための回路及び制御
装置が設けられている。チャネル指令再試行（ＯＣＲ）
信号の”付札”は規格化された経過時間の期間毎の各々
のデータ記憶装置１６についての動作度数をあられす。

データバッファ１５０割振られた各々のセグメントにつ
き、ＣＣＲの数に対応して個別の付札”ＣＣＲＫ’が設
けられている。この付札０ＣＲＫは計数レジスタ４．１
．４２中に収められる。ＣＣＲ信号はそれぞれアドレス
指令されたデータ記憶装置１３（計数レジスタ４１．４
２によって表示されるセグメントが指定するデータ記憶
装置）に関連づけられる。従って、計数レジスタ４１．
４２もアドレス指定される。このように、データバッフ
ァ１５の各々の割振られたセグメントに対応する活動度
数状態が個別のＯＣＲ付札内に保持される。これら個別
の付札はまた各々のデータ記憶装置１６及びそれに連結
したデータバッファ１５のセグメントの、ホストプロセ
ッサ１２の要求動作に対する相対的応答性をもあられす
。

記憶システム１０のすべての活動はデータ記憶装置１３
のアドレスに基づいている。尚、データ記憶装置１３ま
たはレコーダとそれに割振られたデータバッファ１５の
セグメントとの組み合わせは論理装置と呼ばれる。とい
うのは、ホストプロセッサ１２に対してデータ記憶装置
１３とそれに割振られたセグメントとはあたかも単一の
ユニットのようにふるまうからである。筐た、記憶シス
テム１０とデータの伝達を行うホストプロセッサ１２は
必ずデータ記憶装置１６にアドレス指定する。従って、
データバッファ１５のセグメントはホストプロセッサ１
２によって明示的にアドレス指示されるのではなく、デ
ータ記憶装置１３のアドレスによって暗示的にアドレス
指示される。制御装置３４はホストプロセッサ１２から
出された入出力指令に応答する。そしてＣＣＲがホスト
プロセッサ１２に供給されたときに、制御装置３４は、
アドレスされる論理装置を表示する計数レジスタのうち
の一つを選択するためにバス４３にアドレス信号を供給
し、そのアドレスでれた計数レジスタ中の０ＣＲＫの計
数値を加算する。規格化された経過時間を測定すべく好
適な態様でこの発明を実施するために、各制御ユニット
１１がデータ記憶装置１６用の動作カウンタ４５中にデ
ータ記憶装置１６全体の動作の回数を保持する。そして
、データ記憶装置１３のうちどれかが制御ユニット１１
によってアクセスされるたび毎に、動作カウンタ４５の
計数値は一つづつ加算される。また、規格化された経過
時間の満了をチェックするために、動作カウンタ４５が
加算されるたび毎に、加算後の動作カウンタ４５の計数
値が比較回路４６によっであるしきい値または限界値と
比較される。尚、この限界値はレジスタ４７に格納され
ている。そして、動作カウンタ４５の計数値がレジスタ
４７の限界値と等しく々るかそれを超えると、データバ
ッファ１５のデータ転送活動が調べられる。

規格化された時間は、データ記憶装置１６について動作
が開始される毎にライン４８を介して信号を供給し動作
カウンタ４５を一つづつ加算することにより制御回路ろ
４によって生成される（これらの構成をソフトウェア的
にプログラムによシ構成した実施例ではそれと等価なプ
ログラム機能が実行される）。この動作カウンタ４５は
制御ユニット１１毎に一つづつ設けられている。レジス
タ４７は規格化された経過時間の満了をあられす限界値
を格納する。比較回路４６は動作カウンタ４５の計数値
とレジスタ４７の限界値との比較を行う。制御回路３４
がデータ記憶装置１３を選択または作動させる毎に、制
御回路３４は比較回路４６を作動させるだめにライン５
２を介して信号を供給する。そして、動作カウンタ４５
の計数値がレジスタ４７の限界値よシも小さいことを比
較回路４６が検知すると、ライン５０及びＯＲ回路５１
を介して制御回路５４に対して、規格化された経過期間
がまだ満了していないことを示す信号が出される。次に
、動作カウンタ４５の計数値がレジスタ４７の限界値と
等しいかそれよりも大きいことを比較回路４６が判断す
ると、ＡＮＤ回路５５とＡＮＤ／ＮＯＴ回路５７の値を
抽出するだめにライン５４に活動チェック信号が出され
る。

現在のデータ転送に使用すべきデータバッファ１５のデ
ータ記憶セグメント、すなわちアドレス指定されたデー
タ記憶セグメントに対して競合が生じた場合には、活動
チェックは行われない。データバッファ１５の任意のデ
ータ記憶セグメントに対して競合が生じた場合にはつね
に、後述する競合ラッチ５６がセットされる。そして、
継続及びチェック無しの信号をＯＲ回路５１を介して制
御装置３４に渡すために、ＡＮＤ回路５５は、このセッ
トされた競合ランチ５６に応答する。一方、競合ラッチ
５６がセットされていない（データバッファ１５のセグ
メントに対する競合がない）場合、ＡＮＤ／ＮＯＴ回路
５７がライン５４の信号に応答して、新たな規格化され
た期間を開始させるために動作カウンタ４５をリセット
する。このＡＮＤ／ＮＯＴ回路５７の出力信号は、動作
チェックを開始するだめに制御装置６４にも送られる。

この活動チェックは再割振シ制御装置６５によって実行
されるが、これについては以下で述べる。

Ａ　Ｎ　Ｄ　／　Ｎ　ＯＴ回路５７の出力信号は、再割
振り制御装置６５を起動するためにライン６６を介して
移送される。

再割振り制御装置６５は起動する毎にバッファレコード
テーブル（図示しない）、バッファ状況テーブル（ＢＳ
Ｔ）１３７、及び論理装置テーブル（ＬＴＤ）１３３を
チェックする。これは、たった今満了になったばかりの
規格化された経過期間における各論理装置毎の活動度数
を測定するためである。

再割振シ制御装置６５はデータ記憶装置１３の最大度数
、すなわちデータバッファ１５のデータ記憶セグメント
の最大度数を与える計数値を記憶するだめの複数のレジ
スタを備えている。再割振り制御装置６５はまた、デー
タ記憶装置１３−のうちの任意のものが活動を有してい
るかどうか、及びデータバッファ１５中でデータ記憶状
況を有しているかどうか、ということも判断する。ＦＩ
ＣＯＵＮＴ　６８は活動チェックの期間にデータバッフ
ァ１５のデータ記憶セグメントが自由であるか非活動で
あれば常に「１」にセットされる。レジスタＦＣ６９は
データバッファ１５のすべてのデータ記憶セグメントに
対する最大フォールト計数値（ここではＣＣＲカウンタ
４１・・４２がＣＣＲＫをカウントする）を記憶する。

この最大計数値は、たった今規格化されたばかりの先行
期間のうちでどのデータ記憶セグメントが最大のＣＣＲ
（チャネル指令再試行）回数、すなわち最大活動度数を
示したかを識別するために使用される。レジスタ５ＥＧ
７０はＦｅ１２中に示された最大計数値を経験したデー
タバッファ１５のデータ記憶セグメントの識別子を記憶
するためのものである。

レジスタ８７１は現在再割振シ制御装置６５によってチ
ェックされているデータバッファのデータ記憶セグメン
トを識別するためのものである。レジスタＤＥＣＣＲ７
２は、次のチャネル指令再試行ＣＣＲがホストプロセッ
サ１２に送られたときに再割振９手続を呼び出すべきか
否かを指示するだめのものである。読み取りモードの間
は、（米国特許第４４０３２８６号に教示されるように
）データバッファ１５のセグメントの対形成を有効化す
るために、このレジスタＤＥＣＣＲ７２が再割振り及び
データバッファ１５からのデータの除去を指示する。レ
ジスタＡＣＴ２６２はデータバッファ１５の各データ記
憶セグメント毎に一つづつ対応するビットを有してお５
．ＡＣＴ２６２中の各々のビットは規格化期間中にデー
タバッファ１５の個々のデータ記憶セグメントが何らか
の目的でアクセスされたときはいつでも制御装置３４に
よってセットされる。これらのビットは規格化かの活動
が生じたかどうかを示すことになる。好期間中に各々の
データ記憶セグメントにつき何ら適な実施例においては
、レジスタ１３７はバッファ状況テーブルＢ５Ｔ１．３
７の一部をなす。

Ａ、制御装置３４０制御動作 次に第２図を参照すると、同図にはデータバッファ１５
の活動チェックが行われたかどうかを制御装置３４が判
断する様子が示されている。第２図は、第１図における
符号４５から５７までであられした機能を実行する際に
制御装置３４中でマイクロプロセッサによって行われる
制御の流れに対応している。その活動はデータ記憶装置
１３が、例えば’ＤＭ　ＳＤＯ”と称するマイクロプロ
グラムモジュールの実行結果として選択されたときには
必ず開始される。尚、第２図の符号５４３はデータ記憶
装置１３の選択処理動作をあられすが、これは本発明を
理解する上で関連がないので説明を省略する。ここでデ
ータ記憶装置１３が継起するデータ転送動作のために活
動化される予定であると仮定すると、制御装置３４がス
テップ１１５でデータ記憶装置１６の動作を開始させる
。尚、このステップに続いて、周辺装置の動作を開始さ
れるための周知の手続きを行ってもよい。データ記憶装
置′Ｉ６が゛スタート”信号を制御装置３４から受け取
るとすぐに、制御装置６４はステップ１１６で動作カウ
ンタ４５を１個づつ加算する。

そしてステップ１１７で制御装置６４が比較回路４６を
有効化し、これによシ動作カウンタ４５の計数値とレジ
スタ４７の内容とが比較される。このとき動作カウンタ
４５の計数値がレジスタ４７の内容によってあられされ
るしきい値と等しくなく、あるいはよシ小さいなら、制
御装置３４は符号５０６であられされる他のマシン動作
に進むことになる。符号５０２は、他のマシン動作から
さらに他のマシン動作への帰還が制御装置３４によって
影響を受けることを示しているが、このことは本発明を
理解する上で関連がないので説明を省略する。ステップ
１１７において動作カウンタ４５の計数値がレジスタ４
７のしきい値と等しいか、よシ大きいなら、ステップ１
１８で制御装置３４が競合ラッチ５６をチェックする。

そして後述するように、データバッファ１５のどれかの
データ記憶セグメントに競合が生じていたなら、この時
点では再割振りは不適当であるがゆえに活動チェックは
行われない。言いかえると、データバッファ１５中の他
のデータ記憶空間に対して待機中の要求が存在するとき
は、競合が除去されるまでは動的再割振りが進行すべき
ではないのである。この観点から、本発明を実行するに
は２とお９の実施例があろう。先ず一つの実施例ではデ
ータバッファ１５の競合が生じたときには動作カウンタ
４５をゼロにリセットすることはできないものとする。

従って、データ記憶装置１３が次のデータ転送動作に対
して選択される予定である場合毎に、ステップ１１７で
比較回路４６が有効化される。

このことは、動的再割振シが現在のデータバッファ１５
のデータ記憶空間の競合を妨害することなく実行される
ようにデータバッファ１５における競合が除去されるま
で生じる。もう一つの実施例では、次の規格化期間の終
Ｔまで、起こｐうる再割振ジ動作に対する活動のチェッ
クが延期される。

よシ好適なのははじめに述べた方の実施例であシ、これ
によればデータバッファ１５に競合が生じるたび毎にす
こしだけ規格化の満了時期が延期される。

第２図に戻って、ステップ１１８でデータバッファ１５
の競合が見出されると、制御装置３４によって、符号５
０６で示した他のマシン動作（図示しない）が実行され
る。一方ステップ１１８でデータバッファ１５の競合が
生じていなければ、ステップ１１９で制御装置３４が、
新たな規格化期間を開始させるために動作カウンタ４５
をゼロにリセットする。次に制御装置３４は先程終了し
たばかシの規格化期間中にデータバッファ１５の活動が
あったかどうかをチェックし、必要があれば動的なバッ
ファセグメントの再割振シを実行すとの発明を実施する
ためのデータ構造は次のように記述される。先ず、論理
装置はＬＤＴ１３３（第４図）を介して識別かつ制御さ
れ、一方個々の論理装置に対応するデータバッファ１５
のセグメントはＢ５Ｔ１３７’（第３図）を介して制御
される。個々の制御ユニット１１中のデータバッファ１
５の各セグメントに対してＢ５Ｔ１３７中には１個づつ
のエントリレジスタが設けられている。

尚、ホストプロセッサ１２によシ出され記憶システム１
０によシ受は取られた指令はデータ記憶装置１３のアド
レスに基づくのであり、データバッファ１５のセグメン
トのアドレスに基づくのでないから、ＬＤＴ　１３３は
Ｂ５Ｔ１３７に対して間接アドレスを提供することにな
る。この観点から、ＬＤＴ、１５３の各レジスタ中のＢ
Ｓ’ｒＰ２５３はＢ５Ｔ１３７中の対応するエントリの
アドレスを識別するだめのものである゛。カウンタレジ
スタＣＣＲＫ４１．４２はＬＤＴ　１３３中に設けられ
ている。ＩＲＡＨ２２５は読み取シ進行禁止を指示＋Ａ
ビットであ制＋ｈわも、＝ｐ倍システム１ｎはホストプ
ロセッサ１２により受け取られた指令なくしてはデータ
記憶装置１６からデータバッファ１５ヘデータを転送す
ることがない。

ＤＥＣＣＲ２５４（ＤＥＣＣＲ７２と同一）は、ＣＣＲ
が、ＬＤＴ　１３３中のレジスタによって表示されアド
レス指定されたデータ記憶装置１３へ送られたときにデ
ータバッファ１５の対応するデータ記憶セグメントが割
振シ解除されるべきであることを制御ユニット１１に対
して指示するだめのビットでわる。このビットは、デー
タ記憶装置１３から読み取られたデータを記憶するデー
タ記憶セグメントに動的再割振シが関与するときに有用
である。ＬＤＴ１３３の他のフィールドはデータ記憶装
置１３を含む論理装置及び割振りされたデータバッファ
１５のセグメントに関連するものであるが、本発明には
直接関連がないので省略記号２５６で示しである。

データバッファ１５のセグメントの動作に関連するＢ５
Ｔｉ３７（第３図）はデータバッファ１５の個々のセグ
メントに対応する各々のレジスタ中に複数のフィールド
を備えている。ＤＡＤＤＲ２６０はデータ記憶セグメン
トが割振シされるデータ記憶装置１６のアドレスを記憶
するだめのものである。この割振シはＡビット２６６が
「１」にセットされていることによって指示される。す
なわち、そのデータ記憶セグメントが割振シされていな
いならＡビット２６６はｒＯＪである。するとＤＡＤＤ
Ｒ２６０の内容は無視される。フィールドＬＲＵ２＜Ｓ
ｌはデータバッファ１５を管理するために使用されるＬ
ＲＵ結合リストに関連するものである。すなわち、表示
されたデータ記憶セグメントが、別のデータ記憶セグメ
ントとともに１つのデータ記憶装置１３に割振られると
、対応するＬＲＵ２６１のエントリがゼロにセットされ
る。また、もう一方のデータ記憶セグメントのＬＲＵ２
６．１のエントリは割振りと交換制御の目的のために双
方のデータ記憶セグメントを表示する。ＡＣＴピット２
６２は、現在の規格化期間中に対応するデータ記憶装置
１３の選択が指示されたときに、その表示されたデータ
記憶セグメントがアクセスされたことをあられすための
ものである。Ｅフィールド２６４はデータバッファ１５
のセグメントが現在使用中であること、すなわちＢ５Ｔ
１３７のエントリによって表示されたデータバッファ１
５のセグメントに関連して現在データ処理動作が実行さ
れていることを示すだめのものである。Ｆフィールド２
６５はそのセグメントが解放、すなわち割振り解除され
る予定であることを示すためのものである。ＲＡＮＤＦ
：２６８は現在転送されているブロック中のデータレコ
ードの相対的な大きさ、すなわち小さいか、中くらいか
、大きいか、きわめて大きいかを示すだめのものである
。Ｄ　（ｄｉｒｅｃｔｉｏｎ　＝方向）フィールド２６
７は磁気テープの動作が前進か後退かを示すだめのもの
である。Ｐビット２７０は、それがセットされていると
きは、１つのセグメントが他のセグメントと対になって
いることをあられす。省略記号２６９は、典型的にはＢ
５Ｔ１３７中に含まれるがこの発明の説明には直接に関
連のない他のフィールドをあられす。尚慣例により、Ｌ
ＲＵ結合リスト上には対をなすデータ記憶セグメントの
うちの偶数（０，２，４，・・・）番目のデータ記憶セ
グメントのみを示すものとし、奇数番目（１，３，５・
・・・）のデータ記憶セグメントは、対結合したときは
ＬＲＵ結合り哀トから省略される。

競合ランチ５６０セツトは、第５図に示すように再割振
シ処理の間に行われる。現在割振シが存在しないような
（それはＬＤＴ　１３３中のＢＳＴＰ２５６がゼロに等
しいことによって示される）ホストプロセッサ１２から
出された任意のデータ転送要求によシ第５図に示すマシ
ン動作が開始される。この第５図のマシン動作を開始す
るだめの制御装置３４の起動作用はステップ２７４で始
まる。最初に先ず、制御装置３４が待機中の割振り表（
ＰＡＴ１３４）をチェックする。このＰＡＴ１３４はデ
ータバッファ１５のデータ記憶セグメントの割振りを要
求するすべてのデータ記憶装置１３のアドレスを識別す
るだめのものである。そしてＰＡＴ　１３４内のポイン
タが、周知のテーブル結合技術を用いてデータ記憶装置
１６のリストの始点と終点とを表示する。ＰＡＴ１３４
の各エントリは１個乃至は２個のどちらの個数のデータ
記憶セグメントが割振られることになっているかを示す
だめの結合されたビットＰ１３５を有している。そして
、Ｐ−００ときには、１つのデータ記憶セグメントが割
振られ、Ｐ−１のときには、２つのデータ記憶セグメン
トが割振られている。

割振りリストのデータ記憶装置１６のアドレスの開始地
点はキャラクタｌＩＩであられされ、そのリストの底は
キャラクタ１０”であられされる。

ステップ２８０では、待機中の割振シテーブル（ＦＡＴ
　）、１３４が空かどうかを制御装置３４が判断する。

すなわち、ＰＡＴ１３４の最初のエントリに対応する制
御装置６４中のテーブルポインタ（図示しない）とＰＡ
Ｔ　１３４の最後のエントリに対応する制御装置３４中
のテーブルポインタ（図示しない）とが等しいならば、
ＰＡＴｉ３４が空である。そしてＰＡＴ　１３４が空で
あると、制御装置６４はステップ２８８の他のマシン動
作へ進む。一方、ＰＡＴ１３４が空でなければ（すなわ
ちデータ記憶セグメントの割振９が待機中であれば）、
ステップ２８１で制御装置６４はアドレス指定されたデ
ータ記憶装置１３のＬＤＴ１３３中のＢＳＴＰフィール
ド２５３のデータ内容をチェックする。そして、そのＢ
ＳＴＰ２５３がゼロでなければ、その論理装置のアドレ
スは待機中の割振りと、割振シ解除の両方を備えている
ことになる。このときは制御装置６４は飛点２８８を介
して他のマシン動作へ進む。もしＬＤＴ１３３のチェッ
クされたＢＳＴＰ２５３がゼロであれば、データバッフ
ァ１５のセグメントの割振シが適正である。このときは
ステップ２８２で制御装置６４が、待機中の割振シ要求
に対応するＰビット１３５をチェックする。そしてｐ＝
ｏであれば、論理装置を構成するためにアドレス指定さ
れているデータ記憶装置１３に対してデータバッファ１
５の単一のセグメントが割振られることになる。単一の
セグメントが割振られる場合には、制御装置３４がステ
ップ２８３で論理モジュールＨＭＡＳＥ（図示しない）
を活動化する。この論理モジュールＢ、、ＭＡＳＥは周
知の割振ｐ方法を用いてデータバッファ１５のセグメン
トのうち自由なセグメントに割振シを行う。尚、自由な
データ記憶セグメントのり自由リスト１が通常の方法で
保持されている。ステップ２８６で単一のセグメントを
割振ろうとする試みが完了すると、制御装置３４はステ
ップ２８４で論理モジュールＢＭＡＳＥ（図示しない）
からの帰還コード（ＲＣ）をチェックする。そしてＲＣ
＝０であると、データバッファ１５のセグメントがアド
レス指定されたデータ記憶装置１３に首尾よく割振られ
たということである。そしてステップ２８５でＰＡＴ１
３４の出力ポインタが「１」だけ加算される。ステップ
２８５に続いてステップ２８６では制御装置３４が先程
割振られたばかシのデータバッファ１５のセグメントに
対して、そのピッ）Ａ２６３及びピットＥ２６４を「１
」にセットすることによりそのセグメントに対応するＢ
５Ｔ１３７を変更する。これはその指示されたセグメン
トが割振られて使用中であり且つ単一のデータ記憶セグ
メントが割振られていることを示すためにＰビット２７
０がリセットされていることを指示するためである。制
御装置３４はまたアドレス指定されたデータ記憶装置１
６のアドレスに対応するＤＡＤＤＲ２６Ｄのセットも行
う。次に制御装置６４は他のマシン動作を実行するため
にステップ２８８で使用中論理モジュール（図示しない
）に戻る。

ステップ２８４に戻って、帰還コード（ＲＣ）がゼロに
等しくないならば、制御装置３４は試みだ割振りが失敗
だったことを知る。このことは、データバッファ１５の
データ記憶セグメントに対して競合が存在することを意
味する。従って、ステップ２８７で競合ラッチ５６（第
１図）が「１」にセットされる。このあと制御装置３４
はステップ２８８を介して他のマシン動作へと進む。

また、制御装置ろ４がステップ２８２で対のピッ）Ｐｌ
　３５が「１」に等しいことを見出したなら、指定され
たデータ記憶装置１３に対して２つのデータ記憶セグメ
ントが割振られていることになる。この対の割振シはい
くつかの手段によって開始可能であシ、それらの手段の
うちの一つは動的再割振シ期間中に本発明に基づき実行
される。

この対のビットを識別することは第６図及び第７図を参
照することによシ明らかとなろう。一対のデータ記憶セ
グメントを割振るべきときには、ステップ２８９（第２
図）で制御装置３４が論理モジュールＨＭ　ＡＰＲ（図
示しない）を活動化する。すると論理モジュールＨＭ　
ＡＰＲは周知の技術を用いて２つのデータ記憶セグメン
トをアドレス指定されたデータ記憶装置１６に割振る。

尚、この実施例では、どの対のデータ記憶装置１３にお
いても、偶数番目のデータ記憶セグメントが小さい方の
順番のデータ記憶セグメントである。第３図のＢ５Ｔ１
３７に関して示したように、１個よりも多い数のデータ
記憶セグメントが任意のデータ記憶装置１３に割振られ
ているときは、その偶数番目のデータ記憶セグメントの
みがＬＲＵ結合リスト２６１中にエントリを有すること
になる。

つ、好適な実施例では、慣例にょシデータバッフア１５
のセグメントはＯからＮまでと数え上げるものとする。

そして偶数のセグメントは常にＬＲＵリスト２６１上に
あｐ、一方奇数のセグメントはそれが単一で、アドレス
指定されたデータ記憶装置１６に割振られているときに
のみＬ　ＲＵ　ＩＪスト上にあることになる。尚、上述
したりスト２６１のように、複数のセグメントの群が割
振シされているにも拘らずその群のうち１つのセグメン
トのみがＬＲＵ交換制御リスト上にある、ということは
周知であシ、そのためこれについては詳しく述べない。

ステップ２８９でバッファの組に割振シしようとする試
みが完了すると、制御装置３４は既に述べたようにステ
ップ２８４へと進む。そしてステップ２８６で、対をな
す割振シに基づきＢ５Ｔ１３７が変更を被る。この変更
は双方のデータ記憶セグメントのＡビット２６３とＥピ
ット２６４とをともに「１」にセットするとともに双方
のデータ記憶セグメントにつきＰビット２７ｏを「１」
にセットすることにより実行される。

Ｂ、再割振シ制御回路６５ 第６図は再割振シ制御回路６５のマシン動作をあられす
だめのフローチャートである。この制御動作は、先程終
了したばかシの規格化期間におけるデータ記憶装置１６
に対するデータバッファ１５の活動をチェックするため
に好適にはマイクロプロセッサにより実行される。先ず
再割振り制御回路６５はステップ２９０で論理装置の活
動のチェックを行うために第１図のレジスタ群を初期化
する。この初期化ステップはレジスタＳ７１、Ｆｅ１２
．５ＥＧ７０及びＦＩＣＯＵＮ’＃８をゼロにセットす
ることからなる。データバッファ１５のすべてのデータ
記憶セグメントの活動をチェックすることは反復ループ
２９１内で実行される。

この反復ループ２９１では、数字ゼロで指定されるセグ
メントから始まってセグメント番号Ｎのセグメントに算
術的に進行する各々のデータ記憶セグメントにつき、そ
れらのチャネル指令再試行の表示による活動を直列的に
チェックする。このとき対形成されていることがあるの
で、ループ２９１の反復回数はＮ／２からＮ−Ｊでの間
で変動しうる。ステップ２９２ではレジスタＳ７１中で
識別されたデータ記憶セグメントが非活動または自由で
あるかを判断するために、再割振シ制御回路６５がＢ５
Ｔ１３７にアクセスする。そしてビットＦ２６５が「１
」に等しければ、レジスタｓ１の内容によって指定され
た、そのチェックされたデータ記憶セグメントは自由で
ある。またもしＡＣＴ２６２（第６図）がゼロであれば
、そのセグメントは規格化期間が満了する全期間に亘っ
て非活動である。自由または非活動なセグメントに対し
ては、再割振り制御装置６５がステップ２９３でＦ　Ｉ
　Ｃ０ＵＮＴビツト６８を１１」にセットする。

これは、規格化満了期間の゛終了後データバッファ１５
のデータ記憶セグメントのうち少くとも一つが自由また
は非活動であったことを示すためである。ステップ２９
６からは、制御装置３４がループに指標を付けるために
処理を行う。尚、このことは後述する。

次に再割振シ制御装置６５が、チェックされるデータ記
憶セグメントが自由でも活動的でもないと判断したとき
は、さらにステップ２９４で再割振り制御装置６５はチ
ェックされるデータ記憶セグメントが再割振シの候補で
あるかどうかを判断する。先ず再割振り制御装置６５は
チェックされるデータ記憶セグメントへ転送されるデー
タのサイズを判断するだめにＢ５Ｔ１３７（第６図）の
ＲＡＮＧＥ２６８をチェックする。ＲＡＮＧＥ２６８に
は転送されるデータレコードまたはブロックの大きさの
大まかな表示が記憶されている。長さ検出手段ＬＤ７５
（第１図）はＣＸ１６またはＤＸ８乙に転送される各ブ
ロックあるいはレコード中のデータバイトの数を計数す
るだめのものである。

尚、既に述べたようにＲＡＮＧＥ２６Ｂの４つの範囲は
次のとおリセットアツプされている：小さい、中くらい
、大きい、及びきわめて大きい。

その範囲を得るために、制御装置３４はデータのレコー
ド筐たはブロックの転送終了時に長さ検出手段ｔ、Ｄ７
５からバイト計数値を受けとる。次に制御装置３４は受
け取ったバイト計数値を６つのしきい値（すなわち上記
４つの範囲の間の境界値）と比較し、その範囲を表示す
る。そしてＢ５Ｔ１３７のＲＡＮＧＥ２６８は更新され
る。この動作は一連のブロックまたはレコードの転送の
たび毎に、１回、あるいはＩ１０指令の単一のチェイン
につき１回発生する。

これは定義次第で任意に変換できるのだが、本発明の第
１の実施例では大きいブロックサイズ及びきわめて大き
いブロックサイズの転送のみを再割振シに適格であると
している。この決定の理由は、小さいデータブロックあ
るいは中くらいのデータブロックを転送すると、その転
送データを収容するために２つ以上のデータ記憶セグメ
ントを必要とする可能性がほとんどないからである。す
なわち、この場合は現在使用中のデータ記憶セグメント
を他のデータ記憶セグメントと対形成する必要はないの
である。従って、小さいサイズのデータブロックに対し
ては、Ｓ７１中に示されたセグメントは再割振シの候補
とはなら々い。あるいは、ある種のエラー条件によシ個
々のデータ記憶セグメントを動的再割振シに利用できな
いようにすることもできる。

さてチェックしたデータ記憶セグメントが動的再割振シ
の候補であると仮定すると、再割振シ制御装置６５はス
テップ２９５でＦｃ６９の数値内容を、識別したデータ
記憶セグメントに対応するＣＣＲＫレジスタ４１．４２
の数値内容と比較する。そしてＦｃ６９中の現在のフォ
ールト計数値が個々のＣＣＲＫレジスタ中のフォールト
計数値に等しいかそれよシも大きければ、Ｆｃ６９の数
値内容は変更されない。一方、Ｆｃ６９の数値内容が個
々のＣＣＲＫレジスタの数値内容よりも小さければ、ス
テップ２９６で個々のＣＣＲＫレジスタの数値内容が、
Ｆｃ６９へ転送される。これは、チェックされる現在の
データ記憶セグメントに対する度数チェックにおいて見
出された最大のフォールト計数値をＦｃ６９に記憶する
ためである。さらに、Ｓ　ＥＧ　７０の内容が先程Ｆｃ
６９中に計数値をロードされたばがシのＣＣＲＫと接続
されているデータ記憶セグメントの識別子と等しい値に
セットされる。

次に再割振シ制御装置６５はステップ２９５あるいはス
テップ２９６からＢ５Ｔ１５７の個々のレジスタ中のＡ
ＣＴ２６２にアクセスし、その人ＣＴ２６２のビットを
ゼロにリセットする。このことはＢ５Ｔ１３７をして、
個々のデータ記憶セグメントに何ら活動が生じていない
ことを表示するように次の規格化満了期間に対して準備
させる。

次に再割振シ制御装置６５はステップ２９３まだは２９
７からループ２９１に示標を与える。ステップ２９８で
制＋ａｌ装置３４はＳ７１の内容を、データバッファ中
に存在するデータ記憶セグメントの順番Ｎと比較する。

そして、そのときチェックしたデータ記憶セグメントが
Ｎ番目のデータ記憶セグメントであるならば、これは最
後のデータ記憶セグメントがチェックされたことを意味
する。

従って、制御装置３４はループを抜は出てライン３０５
で示した出口へと進む。また、そのときチェックしたデ
ータ記憶セグメントが最後のデータ記憶セグメントでな
い場合には、ステップ２９９で再割振シ制御装置６５が
レジスタＳ７１の内容につきそれが偶数であるか奇数で
あるかをチェックする。そして、チェックしたＳの値が
奇数であれば、再割振り制御装置６５はステップ３０１
でＳの値を１つだけ加算する。また、チェックしたＳの
値が偶数であれば対応するＢ５Ｔ１３７のエントリがチ
ェックされ、偶数番目のデータ記憶セグメントが奇数番
目のセグメント対をなしているかどうかが判断される。

そして、対が形成されていなければ奇数番目のセグメン
トをチェックする必要がある。そして、Ｓの値がステッ
プ６０１で１だけ増加される。もしＰビット２７０が１
であれば、奇数番目のセグメントをチェックする必要は
ない。次に再割振シ制御装置６５は次の上位の奇数番セ
グメントのチェックを省略するためにステップ３００で
Ｓの値を２だけ増加させる。このステップ６００または
６０１に続いて、個々のＣＣＲＫ計数値によって示され
る活動度数をすべての必要なセグメントについてチェッ
クしてしまうまでステップ２９２からステップ２９７が
繰り返される。

チェックループ２９１が完了すると、制御装置６５は動
的再割振シを開始すべきかどうかの判断を行う。先ずス
テップ６０６で、再割振り制御装置６５がＦｅ１２とＦ
ＩＣＯＵＮＴ６８の数値内容のチェックを行う。それら
双方のレジスタの内容がともにゼロでないならば、すぐ
次の規格化満了期間内にホストプロセッサ１２に対して
少くとも１個のチャネル指令再試行（ＯＣＲ）が送られ
ており、さらに少くとも１個のデータ記憶セグメントが
動的再割振りを行えるように自由または非活動である。

寸だ、もしレジスタＦＣ６９あるいはＦ　Ｉ　ＣＯＮＴ
　６８のうち一方あるいは双方がゼロであれば、動的再
割振シを行うべきではないということである。すると再
割振９制御装置６５がライン６７（第１図）を介して、
制御装置３４に対し符号５０３で示した地点（第６図）
を介してステップ３０６から本発明とは関連のない他の
マシン動作へ戻るように指示する。

動的再割振りが可能である場合、再割振シ制御装置６５
はステップ３０７でＳＥＧレジスタ７０で識別されたデ
ータ記憶セグメントに対応するＢ５Ｔ１３７のＲビット
をチェックする。これは、そのデータ記憶セグメントが
読み取りモードと書き込みモードのどちらにあるかを判
断するだめである。そしてＲピット２６６が「１」なら
、読み取りモードが指示されている。すると、５ＥＧ７
０によって識別されたデータ記憶セグメントをもつ論理
装置に対応するＩ　ＲＡＨビット２２５とＤＥＣＣＲビ
ット２５４とを「１」にセットすることによりステップ
３０８で再割振９制御装置６５による読み取シ進行が禁
止される。このことによる記憶システム１０上の動作的
な効果は、５ＥＧ７０により識別されたデータ記憶セグ
メント中へのデータのさらなる読み取りを禁止すること
にあシ、この効果によシ次のＣＣＲが関連する論理装置
に対応するホストプロセッサ１２に送られたときに制御
ユニット１１が割振り解除を探す準備を行う−すか、ど
れの実際的効果は、Ｓ　ＥＧ　７０によシ識別されたデ
ータ記憶セグメントに関連づけられているデータ記憶装
置１３につき待機中である読み取シ動作を有するホスト
プロセッサ１２が、ＣＣＲが要求されるまでそのデータ
記憶セグメントからデータを読み取ることにある。この
ことは第７図との関連であとで説明される。次にそのセ
グメントは、対応するデータ記憶装置１３に対するデー
タ記憶セグメントにあとで一組の割振シを可能とするた
めに割振り解除される。このことも第７図に関連して後
に詳しく説明する。一方、５ＥＧ７０によって識別され
たデータ記憶セグメントに対応する動作モードが読み取
９モードでなければ、再割振シ制御装置６５はステップ
３０９で割振シ解除処理を進める。この割振シ解除処理
は“ＢＭ　ＤＢＳ′１と称する論理モジュール（図示し
ない）を活動化させることにより行われる。このＢＭ　
ＤＢＳは再割振シ制御装置６５をして５ＥＧ７０により
識別されたデータ記憶セグメントの割振り解除を行わせ
る。この割振り解除動作は通常の周知の手続きによシ行
われる。尚、その割振シ解除手続きには５ＥＧ７０によ
って識別されたデータ記憶セグメントから対応するデー
タ記憶装置１６へのデータの書□き込み手続きが含まれ
てもよい。

ステップ３１０では再割振シ制御装置６５が、先程ステ
ップ３０９で割振シ解除されたばかシのデータ記憶セグ
メントに対応するセグメント対中のもう一方のデータ記
憶セグメントのチェックを行う。すなわち先程割振り解
除されたセグメントが奇数番目のセグメントであれば次
の下位の偶数番セグメントがもう一方のセグメントであ
る。まだ、先程割振シ解除されたセグメントが偶数番目
のセグメントであれば、次の上位の奇数番目のセグメン
トがもう一方のセグメントである。もしその他方のセグ
メントが割振られていれば、そのセグメントは先程割振
シ解除されたセグメントとともに動的再割振りを可能な
らしめるために、割振シ解除されなければならない。従
ってステップ６１１では、再割振シ制御装置６５が再び
論理モジュールＢＭ　ＤＢＳを活動化して識別されたそ
の他方のセグメントの割振シ解除を行う。ステップ３１
１が終了し、あるいはステップ５１０でもう一方のセグ
メントが割振シされていなかった（すなわち、１３ｓＴ
’１３７のビットＤ２６７がゼロ）のであれば、対形成
可能な割振シ解除された２つのデータ記憶セグメントが
存在することになる。

これら２つのデータ記憶セグメントは、論理装置を構成
するために５ＥＧ７Ｄによって識別されたデータ記憶セ
グメントを以前に持っていたデータ記憶装置に対して利
用可能となる。一方、ステップ３１０で、識別されたも
う一方のセグメントが自由であれば、再割振シの必要は
ない。次に再割振り制御装置６５はステップ３１２で、
５ＥＧ７０によって識別されたデータ記憶装置１６のア
ドレス（Ｄ　Ａ　Ｄ　Ｄ　Ｒ）を第５図のＦＡＴ１３４
中に加え、対応するＰピット１３５を「１」にセットす
る。このことは、５ＢＧ７０によって識別されたデータ
記憶装置１３に対してデータバッファ１５の一対のデー
タ記憶セグメントを割振シするために制御装置３４の割
振シ手続きを用意する。尚実際の割振シ動作は第７図に
示すように生じるのであシ、すなわちホストプロセッサ
１２がその識別されたデータ記憶装置１３に関してさら
にデータ転送活動を要求するまでは実際の割振シ動作が
生じることはない。次に再割振シ制御装６５はステップ
５０３で、制御装置６４をして、ホストプロセッサ１２
からの次のデータ転送指令の受け取シを待機中の他のマ
シン活動を実行することを可能ならしめる。

Ｃ０動的再割振シ動作 第７図は、上述の割振９解除動作が行われたあとでホス
トプロセッサからの指令を受け取ったときにどのように
して動的再割振シが行われるのかを示すフローチャート
である。このホストプロセッサからの指令をデコードす
る際にＣ８ＤＣＤで示したある処理が実行される。ステ
ップ４００ではアドレス指定されたデータ記憶装置１６
に対応するＢ５Ｔ１３７中で識別された動作モードがチ
ェックされる〜そ１−で、Ｒビット２ＡＡのｍｙによシ
それが読み取シモードにあるならば、ステップ４０４で
制御装置３４が、前述した対応するバッファレコードテ
ーブルをチェックすることによって対応するデータ記憶
セグメントが空（ＭＴ）であるかどうかを判断するため
にＢ５Ｔ１３７のチェックを行う。そして例えば、アド
レス指定された論理装置のデータ記憶セグメントに記憶
されたデータによシバラフアレコードテーブル１４１（
第１図）のデータレコードを識別することにより、その
記憶されたデータがバッファレコードテーブル１４１に
存在することがわかったならば、ステップ４０５で対応
するＢ５Ｔ１３７レジスタのＡＣＴビット、２６．２が
「１」にセットされる。

続いてステップ４０７〜４１１では本願発明を理解する
上で直接関連のないマシン動作が行われる。

ステップ４００に戻ってＮＲビット２６６がゼロに等し
いことによｆｉＢｓＴ　１３７中で書き込みモード（図
中Ｗと表示）が表示されている場合は、ステップ４０１
で制御装置３４が、アドレス指定されたデータ記憶装置
１３に対応するデータ記憶セグメント内にデータカリ己
憶されているかどうかが判断される。そしてそのデータ
記憶セグメントが一杯であるならば、そのデータ記障セ
グメントはそれ以上データを受け入れることはできない
。

従って、ステップ４０２で、指令を出したホストプロセ
ッサ１２に対してチャネル指令再試行（ＣＣＲ）が送ら
れる。そのホストプロセッサ１２がＣＣＲを受け取ると
、指令状況テーブル（図示しない）のＣＣＲビット（図
示しない）が「１」にセットされる。このことは米国特
許第４４０３２８６号によシ詳しく説明されている。い
くつかの例では、チャネルアダプタｃｘｘｓｏが制御装
置６４に関わることな（ＣＣＲを出してもよい。その場
合、それ以上のＣＣＲがステップ４０２で出されること
はない。ＣＣＸ８０がＣＣＲを出すと、そのＣＣＲは、
指令状況テーブル（図示しない）のＣＣＲビットがセッ
トされるように制御装置６４に通知する。制御装置３４
は、ＣＸＸ８０にＣＣＲを出す前はＣＣＲビットをチェ
ックする。そしてＯＣＲビットがセットされていると、
ＯＣＲが既に送られているということなのでステップ４
０２でさらにＣＣＲが出されることはない。

チェックされたデータ記憶セグメントが一杯でなければ
ステップ４０６でＢ５Ｔ１３７のＡＣＴピット２６２が
「１」にセットされる。次にステップ４１６で、制御装
置３４が、例えばステップ４０２などでＣＣＲが出され
たかどうかを判断する。そうしてＣＣＲが出されていれ
ば、周知のデータ処理計数技術を用いて個々のＣＣＲＫ
計数値４１．４２を加算するためにステップ３３７で論
理モジュールＢＭ　ＩＤＦ（図示しない）が活動化され
る。ステップ４２０では、他の指令デコード機能が実行
されるが、これについては本発明を理解する上で関連が
ないので説明を省略する。次にステップ４２１ではアド
レス指定されたデータ記憶装置１３に対するＢ　Ｓ　Ｔ
　Ｐ−２５３を制御装置３４がチェックする。そしても
しＢＳＴＰ２５３がゼロに等しければ、データバッファ
１５のどのデータ記憶セグメントも現在そのアドレス指
定されたデータ記憶装置１３に割振られていないという
ことである。ステップ４３０では、制御装置３４が、第
５図に関連して説明された機能を実行するための論理モ
ジュールＢＭ　ＡＢＳを活動化する。そして、動的再割
振シを行う間の対の割振９手続きを含む割振シ手続きが
完了すると、米国特許第３６８８２７４号に述べられた
チャネル指令再試行手続きを用いてホストプロセッサ１
２にＤＥＶＩＣＥ　ＥＮｐｌｇ）信−１ｄｒ送らｔｔ６
゜次に制御装置３４はステップ５０３で他の処理に進み
、第７図の開始時点に示したものと同様な指令が再び出
されるのを待つ。次にそれらのステップは繰り返される
のだけれども、指令の実行の次の繰シ返しの際にはステ
ップ４５０で割振りが完了していることが見出され、要
求されたデータの転送が続くことになる。

ステップ４２１に戻って、ＢＳＴＰがゼロでない値を持
っているときには、アドレス指定されたデータ記憶装置
１６に対応するＡＣＴ２６２が、規格化満了期間中に活
動を表示するために１１」にセットされる。続いてステ
ップ４２６では、ＬＤＴ１３３のビットＤＥＣＣＲ２５
４がチェックされる。そしてもしピッ）ＤＥＣＣＲ２５
４がゼロであるならば、それ以上の制御活動は不要であ
る。このときは、ステップ４２４でアドレス指定された
データ記憶装置１３がスター５トされる。次に制御装置
３４は他のマシン活動に−み、これによシデータ記憶装
置１３は磁気ナープ（図示しない）を早送シして停止さ
せる。ステ少プ４２６では、ＤＥＣＣＲ２５４ビット４
２３力〉Ｆｌ」にセットされておシ、且つＯＣＲがステ
ップ４０２あるいはそれ以前にデータ記憶セグメントに
関連して出されている（ＯＣＲは実際にはデータ記憶装
置が割振シされている論理装置に関連して出される）な
らば、現在割振シされているデータ記憶セグメントがス
テップ４２５で割振シ解除され、さらにステップ４２６
でＤＥＣＣＲビット２５４がゼロにリセットされる。ス
テップ４６０とステップ４２７とは、アドレス指定され
ているデータ記憶装置１３に対応するＢ　Ｓ　Ｔ　Ｐ　
２５　’３がステップ４２１でゼロに等しいかまたは、
ステップ４２６の完了時のどちらにも実行される。ステ
ップ４２７では、制御装置３４はデータバッファ１５の
既に割ｍＤ解除の終了している一対のデータ記憶セット
をアドレス指定されたデータ記憶装置１６に割振る。第
５図にその割振シ手続きが示されている。このデータ記
憶セグメントの割振逆動作によって動的再割振シ手続き
が完了し、これによシ記憶システム１０がバッファ割振
シに関して要求されたデータ転送処理を行う。すなわち
バッファ割振シはこのとき一層有効に、アドレス指定さ
れたデータ記憶装置１６に対するデータ転送を処理する
ことができるのである。この事実は、ステップ４６０で
ＣＸＸ８０を介して記憶システム１０から要求を出して
いるホストプロセッサ１２にＤＥＶＩＣＥ　ＥＮＤ（Ｄ
Ｅ）信号を出すことによシそのホストプロセッサ１２に
報告される。このあと制御装置６４はステップ５０３で
他のマシン活動に進むが、一方要求を出しているホスト
プロセッサ１２はデータ転送を要求する指令を記憶シス
テム１０に再び送ることＫよって上記ＤＥに応答する。

〔発明の効果〕

以上のようにこの発明によれば、複数のデータ記憶装置
に接続されたデータバッファを備え、そのデータバッフ
ァのセグメントをデータ記憶装置間で動的に再割振シ可
能とした周辺データ記憶システムのバッファ割振シ制御
装置において、データ配憶装置へのアクセスの回数に基
づき所定の規格化を行うことによシ、′忙しい”データ
記憶装置には頻繁に、また低速なデータ記憶装置には長
い経過時間で再割振シを行い、もって割振シを最適化で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明を採用したデータ処理システムの概要ブ
ロック図、 第２図はデータセグメント再割振シを行うために周辺シ
ステムの活動状況をチェックすべきか否かを判断するた
めのプログラムのフローチャート、第３図及び第４図は
、第１図のシステムで制御されるマイクロプロセッサに
おいて、本発明を実施するために使用されるデータ構造
を示すための図、 第５図は割振９手続きのプログラム０フローチヤート、 第６図及び第７図は活動チェック及び動的再割シの間に
実行されるプログラムのフローチャートである。 １０・・・・記憶システム、１２　・・・ホストプロセ
ッサ、１６　・　データ記憶装置、１３７．１４１・・
・・バッファテーブル手段、３４，４１．４２・・・・
制御手段、４５，４６．４７・・・・規格化手段、６５
・　・割振９手段 出願人　インターナシタカル・ビジネス・マシーＺズ・
コーポレーション第１頁の続き ■発明者バリー、オー、ヘムピ　アメリイ　イア。 ０発　明　者　フォック、ディン、フ　ァメリアン　ウ
ニイ カ合衆国アリシナ州ツーソン、イースト、ウィッチスト
リート４１２１番地 力合衆国アリシナ州ツーソン、イースト、スピード７３
５１番地 手続補正書彷式） ％式％ １、事件の表示 昭和５９年　特許願　第２４３５４２号２、発明の名称 バッファ割振り制御装置 ３、補正をする者 事件との関係　特許出願人 ンヨン ４、代理人 ） ６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 （１）明細書の第３ページ第１１行目に［ＣＯＭＰＵＴ
ＥＲＪＯＵＲＮＡＬＪとあるのを「コンピュータ・ジャ
ーナル（ＣＯＭＰＵＴＥＲＪＯＩＩＲＮＡＬ）Ｊと補正
する。 （２）明細書の第３ページ第１２行目にｒｃａｓｅｙと
による」とあるのを「キャセイ（Ｃａｓｅｙ）らによる
」と補正する。 （３）明細書の第３ページ第１２〜１４行目に［′Ｒｅ
ｐｌａｃｅｍｅｎｔ”Ｄａｔａ　Ｂａ５ｅｓ’−とある
のを「“リレーショナル・データ・ベースにおける記憶
管理のための置換アルゴリズム（Ｒ６ｐ１．＋ｃｅｍｅ
ｎｔＡ１ｇｏｒｉｔｈｍｓ　ｆｏｒ　Ｓｔｏｒａｇｅ　
Ｍａｎａｇｅｍｅｎｔ　１ｎＲｅｌａｔｉｏｎａｌ　Ｄ
ａｔａ　Ｂａ５ｅｓ）”」と補正する。 （４）明細書第４ページ第６行目にｒＨｏｓｃｈｌｅｒ
Ｊとあるのを「ホシュラーＵｏｓｃｈｌｅｒ）Ｊと補正
する。

Claims (1)

1. 【特許請求の範囲】 データ処理装置との間でデータの転送を行うだめの記憶
   システムにおいて、 個別にアドレス指定可能な複数のデータ記憶装置と、 上記データ記憶装置を個別に割振シ可能とした複数のデ
   ータ記憶セグメントからなるデータバッファと、 上記データ処理装置が所定のデータ記憶装置との間でデ
   ータの転送を行うために上記データバッファにアクセス
   したときに、該データバッファにその所定のデータ記憶
   装置が割シ振られていないことに応答してその所定のデ
   ータ記憶装置の割振シをめる表示を発生するだめの制御
   手段と、上記データ処理装置のデータ転送活動の頻度ま
   たは経過時間を測定しその値が予定の値に達したことに
   応答して満了信号を発生するための規格化手段と、 一上記満了信号に応答し、上記制御手段の上記表示に基
   づいてその表示と関連するデータ記憶装置を上記データ
   バッファの所定のデータ記憶セグメントに割振るだめの
   割振シ手段、 とを具備するバッファ割振シ制御装置。