JPH05100945A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】 【構成】 外部からのアドレス信号の上位３ビットＡ1
7，Ａ18，Ａ19をデコードするデコーダ１と、カードセ
レクト信号 notＣＳとデコーダ１の出力との論理積をと
るアンドゲート２との間にオアゲート４，４，…がデコ
ーダ１の各出力に対応して設けられている。これらオア
ゲート４，４，…各々にはデコーダ１の各対応する出力
信号と外部からの全チップイネーブル信号 notＡＳとが
入力され、デコーダ１の各出力は、このオアゲートを介
して各アンドゲート２に入力される。 【効果】 カードセレクト信号 notＣＳをアクティブ、
全チップイネーブル信号notＡＳをノンアクティブと
し、アドレス信号をデコーダ１に与えることで、チップ
３，３，…を個別にアクセスすることができる。また、
カードセレクト信号notＣＳをアクティブ、全チップイ
ネーブル信号 notＡＳをアクティブとすれば、全てのチ
ップ３，３，…を同時にアクセスすることができる。よ
って、全チップの消去を行う場合や同一データを全チッ
プに書込む場合のアクセスを高速化することができる。

Description

【発明の詳細な説明】

【０００１】 〔発明の目的〕

【産業上の利用分野】本発明はＥ² ＰＲＯＭのような電
気的に消去／書込みが可能なメモリに使用して好適なメ
モリアクセス装置に関する。

【０００２】

【従来の技術】メモリ装置、例えばメモリカードの内部
は複数のメモリチップで構成されており、このようなメ
モリカードに対するアクセス装置は、アドレスをセット
する際に、アドレスの上位側の所定数のビットをデコー
ドした信号、例えば１２８ｋbyteのメモリチップが８つ
で構成されているならば、アドレスの上位３ビットをデ
コードした信号によるチップイネーブル信号によって１
つのメモリチップを選択するようになっている。

【０００３】図３はこの種の従来のアクセス装置の回路
構成を示すもので、メモリカード内に組込まれているも
ので、全体としてローアクティブで形成され前述した１
２８ｋbyteのメモリチップが８つのメモリカードに対す
る構成を有しているものである。この図において、デコ
ーダ１はアドレスの上位３ビットＡ17，Ａ18，Ａ19をデ
コードし、それぞれＥ² ＰＲＯＭからなるメモリチップ
３，３，…のいずれか一つに対しチップイネーブル信号
を供給するものである。アンドゲート２，２，…は、メ
モリチップ３，３，…に対設され、カードに対する選択
信号であるカードセレクト信号 notＣＳ（図中、「Ｃ
Ｓ」に「−」を被せたものとして表示している負論理の
信号）とチップイネーブル信号との両者が“Ｌ”（論理
「０」）のときのみ対応するメモリチップ３のチップイ
ネーブル端子をアクティブにする。

【０００４】したがって、外部より notＣＳをアクティ
ブとし、アドレス指定することにより、メモリチップ
３，３，…のうちいずれか一つがセレクトされ、消去、
書込み等の処理が行われる。

【０００５】しかしながら、全メモリチップに対し消去
や同一データの書込みを行う場合でも、メモリチップ一
つ一つをセレクトしなければならないため、高集積化に
よりチップ数が増加するほど多大な時間を消費してしま
うという問題があった。

【０００６】

【発明が解決しようとする課題】このように従来のアク
セス装置は全メモリチップに対する消去や同一データの
書込みを行う場合でもメモリチップ一つ一つをセレクト
しなければならないという問題がある。

【０００７】本発明は、このような問題点に鑑みてなさ
れたもので、その目的とするところは、各メモリチップ
を一つ一つセレクトできると共に全メモリチップの同時
セレクトをも可能とするメモリアクセス装置を提供する
ことにある。

【０００８】

【課題を解決するための手段】本発明のメモリアクセス
装置は、アドレス信号の上位ビットをデコードして複数
のメモリチップのうちのいずれかに対するチップイネー
ブル信号をアクティブにする個別チップセレクト回路
と、上記複数のメモリチップ全てに対するチップイネー
ブル信号をアクティブにする全チップセレクト回路と、
上記個別チップセレクト回路及び全チップセレクト回路
の出力を入力としその出力が上記複数のメモリチップ各
々に対するイネーブル信号とされるオアゲートとを備え
ている。

【０００９】

【作用】本発明によれば、個別チップセレクト回路及び
全チップセレクト回路のうち一方の出力でもアクティブ
になっていればオアゲートの出力はアクティブになる。
したがって、全チップセレクト回路の出力はノンアクテ
ィブにすれば、個別チップセレクト回路の出力によりメ
モリチップを個別にセレクトしアクセスすることができ
る。また、全チップセレクト回路の出力をアクティブに
すれば全てのメモリチップに対するチップイネーブル信
号がアクティブになり、全メモリチップを同時にアクセ
スすることができる。

【００１０】よって、全メモリチップの消去を行う場合
や同一データを全メモリチップに書込む場合のアクセス
を高速化することができる。

【００１１】

【実施例】図１は本発明の一実施例に係るメモリアクセ
ス装置を備えたメモリカードの内部回路構成を示すもの
で、図３に示すものと同様に全体としてローアクティブ
で形成され前述した１２８ｋbyteのメモリチップが８つ
のメモリカードに対する構成を有しているものである。

【００１２】したがって、図１に示すように、この装置
は図３に示すものと同様、それぞれＥ² ＰＲＯＭからな
る８個のメモリチップ３，３，…、外部からのアドレス
信号の上位３ビットＡ17，Ａ18，Ａ19をデコードするデ
コーダ１、カードセレクト信号 notＣＳとデコーダ１の
出力との論理積をとるアンドゲート２を備えるが、これ
らの機能は図３のものと同様であるのでここではその詳
細な説明を省略する。

【００１３】ここでは、デコーダ１とアンド回路２との
間にオアゲート４，４，…がデコーダ１の各出力に対応
して設けられている。これらオアゲート４，４，…各々
にはデコーダ１の各対応する出力信号と外部からの全チ
ップイネーブル信号 notＡＳとが入力され、デコーダ１
の各出力は、このオアゲートを介して各アンドゲート２
に入力されるようになっている。

【００１４】このような構成において、カードセレクト
信号 notＣＳをアクティブ、全チップイネーブル信号 n
otＡＳをノンアクティブとし、アドレス信号をデコーダ
１に与えることで、メモリチップ３，３，…を個別にア
クセスすることができる。

【００１５】また、カードセレクト信号 notＣＳをアク
ティブ、全チップイネーブル信号 notＡＳをアクティブ
とすれば、全てのメモリチップ３，３，…を同時にアク
セスすることができる。

【００１６】よって、全てのメモリチップ３，３，…に
対し、例えば同時に消去を行う場合、メモリアクセスサ
イクルとしては、図２に示すように、１サイクルで済む
のに対し、図３に示す従来の装置では図４に示すように
８サイクル必要になる。

【００１７】すなわち、従来にあっては、アドレスを設
定する、カードセレクト信号をアクティブとする、イレ
ーズコマンドを入力する、カードセレクト信号をノンア
クティブにする、の４ステップからなるサイクルを８回
繰返さなければならかった。つまり、メモリチップの個
数が増えればその分サイクルを多く繰返すこととなるの
である。符号Ｃ1 〜Ｃ8 はその各サイクルを示してい
る。

【００１８】これに対し、本発明に係る装置によれば、
図２に示すように、アドレス設定の代わりに全チップセ
レクト信号をアクティブにすることにより、全てのメモ
リチップ３，３，…について同時に消去することができ
るため、１サイクルで済む。これは、チップ数が増えて
も変わりない。

【００１９】なお、全チップセレクト信号 notＡＳの発
生回路は、例えば次のように構成することができる。ま
ず、カードフレーム外部にスイッチを持たせ、そのオン
／オフ信号を全チップセレクト信号 notＡＳとするもの
が考えられる。また、カードにピンを追加し、予備のア
ドレス信号を設け、そのオン／オフ信号を全チップセレ
クト信号 notＡＳとして使用する。更に、メモリカード
に全メモリチップ対象のイレーズコマンドを与えると全
チップセレクト信号 notＡＳをアクティブにする回路を
内蔵させることによっても実現することができる。以上
の手法はケース・バイ・ケースで選定して使用するとよ
い。例えば、ピンが増やせる状況であれば第２番目の手
法を採用すれば良く、またピンが増やせないということ
であれば第３番目の手法を採用すれば良い。

【００２０】また、上記実施例ではメモリカードへの使
用例を示しているが、本発明の装置はＳＲＡＭ、ＤＲＡ
Ｍ等、電気的に消去／書換えが可能なメモリ一般に使用
可能なものである。

【００２１】

【発明の効果】以上説明したように本発明によれば、個
別チップセレクト回路と並列に全チップセレクト回路を
設け、両回路の出力の論理和を各メモリチップに対する
イネーブル信号とするようにしたので、全チップセレク
ト回路の出力はノンアクティブにすれば、個別チップセ
レクト回路の出力によりメモリチップを個別にセレクト
しアクセスすることができ、また、全チップセレクト回
路の出力をアクティブにすれば全てのメモリチップに対
するチップイネーブル信号がアクティブになり、全メモ
リチップを同時にアクセスすることができることとな
り、全メモリチップの消去を行う場合や同一データを全
メモリチップに書込む場合のアクセスを高速化すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るアクセス装置を持つメ
モリカードの内部回路構成を示すブロック図。

【図２】図１に示すアクセス装置による全チップ消去サ
イクルを示すフローチャート。

【図３】従来のアクセス装置を持つメモリカードの内部
回路構成を示すブロック図。

【図４】図３に示すアクセス装置による全チップ消去サ
イクルを示すフローチャート。

【符号の説明】

１ アドレスデコーダ ２ アンドゲート ３ メモリチップ ４ オアゲート Ａ17，Ａ18，Ａ19 アドレス上位ビット notＣＳ カードセレクト信号 notＡＳ 全チップセレクト信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】アドレス信号の上位ビットをデコードして
   複数のメモリチップのうちのいずれか一つに対するチッ
   プイネーブル信号をアクティブにする個別チップセレク
   ト回路と、 前記複数のメモリチップ全てに対するチップイネーブル
   信号をアクティブにする全チップセレクト回路と、 前記個別チップセレクト回路及び全チップセレクト回路
   の出力を入力としその出力が上記複数のメモリチップ各
   々に対するイネーブル信号とされるオアゲートとを備え
   ているメモリアクセス装置。