JPH05242677A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH05242677A JPH05242677A JP4076366A JP7636692A JPH05242677A JP H05242677 A JPH05242677 A JP H05242677A JP 4076366 A JP4076366 A JP 4076366A JP 7636692 A JP7636692 A JP 7636692A JP H05242677 A JPH05242677 A JP H05242677A
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- JP
- Japan
- Prior art keywords
- inverse
- memory
- blocks
- bar
- memory blocks
- Prior art date
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- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 複数のメモリブロックから構成される大容量
メモリの消去処理を迅速に行なえる記憶装置を提供す
る。 【構成】 選択手段（デコーダ）５０により、複数のメ
モリブロック１〜４を同時に選択し、各メモリブロック
１〜４の同一アドレスの内容を順次消去する。
メモリの消去処理を迅速に行なえる記憶装置を提供す
る。 【構成】 選択手段（デコーダ）５０により、複数のメ
モリブロック１〜４を同時に選択し、各メモリブロック
１〜４の同一アドレスの内容を順次消去する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ、ページ
プリンタ等の種々の情報機器に組み込まれると共に、複
数のメモリブロックを備えた記憶装置に関する。
プリンタ等の種々の情報機器に組み込まれると共に、複
数のメモリブロックを備えた記憶装置に関する。
【０００２】
【従来の技術】コンピュータ、ページプリンタ等の情報
機器は、大容量の記憶装置を必要とする。図４に該記憶
装置の従来例を示す。同図中、１，２，３，４はメモリ
ブロックで、各メモリブロック１〜４は、１Ｍｂｉｔの
ＳＲＡＭ８個から構成されている。５はデコーダで、こ
れには、ＣＰＵ（図示しない）と各メモリブロック１〜
４とを接続するアドレスバス６の上位４ビット（Ａ２０
〜Ａ２３）が入力され、その入力に応じてデコーダ５は
各メモリブロック１〜４に制御線を介してチップセレク
ト信号ＳＥＬ０バー，ＳＥＬ１バー，ＳＥＬ２バー，Ｓ
ＥＬ３バーを出力する。前記ＣＰＵと前記各ＳＲＡＭと
は、データバス７で接続され、データの読み書きが行わ
れる。
機器は、大容量の記憶装置を必要とする。図４に該記憶
装置の従来例を示す。同図中、１，２，３，４はメモリ
ブロックで、各メモリブロック１〜４は、１Ｍｂｉｔの
ＳＲＡＭ８個から構成されている。５はデコーダで、こ
れには、ＣＰＵ（図示しない）と各メモリブロック１〜
４とを接続するアドレスバス６の上位４ビット（Ａ２０
〜Ａ２３）が入力され、その入力に応じてデコーダ５は
各メモリブロック１〜４に制御線を介してチップセレク
ト信号ＳＥＬ０バー，ＳＥＬ１バー，ＳＥＬ２バー，Ｓ
ＥＬ３バーを出力する。前記ＣＰＵと前記各ＳＲＡＭと
は、データバス７で接続され、データの読み書きが行わ
れる。
【０００３】また、前記ＣＰＵは、制御線８，９を介し
て、それぞれ読み出し制御用ストローブ信号ＲＥＡＤバ
ー、書き込み制御用ストローブ信号ＷＲＩＴＥバーを各
メモリブロック１〜４に出力する。
て、それぞれ読み出し制御用ストローブ信号ＲＥＡＤバ
ー、書き込み制御用ストローブ信号ＷＲＩＴＥバーを各
メモリブロック１〜４に出力する。
【０００４】
【発明が解決しようとする課題】このような従来の大容
量の記憶装置において、電源投入時及びリセット時もし
くは該記憶装置をページプリンタ等のイメージ処理装置
のビットマップメモリとして使用する場合の通常処理時
等に、該メモリの内容を消去する必要がある。
量の記憶装置において、電源投入時及びリセット時もし
くは該記憶装置をページプリンタ等のイメージ処理装置
のビットマップメモリとして使用する場合の通常処理時
等に、該メモリの内容を消去する必要がある。
【０００５】このような場合従来は、各メモリブロック
１〜４の内容を順次消去する必要があり、そのための処
理に多くの時間を費やし、処理の遅延を招くという問題
点があった。
１〜４の内容を順次消去する必要があり、そのための処
理に多くの時間を費やし、処理の遅延を招くという問題
点があった。
【０００６】本発明は、上記事情に鑑みてなされたもの
で、その目的とするところは、複数のメモリブロックか
ら構成される大容量メモリの消去処理を迅速に行なえる
記憶装置を提供することにある。
で、その目的とするところは、複数のメモリブロックか
ら構成される大容量メモリの消去処理を迅速に行なえる
記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明は、複数のメモリブロックを備えた記憶装置にお
いて、同一アクセスサイクル内で前記複数のメモリブロ
ックを選択する選択手段を設けたことを特徴とするもの
である。
本発明は、複数のメモリブロックを備えた記憶装置にお
いて、同一アクセスサイクル内で前記複数のメモリブロ
ックを選択する選択手段を設けたことを特徴とするもの
である。
【０００８】
【作用】選択手段により、複数のメモリブロックを同時
に選択し、各メモリブロックの同一アドレスの内容を順
次消去する。これにより、複数のメモリブロックを同時
に消去でき、大容量メモリの消去処理が迅速に行なわれ
る。
に選択し、各メモリブロックの同一アドレスの内容を順
次消去する。これにより、複数のメモリブロックを同時
に消去でき、大容量メモリの消去処理が迅速に行なわれ
る。
【０００９】
【実施例】以下、本発明の一実施例を図１〜図３に基づ
き説明する。
き説明する。
【００１０】本発明の記憶装置の構成は、デコーダを除
き図４に示す従来の記憶装置と同一であるから、同一部
分には図面に同一符号を付して説明する。
き図４に示す従来の記憶装置と同一であるから、同一部
分には図面に同一符号を付して説明する。
【００１１】図１は、本発明に係る記憶装置におけるデ
コーダ部の回路構成図である。
コーダ部の回路構成図である。
【００１２】同図中、５０は本発明の記憶装置における
デコーダで、従来の記憶装置におけるデコーダ５の入力
と同様に、本発明の記憶装置におけるデコーダ５０の入
力は、２４ビットのアドレスバスのうちＡ２０〜Ａ２３
の４ビットである。
デコーダで、従来の記憶装置におけるデコーダ５の入力
と同様に、本発明の記憶装置におけるデコーダ５０の入
力は、２４ビットのアドレスバスのうちＡ２０〜Ａ２３
の４ビットである。
【００１３】デコーダ５０から出力されるチップセレク
ト信号ＣＳ０バー〜ＣＳ３バーと、制御線５１を介して
出力される読み出し制御用ストローブ信号ＲＥＡＤバー
（ＯＥバー）と、制御線５２を介して出力される書き込
み制御用ストローブ信号ＷＲＩＴＥバー（ＷＥバー）
は、それぞれ各メモリブロック１〜４に入力する。
ト信号ＣＳ０バー〜ＣＳ３バーと、制御線５１を介して
出力される読み出し制御用ストローブ信号ＲＥＡＤバー
（ＯＥバー）と、制御線５２を介して出力される書き込
み制御用ストローブ信号ＷＲＩＴＥバー（ＷＥバー）
は、それぞれ各メモリブロック１〜４に入力する。
【００１４】図２は、本記憶装置におけるメモリマップ
を示す。同図中、５３，５４，５５，５６はブロック
で、各ブロック５３〜５６はそれぞれ図１のメモリブロ
ック１〜４のメモリマップを示し、通常のアクセスを行
う場合の領域である。ブロック５７は、各メモリブロッ
ク１〜４を同時にアクセスする場合の領域である。
を示す。同図中、５３，５４，５５，５６はブロック
で、各ブロック５３〜５６はそれぞれ図１のメモリブロ
ック１〜４のメモリマップを示し、通常のアクセスを行
う場合の領域である。ブロック５７は、各メモリブロッ
ク１〜４を同時にアクセスする場合の領域である。
【００１５】各ブロック５３〜５６の左側に示されてい
る１６進数は、各ブロック５３〜５６の先頭アドレスを
示す。即ち、例えば、ブロック５４の領域は、１０００
００［１６］から１ＦＦＦＦＦ［１６］までである。こ
こで、［１６］は、１６進数であることを示す。
る１６進数は、各ブロック５３〜５６の先頭アドレスを
示す。即ち、例えば、ブロック５４の領域は、１０００
００［１６］から１ＦＦＦＦＦ［１６］までである。こ
こで、［１６］は、１６進数であることを示す。
【００１６】次に、デコーダ５０について図１を基に詳
細に説明する。
細に説明する。
【００１７】ＮＡＮＤゲート５０1，５０2，５０3，５
０4は、前記通常のアクセス時に各メモリブロツク１〜
４を選択する信号ＳＥＬ０バー，ＳＥＬ１バー，ＳＥＬ
２バー，ＳＥＬ３バーを出力する。また、ＮＡＮＤゲー
ト５０5は、各メモリブロック１〜４を同時にアクセス
するための信号ＳＥＬＡＬバーを出力する。ＯＲゲート
（負論理）５０6，５０7，５０8，５０9は、前記信号Ｓ
ＥＬＡＬバーと前記信号ＳＥＬ０バー〜ＳＥＬ３バーと
から各メモリブロック１〜４を選択するチップセレクト
信号ＣＳ０バー，ＣＳ１バー，ＣＳ２バー，ＣＳ３バー
を出力する。
０4は、前記通常のアクセス時に各メモリブロツク１〜
４を選択する信号ＳＥＬ０バー，ＳＥＬ１バー，ＳＥＬ
２バー，ＳＥＬ３バーを出力する。また、ＮＡＮＤゲー
ト５０5は、各メモリブロック１〜４を同時にアクセス
するための信号ＳＥＬＡＬバーを出力する。ＯＲゲート
（負論理）５０6，５０7，５０8，５０9は、前記信号Ｓ
ＥＬＡＬバーと前記信号ＳＥＬ０バー〜ＳＥＬ３バーと
から各メモリブロック１〜４を選択するチップセレクト
信号ＣＳ０バー，ＣＳ１バー，ＣＳ２バー，ＣＳ３バー
を出力する。
【００１８】図３は、本発明の記憶装置のメモリへの書
き込み動作を示すタイミングチャートであり、ａサイク
ルはメモリブロック２のあるアドレス×××××番地へ
の書き込みサイクルを示し、ｂサイクルは全メモリブロ
ックのあるアドレス×××××番地への書き込みサイク
ルを示している。ここで×は任意の１６進数を示す。
き込み動作を示すタイミングチャートであり、ａサイク
ルはメモリブロック２のあるアドレス×××××番地へ
の書き込みサイクルを示し、ｂサイクルは全メモリブロ
ックのあるアドレス×××××番地への書き込みサイク
ルを示している。ここで×は任意の１６進数を示す。
【００１９】以下、図１と図３を用いてメモリへの書き
込み動作を詳細に説明する。
込み動作を詳細に説明する。
【００２０】前記図３のａサイクルで、前記ＣＰＵは前
記アドレスバス（Ａ０〜Ａ２３）に１×××××［１
６］のアドレス信号を出力する。この時、アドレスバス
の上位４ビット（Ａ２０〜Ａ２３）はデコードされ、Ｎ
ＡＮＤゲート５０2の出力信号ＳＥＬ１バーが低レベル
（以下、“Ｌ”レベルと言う。）になる。一方、ＮＡＮ
Ｄゲート５０5の出力信号ＳＥＬＡＬバーは高レベル
（以下、“Ｈ”レベルと言う。）のままであるので、Ｏ
Ｒゲート５０7の出力信号ＣＳ１バーは“Ｌ”レベルと
なり、メモリブロック２が選択される。その後、前記Ｃ
ＰＵはデータバスに書き込みデータ“０”を出力すると
ともに、書き込み制御用ストローブ信号ＷＲＩＴＥバー
を“Ｌ”レベルにする。最後にメモリのアクセスタイム
に応じた時間経過後、書き込み制御用ストローブ信号Ｗ
ＲＩＴＥバーを“Ｈ”レベルにする。
記アドレスバス（Ａ０〜Ａ２３）に１×××××［１
６］のアドレス信号を出力する。この時、アドレスバス
の上位４ビット（Ａ２０〜Ａ２３）はデコードされ、Ｎ
ＡＮＤゲート５０2の出力信号ＳＥＬ１バーが低レベル
（以下、“Ｌ”レベルと言う。）になる。一方、ＮＡＮ
Ｄゲート５０5の出力信号ＳＥＬＡＬバーは高レベル
（以下、“Ｈ”レベルと言う。）のままであるので、Ｏ
Ｒゲート５０7の出力信号ＣＳ１バーは“Ｌ”レベルと
なり、メモリブロック２が選択される。その後、前記Ｃ
ＰＵはデータバスに書き込みデータ“０”を出力すると
ともに、書き込み制御用ストローブ信号ＷＲＩＴＥバー
を“Ｌ”レベルにする。最後にメモリのアクセスタイム
に応じた時間経過後、書き込み制御用ストローブ信号Ｗ
ＲＩＴＥバーを“Ｈ”レベルにする。
【００２１】以上により、メモリブロック２の××××
×番地に書き込みデータ“０”が書き込まれることにな
る。
×番地に書き込みデータ“０”が書き込まれることにな
る。
【００２２】次に、全メモリブロックの×××××番地
に同時に書き込みデータ“０”を書き込む場合（図３の
ｂサイクル）の動作について説明する。
に同時に書き込みデータ“０”を書き込む場合（図３の
ｂサイクル）の動作について説明する。
【００２３】前記ＣＰＵはアドレスバス（Ａ０〜Ａ２
３）にＦ×××××［１６］のアドレス信号を出力す
る。この時、アドレスバスの上位４ビット（Ａ２０〜Ａ
２３）は全て１であり、読み出し制御用ストローブ信号
ＲＥＡＤバーは“Ｈ”レベルであるため、ＮＡＮＤゲー
ト５０5の出力信号ＳＥＬＡＬバーは“Ｌ”レベルとな
る。一方、ＮＡＮＤゲート５０1〜５０4の出力信号ＳＥ
Ｌ０バー〜ＳＥＬ３バーは全て“Ｈ”レベルとなるが、
ＯＲゲート５０6〜５０9の出力信号ＣＳ０バー〜ＣＳ３
バーは全て“Ｌ”レベルとなり、全メモリブロック１〜
４が選択される。
３）にＦ×××××［１６］のアドレス信号を出力す
る。この時、アドレスバスの上位４ビット（Ａ２０〜Ａ
２３）は全て１であり、読み出し制御用ストローブ信号
ＲＥＡＤバーは“Ｈ”レベルであるため、ＮＡＮＤゲー
ト５０5の出力信号ＳＥＬＡＬバーは“Ｌ”レベルとな
る。一方、ＮＡＮＤゲート５０1〜５０4の出力信号ＳＥ
Ｌ０バー〜ＳＥＬ３バーは全て“Ｈ”レベルとなるが、
ＯＲゲート５０6〜５０9の出力信号ＣＳ０バー〜ＣＳ３
バーは全て“Ｌ”レベルとなり、全メモリブロック１〜
４が選択される。
【００２４】その後、前記ＣＰＵはデータバスに書き込
みデータ“０”を出するとともに、書き込み制御用スト
ローブ信号ＷＲＩＴＥバーを“Ｌ”レベルにし、メモリ
のアクセスタイムに応じた時間経過後、“Ｈ”レベルに
する。
みデータ“０”を出するとともに、書き込み制御用スト
ローブ信号ＷＲＩＴＥバーを“Ｌ”レベルにし、メモリ
のアクセスタイムに応じた時間経過後、“Ｈ”レベルに
する。
【００２５】これにより、全メモリブロック１〜４の×
××××番地に同時に書き込みデータ“０”が書き込ま
れた（即ち、クリヤされた）ことになる。
××××番地に同時に書き込みデータ“０”が書き込ま
れた（即ち、クリヤされた）ことになる。
【００２６】なお、上記実施例ではメモリとしてＳＲＡ
Ｍを使用したが、ＤＲＡＭ等の他のＲＡＭを用いても同
様の効果が得られる。
Ｍを使用したが、ＤＲＡＭ等の他のＲＡＭを用いても同
様の効果が得られる。
【００２７】
【発明の効果】以上説明したように、本発明の記憶装置
によれば、複数のメモリブロックを同時に選択し、各メ
モリブロックの同一アドレスの内容を順次消去するの
で、複数のメモリブロックを同時に消去でき、大容量メ
モリの消去処理を迅速に行なえる効果がある。
によれば、複数のメモリブロックを同時に選択し、各メ
モリブロックの同一アドレスの内容を順次消去するの
で、複数のメモリブロックを同時に消去でき、大容量メ
モリの消去処理を迅速に行なえる効果がある。
【図１】本発明の一実施例に係る記憶装置におけるデコ
ーダの回路構成図である。
ーダの回路構成図である。
【図２】図１の記憶装置における各メモリブロックのメ
モリマップである。
モリマップである。
【図３】図１の記憶装置におけるメモリへの書き込み動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図４】従来の記憶装置のブロック構成図である。
１〜４ メモリブロック ５０ デコーダ（選択手段）
Claims (1)
- 【請求項１】 複数のメモリブロックを備えた記憶装置
において、 同一アクセスサイクル内で前記複数のメモリブロックを
選択する選択手段を設けたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076366A JPH05242677A (ja) | 1992-02-27 | 1992-02-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076366A JPH05242677A (ja) | 1992-02-27 | 1992-02-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242677A true JPH05242677A (ja) | 1993-09-21 |
Family
ID=13603355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076366A Pending JPH05242677A (ja) | 1992-02-27 | 1992-02-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242677A (ja) |
-
1992
- 1992-02-27 JP JP4076366A patent/JPH05242677A/ja active Pending
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