JPH02128253A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH02128253A JPH02128253A JP28330788A JP28330788A JPH02128253A JP H02128253 A JPH02128253 A JP H02128253A JP 28330788 A JP28330788 A JP 28330788A JP 28330788 A JP28330788 A JP 28330788A JP H02128253 A JPH02128253 A JP H02128253A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- memories
- arbitrary
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 80
- 238000010586 diagram Methods 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔4!業上の利用分野〕
本発明はメモリ装置に関し、特に高密度プリンタなどの
画像処理に使用される大容量のメモリ装置に関する。
画像処理に使用される大容量のメモリ装置に関する。
従来、この種のメモリ装置は、高密度プリンタなどの画
像処理に使用される大容量メモリであり、イメージの展
開、出力を行なうものである。
像処理に使用される大容量メモリであり、イメージの展
開、出力を行なうものである。
第2図は従来例のブロック図である。
本従来例は4等分されたメモリ51〜54と、そのアド
レスをデコードするアドレスデコーダ3と、メモリ51
〜54を同時に選択するメモリ同時選択回路6と、アド
レスデコーダ3およびメモリ同時選択回路6の出力の論
理和をとるオア回路41〜44と、メモリ51〜54お
よびメモリ同時選択回路6を制御するCPLIIと、C
PUIが実行するプログラムが格納されている制御プロ
グラム用メモリ5とを有している。
レスをデコードするアドレスデコーダ3と、メモリ51
〜54を同時に選択するメモリ同時選択回路6と、アド
レスデコーダ3およびメモリ同時選択回路6の出力の論
理和をとるオア回路41〜44と、メモリ51〜54お
よびメモリ同時選択回路6を制御するCPLIIと、C
PUIが実行するプログラムが格納されている制御プロ
グラム用メモリ5とを有している。
通常のメそすの書き込み制御としては、メモリ同時選択
回路6の出力はオフであり、CPU1からアドレスおよ
びデータが出力され、アドレスデコーダ3によって選択
された1つのメモリ(例えば51)に書き込まれる。
回路6の出力はオフであり、CPU1からアドレスおよ
びデータが出力され、アドレスデコーダ3によって選択
された1つのメモリ(例えば51)に書き込まれる。
次に、メモリ51〜54全てのクリアについて説明する
。CPUIの制御によりメモリ同時選択回路6の出力を
オンにする。これによってオア回路41〜44の出力は
、全てアドレスデコーダ3の出力に関係なくオンとなり
、メモリ51〜54が同時に選択される。ここで、例え
ばメモリ51のアドレスについてクリアを実行すれば、
メモリ51〜54全てが同時にクリアされることになる
。
。CPUIの制御によりメモリ同時選択回路6の出力を
オンにする。これによってオア回路41〜44の出力は
、全てアドレスデコーダ3の出力に関係なくオンとなり
、メモリ51〜54が同時に選択される。ここで、例え
ばメモリ51のアドレスについてクリアを実行すれば、
メモリ51〜54全てが同時にクリアされることになる
。
以上のように、CPUIの制御によってメモリ同時選択
回路6の出力をオン状悪どし、複数に等分されたメモリ
51〜54を同時に選択できるようになっている。
回路6の出力をオン状悪どし、複数に等分されたメモリ
51〜54を同時に選択できるようになっている。
上述した従来のメモリ装置は複数に等分されたメモリが
同時に選択されるようになっているので、任意のメモリ
の選択ができず自由度が少ないという欠点がある。
同時に選択されるようになっているので、任意のメモリ
の選択ができず自由度が少ないという欠点がある。
本発明のメモリ装置は、複数に分割されたメモリと、該
メモリのアドレスをデコードするアドレスデコーダと、
前記分割されたメモリを任意に選択可能なメモリ任意選
択回路と、前記アドレスデコーダおよび前記メモリ任意
選択回路の出力の論理和をとるオア回路と、前記メモリ
とメモリ任意選択回路を制御するCPUと、CPUが実
行するプログラムが格納されている制御プログラム用メ
モリとを有している。
メモリのアドレスをデコードするアドレスデコーダと、
前記分割されたメモリを任意に選択可能なメモリ任意選
択回路と、前記アドレスデコーダおよび前記メモリ任意
選択回路の出力の論理和をとるオア回路と、前記メモリ
とメモリ任意選択回路を制御するCPUと、CPUが実
行するプログラムが格納されている制御プログラム用メ
モリとを有している。
従来のメモリ同時選択回路をメモリ任意選択回路に置き
換え、CPUの制御で任意にメモリを選択する構成とす
ることにより、使用の自由度を向上できる。
換え、CPUの制御で任意にメモリを選択する構成とす
ることにより、使用の自由度を向上できる。
(実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明のメモリ装置の一実施例のブロック図で
ある。
ある。
本実施例はメモリ51〜54と、そのアドレスをデコー
ドするアドレスデコーダ3と、CPUの制御で任意の前
記メモリを選択できるメモリ任意選択回路2と、アドレ
スデコーダ3およびメモリ任意選択回路の出力の論理和
をとるオア回路41〜44と、メモリ51〜54および
メモリ任意選択回路2を制御するCPUIと、CPUI
が実行するプログラムが格納されている制御プログラム
用メモリ5とで構成されている。
ドするアドレスデコーダ3と、CPUの制御で任意の前
記メモリを選択できるメモリ任意選択回路2と、アドレ
スデコーダ3およびメモリ任意選択回路の出力の論理和
をとるオア回路41〜44と、メモリ51〜54および
メモリ任意選択回路2を制御するCPUIと、CPUI
が実行するプログラムが格納されている制御プログラム
用メモリ5とで構成されている。
通常のメモリの書き込み制御としては、メモリ任意選択
の出力はオフであり、CPUIからアドレス及びデータ
が出力され、アドレスデコーダ3によって選択された1
つのメモリ(例えば51)に書き込まれる。
の出力はオフであり、CPUIからアドレス及びデータ
が出力され、アドレスデコーダ3によって選択された1
つのメモリ(例えば51)に書き込まれる。
次に、メモリ51〜54全てのクリアについて説明する
。cputの制御により、メモリ任意選択回路2の出力
を全てオンにする。これによって、オア回路41〜44
の出力は全てアドレスデコーダ3の出力に関係なくオン
となり、メモリ51〜54が同時に選択される。ここで
例えば、メモリ51のアドレスについてクリアを実行す
ればメモリ51〜54全てが同時にクリアされることに
なる。
。cputの制御により、メモリ任意選択回路2の出力
を全てオンにする。これによって、オア回路41〜44
の出力は全てアドレスデコーダ3の出力に関係なくオン
となり、メモリ51〜54が同時に選択される。ここで
例えば、メモリ51のアドレスについてクリアを実行す
ればメモリ51〜54全てが同時にクリアされることに
なる。
最後に、本発明の目的であるメモリの任意選択について
説明する。ここでメモリ51.52を除きメモリ53.
54を選択しクリアを実行するものとする。cputの
制御によりメモリ任意選択回路2からオア回路43.4
4の入力と接続されている出力をオンにし、その他のオ
ア回路41゜42の入力と接続されている出力はオフの
ままとする。これによってオア回路43.44の出力は
アドレスデコーダ3の出力に関係なくオンとなり、メモ
リ53.54が同時に選択される。ここで、例えばメモ
リ53のアドレスについてクリアを実行すれば、メモリ
51.52はそのままで、メモリ53.54が同時にク
リアされることになる。
説明する。ここでメモリ51.52を除きメモリ53.
54を選択しクリアを実行するものとする。cputの
制御によりメモリ任意選択回路2からオア回路43.4
4の入力と接続されている出力をオンにし、その他のオ
ア回路41゜42の入力と接続されている出力はオフの
ままとする。これによってオア回路43.44の出力は
アドレスデコーダ3の出力に関係なくオンとなり、メモ
リ53.54が同時に選択される。ここで、例えばメモ
リ53のアドレスについてクリアを実行すれば、メモリ
51.52はそのままで、メモリ53.54が同時にク
リアされることになる。
以上説明したように本発明は、前記CPUの制御によっ
て前記メモリ任意選択回路の出力を選択することにより
、メモリを任意に選択できる効果がある。
て前記メモリ任意選択回路の出力を選択することにより
、メモリを任意に選択できる効果がある。
第1図は本発明のメモリ装置の一実施例のブロック図、
第2図は従来例のブロック図である。 1−−−−−− CP U、 2・・・・・・メモリ任意選択回路、 3−−−−−−アドレスデコーダ、 5−−−−−・制御プログラム用メモリ、6・・・・・
・メモリ同時選択回路、 41〜44−−−−−・オア回路、 51〜54−・・・・・メモリ。
第2図は従来例のブロック図である。 1−−−−−− CP U、 2・・・・・・メモリ任意選択回路、 3−−−−−−アドレスデコーダ、 5−−−−−・制御プログラム用メモリ、6・・・・・
・メモリ同時選択回路、 41〜44−−−−−・オア回路、 51〜54−・・・・・メモリ。
Claims (1)
- 1、複数に分割されたメモリと、該メモリのアドレスを
デコードするアドレスデコーダと、前記分割されたメモ
リを任意に選択可能なメモリ任意選択回路と、前記アド
レスデコーダおよび前記メモリ任意選択回路の出力の論
理和をとるオア回路と、前記メモリとメモリ任意選択回
路を制御するCPUと、CPUが実行するプログラムが
格納されている制御プログラム用メモリとを有するメモ
リ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28330788A JPH02128253A (ja) | 1988-11-08 | 1988-11-08 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28330788A JPH02128253A (ja) | 1988-11-08 | 1988-11-08 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02128253A true JPH02128253A (ja) | 1990-05-16 |
Family
ID=17663761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28330788A Pending JPH02128253A (ja) | 1988-11-08 | 1988-11-08 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02128253A (ja) |
-
1988
- 1988-11-08 JP JP28330788A patent/JPH02128253A/ja active Pending
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