JPH02128253A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH02128253A JPH02128253A JP28330788A JP28330788A JPH02128253A JP H02128253 A JPH02128253 A JP H02128253A JP 28330788 A JP28330788 A JP 28330788A JP 28330788 A JP28330788 A JP 28330788A JP H02128253 A JPH02128253 A JP H02128253A
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- JP
- Japan
- Prior art keywords
- memory
- cpu
- memories
- arbitrary
- selection circuit
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 80
- 238000010586 diagram Methods 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔４！業上の利用分野〕
本発明はメモリ装置に関し、特に高密度プリンタなどの
画像処理に使用される大容量のメモリ装置に関する。
画像処理に使用される大容量のメモリ装置に関する。
従来、この種のメモリ装置は、高密度プリンタなどの画
像処理に使用される大容量メモリであり、イメージの展
開、出力を行なうものである。
像処理に使用される大容量メモリであり、イメージの展
開、出力を行なうものである。
第２図は従来例のブロック図である。
本従来例は４等分されたメモリ５１〜５４と、そのアド
レスをデコードするアドレスデコーダ３と、メモリ５１
〜５４を同時に選択するメモリ同時選択回路６と、アド
レスデコーダ３およびメモリ同時選択回路６の出力の論
理和をとるオア回路４１〜４４と、メモリ５１〜５４お
よびメモリ同時選択回路６を制御するＣＰＬＩＩと、Ｃ
ＰＵＩが実行するプログラムが格納されている制御プロ
グラム用メモリ５とを有している。
レスをデコードするアドレスデコーダ３と、メモリ５１
〜５４を同時に選択するメモリ同時選択回路６と、アド
レスデコーダ３およびメモリ同時選択回路６の出力の論
理和をとるオア回路４１〜４４と、メモリ５１〜５４お
よびメモリ同時選択回路６を制御するＣＰＬＩＩと、Ｃ
ＰＵＩが実行するプログラムが格納されている制御プロ
グラム用メモリ５とを有している。
通常のメそすの書き込み制御としては、メモリ同時選択
回路６の出力はオフであり、ＣＰＵ１からアドレスおよ
びデータが出力され、アドレスデコーダ３によって選択
された１つのメモリ（例えば５１）に書き込まれる。
回路６の出力はオフであり、ＣＰＵ１からアドレスおよ
びデータが出力され、アドレスデコーダ３によって選択
された１つのメモリ（例えば５１）に書き込まれる。
次に、メモリ５１〜５４全てのクリアについて説明する
。ＣＰＵＩの制御によりメモリ同時選択回路６の出力を
オンにする。これによってオア回路４１〜４４の出力は
、全てアドレスデコーダ３の出力に関係なくオンとなり
、メモリ５１〜５４が同時に選択される。ここで、例え
ばメモリ５１のアドレスについてクリアを実行すれば、
メモリ５１〜５４全てが同時にクリアされることになる
。
。ＣＰＵＩの制御によりメモリ同時選択回路６の出力を
オンにする。これによってオア回路４１〜４４の出力は
、全てアドレスデコーダ３の出力に関係なくオンとなり
、メモリ５１〜５４が同時に選択される。ここで、例え
ばメモリ５１のアドレスについてクリアを実行すれば、
メモリ５１〜５４全てが同時にクリアされることになる
。
以上のように、ＣＰＵＩの制御によってメモリ同時選択
回路６の出力をオン状悪どし、複数に等分されたメモリ
５１〜５４を同時に選択できるようになっている。
回路６の出力をオン状悪どし、複数に等分されたメモリ
５１〜５４を同時に選択できるようになっている。
上述した従来のメモリ装置は複数に等分されたメモリが
同時に選択されるようになっているので、任意のメモリ
の選択ができず自由度が少ないという欠点がある。
同時に選択されるようになっているので、任意のメモリ
の選択ができず自由度が少ないという欠点がある。
本発明のメモリ装置は、複数に分割されたメモリと、該
メモリのアドレスをデコードするアドレスデコーダと、
前記分割されたメモリを任意に選択可能なメモリ任意選
択回路と、前記アドレスデコーダおよび前記メモリ任意
選択回路の出力の論理和をとるオア回路と、前記メモリ
とメモリ任意選択回路を制御するＣＰＵと、ＣＰＵが実
行するプログラムが格納されている制御プログラム用メ
モリとを有している。
メモリのアドレスをデコードするアドレスデコーダと、
前記分割されたメモリを任意に選択可能なメモリ任意選
択回路と、前記アドレスデコーダおよび前記メモリ任意
選択回路の出力の論理和をとるオア回路と、前記メモリ
とメモリ任意選択回路を制御するＣＰＵと、ＣＰＵが実
行するプログラムが格納されている制御プログラム用メ
モリとを有している。
従来のメモリ同時選択回路をメモリ任意選択回路に置き
換え、ＣＰＵの制御で任意にメモリを選択する構成とす
ることにより、使用の自由度を向上できる。
換え、ＣＰＵの制御で任意にメモリを選択する構成とす
ることにより、使用の自由度を向上できる。
（実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明のメモリ装置の一実施例のブロック図で
ある。
ある。
本実施例はメモリ５１〜５４と、そのアドレスをデコー
ドするアドレスデコーダ３と、ＣＰＵの制御で任意の前
記メモリを選択できるメモリ任意選択回路２と、アドレ
スデコーダ３およびメモリ任意選択回路の出力の論理和
をとるオア回路４１〜４４と、メモリ５１〜５４および
メモリ任意選択回路２を制御するＣＰＵＩと、ＣＰＵＩ
が実行するプログラムが格納されている制御プログラム
用メモリ５とで構成されている。
ドするアドレスデコーダ３と、ＣＰＵの制御で任意の前
記メモリを選択できるメモリ任意選択回路２と、アドレ
スデコーダ３およびメモリ任意選択回路の出力の論理和
をとるオア回路４１〜４４と、メモリ５１〜５４および
メモリ任意選択回路２を制御するＣＰＵＩと、ＣＰＵＩ
が実行するプログラムが格納されている制御プログラム
用メモリ５とで構成されている。
通常のメモリの書き込み制御としては、メモリ任意選択
の出力はオフであり、ＣＰＵＩからアドレス及びデータ
が出力され、アドレスデコーダ３によって選択された１
つのメモリ（例えば５１）に書き込まれる。
の出力はオフであり、ＣＰＵＩからアドレス及びデータ
が出力され、アドレスデコーダ３によって選択された１
つのメモリ（例えば５１）に書き込まれる。
次に、メモリ５１〜５４全てのクリアについて説明する
。ｃｐｕｔの制御により、メモリ任意選択回路２の出力
を全てオンにする。これによって、オア回路４１〜４４
の出力は全てアドレスデコーダ３の出力に関係なくオン
となり、メモリ５１〜５４が同時に選択される。ここで
例えば、メモリ５１のアドレスについてクリアを実行す
ればメモリ５１〜５４全てが同時にクリアされることに
なる。
。ｃｐｕｔの制御により、メモリ任意選択回路２の出力
を全てオンにする。これによって、オア回路４１〜４４
の出力は全てアドレスデコーダ３の出力に関係なくオン
となり、メモリ５１〜５４が同時に選択される。ここで
例えば、メモリ５１のアドレスについてクリアを実行す
ればメモリ５１〜５４全てが同時にクリアされることに
なる。
最後に、本発明の目的であるメモリの任意選択について
説明する。ここでメモリ５１．５２を除きメモリ５３．
５４を選択しクリアを実行するものとする。ｃｐｕｔの
制御によりメモリ任意選択回路２からオア回路４３．４
４の入力と接続されている出力をオンにし、その他のオ
ア回路４１゜４２の入力と接続されている出力はオフの
ままとする。これによってオア回路４３．４４の出力は
アドレスデコーダ３の出力に関係なくオンとなり、メモ
リ５３．５４が同時に選択される。ここで、例えばメモ
リ５３のアドレスについてクリアを実行すれば、メモリ
５１．５２はそのままで、メモリ５３．５４が同時にク
リアされることになる。
説明する。ここでメモリ５１．５２を除きメモリ５３．
５４を選択しクリアを実行するものとする。ｃｐｕｔの
制御によりメモリ任意選択回路２からオア回路４３．４
４の入力と接続されている出力をオンにし、その他のオ
ア回路４１゜４２の入力と接続されている出力はオフの
ままとする。これによってオア回路４３．４４の出力は
アドレスデコーダ３の出力に関係なくオンとなり、メモ
リ５３．５４が同時に選択される。ここで、例えばメモ
リ５３のアドレスについてクリアを実行すれば、メモリ
５１．５２はそのままで、メモリ５３．５４が同時にク
リアされることになる。
以上説明したように本発明は、前記ＣＰＵの制御によっ
て前記メモリ任意選択回路の出力を選択することにより
、メモリを任意に選択できる効果がある。
て前記メモリ任意選択回路の出力を選択することにより
、メモリを任意に選択できる効果がある。
第１図は本発明のメモリ装置の一実施例のブロック図、
第２図は従来例のブロック図である。 １−−−−−− ＣＰ Ｕ、 ２・・・・・・メモリ任意選択回路、 ３−−−−−−アドレスデコーダ、 ５−−−−−・制御プログラム用メモリ、６・・・・・
・メモリ同時選択回路、 ４１〜４４−−−−−・オア回路、 ５１〜５４−・・・・・メモリ。
第２図は従来例のブロック図である。 １−−−−−− ＣＰ Ｕ、 ２・・・・・・メモリ任意選択回路、 ３−−−−−−アドレスデコーダ、 ５−−−−−・制御プログラム用メモリ、６・・・・・
・メモリ同時選択回路、 ４１〜４４−−−−−・オア回路、 ５１〜５４−・・・・・メモリ。
Claims (1)
- １、複数に分割されたメモリと、該メモリのアドレスを
デコードするアドレスデコーダと、前記分割されたメモ
リを任意に選択可能なメモリ任意選択回路と、前記アド
レスデコーダおよび前記メモリ任意選択回路の出力の論
理和をとるオア回路と、前記メモリとメモリ任意選択回
路を制御するＣＰＵと、ＣＰＵが実行するプログラムが
格納されている制御プログラム用メモリとを有するメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28330788A JPH02128253A (ja) | 1988-11-08 | 1988-11-08 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28330788A JPH02128253A (ja) | 1988-11-08 | 1988-11-08 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128253A true JPH02128253A (ja) | 1990-05-16 |
Family
ID=17663761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28330788A Pending JPH02128253A (ja) | 1988-11-08 | 1988-11-08 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128253A (ja) |
-
1988
- 1988-11-08 JP JP28330788A patent/JPH02128253A/ja active Pending
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