JPH0847246A - チャージ・ポンプ回路 - Google Patents
チャージ・ポンプ回路Info
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- JPH0847246A JPH0847246A JP1306395A JP1306395A JPH0847246A JP H0847246 A JPH0847246 A JP H0847246A JP 1306395 A JP1306395 A JP 1306395A JP 1306395 A JP1306395 A JP 1306395A JP H0847246 A JPH0847246 A JP H0847246A
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- pump circuit
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- charge pump
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】 入出力電圧比が低いか電源電圧が低い場合に
大電力を供給するチャージ・ポンプ回路を得る。 【構成】 チャージ・ポンプ回路(1)中の各段(2)はコン
デンサ(5)を含み、その一方の端子をノード(7)に接続し
且つ他方の端子をノード(6)に接続し、充電動作相と電
荷転送動作相に切り換える。ノード(7)は充電用トラン
ジスタ(9)を介して電源ライン(3)に接続されている。コ
ンデンサ(5)を実質的に電源電圧まで充電するため、充電
用トランジスタ(9)の制御端子は前段のノード(7)に接続
されている。
大電力を供給するチャージ・ポンプ回路を得る。 【構成】 チャージ・ポンプ回路(1)中の各段(2)はコン
デンサ(5)を含み、その一方の端子をノード(7)に接続し
且つ他方の端子をノード(6)に接続し、充電動作相と電
荷転送動作相に切り換える。ノード(7)は充電用トラン
ジスタ(9)を介して電源ライン(3)に接続されている。コ
ンデンサ(5)を実質的に電源電圧まで充電するため、充電
用トランジスタ(9)の制御端子は前段のノード(7)に接続
されている。
Description
【０００１】
【産業上の利用分野】この発明は、チャージ・ポンプ回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】周知のように、チャージ・ポンプ回路
は、或る種の用途の要求を満たすために、電源電圧より
も高い電圧（ブースト電圧として知られている）を発生
する。例えば、今日の不揮発性フラッシュ・メモリは特
に低い電源電圧を時々呈する反面、セルを読み取るのに
高いゲート電圧が必要である。この目的のため、チャー
ジ・ポンプ回路は２つの動作相を交互に行う原理に基づ
く。第１の動作相はコンデンサを充電するものであり、
そして第２の動作相はそのコンデンサの一方の端子をプ
ルアップし且つ他方の端子を被制御スイッチを介して出
力ラインに接続し、もって電源電圧よりも高い出力電圧
を得るものである。
は、或る種の用途の要求を満たすために、電源電圧より
も高い電圧（ブースト電圧として知られている）を発生
する。例えば、今日の不揮発性フラッシュ・メモリは特
に低い電源電圧を時々呈する反面、セルを読み取るのに
高いゲート電圧が必要である。この目的のため、チャー
ジ・ポンプ回路は２つの動作相を交互に行う原理に基づ
く。第１の動作相はコンデンサを充電するものであり、
そして第２の動作相はそのコンデンサの一方の端子をプ
ルアップし且つ他方の端子を被制御スイッチを介して出
力ラインに接続し、もって電源電圧よりも高い出力電圧
を得るものである。
【０００３】シリコン・ストレージ・テクノロジィ（Ｓ
ilicon Ｓtorage Ｔechnology）によって出願された米
国特許第５,１９１,２３２号は、ＥＥＰＲＯＭメモリ用
電圧ブースト回路（チャージ・ポンプ）に関するもので
あって、上述したタイプの多数の縦続接続段を備えてい
る。各段は前段で発生された電圧を増大するので、回路
の出力電圧は、おゝざっぱに云えば、電源電圧と段数の
積に等しい。段は時限動作されるので、或る動作相での
各段の後に反対の動作相の他の段が続き、その時限動作
は多数のインバータによって行われ、最後のインバータ
の出力側が最初のインバータの入力側に接続されるよう
にチャージ・ポンプ回路の各段毎のインバータはループ
中で縦続接続される。
ilicon Ｓtorage Ｔechnology）によって出願された米
国特許第５,１９１,２３２号は、ＥＥＰＲＯＭメモリ用
電圧ブースト回路（チャージ・ポンプ）に関するもので
あって、上述したタイプの多数の縦続接続段を備えてい
る。各段は前段で発生された電圧を増大するので、回路
の出力電圧は、おゝざっぱに云えば、電源電圧と段数の
積に等しい。段は時限動作されるので、或る動作相での
各段の後に反対の動作相の他の段が続き、その時限動作
は多数のインバータによって行われ、最後のインバータ
の出力側が最初のインバータの入力側に接続されるよう
にチャージ・ポンプ回路の各段毎のインバータはループ
中で縦続接続される。
【０００４】
【発明が解決しようとする課題】上述したように、周知
のチャージ・ポンプ回路は、高い入出力電圧比が必要な
ときには入力（電源）電圧を昇圧するが、低い入出力電
圧比（例えば出力電圧が入力電圧の２倍に等しい）と大
電力を必要とする用途には適さない。事実、低い昇圧比
を得るためには、これに対応して極めて少数の段しか設
けることができず、その１段だけが出力ラインと直結さ
れる。この場合、インバータ・ループ中のタイミング・
パルスの伝播時間のせいで非常に高い発振周波数が生じ
られるが、これはコンデンサの全充電を防止するためで
ある。そのような状況では実際に諸要件が衝突すること
になる。即ち、一方では大電力電荷を転送するために大
電力用コンデンサが必要であり、他方ではコンデンサの
容量を増すと各サイクルでのコンデンサの電荷従って出
力電力が減少することになる。
のチャージ・ポンプ回路は、高い入出力電圧比が必要な
ときには入力（電源）電圧を昇圧するが、低い入出力電
圧比（例えば出力電圧が入力電圧の２倍に等しい）と大
電力を必要とする用途には適さない。事実、低い昇圧比
を得るためには、これに対応して極めて少数の段しか設
けることができず、その１段だけが出力ラインと直結さ
れる。この場合、インバータ・ループ中のタイミング・
パルスの伝播時間のせいで非常に高い発振周波数が生じ
られるが、これはコンデンサの全充電を防止するためで
ある。そのような状況では実際に諸要件が衝突すること
になる。即ち、一方では大電力電荷を転送するために大
電力用コンデンサが必要であり、他方ではコンデンサの
容量を増すと各サイクルでのコンデンサの電荷従って出
力電力が減少することになる。
【０００５】更に、既知回路の効率は、電源電圧が低く
例えば３Ｖのときには極めて悪い。既知回路のコンデン
サは、事実、コンデンサ自体と前段の間に挿入されたダ
イオードの閾値電圧よりも小さい入力値まで充電できる
にすぎず、そして同様に、コンデンサ自体と次段（又は
出力段）の間のダイオードの電圧降下のために全電荷を
転送できない。
例えば３Ｖのときには極めて悪い。既知回路のコンデン
サは、事実、コンデンサ自体と前段の間に挿入されたダ
イオードの閾値電圧よりも小さい入力値まで充電できる
にすぎず、そして同様に、コンデンサ自体と次段（又は
出力段）の間のダイオードの電圧降下のために全電荷を
転送できない。
【０００６】この発明の目的は、既知回路の欠点を打破
するように設計され、特に入出力電圧比が低いか電源電
圧が低い場合に大電力を供給するチャージ・ポンプ回路
を得ることである。
するように設計され、特に入出力電圧比が低いか電源電
圧が低い場合に大電力を供給するチャージ・ポンプ回路
を得ることである。
【０００７】
【課題を解決するための手段】この発明によれば、特許
請求の範囲の請求項１に記載されたようなチャージ・ポ
ンプ回路が提供される。
請求の範囲の請求項１に記載されたようなチャージ・ポ
ンプ回路が提供される。
【０００８】
【実施例】この発明の多数の望ましくて非制限実施例を
添付図面について説明する。図１において、１はチャー
ジ・ポンプ回路を示し、このチャージ・ポンプ回路１
は、基準電位ライン（電位ＶDDの電源ライン３）と出力
ライン（即ちブースト・ライン）４との間で互いに並列
に接続された多数の段２1，２2，２3，・・・２ｎを備
えている。簡単化のため以下の説明において段及びその
構成部品は、位置（左から右へ）を示し且つ必要なとき
に段間の区別をするために添字を使って示され、そして
区別をする必要が無いときには添字を使用しない。事
実、段２は、後述するように最後の段２ｎを除けば、実
質的に同じである。
添付図面について説明する。図１において、１はチャー
ジ・ポンプ回路を示し、このチャージ・ポンプ回路１
は、基準電位ライン（電位ＶDDの電源ライン３）と出力
ライン（即ちブースト・ライン）４との間で互いに並列
に接続された多数の段２1，２2，２3，・・・２ｎを備
えている。簡単化のため以下の説明において段及びその
構成部品は、位置（左から右へ）を示し且つ必要なとき
に段間の区別をするために添字を使って示され、そして
区別をする必要が無いときには添字を使用しない。事
実、段２は、後述するように最後の段２ｎを除けば、実
質的に同じである。
【０００９】各段２はブートストラップ・コンデンサ５
（その各端子がそれぞれ第１のノード６、第２のノード
７を定める）と、第２のノード７と出力ライン４の間に
挿入された出力ダイオード８と、電源ライン３と第２の
ノード７の間に挿入された充電用トランジスタ９と、電
源ライン３とノード１１（充電用トランジスタ９のゲー
ト端子によって形成された）の間に挿入されたアイドル
・バイアス・ダイオード１０と、隣接する２つの段２の
第１のノード６間に挿入されたインバータ１２とを備え
ている。たゞし、右側の最後の段２ｎのインバータは後
述するようにタイミング・ループを閉成する枝路によっ
て形成されている。
（その各端子がそれぞれ第１のノード６、第２のノード
７を定める）と、第２のノード７と出力ライン４の間に
挿入された出力ダイオード８と、電源ライン３と第２の
ノード７の間に挿入された充電用トランジスタ９と、電
源ライン３とノード１１（充電用トランジスタ９のゲー
ト端子によって形成された）の間に挿入されたアイドル
・バイアス・ダイオード１０と、隣接する２つの段２の
第１のノード６間に挿入されたインバータ１２とを備え
ている。たゞし、右側の最後の段２ｎのインバータは後
述するようにタイミング・ループを閉成する枝路によっ
て形成されている。
【００１０】詳しく云えば、各段２の出力ダイオード８
は本来（即ち低閾値）ＮチャネルのＭＯＳトランジスタ
であって、そのドレイン端子とゲート端子が短絡され且
つそれ自体の第２のノード７に接続されると共に、その
ソース端子が出力ライン４に接続されている。各充電用
トランジスタ９は本来ＮチャネルのＭＯＳトランジスタ
であって、そのドレイン端子及びゲート端子が電源ライ
ン３に接続され且つそのソース端子がそれ自体の段２の
第２のノード７に接続されている。各アイドル・バイア
ス・ダイオードは本来ＮチャネルのＭＯＳトランジスタ
であって、そのドレイン端子とゲート端子が短絡されて
電源ライン３に接続され且つそのソース端子がそれ自体
の段２のノード１１に接続されている。各段２ｉのノー
ド１１は前段２i-1の第２のノード７i-1と直結され、そ
して左側の第１の段２1のノード１１1は右側の最後の段
２ｎの第２のノード７ｎへライン１３により接続され、
段のループを形成する。各段２ｉのインバータ１２ｉの
入力側は前段のインバータ１２i-1の出力側に接続さ
れ、そして右側の最後の１つ前の段２n-1のインバータ
１２n-1の出力側（従って第１のノード６ｎ）はＡＮＤ
回路１５の第１の入力端子に接続され、その第２の入力
端子には外部エネーブル信号ＥＮが供給される。ＡＮＤ
回路１５の出力端子はＮＯＲ回路１６の第１の入力端子
に接続され、その第２の入力端子には同期信号ＳＹＮＣ
が供給される。ＮＯＲ回路１６の出力端子（信号ＳＳを
供給する）は左側の第１の段２1の第１のノード６1に接
続されている。
は本来（即ち低閾値）ＮチャネルのＭＯＳトランジスタ
であって、そのドレイン端子とゲート端子が短絡され且
つそれ自体の第２のノード７に接続されると共に、その
ソース端子が出力ライン４に接続されている。各充電用
トランジスタ９は本来ＮチャネルのＭＯＳトランジスタ
であって、そのドレイン端子及びゲート端子が電源ライ
ン３に接続され且つそのソース端子がそれ自体の段２の
第２のノード７に接続されている。各アイドル・バイア
ス・ダイオードは本来ＮチャネルのＭＯＳトランジスタ
であって、そのドレイン端子とゲート端子が短絡されて
電源ライン３に接続され且つそのソース端子がそれ自体
の段２のノード１１に接続されている。各段２ｉのノー
ド１１は前段２i-1の第２のノード７i-1と直結され、そ
して左側の第１の段２1のノード１１1は右側の最後の段
２ｎの第２のノード７ｎへライン１３により接続され、
段のループを形成する。各段２ｉのインバータ１２ｉの
入力側は前段のインバータ１２i-1の出力側に接続さ
れ、そして右側の最後の１つ前の段２n-1のインバータ
１２n-1の出力側（従って第１のノード６ｎ）はＡＮＤ
回路１５の第１の入力端子に接続され、その第２の入力
端子には外部エネーブル信号ＥＮが供給される。ＡＮＤ
回路１５の出力端子はＮＯＲ回路１６の第１の入力端子
に接続され、その第２の入力端子には同期信号ＳＹＮＣ
が供給される。ＮＯＲ回路１６の出力端子（信号ＳＳを
供給する）は左側の第１の段２1の第１のノード６1に接
続されている。
【００１１】特に、ＮＯＲ回路１６は段２ｎのインバー
タを構成し、インバータ１２1〜１２n-1と一緒にＮＯＲ
回路１６は（ＡＮＤ回路１５と共に）奇数回の反転を行
う発振ループ１８を形成する。コンデンサ２０は、出力
ライン４とグランドの間に接続され且つレベル・メモリ
（フライホィール素子）として働く。
タを構成し、インバータ１２1〜１２n-1と一緒にＮＯＲ
回路１６は（ＡＮＤ回路１５と共に）奇数回の反転を行
う発振ループ１８を形成する。コンデンサ２０は、出力
ライン４とグランドの間に接続され且つレベル・メモリ
（フライホィール素子）として働く。
【００１２】図１のチャージ・ポンプ回路１は下記のよ
うに作動する（初めの４つの段のインバータ１２の入力
側での論理信号を示す図５の波形図も参照する）。アイ
ドル・モードでは、エネーブル信号ＥＮ及び同期信号Ｓ
ＹＮＣが低レベルで信号ＳＳは高レベルでありそしてチ
ャージ・ポンプ回路１はアイドル・バイアス・モードに
ある。この状態では、奇数位置（従って奇数の添字）段
２ｉ（たゞし、ｉ＝２ｋ−１，そしてｋは全数であ
る。）のインバータ１２ｉの第１のノード即ち入力ノー
ド６ｉは高レベルであり、そして偶数段２ｊ（たゞし、
ｊ＝２ｋである。）のインバータ１２ｊの第１のノード
６ｊは低レベルである。これはＶ2，Ｖ3，Ｖ4がそれぞ
れ第１のノード６2，６3，６4の論理レベルを示す図５
から明らかである。その結果、偶数段はターンオンされ
たアイドル・バイアス・ダイオード１０によって給電さ
れるようにバイアスされるが（ブートストラップ・コン
デンサ５はＶDD−２ＶTまで充電され、ＶTはアイドル・
バイアス・ダイオード１０の両端間及び充電用トランジ
スタ９のゲート端子、ソース端子間の電圧降下であ
る。）、奇数段は給電されない。
うに作動する（初めの４つの段のインバータ１２の入力
側での論理信号を示す図５の波形図も参照する）。アイ
ドル・モードでは、エネーブル信号ＥＮ及び同期信号Ｓ
ＹＮＣが低レベルで信号ＳＳは高レベルでありそしてチ
ャージ・ポンプ回路１はアイドル・バイアス・モードに
ある。この状態では、奇数位置（従って奇数の添字）段
２ｉ（たゞし、ｉ＝２ｋ−１，そしてｋは全数であ
る。）のインバータ１２ｉの第１のノード即ち入力ノー
ド６ｉは高レベルであり、そして偶数段２ｊ（たゞし、
ｊ＝２ｋである。）のインバータ１２ｊの第１のノード
６ｊは低レベルである。これはＶ2，Ｖ3，Ｖ4がそれぞ
れ第１のノード６2，６3，６4の論理レベルを示す図５
から明らかである。その結果、偶数段はターンオンされ
たアイドル・バイアス・ダイオード１０によって給電さ
れるようにバイアスされるが（ブートストラップ・コン
デンサ５はＶDD−２ＶTまで充電され、ＶTはアイドル・
バイアス・ダイオード１０の両端間及び充電用トランジ
スタ９のゲート端子、ソース端子間の電圧降下であ
る。）、奇数段は給電されない。
【００１３】エネーブル信号ＥＮが高レベルに切り換わ
ると、チャージ・ポンプ回路１はターンオンされ（図５
の時点ｔ0）、そしてＮＯＲ回路１６のスイッチングに
よって生じられた遅れの後で信号ＳＳは低レベルに切り
換わって第１の段２1の第１のノード６1をグランドにお
とし（時点ｔ1）、そして第１の段２1のアイドル・バイ
アス・ダイオード１０1及び充電用トランジスタ９1はタ
ーンオンされ、従ってブートストラップ・コンデンサ５
1がＶDD−２ＶTまで充電されることができる。インバー
タ１２1の出力が高レベルに切り換わる（時点ｔ2）こと
による遅れの後で、第１のノード６2での信号Ｖ2は大体
ＶDDに切り換わり、同一段２2の第２のノード７2が大体
２ＶDD−２ＶTに切り換わるので、第２の段２2のアイド
ル・バイアス・ダイオード１０2及び充電用トランジス
タ９2をターンオフし且つ出力ダイオード８2をターンオ
ンし、そしてブートストラップ・コンデンサ５2は出力
ライン４に接続されて部分的に充電されるが、充分に有
効には電荷を転送しない。
ると、チャージ・ポンプ回路１はターンオンされ（図５
の時点ｔ0）、そしてＮＯＲ回路１６のスイッチングに
よって生じられた遅れの後で信号ＳＳは低レベルに切り
換わって第１の段２1の第１のノード６1をグランドにお
とし（時点ｔ1）、そして第１の段２1のアイドル・バイ
アス・ダイオード１０1及び充電用トランジスタ９1はタ
ーンオンされ、従ってブートストラップ・コンデンサ５
1がＶDD−２ＶTまで充電されることができる。インバー
タ１２1の出力が高レベルに切り換わる（時点ｔ2）こと
による遅れの後で、第１のノード６2での信号Ｖ2は大体
ＶDDに切り換わり、同一段２2の第２のノード７2が大体
２ＶDD−２ＶTに切り換わるので、第２の段２2のアイド
ル・バイアス・ダイオード１０2及び充電用トランジス
タ９2をターンオフし且つ出力ダイオード８2をターンオ
ンし、そしてブートストラップ・コンデンサ５2は出力
ライン４に接続されて部分的に充電されるが、充分に有
効には電荷を転送しない。
【００１４】同時に、第２の段２2の第２のノード７2の
プルアップにより第３の段２3のノード１１3を同一値２
ＶDD−２ＶTまでプルアップし、そしてインバータ１２2
の出力側での信号Ｖ3が低レベルに切り換わると（イン
バータ１２1のスイッチングについての或る遅れで、時
点ｔ3）、第３の段２3のブートストラップ・コンデンサ
５3は充電され始める。この場合、ブートストラップ・
コンデンサ５3は下記の理由から全電源電圧ＶDD値まで
充電される。即ち、上述したように、第３の段２3の充
電用トランジスタ９3のゲート端子（ノード１１3）はＶ
DDより高い電位にあり、従って第２のノード７3をドレ
イン端子とソース端子の間に無視し得る電圧降下を呈す
る充電用トランジスタ９3を介して電源ライン３に接続
できる。第３の段２3のインバータ１２3の出力側での信
号Ｖ4が高レベルに切り換わると（時点ｔ4）、第４の段
２4のアイドル・バイアス・ダイオード１０4はターンオ
フされ、そして段２2での場合のようにブートストラッ
プ・コンデンサ５4は電荷を転送し始める。
プルアップにより第３の段２3のノード１１3を同一値２
ＶDD−２ＶTまでプルアップし、そしてインバータ１２2
の出力側での信号Ｖ3が低レベルに切り換わると（イン
バータ１２1のスイッチングについての或る遅れで、時
点ｔ3）、第３の段２3のブートストラップ・コンデンサ
５3は充電され始める。この場合、ブートストラップ・
コンデンサ５3は下記の理由から全電源電圧ＶDD値まで
充電される。即ち、上述したように、第３の段２3の充
電用トランジスタ９3のゲート端子（ノード１１3）はＶ
DDより高い電位にあり、従って第２のノード７3をドレ
イン端子とソース端子の間に無視し得る電圧降下を呈す
る充電用トランジスタ９3を介して電源ライン３に接続
できる。第３の段２3のインバータ１２3の出力側での信
号Ｖ4が高レベルに切り換わると（時点ｔ4）、第４の段
２4のアイドル・バイアス・ダイオード１０4はターンオ
フされ、そして段２2での場合のようにブートストラッ
プ・コンデンサ５4は電荷を転送し始める。
【００１５】上述したような動作はスイッチング・エッ
ジがインバータ１２沿いに移行するにつれて後続段につ
いても繰り返され、偶数段は累積した電荷を出力ライン
４へ転送しそして奇数段は充分に充電され、インバータ
１２のスイッチング・エッジが最後の段２ｎ（図５中の
時点ｔ5）に達すると終わる。最後の１つ前の段のイン
バータ１２n-1の出力側での信号Ｖｎが低レベルに切り
換わると、これはＡＮＤ回路１５を切り換えて低レベル
出力信号を発生させ、ＮＯＲ回路１６従って信号ＳＳは
高レベルに切り換わり（時点ｔ6）、そしてスイッチン
グ・エッジはインバータ１２沿いに再び移行する。
ジがインバータ１２沿いに移行するにつれて後続段につ
いても繰り返され、偶数段は累積した電荷を出力ライン
４へ転送しそして奇数段は充分に充電され、インバータ
１２のスイッチング・エッジが最後の段２ｎ（図５中の
時点ｔ5）に達すると終わる。最後の１つ前の段のイン
バータ１２n-1の出力側での信号Ｖｎが低レベルに切り
換わると、これはＡＮＤ回路１５を切り換えて低レベル
出力信号を発生させ、ＮＯＲ回路１６従って信号ＳＳは
高レベルに切り換わり（時点ｔ6）、そしてスイッチン
グ・エッジはインバータ１２沿いに再び移行する。
【００１６】この動作相では、インバータ１２が切り換
えられると、奇数段２1，２3，・・・は電荷転送モード
に切り換わり、そして偶数段は充電モードに切り換わ
り、チャージ・ポンプ回路１の動作は、第１の段を除け
ば奇数段が充分に充電される点で、実際に規則正しい。
奇数段の第２のノード７3，７5，・・・は、従って次々
に２ＶDDに切り換わり且つ出力ダイオード８3，８5，・
・・の電圧降下ＶTを考慮すれば出力ライン４を２ＶDD
−ＶTまでもたらせる。この動作相では、偶数段も充分
に充電される。
えられると、奇数段２1，２3，・・・は電荷転送モード
に切り換わり、そして偶数段は充電モードに切り換わ
り、チャージ・ポンプ回路１の動作は、第１の段を除け
ば奇数段が充分に充電される点で、実際に規則正しい。
奇数段の第２のノード７3，７5，・・・は、従って次々
に２ＶDDに切り換わり且つ出力ダイオード８3，８5，・
・・の電圧降下ＶTを考慮すれば出力ライン４を２ＶDD
−ＶTまでもたらせる。この動作相では、偶数段も充分
に充電される。
【００１７】このスイッチング・エッジが最後の１つ前
の段２n-1に達すると（時点ｔ7）、第１のノード６ｎで
の信号Ｖｎは高レベルに切り換わってＡＮＤ回路１５及
びＮＯＲ回路１６を切り換え、そして新しいスイッチン
グ・エッジはインバータ１２沿いに移行し始める。奇数
段２1，２3，・・・が充電され且つ偶数段２2，２4，・
・・が蓄積した電荷を転送する。この動作相では、第１
のノードさえ充分に充電され得る。ライン１３により事
実、ノード１１が最後の電荷転送段の第２のノード７ｎ
と同じ電位２ＶDDにあるので、信号ＳＳが切り換わると
（時点ｔ8）、充電用トランジスタ９1はターンオンされ
て第２のノード７1をＶDDの電源ライン３に接続する。
の段２n-1に達すると（時点ｔ7）、第１のノード６ｎで
の信号Ｖｎは高レベルに切り換わってＡＮＤ回路１５及
びＮＯＲ回路１６を切り換え、そして新しいスイッチン
グ・エッジはインバータ１２沿いに移行し始める。奇数
段２1，２3，・・・が充電され且つ偶数段２2，２4，・
・・が蓄積した電荷を転送する。この動作相では、第１
のノードさえ充分に充電され得る。ライン１３により事
実、ノード１１が最後の電荷転送段の第２のノード７ｎ
と同じ電位２ＶDDにあるので、信号ＳＳが切り換わると
（時点ｔ8）、充電用トランジスタ９1はターンオンされ
て第２のノード７1をＶDDの電源ライン３に接続する。
【００１８】上述したような動作は、エネーブル信号Ｅ
Ｎが高レベルで且つ同期信号ＳＹＮＣが低レベルである
限り、周期的に繰り返される。しかしながら、同期信号
ＳＹＮＣが高レベルに切り換わる場合には、信号ＳＳが
低レベルであると、スイッチング・エッジが最後の段に
達するときに、同期信号ＳＹＮＣが低レベルへ再び切り
換わるまで発振は停止される。逆に、信号ＳＳが高レベ
ルであると、同期信号ＳＹＮＣの切り換えで直ちに信号
ＳＳを低レベルに切り換え、そして発振（先行の発振と
は非同期）は再開され且つスイッチング・エッジが最後
の段に達するときに停止され、もってチャージ・ポンプ
回路１はその動作が停止される。両方の場合に、従って
同期信号ＳＹＮＣは、回路全体を動作禁止にすることな
く、（例えば回路がメモリ中に使用される場合にアドレ
スを読み出すときに）チャージ・ポンプ回路１を一時停
止させるのに有益である。
Ｎが高レベルで且つ同期信号ＳＹＮＣが低レベルである
限り、周期的に繰り返される。しかしながら、同期信号
ＳＹＮＣが高レベルに切り換わる場合には、信号ＳＳが
低レベルであると、スイッチング・エッジが最後の段に
達するときに、同期信号ＳＹＮＣが低レベルへ再び切り
換わるまで発振は停止される。逆に、信号ＳＳが高レベ
ルであると、同期信号ＳＹＮＣの切り換えで直ちに信号
ＳＳを低レベルに切り換え、そして発振（先行の発振と
は非同期）は再開され且つスイッチング・エッジが最後
の段に達するときに停止され、もってチャージ・ポンプ
回路１はその動作が停止される。両方の場合に、従って
同期信号ＳＹＮＣは、回路全体を動作禁止にすることな
く、（例えば回路がメモリ中に使用される場合にアドレ
スを読み出すときに）チャージ・ポンプ回路１を一時停
止させるのに有益である。
【００１９】上述したようなチャージ・ポンプ回路１
は、従って入出力電圧比が低い場合でさえ電圧を効果的
に昇圧する。極めて多数の並列段を設けると、事実、各
電荷転送動作相での種々の段によって並列分担を許し且
つ発振がインバータ１２沿いに移行して下記のことを確
保するのに充分な時間を許す。即ち、同一のインバータ
が再び切り換えられるときに、これは高レベル状態又は
低レベル状態に相当する電圧レベルに安全に達した。そ
の結果、各段のコンデンサは、これもまた最良の可能な
状態にあり且つ充分に充電されて電荷を出力ライン４へ
転送するのに充分な時間が許される。
は、従って入出力電圧比が低い場合でさえ電圧を効果的
に昇圧する。極めて多数の並列段を設けると、事実、各
電荷転送動作相での種々の段によって並列分担を許し且
つ発振がインバータ１２沿いに移行して下記のことを確
保するのに充分な時間を許す。即ち、同一のインバータ
が再び切り換えられるときに、これは高レベル状態又は
低レベル状態に相当する電圧レベルに安全に達した。そ
の結果、各段のコンデンサは、これもまた最良の可能な
状態にあり且つ充分に充電されて電荷を出力ライン４へ
転送するのに充分な時間が許される。
【００２０】その上、各段をその前段により（及び第１
の段を最後の段によりライン１３を介して）バイアスす
ることにより、無損失でコンデンサを電源電圧まで充電
することを確保し且つ過渡状態を定常状態まで加速して
回路の効率を増大する。
の段を最後の段によりライン１３を介して）バイアスす
ることにより、無損失でコンデンサを電源電圧まで充電
することを確保し且つ過渡状態を定常状態まで加速して
回路の効率を増大する。
【００２１】この発明に係るチャージ・ポンプ回路１
は、また高い周波数で作動する。上述したチャージ・ポ
ンプ回路１は給電電流が一定の電流従って効率のために
周波数、充電素子（コンデンサ）の容量及び動作電圧
（電源電圧ＶDD）と比例する実質的にループ発振器であ
るので、チャージ・ポンプ回路１の高い周波数は、コン
デンサのサイズを低減し且つ大多数の並列段を特徴とす
るにもかゝわらずチャージ・ポンプ回路１のサイズを全
体として大幅に低減する。
は、また高い周波数で作動する。上述したチャージ・ポ
ンプ回路１は給電電流が一定の電流従って効率のために
周波数、充電素子（コンデンサ）の容量及び動作電圧
（電源電圧ＶDD）と比例する実質的にループ発振器であ
るので、チャージ・ポンプ回路１の高い周波数は、コン
デンサのサイズを低減し且つ大多数の並列段を特徴とす
るにもかゝわらずチャージ・ポンプ回路１のサイズを全
体として大幅に低減する。
【００２２】図１のチャージ・ポンプ回路１の効率は、
下記のことによって更に増大される。即ち、各時点で、
電荷を出力ライン４へ転送する幾つかの段が常に存在
し、段が充電されて電荷が転送されない無効な半サイク
ルが無く、あたかも１つの段だけが出力ライン４に接続
されたような場合である。
下記のことによって更に増大される。即ち、各時点で、
電荷を出力ライン４へ転送する幾つかの段が常に存在
し、段が充電されて電荷が転送されない無効な半サイク
ルが無く、あたかも１つの段だけが出力ライン４に接続
されたような場合である。
【００２３】図２は第２の実施例のチャージ・ポンプ回
路２５を示し、これは高い入出力電圧比を達成する。こ
の実施例でも、チャージ・ポンプ回路２５は、電源ライ
ン３と出力ライン４の間で互いに並列に接続された多数
の段２６ｉと、多数のインバータ２７ｉ並びにＡＮＤ回
路１５及びＮＯＲ回路１６によって形成された発振ルー
プ１８とを備えている。こゝでも、動作説明の必要がな
ければ、段２６に添字を付けない。第１の段２６1をバ
イアスするための枝路２９が設けられ、この枝路２９は
電源ライン３と出力ライン４の間に延び且つ後述するよ
うに段２６の一部と同一の構造を提供する。
路２５を示し、これは高い入出力電圧比を達成する。こ
の実施例でも、チャージ・ポンプ回路２５は、電源ライ
ン３と出力ライン４の間で互いに並列に接続された多数
の段２６ｉと、多数のインバータ２７ｉ並びにＡＮＤ回
路１５及びＮＯＲ回路１６によって形成された発振ルー
プ１８とを備えている。こゝでも、動作説明の必要がな
ければ、段２６に添字を付けない。第１の段２６1をバ
イアスするための枝路２９が設けられ、この枝路２９は
電源ライン３と出力ライン４の間に延び且つ後述するよ
うに段２６の一部と同一の構造を提供する。
【００２４】各インバータ２７ｉは、入力ノード２８
ｉ、及び次段のインバータ２７i+1の入力側に接続され
た出力ノード２８i+1を定める。各段２６ｉは、第１の
コンデンサ３２ｉ（その一方の端子が入力ノード２８ｉ
に接続され且つ他方の端子がノード３４ｉを定める）
と、第２のコンデンサ３５ｉ（その一方の端子が出力ノ
ード２８i+1に接続され且つ他方の端子がノード３７ｉ
を定める）とを備えている。第１の電荷転送ダイオード
３８はノード３４と３７の間に接続され、第２の電荷転
送ダイオード３９は各ノード３７と出力ライン４の間に
接続され、第１のアイドル・バイアス・ダイオード４３
は第１の電荷転送ダイオード３８のアノード及びノード
３４を電源ライン３に接続し、第２のアイドル・バイア
ス・ダイオード４４は第２の電荷転送ダイオード３９の
アノード及びノード３７を電源ライン３に接続し、そし
てトランジスタ４５ｉは、そのドレイン端子、ソース端
子がそれぞれ電源ライン３、ノード３４ｉに接続され且
つそのゲート端子が前段のノード３４i-1に接続されて
いる。枝路２９は、第１のコンデンサ３２と同じコンデ
ンサ３１、及び段２６のトランジスタ４５と同じトラン
ジスタ３０を備えている。もっと詳しく云うと、コンデ
ンサ３１は、その一方の端子が最後の段２６ｎのインバ
ータ２７ｎの出力側に形成されたノード４１に接続さ
れ、その他方の端子がノード４０になり且つトランジス
タ３０のソース端子に接続されている。トランジスタ３
０は、そのゲート端子がノード３４ｎに接続され且つド
レイン端子が電源ライン３に接続されている。ノード４
０はライン１３によって第１の段２６1のトランジスタ
４５1のゲート端子に接続され、そしてノード４１はＡ
ＮＤ回路１５の第１の入力端子に接続されている。各ダ
イオード３８，３９，４３及び４４は本来Ｎチャネルの
ＭＯＳトランジスタであって、短絡されたドレイン端子
とゲート端子を有し、各トランジスタ４５ｉ及び３０は
本来ＮＭＯＳトランジスタである。
ｉ、及び次段のインバータ２７i+1の入力側に接続され
た出力ノード２８i+1を定める。各段２６ｉは、第１の
コンデンサ３２ｉ（その一方の端子が入力ノード２８ｉ
に接続され且つ他方の端子がノード３４ｉを定める）
と、第２のコンデンサ３５ｉ（その一方の端子が出力ノ
ード２８i+1に接続され且つ他方の端子がノード３７ｉ
を定める）とを備えている。第１の電荷転送ダイオード
３８はノード３４と３７の間に接続され、第２の電荷転
送ダイオード３９は各ノード３７と出力ライン４の間に
接続され、第１のアイドル・バイアス・ダイオード４３
は第１の電荷転送ダイオード３８のアノード及びノード
３４を電源ライン３に接続し、第２のアイドル・バイア
ス・ダイオード４４は第２の電荷転送ダイオード３９の
アノード及びノード３７を電源ライン３に接続し、そし
てトランジスタ４５ｉは、そのドレイン端子、ソース端
子がそれぞれ電源ライン３、ノード３４ｉに接続され且
つそのゲート端子が前段のノード３４i-1に接続されて
いる。枝路２９は、第１のコンデンサ３２と同じコンデ
ンサ３１、及び段２６のトランジスタ４５と同じトラン
ジスタ３０を備えている。もっと詳しく云うと、コンデ
ンサ３１は、その一方の端子が最後の段２６ｎのインバ
ータ２７ｎの出力側に形成されたノード４１に接続さ
れ、その他方の端子がノード４０になり且つトランジス
タ３０のソース端子に接続されている。トランジスタ３
０は、そのゲート端子がノード３４ｎに接続され且つド
レイン端子が電源ライン３に接続されている。ノード４
０はライン１３によって第１の段２６1のトランジスタ
４５1のゲート端子に接続され、そしてノード４１はＡ
ＮＤ回路１５の第１の入力端子に接続されている。各ダ
イオード３８，３９，４３及び４４は本来Ｎチャネルの
ＭＯＳトランジスタであって、短絡されたドレイン端子
とゲート端子を有し、各トランジスタ４５ｉ及び３０は
本来ＮＭＯＳトランジスタである。
【００２５】図２のチャージ・ポンプ回路２５は、出力
ライン４を３ＶDD−２ＶTの電圧までもたらすことを除
けば、図１のチャージ・ポンプ回路１と同じ仕方で作動
する。事実、定常状態モードでは、最後の段２６ｎのノ
ード２８ｎが低レベル（０Ｖ）に切り換わると、第１の
コンデンサ３２ｎは充電され始め且つノード３４ｎはト
ランジスタ３０のゲート端子と共にＶDDに切り換わり、
そしてインバータ２７ｎの出力が切り換わると、ノード
４１は高レベルに切り換わり、従って第２のコンデンサ
３５ｎがその電荷を出力ライン４へ転送することができ
る。この動作相では、ノード４０がトランジスタ４５1
のゲート端子と共に２ＶDDへ切り換わるので、スイッチ
ング・エッジが進み且つノード２８1が低レベルになっ
て第１のコンデンサ３２1を充電し始めると、この第１
のコンデンサ３２1は全電源電圧ＶDDまで充電されるこ
とができ、そして第２のコンデンサ３５1はその電荷を
出力ライン４に転送する。
ライン４を３ＶDD−２ＶTの電圧までもたらすことを除
けば、図１のチャージ・ポンプ回路１と同じ仕方で作動
する。事実、定常状態モードでは、最後の段２６ｎのノ
ード２８ｎが低レベル（０Ｖ）に切り換わると、第１の
コンデンサ３２ｎは充電され始め且つノード３４ｎはト
ランジスタ３０のゲート端子と共にＶDDに切り換わり、
そしてインバータ２７ｎの出力が切り換わると、ノード
４１は高レベルに切り換わり、従って第２のコンデンサ
３５ｎがその電荷を出力ライン４へ転送することができ
る。この動作相では、ノード４０がトランジスタ４５1
のゲート端子と共に２ＶDDへ切り換わるので、スイッチ
ング・エッジが進み且つノード２８1が低レベルになっ
て第１のコンデンサ３２1を充電し始めると、この第１
のコンデンサ３２1は全電源電圧ＶDDまで充電されるこ
とができ、そして第２のコンデンサ３５1はその電荷を
出力ライン４に転送する。
【００２６】スイッチング・エッジがインバータ２７沿
いに進むと、第２の段２６2の第１のコンデンサ３２2は
切り換わってその電荷を第２のコンデンサ３５2に転送
し、この第２のコンデンサ３５2は充電動作相に切り換
わり、第３の段２６3の第１のコンデンサ３２3はＶDDま
での充電動作相に切り換わり、以下同様である。次の半
サイクルでは、発振ループ１８沿いのスイッチング・エ
ッジの伝播に続き、以前に充電されていた第１のコンデ
ンサ３２1，３２3、などは電荷をそれぞれ第２のコンデ
ンサ３５1，３５3，などに転送する。第１のコンデンサ
が全電源電圧ＶDDまで充電されたので、ノード２８1，
２８3，などは高レベルに切り換わり、ノード３４1，３
４3，・・・は電圧２ＶDDを呈し、そしてそれぞれ第２
のコンデンサ３５1，３５3，・・・は２ＶDD−ＶT（た
ゞし、ＶTは第１の電荷転送ダイオード３８の電圧降下
である。）まで充電されることができる。同じ半サイク
ル中、第１のコンデンサ３２2，３２4，などは充電動作
相に切り換わり、そして第２のコンデンサ３５2，３
５4，などは切り換わって電荷を出力ライン４に転送す
る。もう少し詳しく云うと、この動作相では、以前に２
ＶDD−ＶTまで充電された第２のコンデンサ３５2，３５
4，などは第２の電荷転送ダイオード３９の電圧降下を
考慮して出力ライン４を３ＶDD−２ＶTまでもたらすこ
とができる。
いに進むと、第２の段２６2の第１のコンデンサ３２2は
切り換わってその電荷を第２のコンデンサ３５2に転送
し、この第２のコンデンサ３５2は充電動作相に切り換
わり、第３の段２６3の第１のコンデンサ３２3はＶDDま
での充電動作相に切り換わり、以下同様である。次の半
サイクルでは、発振ループ１８沿いのスイッチング・エ
ッジの伝播に続き、以前に充電されていた第１のコンデ
ンサ３２1，３２3、などは電荷をそれぞれ第２のコンデ
ンサ３５1，３５3，などに転送する。第１のコンデンサ
が全電源電圧ＶDDまで充電されたので、ノード２８1，
２８3，などは高レベルに切り換わり、ノード３４1，３
４3，・・・は電圧２ＶDDを呈し、そしてそれぞれ第２
のコンデンサ３５1，３５3，・・・は２ＶDD−ＶT（た
ゞし、ＶTは第１の電荷転送ダイオード３８の電圧降下
である。）まで充電されることができる。同じ半サイク
ル中、第１のコンデンサ３２2，３２4，などは充電動作
相に切り換わり、そして第２のコンデンサ３５2，３
５4，などは切り換わって電荷を出力ライン４に転送す
る。もう少し詳しく云うと、この動作相では、以前に２
ＶDD−ＶTまで充電された第２のコンデンサ３５2，３５
4，などは第２の電荷転送ダイオード３９の電圧降下を
考慮して出力ライン４を３ＶDD−２ＶTまでもたらすこ
とができる。
【００２７】図１のチャージ・ポンプ回路１と同様に、
従って段２６は１段づつ切り換わる。エネーブル信号Ｅ
Ｎは回路を動作可能／動作禁止にし、そして同期信号Ｓ
ＹＮＣは一時停止動作を行い、各段は、定常状態モード
では、前段によってバイアスされ、第１のコンデンサ３
２のＶDDまでの全充電を最少の損失で確保する。
従って段２６は１段づつ切り換わる。エネーブル信号Ｅ
Ｎは回路を動作可能／動作禁止にし、そして同期信号Ｓ
ＹＮＣは一時停止動作を行い、各段は、定常状態モード
では、前段によってバイアスされ、第１のコンデンサ３
２のＶDDまでの全充電を最少の損失で確保する。
【００２８】図２のチャージ・ポンプ回路２５と同様
に、図３のチャージ・ポンプ回路５０は多数の並列段５
１を備え、その各々が３ＶDD−２ＶTの出力電圧を供給
する。段５１は図２中の段２６と同様であるが、違いは
各段５１が前段のノード３４に接続されていることと対
照して、トランジスタ４５のゲート端子が全て１つのノ
ード５３に接続され且つ各段５１が２個のインバータ４
８及び４９を有することである。
に、図３のチャージ・ポンプ回路５０は多数の並列段５
１を備え、その各々が３ＶDD−２ＶTの出力電圧を供給
する。段５１は図２中の段２６と同様であるが、違いは
各段５１が前段のノード３４に接続されていることと対
照して、トランジスタ４５のゲート端子が全て１つのノ
ード５３に接続され且つ各段５１が２個のインバータ４
８及び４９を有することである。
【００２９】もっと詳しく云うと、各段毎に、インバー
タ４８の出力側はノード３３を定め且つインバータ４９
の入力側に接続され、インバータ４９の出力側はノード
３６を定め、第１のコンデンサ３２はノード３３と３４
の間に接続され、そして第２のコンデンサ３５はノード
３６と３７の間に接続されている。左側の第１の段を除
いて全ての段にて、第１のインバータ４８の入力側は前
段のノード３６に接続されている。左側の第１の段で
は、インバータ４８の入力側（信号ＳＳが供給される）
は、ＮＯＲ回路１６の出力側に接続されたノード５２を
定め、右側の最後の段のノード３６はＡＮＤ回路１５の
第１の入力端子に接続されている。共通バイアス・ノー
ド５３はコンデンサ５４の一方の端子によって形成さ
れ、その他方の端子は第１の段５１のインバータ４８の
入力側のノード５２に接続されている。ノード５３はダ
イオード５５を介して電源ライン３に接続されている。
タ４８の出力側はノード３３を定め且つインバータ４９
の入力側に接続され、インバータ４９の出力側はノード
３６を定め、第１のコンデンサ３２はノード３３と３４
の間に接続され、そして第２のコンデンサ３５はノード
３６と３７の間に接続されている。左側の第１の段を除
いて全ての段にて、第１のインバータ４８の入力側は前
段のノード３６に接続されている。左側の第１の段で
は、インバータ４８の入力側（信号ＳＳが供給される）
は、ＮＯＲ回路１６の出力側に接続されたノード５２を
定め、右側の最後の段のノード３６はＡＮＤ回路１５の
第１の入力端子に接続されている。共通バイアス・ノー
ド５３はコンデンサ５４の一方の端子によって形成さ
れ、その他方の端子は第１の段５１のインバータ４８の
入力側のノード５２に接続されている。ノード５３はダ
イオード５５を介して電源ライン３に接続されている。
【００３０】図３のチャージ・ポンプ回路５０は、図２
のチャージ・ポンプ回路２５と同じ仕方で作動するが、
違うのは、スイッチング・エッジが進むと、第１のコン
デンサ３２は全て第２のコンデンサ３５と同じ状態（充
電又は電荷転送）に切り換わるので、全ての段は互いに
やがて作動することである。その結果、図３のチャージ
・ポンプ回路５０では、各段の伝播遅れはインバータ４
８及び４９によって生じられた総遅れに等しい。おまけ
に、この場合には、コンデンサ５４は、一半サイクル中
電圧ＶDD−ＶTまで充電され、そして反対の半サイクル
ではノード５３を電圧２ＶDD−ＶTまでもたらし、段５
１が充電動作相に切り換わるやいなや段５１を適切にバ
イアスする。
のチャージ・ポンプ回路２５と同じ仕方で作動するが、
違うのは、スイッチング・エッジが進むと、第１のコン
デンサ３２は全て第２のコンデンサ３５と同じ状態（充
電又は電荷転送）に切り換わるので、全ての段は互いに
やがて作動することである。その結果、図３のチャージ
・ポンプ回路５０では、各段の伝播遅れはインバータ４
８及び４９によって生じられた総遅れに等しい。おまけ
に、この場合には、コンデンサ５４は、一半サイクル中
電圧ＶDD−ＶTまで充電され、そして反対の半サイクル
ではノード５３を電圧２ＶDD−ＶTまでもたらし、段５
１が充電動作相に切り換わるやいなや段５１を適切にバ
イアスする。
【００３１】図４のチャージ・ポンプ回路６０は、図２
のチャージ・ポンプ回路２５に似ているが、違う所は、
定常状態モードにて、各段６１が前段からバイアスされ
ず、図３における段５１のバイアス部品５３〜５５と同
様なそれ自体のバイアス手段を提供することである。そ
の結果、部品３２，３５，３８，３９，４３〜４５，４
８及び４９に加えて、図４中の各段６１も電源ライン３
とトランジスタ４５のゲート端子（ノード６３）との間
に挿入されたダイオード６２、並びに第３のコンデンサ
６４を備えている。この第３のコンデンサ６４は、その
一方の端子がノード６３に接続され且つ他方の端子（ノ
ード６５）がインバータ４８の入力側に接続されると共
に左側の第１の段を除く全ての段ではインバータ６６の
出力側に接続されている。なお、インバータ６６の入力
側は前段のインバータ４９の出力側（ノード３６）に接
続されている。第１の段のインバータ４８のノード６５
はＮＯＲ回路１６の出力側に接続され、その入力側は図
１〜図３のチャージ・ポンプ回路１，２５及び５０にお
けるようにＡＮＤ回路１５に接続されている。
のチャージ・ポンプ回路２５に似ているが、違う所は、
定常状態モードにて、各段６１が前段からバイアスされ
ず、図３における段５１のバイアス部品５３〜５５と同
様なそれ自体のバイアス手段を提供することである。そ
の結果、部品３２，３５，３８，３９，４３〜４５，４
８及び４９に加えて、図４中の各段６１も電源ライン３
とトランジスタ４５のゲート端子（ノード６３）との間
に挿入されたダイオード６２、並びに第３のコンデンサ
６４を備えている。この第３のコンデンサ６４は、その
一方の端子がノード６３に接続され且つ他方の端子（ノ
ード６５）がインバータ４８の入力側に接続されると共
に左側の第１の段を除く全ての段ではインバータ６６の
出力側に接続されている。なお、インバータ６６の入力
側は前段のインバータ４９の出力側（ノード３６）に接
続されている。第１の段のインバータ４８のノード６５
はＮＯＲ回路１６の出力側に接続され、その入力側は図
１〜図３のチャージ・ポンプ回路１，２５及び５０にお
けるようにＡＮＤ回路１５に接続されている。
【００３２】図４のチャージ・ポンプ回路６０は、チャ
ージ・ポンプ回路２５及び５０について述べたのと同じ
仕方で作動する。第１の動作相では、コンデンサ６４は
電圧ＶDD−ＶT（ＶTはダイオード６２の両端間の電圧降
下である）まで充電され、そして中間段階では、第１の
コンデンサ３２はその電荷を第２のコンデンサ３５（２
ＶDD−ＶTまで充電される）へ転送する。次の動作相で
は、ノード６３が電圧２ＶDD−ＶTまでもたらされるの
で、第１のコンデンサ３２はトランジスタ４５を通して
電源電圧ＶDDまで充分に充電され、そして第２のコンデ
ンサ３５はその電荷を出力ライン４へ転送し、もってこ
の出力ライン４を電圧３ＶDD−２ＶTにもたらす。
ージ・ポンプ回路２５及び５０について述べたのと同じ
仕方で作動する。第１の動作相では、コンデンサ６４は
電圧ＶDD−ＶT（ＶTはダイオード６２の両端間の電圧降
下である）まで充電され、そして中間段階では、第１の
コンデンサ３２はその電荷を第２のコンデンサ３５（２
ＶDD−ＶTまで充電される）へ転送する。次の動作相で
は、ノード６３が電圧２ＶDD−ＶTまでもたらされるの
で、第１のコンデンサ３２はトランジスタ４５を通して
電源電圧ＶDDまで充分に充電され、そして第２のコンデ
ンサ３５はその電荷を出力ライン４へ転送し、もってこ
の出力ライン４を電圧３ＶDD−２ＶTにもたらす。
【００３３】図６及び図７は図１〜図４中のインバータ
１２，２７，４８，４９及び６６の他の例を示し、これ
らは動作周波数を低くすることにより回路の消費電力を
少なくする。
１２，２７，４８，４９及び６６の他の例を示し、これ
らは動作周波数を低くすることにより回路の消費電力を
少なくする。
【００３４】図６に示したように、各インバータは一対
の相補チャネルのＭＯＳトランジスタによって形成さ
れ、一方のトランジスタは２つの不平衡部分に分けら
れ、一方の不平衡部分はトランジスタを流れる電流従っ
てインバータのスイッチング時間を制御するための外部
信号で切り換えれる。
の相補チャネルのＭＯＳトランジスタによって形成さ
れ、一方のトランジスタは２つの不平衡部分に分けら
れ、一方の不平衡部分はトランジスタを流れる電流従っ
てインバータのスイッチング時間を制御するための外部
信号で切り換えれる。
【００３５】もっと詳しく云えば、各インバータ（例え
ば図１中のインバータ１２ｉ）はＰチャネルのトランジ
スタ７０及びＮチャネルのトランジスタ７１を備え、両
者のゲート端子はインバータ１２ｉの入力ノード６ｉへ
一緒に接続されている。トランジスタ７０は、そのソー
ス端子が電源ＶDDに接続され且つドレイン端子（ノード
６i+1）がトランジスタ７１のドレイン端子に接続され
ている。このトランジスタ７１のソース端子はグランド
に接続されている。最小サイズのトランジスタ７１のゲ
ート端子、ドレイン端子はＮチャネルのトランジスタ７
２のそれぞれゲート端子、ドレイン端子に接続され、そ
してトランジスタ７２（トランジスタ７１よりもはるか
に大きい幅を持ち、トランジスタ７１に極めて大きい電
流を流せる。）のソース端子はスイッチ７４を介してグ
ランドに接続されている。このスイッチ７４はＮチャネ
ルのＭＯＳトランジスタであって、トランジスタ７２と
同じサイズであり且つそのゲート端子に制御信号ＳＢ
（例えばこの発明に係るチャージ・ポンプ回路を特徴付
けるデバイスの動作モードに関係する）が供給される。
ば図１中のインバータ１２ｉ）はＰチャネルのトランジ
スタ７０及びＮチャネルのトランジスタ７１を備え、両
者のゲート端子はインバータ１２ｉの入力ノード６ｉへ
一緒に接続されている。トランジスタ７０は、そのソー
ス端子が電源ＶDDに接続され且つドレイン端子（ノード
６i+1）がトランジスタ７１のドレイン端子に接続され
ている。このトランジスタ７１のソース端子はグランド
に接続されている。最小サイズのトランジスタ７１のゲ
ート端子、ドレイン端子はＮチャネルのトランジスタ７
２のそれぞれゲート端子、ドレイン端子に接続され、そ
してトランジスタ７２（トランジスタ７１よりもはるか
に大きい幅を持ち、トランジスタ７１に極めて大きい電
流を流せる。）のソース端子はスイッチ７４を介してグ
ランドに接続されている。このスイッチ７４はＮチャネ
ルのＭＯＳトランジスタであって、トランジスタ７２と
同じサイズであり且つそのゲート端子に制御信号ＳＢ
（例えばこの発明に係るチャージ・ポンプ回路を特徴付
けるデバイスの動作モードに関係する）が供給される。
【００３６】図７は図６のインバータの一方の論理等価
図であり、このインバータは２入力ＮＡＮＤ回路７６を
備え、その一方の入力端子が入力ノード６ｉに直結され
且つ他方の入力端子が２入力ＯＲ回路７７の出力端子に
接続されている。このＯＲ回路７７は、その一方の入力
端子が入力ノード６ｉに直結され且つ他方の入力端子に
制御信号ＳＢが供給される。
図であり、このインバータは２入力ＮＡＮＤ回路７６を
備え、その一方の入力端子が入力ノード６ｉに直結され
且つ他方の入力端子が２入力ＯＲ回路７７の出力端子に
接続されている。このＯＲ回路７７は、その一方の入力
端子が入力ノード６ｉに直結され且つ他方の入力端子に
制御信号ＳＢが供給される。
【００３７】図６及び図７のインバータの制御信号ＳＢ
が高レベルであるときに、トランジスタ７１及び７２が
互いに並列に作動するので、入力ノード６ｉが高レベル
に切り換わると、トランジスタ７１及び７２はターンオ
ンされ且つ一緒にノード６i+ 1を放電させる。逆に、制
御信号ＳＢが低レベルのときには、トランジスタ７２は
ターンオフされ且つトランジスタ７１だけはノード６
i-1からの電流をグランドへ放電させる。トランジスタ
７１がトランジスタ７２よりはるかに小さいので、トラ
ンジスタ７１は極めて小さい電流しか通電せず従ってノ
ード６i+1を放電させるのに長い時間を要し、そのため
インバータ１２ｉはチャージ・ポンプ回路の消費電力及
び動作周波数を低減すると共に切り換わるのにより長い
時間を要する。
が高レベルであるときに、トランジスタ７１及び７２が
互いに並列に作動するので、入力ノード６ｉが高レベル
に切り換わると、トランジスタ７１及び７２はターンオ
ンされ且つ一緒にノード６i+ 1を放電させる。逆に、制
御信号ＳＢが低レベルのときには、トランジスタ７２は
ターンオフされ且つトランジスタ７１だけはノード６
i-1からの電流をグランドへ放電させる。トランジスタ
７１がトランジスタ７２よりはるかに小さいので、トラ
ンジスタ７１は極めて小さい電流しか通電せず従ってノ
ード６i+1を放電させるのに長い時間を要し、そのため
インバータ１２ｉはチャージ・ポンプ回路の消費電力及
び動作周波数を低減すると共に切り換わるのにより長い
時間を要する。
【００３８】この発明の範囲から逸脱することなく、こ
ゝに開示して説明したチャージ・ポンプ回路に対して種
々変更を加えれることは明らかである。特に、インバー
タを切り換え、コンデンサを充放電させ、且つ回路の正
しい動作を確保するために発振サイクルを充分長くすれ
ば、段数を変えれる。各段は所要通り異なる入出力電圧
比を提供し得る。上述したように動作周波数を変更する
か或はチャージ・ポンプ回路を特徴付けるデバイスの所
定の動作相で能動段の数を変更するための用意をなせ
る。最後に、バイポーラ・スイッチ素子も用いることが
できる。
ゝに開示して説明したチャージ・ポンプ回路に対して種
々変更を加えれることは明らかである。特に、インバー
タを切り換え、コンデンサを充放電させ、且つ回路の正
しい動作を確保するために発振サイクルを充分長くすれ
ば、段数を変えれる。各段は所要通り異なる入出力電圧
比を提供し得る。上述したように動作周波数を変更する
か或はチャージ・ポンプ回路を特徴付けるデバイスの所
定の動作相で能動段の数を変更するための用意をなせ
る。最後に、バイポーラ・スイッチ素子も用いることが
できる。
【図１】この発明に係るチャージ・ポンプ回路の第１の
実施例を示す回路図である。
実施例を示す回路図である。
【図２】第２の実施例を示す回路図である。
【図３】第３の実施例を示す回路図である。
【図４】第４の実施例を示す回路図である。
【図５】図１に示した第１の実施例の動作説明用の多数
の信号を示す波形図である。
の信号を示す波形図である。
【図６】図１〜図４に示したインバータの他の構成を示
す回路図である。
す回路図である。
【図７】図１〜図４に示したインバータの他の構成を示
す論理回路図である。
す論理回路図である。
１，２５，５０，６０ チャージ・ポンプ回路 ２，２６，５１，６１ 段 ３ 電源ライン ４ 出力ライン ５，３２ コンデンサ ６，７，２８，３３，３４ ノード ８ 出力ダイオード ９，４５ 充電用トランジスタ １０，４３ アイドル・バイアス素子 １１，３４，４０，５３，６３ バイアス・ノード １５ ＡＮＤ回路 １６ ＮＯＲ回路 ５４ 第１のコンデンサ ６４ 第２のコンデンサ ７０，７１，７２ トランジスタ
フロントページの続き (72)発明者 マルコ・マッカローネ イタリア国、27030 パレストロ、ヴィ ア・フェルナーチェ ８ (72)発明者 シルヴィア・パドゥアン イタリア国、47037 リミーニ、ヴィア・ サン・ベルナルド 35
Claims (16)
- 【請求項１】 多数のプルアップ段(2,26,51,61)を備
え、各段が電荷蓄積手段(5,32)を含み、この電荷蓄積手
段が充放電ノード(7,34)に接続された第１の端子及びプ
ルアップ・ノード(6,28,33)に接続された第２の端子を
有し第１の充電動作相と第２の電荷転送動作相に切り換
えるチャージ・ポンプ回路(1,25,50,60)において、前記
プルアップ段が基準電位ライン(3)と出力ライン(4)の間
で互いに並列に接続されていることを特徴とするチャー
ジ・ポンプ回路。 - 【請求項２】 前記電荷蓄積手段が第１のコンデンサ
(5,32)を含み、そして前記充放電ノード(7,34)が第１の
スイッチング素子(9,45)を介して前記基準電位ライン
(3)に接続されている請求項１のチャージ・ポンプ回路
において、前記第１のスイッチング素子は充電用トラン
ジスタ(9,45)であって、その第１、第２の端子がそれぞ
れ前記基準電位ライン、前記充放電ノードに接続され且
つ制御端子が高圧バイアス・ノード(11,34,40,53,63)に
接続され、前記第１のコンデンサ(5,32)を前記基準電位
ラインの電位まで実質的に充電することを特徴とするチ
ャージ・ポンプ回路。 - 【請求項３】 前記充電用トランジスタ(9i,45i)の前記
制御端子が反対の動作相中隣接段(2i-1,26i-1)の前記充
放電ノード(7i-1,34i-1)に接続されていることを特徴と
する請求項２のチャージ・ポンプ回路。 - 【請求項４】 各前記プルアップ段(2i,26i)では、その
充電用トランジスタ(9i,45i)の制御端子が第１の隣接プ
ルアップ段(2i-1,26i-1)の充放電ノード(7i- 1,34i-1)に
接続され且つその充放電ノード(7i,34i)が前記第１の隣
接プルアップ段とは違う第２の隣接プルアップ段(2i+1,
26i+1)の充電用トランジスタ(9i+1,45i+1)の制御端子に
接続されていることを特徴とする請求項３のチャージ・
ポンプ回路。 - 【請求項５】 共通バイアス枝路(53〜55)を備え、第１
のコンデンサ(54)はその第１の端子(53)が第１のスイッ
チング素子(55)を介して前記基準電位ライン(3)に接続
され且つ第２の端子がそれ自体のプルアップ・ノード(5
2)に接続され、前記第１のコンデンサの前記第１の端子
が共通バイアス・ノード(53)になり、そして全てのプル
アップ段(51)の前記充電用トランジスタ(45)の制御端子
が前記共通バイアス・ノード(53)に接続されていること
を特徴とする請求項３のチャージ・ポンプ回路。 - 【請求項６】 各プルアップ段(61)がバイアス枝路(62
〜65)を含み、第２のコンデンサ(64)はその第１の端子
(63)が第２のスイッチング素子(62)を介して前記基準電
位ライン(3)に接続され且つ第２の端子がそのプルアッ
プ・ノード(65)に接続され、そして各充電用トランジス
タ(45)の制御端子が同一段中の前記第２のコンデンサの
前記第１の端子(63)に接続されていることを特徴とする
請求項３のチャージ・ポンプ回路。 - 【請求項７】 前記基準電位ライン(3)と前記充電用ト
ランジスタ(9,45)の前記制御端子との間に挿入されたア
イドル・バイアス素子(10,43)を備えたことを特徴とす
る請求項２ないし６のいずれかのチャージ・ポンプ回
路。 - 【請求項８】 前記プルアップ・ノード(6,28,33,36,6
5)が多数の縦続接続されたインバータ(12,27,48,49,66)
のそれぞれ入力側に接続されていることを特徴とする請
求項１ないし７のいずれかのチャージ・ポンプ回路。 - 【請求項９】 前記インバータ(12,27,48,49,66)が奇数
個閉ループ接続されて発振ループ(18)を形成することを
特徴とする請求項８のチャージ・ポンプ回路。 - 【請求項１０】 前記発振ループ(18)沿いの動作可能／
動作禁止手段(15,16)を備えたことを特徴とする請求項
９のチャージ・ポンプ回路。 - 【請求項１１】 前記インバータ(12)がそのスイッチン
グ遅れを変えるための制御手段(74)を含むことを特徴と
する請求項９又は１０のチャージ・ポンプ回路。 - 【請求項１２】 各前記インバータ(12)が反対のタイプ
の一対のトランジスタ(70,71)を含み、前記一対のうち
の少なくとも一方のトランジスタ(71)が、スイッチ信号
(SB)によって制御される補助トランジスタ(72)の制御端
子、電流供給端子とそれぞれ共通の制御端子、電流供給
端子を有することを特徴とする請求項１１のチャージ・
ポンプ回路。 - 【請求項１３】 前記充放電ノード(7)が単一の第３の
スイッチ素子(8)を介して前記出力ライン(4)に接続され
ていることを特徴とする請求項１ないし１２のいずれか
のチャージ・ポンプ回路。 - 【請求項１４】 各前記プルアップ段(26,51,61)が第２
の電荷蓄積手段(35)を含み、その第１の端子(37)が第２
のスイッチング素子(38)を介して前記充放電ノード(34)
に接続され且つ第２の端子がそれぞれのプルアップ・ノ
ード(28,36)に接続され、そして前記第２の電荷蓄積手
段が同一のプルアップ段中の前記第１の電荷蓄積手段(3
2)に対してプッシュプル態様で作動することを特徴とす
る請求項１ないし１２のいずれかのチャージ・ポンプ回
路。 - 【請求項１５】 前記第２の電荷蓄積手段(35)の前記第
１の端子(37)が第４のスイッチ素子(39)を介して前記出
力ライン(4)に接続されていることを特徴とする請求項
１４のチャージ・ポンプ回路。 - 【請求項１６】 前記第２の電荷蓄積手段(35)の前記第
１の端子(37)がそれぞれのバイアス素子(44)を介して前
記基準電位ライン(3)に接続されていることを特徴とす
る請求項１４又は１５のチャージ・ポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830030A EP0666571B1 (en) | 1994-01-28 | 1994-01-28 | Charge pump circuit |
| IT94830030.6 | 1994-01-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0847246A true JPH0847246A (ja) | 1996-02-16 |
Family
ID=8218370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306395A Pending JPH0847246A (ja) | 1994-01-28 | 1995-01-30 | チャージ・ポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5650671A (ja) |
| EP (1) | EP0666571B1 (ja) |
| JP (1) | JPH0847246A (ja) |
| DE (1) | DE69424764T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0756220B1 (en) * | 1995-07-28 | 2000-10-11 | STMicroelectronics S.r.l. | Charge pump circuit with improved features |
| FR2749939B1 (fr) * | 1996-06-13 | 1998-07-31 | Sgs Thomson Microelectronics | Detecteur de gamme de tension d'alimentation dans un circuit integre |
| US6064250A (en) | 1996-07-29 | 2000-05-16 | Townsend And Townsend And Crew Llp | Various embodiments for a low power adaptive charge pump circuit |
| US5801934A (en) * | 1996-12-12 | 1998-09-01 | Cypress Semiconductor Corp. | Charge pump with reduced power consumption |
| US5818758A (en) * | 1996-12-31 | 1998-10-06 | Intel Corporation | Zero voltage drop negative switch for dual well processes |
| US5999425A (en) * | 1998-01-15 | 1999-12-07 | Cypress Semiconductor Corp. | Charge pump architecture for integrated circuit |
| JP3540652B2 (ja) * | 1998-04-10 | 2004-07-07 | 三洋電機株式会社 | チャージポンプ式昇圧回路 |
| US6373324B2 (en) | 1998-08-21 | 2002-04-16 | Intel Corporation | Voltage blocking method and apparatus for a charge pump with diode connected pull-up and pull-down on boot nodes |
| US6320797B1 (en) * | 1999-02-24 | 2001-11-20 | Micron Technology, Inc. | Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same |
| US6151229A (en) * | 1999-06-30 | 2000-11-21 | Intel Corporation | Charge pump with gated pumped output diode at intermediate stage |
| JP3910765B2 (ja) * | 1999-09-08 | 2007-04-25 | 株式会社東芝 | 電圧発生回路及びこれを用いた電圧転送回路 |
| US6249446B1 (en) | 2000-08-23 | 2001-06-19 | Intersil Americas Inc. | Cascadable, high efficiency charge pump circuit and related methods |
| ATE298945T1 (de) * | 2001-02-01 | 2005-07-15 | Koninkl Philips Electronics Nv | Programmierbares ladungspumpenbauelement |
| TW522647B (en) * | 2001-09-24 | 2003-03-01 | Macronix Int Co Ltd | Driving voltage generator having reduced influence caused by operation voltage and temperature |
| CN1299432C (zh) * | 2001-10-29 | 2007-02-07 | 旺宏电子股份有限公司 | 减少工作电压与温度所造成的影响的推动电压产生器 |
| TW200514435A (en) * | 2003-08-29 | 2005-04-16 | Matsushita Electric Ind Co Ltd | Signal transmission circuit |
| US7344796B2 (en) * | 2004-02-18 | 2008-03-18 | Freudenberg-Nok General Partnership | Fluoroelastomer gasket compositions |
| US20050187325A1 (en) * | 2004-02-20 | 2005-08-25 | Yuan Hui L. | Silicone gasket compositions |
| US20050187331A1 (en) * | 2004-02-20 | 2005-08-25 | Yuan Hui L. | Fluoroelastomer gasket compositions |
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|---|---|---|---|---|
| US4656369A (en) * | 1984-09-17 | 1987-04-07 | Texas Instruments Incorporated | Ring oscillator substrate bias generator with precharge voltage feedback control |
| CH679901A5 (ja) * | 1989-06-20 | 1992-04-30 | Ernst Feller | |
| US5036229A (en) * | 1989-07-18 | 1991-07-30 | Gazelle Microcircuits, Inc. | Low ripple bias voltage generator |
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-
1994
- 1994-01-28 EP EP94830030A patent/EP0666571B1/en not_active Expired - Lifetime
- 1994-01-28 DE DE69424764T patent/DE69424764T2/de not_active Expired - Lifetime
-
1995
- 1995-01-27 US US08/379,689 patent/US5650671A/en not_active Expired - Lifetime
- 1995-01-30 JP JP1306395A patent/JPH0847246A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE69424764D1 (de) | 2000-07-06 |
| EP0666571B1 (en) | 2000-05-31 |
| US5650671A (en) | 1997-07-22 |
| EP0666571A1 (en) | 1995-08-09 |
| DE69424764T2 (de) | 2000-11-16 |
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