JPH02197167A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02197167A JPH02197167A JP1017142A JP1714289A JPH02197167A JP H02197167 A JPH02197167 A JP H02197167A JP 1017142 A JP1017142 A JP 1017142A JP 1714289 A JP1714289 A JP 1714289A JP H02197167 A JPH02197167 A JP H02197167A
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- Japan
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- line
- cell array
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000000295 complement effect Effects 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 2
- 230000000593 degrading effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［従来の技術］
従来の半導体記憶装置、特に１トランジスタ型ダイナミ
ツクメモリにおいては、メモリセルのワード線を一方向
に延在する多結晶シリコンで構成することが行われてい
る。このような構成にするのは、メモリセルの形成が簡
単であるという理由からであるが、半導体記憶装置の大
容量化が進むに従い、前記ワード線は長く、且つ細くな
って、その抵抗の増大による信号の遅延が問題となって
いる。
ツクメモリにおいては、メモリセルのワード線を一方向
に延在する多結晶シリコンで構成することが行われてい
る。このような構成にするのは、メモリセルの形成が簡
単であるという理由からであるが、半導体記憶装置の大
容量化が進むに従い、前記ワード線は長く、且つ細くな
って、その抵抗の増大による信号の遅延が問題となって
いる。
このため、最近では前記ワード線と平行に、アルミニウ
ム等の低抵抗金属配線を設け、メモリセルアレイ領域内
において、所定の距離毎にワード線と電気的に接続する
ことで、ワード線の信号の遅延を防いでいる。
ム等の低抵抗金属配線を設け、メモリセルアレイ領域内
において、所定の距離毎にワード線と電気的に接続する
ことで、ワード線の信号の遅延を防いでいる。
第３図はこのような１トランジスタ型ダイナミツクメモ
リのメモリセルアレイ領域内に設けられたワード線との
接続部を示した平面図であり、第４図は第３図のＡ−Ａ
’線断面図である。第３図。
リのメモリセルアレイ領域内に設けられたワード線との
接続部を示した平面図であり、第４図は第３図のＡ−Ａ
’線断面図である。第３図。
第４図においてワード線４は多結晶シリコンで形成され
ており、メモリセルアレイ領域内に設けられたすき間で
ワード線と平行に設けられたアルミニウム配線６と、コ
ンタクト孔８により電気的に接続されている。
ており、メモリセルアレイ領域内に設けられたすき間で
ワード線と平行に設けられたアルミニウム配線６と、コ
ンタクト孔８により電気的に接続されている。
［発明が解決しようとする問題点コ
上述したように、ワード線とアルミニウム配線との接続
部を設けるためには、メモリセルアレイ領域内にすき間
を設けねばならないが、このすき間が回路動作上の不具
合の原因となってしまう。
部を設けるためには、メモリセルアレイ領域内にすき間
を設けねばならないが、このすき間が回路動作上の不具
合の原因となってしまう。
以下にその点について詳しく説明する。
第５図は第３図で示した接続部を模式的に表現したレイ
アウト図であり、第３図と同一機能を有する部分には同
一番号を付しである。さらに互いに相補的なデータの間
には、センスアンプ９が設けられており、メモリセルか
らデータ線へ読出された微小信号を増幅する働きをして
いる。そして実際のデータ線には、種々の寄生容量が存
在しており、その中で特に本発明に関係する隣接データ
線間容量を１０ａ〜１０ｄて示しである。
アウト図であり、第３図と同一機能を有する部分には同
一番号を付しである。さらに互いに相補的なデータの間
には、センスアンプ９が設けられており、メモリセルか
らデータ線へ読出された微小信号を増幅する働きをして
いる。そして実際のデータ線には、種々の寄生容量が存
在しており、その中で特に本発明に関係する隣接データ
線間容量を１０ａ〜１０ｄて示しである。
第５図においてメモリセルアレイ領域内のデータ線、例
えば５ｄは両側のデータ線５ｃ、５ｅとの間に隣接デー
タ線間容ｆｆ１ｌｏｂ、１０ｃが存在しているが、ワー
ド線とアルミニウム配線との接続部に隣接したデータ線
５ｃが有する隣接データ線間容量はＪｏｂのみである。
えば５ｄは両側のデータ線５ｃ、５ｅとの間に隣接デー
タ線間容ｆｆ１ｌｏｂ、１０ｃが存在しているが、ワー
ド線とアルミニウム配線との接続部に隣接したデータ線
５ｃが有する隣接データ線間容量はＪｏｂのみである。
このため互いに相補的なデータ線５Ｃと５ｄとでは、隣
接データ線間容量が異なっており、この容量によるノイ
ズの受は方にアンバランスが生じる。
接データ線間容量が異なっており、この容量によるノイ
ズの受は方にアンバランスが生じる。
１トランジスタ型ダイナミツクメモリにおいては、デー
タ線およびセンスアンプは最も微小な信号を扱う部分で
あり、その部分に上述したようなアンバランスが存在す
ると、回路の誤動作の原因となるという欠点がある。
タ線およびセンスアンプは最も微小な信号を扱う部分で
あり、その部分に上述したようなアンバランスが存在す
ると、回路の誤動作の原因となるという欠点がある。
［発明の従来技術に対する相違点］
上述した従来の半導体記憶装置に対し、本発明はメモリ
セルアレイ領域内に設けられたワード線と低抵抗金属配
線との接続部を、データ線と、その補信号データ線との
間に設け、互いに相補的なデータ線の隣接データ線間容
量のアンバランスをなくすという相違点を有する。
セルアレイ領域内に設けられたワード線と低抵抗金属配
線との接続部を、データ線と、その補信号データ線との
間に設け、互いに相補的なデータ線の隣接データ線間容
量のアンバランスをなくすという相違点を有する。
［問題点を解決するための手段］
本発明は前記問題点を解決することを目的としてなされ
たもので、半導体基板上に複数のメモリセルが行列状に
配列されたメモリセルアレイ領域を有し、前記メモリセ
ルアレイ領域内に、一方向に延在する複数のワード線と
、前記ワード線に直交する方向に延在する複数のデータ
線とを形成し、前記データ線はそれぞれその補信号デー
タ線が平行に隣接して配置されており、前記ワード線は
メモリセルアレイ領域内において、前記ワード線と同一
方向に延在する低抵抗金属配線と所定の距離毎に電気的
接続をとられている半導体記憶装置において、前記ワー
ド線と前記低抵抗金属配線との電気的接続領域を前記デ
ータ線と、その補信号データ線との間に設けたことから
なっている。
たもので、半導体基板上に複数のメモリセルが行列状に
配列されたメモリセルアレイ領域を有し、前記メモリセ
ルアレイ領域内に、一方向に延在する複数のワード線と
、前記ワード線に直交する方向に延在する複数のデータ
線とを形成し、前記データ線はそれぞれその補信号デー
タ線が平行に隣接して配置されており、前記ワード線は
メモリセルアレイ領域内において、前記ワード線と同一
方向に延在する低抵抗金属配線と所定の距離毎に電気的
接続をとられている半導体記憶装置において、前記ワー
ド線と前記低抵抗金属配線との電気的接続領域を前記デ
ータ線と、その補信号データ線との間に設けたことから
なっている。
［実施例］
次に本発明について図面を用いて説明する。
なお、従来技術の説明に用いた図面と同一機能を有する
部分に関しては、同一番号を付して説明を省略する。
部分に関しては、同一番号を付して説明を省略する。
第１図は本発明の第１実施例を示したレイアウト図であ
る。第１図において互いに相補的なデータ線５ｃ、５ｄ
の間にワード線と低抵抗金属配線との接続部が設けられ
ている。このためデータ線５ｃ、５ｄの有する隣接デー
タ線間容量はそれぞれＪｏｂ、］Ｏｃとなり容量のアン
バランスをなくすことができる。しかも本実施例の場合
、単にデータ線の配置を変えるだけであるので、半導体
記憶装置の集積度を何等妨げる事なく実現するとかでき
る。
る。第１図において互いに相補的なデータ線５ｃ、５ｄ
の間にワード線と低抵抗金属配線との接続部が設けられ
ている。このためデータ線５ｃ、５ｄの有する隣接デー
タ線間容量はそれぞれＪｏｂ、］Ｏｃとなり容量のアン
バランスをなくすことができる。しかも本実施例の場合
、単にデータ線の配置を変えるだけであるので、半導体
記憶装置の集積度を何等妨げる事なく実現するとかでき
る。
第２図は本発明の第２実施例を示したレイアウト図であ
る。
る。
第２図においてはワード線と低抵抗金属配線との接続部
とデータ線との間にダミーデータ線が設けられている。
とデータ線との間にダミーデータ線が設けられている。
この結果、互いに相補的なデータ線５ｃ、５ｄは両Ｉｌ
＋のデータ線との間に隣接データ線間容量を有し、メモ
リセルアレイ領域内のデータ線に近い状態となっていて
、より一層安定した回路動作が得られるという利点があ
る。
＋のデータ線との間に隣接データ線間容量を有し、メモ
リセルアレイ領域内のデータ線に近い状態となっていて
、より一層安定した回路動作が得られるという利点があ
る。
［発明の効果］
以上説明したように本発明は、半導体基板上に複数のメ
モリセルが行列状に配列されたメモリセルアレイ領域を
有し、前記メモリセルアレイ領域内に、一方向に延在す
る複数のワード線と前記ワード線に直交する方向に延在
する複数のデータ線とを形成し、前記データ線はそれぞ
れその補信号データ線が平行に隣接して配置されており
、前記ワード線はメモリセルアレイ領域内において前記
ワード線と同一方向に延在する低抵抗金属配線と所定の
距離毎に電気的接続をとられている半導体記憶装置にお
いて、前記ワード線と前記低抵抗金属線との電気的接続
領域を前記データ線とその補信号データ線との間に設け
ることにより、互いに相補的なデータ線の隣接データ線
間容量のアンバランスをなくし、回路の誤動作を防ぐこ
とができるという効果がある。
モリセルが行列状に配列されたメモリセルアレイ領域を
有し、前記メモリセルアレイ領域内に、一方向に延在す
る複数のワード線と前記ワード線に直交する方向に延在
する複数のデータ線とを形成し、前記データ線はそれぞ
れその補信号データ線が平行に隣接して配置されており
、前記ワード線はメモリセルアレイ領域内において前記
ワード線と同一方向に延在する低抵抗金属配線と所定の
距離毎に電気的接続をとられている半導体記憶装置にお
いて、前記ワード線と前記低抵抗金属線との電気的接続
領域を前記データ線とその補信号データ線との間に設け
ることにより、互いに相補的なデータ線の隣接データ線
間容量のアンバランスをなくし、回路の誤動作を防ぐこ
とができるという効果がある。
第１図は本発明の第１実施例を示したレイアウト図、第
２図は本発明の第２実施例を示したレイアウト図、第３
図は従来の技術を示した平面図、第４図は第３図のＡ−
Ａ’線断面図、第５図は従来例のレイアウト図である。 １ ・ ・ ・ ・ ・ ・ ・ ・ 番 ・２ ・
・ ・ ・ ・ ・ ・ ・ ・ ・３ ・ ・ ・
・ ◆ ・ ・ ・ ・ ・４ ・ ・ ・ ・ ・
・ ・ ・ ・ ・５ａ〜５ ｆ −・ ・ ・ ・
・ ６・・拳φ・争・Φ・舎 ７ 壽 ・ ・ ・ ・ ・ ・ ・ 争 φＰ型半導
体基板、 フィールド酸化膜、 プレート電極、 ワード線、 データ線、 アルミニウム配線、 Ｎ型半導体領域、 ８ ・ ・ ・ ・ ・ ・ ・ ９ ・ ・ ・ ・ ・ ・ ・ １０ａ〜１０ｆ ・ １１ａ、１１ｂ ・ ・コンタクト孔、 ・センスアンプ、 ・隣接データ線間容量、 ・ダミーデータ線。
２図は本発明の第２実施例を示したレイアウト図、第３
図は従来の技術を示した平面図、第４図は第３図のＡ−
Ａ’線断面図、第５図は従来例のレイアウト図である。 １ ・ ・ ・ ・ ・ ・ ・ ・ 番 ・２ ・
・ ・ ・ ・ ・ ・ ・ ・ ・３ ・ ・ ・
・ ◆ ・ ・ ・ ・ ・４ ・ ・ ・ ・ ・
・ ・ ・ ・ ・５ａ〜５ ｆ −・ ・ ・ ・
・ ６・・拳φ・争・Φ・舎 ７ 壽 ・ ・ ・ ・ ・ ・ ・ 争 φＰ型半導
体基板、 フィールド酸化膜、 プレート電極、 ワード線、 データ線、 アルミニウム配線、 Ｎ型半導体領域、 ８ ・ ・ ・ ・ ・ ・ ・ ９ ・ ・ ・ ・ ・ ・ ・ １０ａ〜１０ｆ ・ １１ａ、１１ｂ ・ ・コンタクト孔、 ・センスアンプ、 ・隣接データ線間容量、 ・ダミーデータ線。
Claims (1)
- 半導体基板上に複数のメモリセルが行列状に配列された
メモリセルアレイ領域を有し、前記メモリセルアレイ領
域内に、一方向に延在する複数のワード線と、前記ワー
ド線に直交する方向に延在する複数のデータ線とを形成
し、前記データ線はそれぞれその補信号データ線が平行
に隣接して配置されており、前記ワード線はメモリセル
アレイ領域内において前記ワード線と同一方向に延在す
る低抵抗金属配線と所定の距離毎に電気的接続をとられ
ている半導体記憶装置において、前記ワード線と前記低
抵抗金属配線との電気的接続領域を前記データ線とその
補信号データ線との間に設けたことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017142A JP2751298B2 (ja) | 1989-01-26 | 1989-01-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017142A JP2751298B2 (ja) | 1989-01-26 | 1989-01-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02197167A true JPH02197167A (ja) | 1990-08-03 |
| JP2751298B2 JP2751298B2 (ja) | 1998-05-18 |
Family
ID=11935753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017142A Expired - Lifetime JP2751298B2 (ja) | 1989-01-26 | 1989-01-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751298B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215472A (ja) * | 1990-02-24 | 1992-08-06 | Hyundai Electron Ind Co Ltd | ダイナミックラム（ｄｒａｍ）のビット線増幅器の均衡実現構造 |
| JPH04238191A (ja) * | 1991-01-21 | 1992-08-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1989
- 1989-01-26 JP JP1017142A patent/JP2751298B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215472A (ja) * | 1990-02-24 | 1992-08-06 | Hyundai Electron Ind Co Ltd | ダイナミックラム（ｄｒａｍ）のビット線増幅器の均衡実現構造 |
| JPH04238191A (ja) * | 1991-01-21 | 1992-08-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751298B2 (ja) | 1998-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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