JPS5927101B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5927101B2 JPS5927101B2 JP51072902A JP7290276A JPS5927101B2 JP S5927101 B2 JPS5927101 B2 JP S5927101B2 JP 51072902 A JP51072902 A JP 51072902A JP 7290276 A JP7290276 A JP 7290276A JP S5927101 B2 JPS5927101 B2 JP S5927101B2
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- JP
- Japan
- Prior art keywords
- circuit
- sense circuit
- memory cell
- capacitance
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は交差接続した２つのＭＩＳトランジスタの回路
定数のばらつきを抑え感度向上を図つたもので特に微小
信号検出回路に好適する半導体装置に関するものである
。
定数のばらつきを抑え感度向上を図つたもので特に微小
信号検出回路に好適する半導体装置に関するものである
。
一般に１トランジスタ形メモリの微小信号検出回路（以
下センス回路と略す。
下センス回路と略す。
）としては、第１図および第２図に示す回路形式のもの
が用いられる。すなわち第１図においてＭ１〜Ｍ２ｍは
それぞれ１素子形メモリセルを示し、それぞれ１つの、
ＭＩＳトランジスタＴ１〜Ｔ２ｍと１つのコンデンサｃ
ｑ１〜ｃｓ２ｍとから構成されている。各メモリセルＭ
１〜Ｍ２ｍ（））ＭＩＳトランジスタＴ１〜Ｔ２ｍのゲ
ートには、ワード線（Ｗ１〜Ｗ２ｍ）からの信号が入り
検出すべきメモリセルが選択される。また第１図のＳは
フリップフロップ構成の、ＭＩＳトランジスタＱ１〜Ｑ
４でなるセンス回路を示し、ビット線Ｂ１およびＢ２に
現れた前記各メモリセルからの記憶情報を検出増幅する
ものである。第１図の回路について、読み出し動作を簡
単に説明すると、まずあらかじめ、ビット線Ｂ１および
Ｂ２は所定の電圧レベル、即ちこの場合は、クロックＰ
ＣによりＭＩＳトランジスタＱ１およびＱ２で決まる閾
値電圧にプリチヤージされる。
が用いられる。すなわち第１図においてＭ１〜Ｍ２ｍは
それぞれ１素子形メモリセルを示し、それぞれ１つの、
ＭＩＳトランジスタＴ１〜Ｔ２ｍと１つのコンデンサｃ
ｑ１〜ｃｓ２ｍとから構成されている。各メモリセルＭ
１〜Ｍ２ｍ（））ＭＩＳトランジスタＴ１〜Ｔ２ｍのゲ
ートには、ワード線（Ｗ１〜Ｗ２ｍ）からの信号が入り
検出すべきメモリセルが選択される。また第１図のＳは
フリップフロップ構成の、ＭＩＳトランジスタＱ１〜Ｑ
４でなるセンス回路を示し、ビット線Ｂ１およびＢ２に
現れた前記各メモリセルからの記憶情報を検出増幅する
ものである。第１図の回路について、読み出し動作を簡
単に説明すると、まずあらかじめ、ビット線Ｂ１および
Ｂ２は所定の電圧レベル、即ちこの場合は、クロックＰ
ＣによりＭＩＳトランジスタＱ１およびＱ２で決まる閾
値電圧にプリチヤージされる。
次に、例えば、ワード線Ｗ４に信号が入ると、選択され
たメモリセルとビット線が電気的に接続され、Ｃ＄、に
蓄えられていた情報に従つて、ビット線の電位が設定さ
れる。次にクロックψＬが入ると、センス回路Ｓが動作
して読み出し信号を増幅することにより読み出し動作が
完了する。なお、安定した動作が得られるように、一般
にはメモリセル情報のリフアレンスレベルを与え、かつ
ビット線に生ずるワード線のク頭ノクノイズと同相ノイ
ズを、選択されたメモリセルが接続されたビット線と反
対側のビット線に生じさせて結果的にノイズを相殺する
働きをするダミーのメモリセルが、ビット線Ｂ１および
Ｂ２にそれぞれ１つずつ付加回路として接続されている
。一力、第２図に示すように上述のクロツクＰＣの代り
にクロツクψ。
たメモリセルとビット線が電気的に接続され、Ｃ＄、に
蓄えられていた情報に従つて、ビット線の電位が設定さ
れる。次にクロックψＬが入ると、センス回路Ｓが動作
して読み出し信号を増幅することにより読み出し動作が
完了する。なお、安定した動作が得られるように、一般
にはメモリセル情報のリフアレンスレベルを与え、かつ
ビット線に生ずるワード線のク頭ノクノイズと同相ノイ
ズを、選択されたメモリセルが接続されたビット線と反
対側のビット線に生じさせて結果的にノイズを相殺する
働きをするダミーのメモリセルが、ビット線Ｂ１および
Ｂ２にそれぞれ１つずつ付加回路として接続されている
。一力、第２図に示すように上述のクロツクＰＣの代り
にクロツクψ。
により制御されるセンス回路Ｓ′を有した場合の読み出
し動作を簡単に説明すると、ビツト線Ｂ１とＢ２をあら
かじめ高レベルにブリチヤージしておき、所要ワード線
に信号を加えてメモリセルの情報をビツト線に転送した
後で、クロツクψ。を加えて、ノードＮ３の電位を下げ
ることにより、ノードＮ，およびＮ２の電位差を増幅す
る。次に、クロツクψ、を加えることによりさらにノー
ドＮｌ，Ｎ２の電位差を最大限に増幅して、読み出し動
作を完了する。以上が動作の概略であるが、第１図およ
び第２図のセンス回路では、左右の回路定数が完全に一
致しておれば、原理的には無限小のノード電圧差をも検
出増幅できるはずである。
し動作を簡単に説明すると、ビツト線Ｂ１とＢ２をあら
かじめ高レベルにブリチヤージしておき、所要ワード線
に信号を加えてメモリセルの情報をビツト線に転送した
後で、クロツクψ。を加えて、ノードＮ３の電位を下げ
ることにより、ノードＮ，およびＮ２の電位差を増幅す
る。次に、クロツクψ、を加えることによりさらにノー
ドＮｌ，Ｎ２の電位差を最大限に増幅して、読み出し動
作を完了する。以上が動作の概略であるが、第１図およ
び第２図のセンス回路では、左右の回路定数が完全に一
致しておれば、原理的には無限小のノード電圧差をも検
出増幅できるはずである。
しかし実際には製造上のばらつきが必ず存在し、ノード
Ｎ１とＮ２の電位の大小関係を初めの状態に保つたまま
ノード電圧差を増幅するためには、センス回路が増幅動
作を始める前に、ノードＮ，とＮ２とに有限な電圧差（
感度）が必要となる。この電圧差が小さいほど、感度が
良いあるいは高感度であるということになる。そこでセ
ンス回路の高感度化について検討した結果、第１図およ
び第２図の回路の中で、第３図に示すような１対のＭＩ
Ｓトランジスタの交差接続した部分回路が、主として感
度を支配していることが判明した。
Ｎ１とＮ２の電位の大小関係を初めの状態に保つたまま
ノード電圧差を増幅するためには、センス回路が増幅動
作を始める前に、ノードＮ，とＮ２とに有限な電圧差（
感度）が必要となる。この電圧差が小さいほど、感度が
良いあるいは高感度であるということになる。そこでセ
ンス回路の高感度化について検討した結果、第１図およ
び第２図の回路の中で、第３図に示すような１対のＭＩ
Ｓトランジスタの交差接続した部分回路が、主として感
度を支配していることが判明した。
第３図の負荷容量Ｃ１およびＣ２は、ビツト線容量、メ
モリセル容量、センス回路のＭＩＳトランジヌタのゲー
ト容量、Ｉ／０関係の浮遊容量等を含んでいる。このよ
うな部分回路について検討した結果、感度ΔＶは、で表
わされることがわかつた。
モリセル容量、センス回路のＭＩＳトランジヌタのゲー
ト容量、Ｉ／０関係の浮遊容量等を含んでいる。このよ
うな部分回路について検討した結果、感度ΔＶは、で表
わされることがわかつた。
ここで、βｏはＱｌ，Ｑ２の利得定数の標準値、Δβ１
はＱ１の利得定数のβ。
はＱ１の利得定数のβ。
からのばらつき、Δβ２は、Ｑ２の利得定数のβ。から
のばらつきを表わし、ＣＯは、負荷容量Ｃ，，Ｃ２の標
準値、ΔＣ１はＣ，のＣ。からのばらつき、ΔＣ２はＣ
２のＣ。からのばらつきを表わす。上記の結果から、感
度は、ＭＩＳトランジヌタのＱ，，Ｑ２の利得定数のば
らつき、およびＣｌ，Ｃ２の負荷容量のばらつきに比例
して悪くなることがわかつた。しかし、たとえ標準値か
らのばらつきが大きくても、β，およびβ２、Ｃ，およ
びＣ２の値が同相力向にばらつきを持つた場合は感度を
Ｏにすることも可能である。
のばらつきを表わし、ＣＯは、負荷容量Ｃ，，Ｃ２の標
準値、ΔＣ１はＣ，のＣ。からのばらつき、ΔＣ２はＣ
２のＣ。からのばらつきを表わす。上記の結果から、感
度は、ＭＩＳトランジヌタのＱ，，Ｑ２の利得定数のば
らつき、およびＣｌ，Ｃ２の負荷容量のばらつきに比例
して悪くなることがわかつた。しかし、たとえ標準値か
らのばらつきが大きくても、β，およびβ２、Ｃ，およ
びＣ２の値が同相力向にばらつきを持つた場合は感度を
Ｏにすることも可能である。
従つて、センス回路を高感度にするには、その部分回路
の左右の回路定数のばらつきを小さく抑える必要がある
。従来第２図のセンス回路には第４図に示されるような
マスクパタンが用いられていた。
の左右の回路定数のばらつきを小さく抑える必要がある
。従来第２図のセンス回路には第４図に示されるような
マスクパタンが用いられていた。
ここで、Ｂｌ，Ｂ２は左右のビツト線、Ｐ１〜Ｐ４はポ
リシリコン、Ｄ１〜Ｄ３，Ｄ６，Ｄ７は拡散層部分、Ａ
１〜Ａ３，Ａ５〜Ａ６は２層目配線、ＣＮｌ〜ＣＮ８は
スルーホールを示す。このような第４図のセンス回路で
は前述のように、平衡を保つことが重要な第３図のＣｌ
，Ｃ２に相当する容量として、それぞれＤ１とＢｌ，Ｄ
２とＢ２とがあげられる。しかるに、Ｄ１とＤ２，Ｂｌ
とＢ２との面積は大略等しく設計することができるが、
交差接続していることからパタン形状を同一にすること
は難しく、さらに拡散層とポリシリコンとのマスクずれ
があつた場合にもＤ１およびＤ２に相当する面積を同一
にすることは不可能に近い。以上のことから、従来の技
術ではセンス回路に必要な寄生容量のバランヌが保てず
、感度の向上は望めなかつた。これらの欠点を除去した
本発明の一実施例を第５図に示す。第５図の実施例で、
Ｄ１〜Ｄ７は拡散層を、Ｐ１〜Ｐ４は多結晶シリコンを
Ａ１〜Ａ７は２層目配線を、ＣＮｌ〜ＣＮ９はコンタク
トホールをそれぞれ示ナ。
リシリコン、Ｄ１〜Ｄ３，Ｄ６，Ｄ７は拡散層部分、Ａ
１〜Ａ３，Ａ５〜Ａ６は２層目配線、ＣＮｌ〜ＣＮ８は
スルーホールを示す。このような第４図のセンス回路で
は前述のように、平衡を保つことが重要な第３図のＣｌ
，Ｃ２に相当する容量として、それぞれＤ１とＢｌ，Ｄ
２とＢ２とがあげられる。しかるに、Ｄ１とＤ２，Ｂｌ
とＢ２との面積は大略等しく設計することができるが、
交差接続していることからパタン形状を同一にすること
は難しく、さらに拡散層とポリシリコンとのマスクずれ
があつた場合にもＤ１およびＤ２に相当する面積を同一
にすることは不可能に近い。以上のことから、従来の技
術ではセンス回路に必要な寄生容量のバランヌが保てず
、感度の向上は望めなかつた。これらの欠点を除去した
本発明の一実施例を第５図に示す。第５図の実施例で、
Ｄ１〜Ｄ７は拡散層を、Ｐ１〜Ｐ４は多結晶シリコンを
Ａ１〜Ａ７は２層目配線を、ＣＮｌ〜ＣＮ９はコンタク
トホールをそれぞれ示ナ。
クロツク信号φ。は配線パタンを左右分離し、Ａ３およ
びＡ４でそれぞれゲートのＰ３およびＰ４に供給され、
電源Ｄｎ）も同様にＡ５およびＡ６に分割供給される。
次に、第５図のセンヌ回路パタンの特長を述べるが、そ
の前提として特開昭５１−１０５７３２号公報で知られ
ているように、トランジスタのチヤネル幅力向とメモリ
セルからほぼ平行に配置された２本のデータ線との力向
が一致するように配置すれば、マヌクずれに対して２本
のデータ線の容量バランスは保たれる。
びＡ４でそれぞれゲートのＰ３およびＰ４に供給され、
電源Ｄｎ）も同様にＡ５およびＡ６に分割供給される。
次に、第５図のセンヌ回路パタンの特長を述べるが、そ
の前提として特開昭５１−１０５７３２号公報で知られ
ているように、トランジスタのチヤネル幅力向とメモリ
セルからほぼ平行に配置された２本のデータ線との力向
が一致するように配置すれば、マヌクずれに対して２本
のデータ線の容量バランスは保たれる。
然るに、第５図のセンス回路パタンは、１本のデータ線
（第５図のＤ１に相当）と１つのトランジスタ（Ｐ２部
分）のチヤネル幅との力向と、もう１本のデータ線（Ｄ
５に相当）ともう１つのトランジヌタ（Ｐ１部分）のチ
ヤネル幅との力向をそろえて、マスクずれに対する容量
バランスを保つ構成となつている。さらに、メモリセル
とセンス回路の配置について、従来例と本発明との差異
を第６図を用いて説明する。第６図ａは第４図に示した
従来のセンス回路を用いたときのセンス回路とメモリセ
ルとの構成である。第６図ａではメモリセルの大きさが
、センス回路のピツチ（第４図のＰＴ）で決められてい
るため、なかなか縮少できず、さらに１本のワード線が
２本のビツト線Ｂｌ，Ｂ２の両刃に交差するため、ビツ
ト線との層間容量が大きくなる等の欠点がある。これに
対し、本発明に係る第６図ｂではセンス回路を挟んで左
右にビツト線が伸びており、かつ第５図のように交差接
続したトランジスタを配置することで、センス回路のピ
ツチ、（第５図のＰＴ）は第４図に比べて約半分に縮少
できることからメモリセルも縮少でき、かつワード線と
ビツト線との層間容量は第６図ａの場合の約半分となる
。さらに同じ数のメモリセルを１つのセンス回路で扱う
とき、ｂのビツト線容量はａよりかなり小さくて済む。
このように、交差接続した２つのトランジスタとビツト
線との配置を第５図のようにすることは、マヌクずれの
みならずメモリセルの縮少とワード線とビツト線との層
間容量の減少にも役立つものである。さらに、第４図の
クロツクφ、を分割し第５図の様に両側に配置すること
は、センス回路のピツチの増大を抑えること、両側のビ
ツト線の寄生容量のバランスを保つこと、クロツク信号
によつて発生する雑音を両側のビツト線に等しく生じさ
せ、電気的平衡を保つ上で、非常に重要である。従つて
以上説明したように本発明によれば、センス回路に必要
な寄生容量のバランスを保つことができるから、その高
感度特性を有効に発揮し、メモリセルを小さくでき、高
密度で経済的な１Ｃメモリが実現できるという利点を有
している。
（第５図のＤ１に相当）と１つのトランジスタ（Ｐ２部
分）のチヤネル幅との力向と、もう１本のデータ線（Ｄ
５に相当）ともう１つのトランジヌタ（Ｐ１部分）のチ
ヤネル幅との力向をそろえて、マスクずれに対する容量
バランスを保つ構成となつている。さらに、メモリセル
とセンス回路の配置について、従来例と本発明との差異
を第６図を用いて説明する。第６図ａは第４図に示した
従来のセンス回路を用いたときのセンス回路とメモリセ
ルとの構成である。第６図ａではメモリセルの大きさが
、センス回路のピツチ（第４図のＰＴ）で決められてい
るため、なかなか縮少できず、さらに１本のワード線が
２本のビツト線Ｂｌ，Ｂ２の両刃に交差するため、ビツ
ト線との層間容量が大きくなる等の欠点がある。これに
対し、本発明に係る第６図ｂではセンス回路を挟んで左
右にビツト線が伸びており、かつ第５図のように交差接
続したトランジスタを配置することで、センス回路のピ
ツチ、（第５図のＰＴ）は第４図に比べて約半分に縮少
できることからメモリセルも縮少でき、かつワード線と
ビツト線との層間容量は第６図ａの場合の約半分となる
。さらに同じ数のメモリセルを１つのセンス回路で扱う
とき、ｂのビツト線容量はａよりかなり小さくて済む。
このように、交差接続した２つのトランジスタとビツト
線との配置を第５図のようにすることは、マヌクずれの
みならずメモリセルの縮少とワード線とビツト線との層
間容量の減少にも役立つものである。さらに、第４図の
クロツクφ、を分割し第５図の様に両側に配置すること
は、センス回路のピツチの増大を抑えること、両側のビ
ツト線の寄生容量のバランスを保つこと、クロツク信号
によつて発生する雑音を両側のビツト線に等しく生じさ
せ、電気的平衡を保つ上で、非常に重要である。従つて
以上説明したように本発明によれば、センス回路に必要
な寄生容量のバランスを保つことができるから、その高
感度特性を有効に発揮し、メモリセルを小さくでき、高
密度で経済的な１Ｃメモリが実現できるという利点を有
している。
第１図および第２図は１素子形メモリのセンス回路とメ
モリセルの代表例を示す回路結線図、第３図はセンス回
路の主要部となる部分回路を示す結線図、第４図は、第
２図のセンス回路の製造に用いる従来のマスクパターン
を示す図、第５図は本発明装置の一実施例に係る主要部
の製造におけるマスクパターンを示す図、第６図ａおよ
び第６図ｂは従来との対比において本発明の利点を説明
するための図である。 Ｍ・・・・・・メモリセル、Ｓ・・・・・・センス回路
、Ｂｌ，Ｂ２・・・・・・ビツト線、ＣＢｌ，ＣＢ′２
・・・−・・ビツト線容量、ｗ１〜Ｗ２ｍ・・・・・・
ワード線、ＣＳｌ〜Ｃ８２ｍ・・・・・・メモリセル容
量、Ｎ，，Ｎ２，Ｎ３・・・・・・ノード、Ｔ，〜Ｔ２
ｍ，Ｑｌ，Ｑ２，Ｑ３，Ｑ４・・・・・・ＭＩＳトラン
ジスタ、Ｄ谷・・・・・・電源電圧、ＰＣ，φＬｌ，φ
。
モリセルの代表例を示す回路結線図、第３図はセンス回
路の主要部となる部分回路を示す結線図、第４図は、第
２図のセンス回路の製造に用いる従来のマスクパターン
を示す図、第５図は本発明装置の一実施例に係る主要部
の製造におけるマスクパターンを示す図、第６図ａおよ
び第６図ｂは従来との対比において本発明の利点を説明
するための図である。 Ｍ・・・・・・メモリセル、Ｓ・・・・・・センス回路
、Ｂｌ，Ｂ２・・・・・・ビツト線、ＣＢｌ，ＣＢ′２
・・・−・・ビツト線容量、ｗ１〜Ｗ２ｍ・・・・・・
ワード線、ＣＳｌ〜Ｃ８２ｍ・・・・・・メモリセル容
量、Ｎ，，Ｎ２，Ｎ３・・・・・・ノード、Ｔ，〜Ｔ２
ｍ，Ｑｌ，Ｑ２，Ｑ３，Ｑ４・・・・・・ＭＩＳトラン
ジスタ、Ｄ谷・・・・・・電源電圧、ＰＣ，φＬｌ，φ
。
Claims (1)
- １ 交差接続した第１および第２のＭＩＳトランジスタ
のドレインに接続される単数または複数対のＭＩＳトラ
ンジスタについて、それぞれ対応するＭＩＳトランジス
タのソース、ゲート、ドレインの順序をパターン上同一
方向に取り、単数または複数対のＭＩＳトランジスタの
中で、クロック信号が供給されるべき対へのクロック信
号の配線パターンを分離して別個にクロックを供給する
ようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51072902A JPS5927101B2 (ja) | 1976-06-21 | 1976-06-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51072902A JPS5927101B2 (ja) | 1976-06-21 | 1976-06-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52155985A JPS52155985A (en) | 1977-12-24 |
| JPS5927101B2 true JPS5927101B2 (ja) | 1984-07-03 |
Family
ID=13502730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51072902A Expired JPS5927101B2 (ja) | 1976-06-21 | 1976-06-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927101B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136363U (ja) * | 1984-02-23 | 1985-09-10 | 厚木自動車部品株式会社 | 空気通路形成部材 |
| JPS6272487U (ja) * | 1985-10-25 | 1987-05-09 | ||
| EP0222396A1 (en) * | 1985-11-15 | 1987-05-20 | Kabushiki Kaisha Toshiba | Field-effect transistor device |
| JPS63167093A (ja) * | 1986-12-26 | 1988-07-11 | Diesel Kiki Co Ltd | ベ−ン型圧縮機 |
| JPS648383A (en) * | 1987-02-27 | 1989-01-12 | Riken Kk | Vane type compressor |
| JPH0369998B2 (ja) * | 1983-04-06 | 1991-11-06 | Taiho Kogyo Kk | |
| JPH0633883A (ja) * | 1992-07-13 | 1994-02-08 | Matsushita Electric Ind Co Ltd | アルミシリンダ圧縮機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167360A (ja) * | 1984-02-01 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
-
1976
- 1976-06-21 JP JP51072902A patent/JPS5927101B2/ja not_active Expired
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369998B2 (ja) * | 1983-04-06 | 1991-11-06 | Taiho Kogyo Kk | |
| JPS60136363U (ja) * | 1984-02-23 | 1985-09-10 | 厚木自動車部品株式会社 | 空気通路形成部材 |
| JPS6272487U (ja) * | 1985-10-25 | 1987-05-09 | ||
| EP0222396A1 (en) * | 1985-11-15 | 1987-05-20 | Kabushiki Kaisha Toshiba | Field-effect transistor device |
| JPS63167093A (ja) * | 1986-12-26 | 1988-07-11 | Diesel Kiki Co Ltd | ベ−ン型圧縮機 |
| JPS648383A (en) * | 1987-02-27 | 1989-01-12 | Riken Kk | Vane type compressor |
| JPH0633883A (ja) * | 1992-07-13 | 1994-02-08 | Matsushita Electric Ind Co Ltd | アルミシリンダ圧縮機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52155985A (en) | 1977-12-24 |
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