JPS63160092A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63160092A JPS63160092A JP61307386A JP30738686A JPS63160092A JP S63160092 A JPS63160092 A JP S63160092A JP 61307386 A JP61307386 A JP 61307386A JP 30738686 A JP30738686 A JP 30738686A JP S63160092 A JPS63160092 A JP S63160092A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000008878 coupling Effects 0.000 abstract description 9
- 238000010168 coupling process Methods 0.000 abstract description 9
- 238000005859 coupling reaction Methods 0.000 abstract description 9
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 235000012149 noodles Nutrition 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔麺業上の利用分野〕
この発明は、ダイナミック型ＭＯ８ＲＡＭ等の半導体記
憶装置の、信号読み出し誤りの防止に関するものである
。
憶装置の、信号読み出し誤りの防止に関するものである
。
第７図は、従来のダイナミック型半導体記憶装置の構成
例を示す。図中、）ＩＬ及び乙は、一つのセンスアンプ
ＳＡに接続された対をなすビット線、反ビット線、０％
、ＯｙｏはＢＬ及び「ＬにＺ線、Ｚ線からのデータ馨入
力及びＺ線、Ｚ線にＢＬ及び孔からのデータを出力する
ための切り換えトランジスタであり、これはＣＤで示さ
れているコラムデコーダからの信号により、選択された
行（コラム）に対応テるＩ：１Ｌ−ＢＬ対に対してのみ
導通状態となるものである。次にデコーダの読み出し動
作について説明する。まず選択された行（ロウ）に対応
するメモリセルに蓄えられていた情報（“Ｈ”または“
Ｌ”）がＨＬに読み出され、この後センスアンプを活性
化することによってメモリセルに蓄えられていた情報が
“Ｈｏのとき８Ｌを電源電圧Ｖｃｃ、ＨＬｉＯＶに、“
Ｌ”のときはＥＬ４０■、几をＶＣＣにする。この間に
あらかじめＺ線・Ｚ線対は、図示していない回路によっ
て等しい電位ＶｐＫ充電され、解放（ｆｌｏａｔｉｎｇ
）状ｆｉＫなっている。次に選択されたコラムに対応
する切り換えトランジスタＯＸＡ、 Ｑ ＸＡが導通状
態にされ、Ｚ線、％線間の電位差は、ＨＬ、１＝ｌＬの
浮遊容量ＣＢとＺ線、Ｚ線の浮遊容ｉｃ％の比Ａ （＝
０７ｏ／ＣＢ）で決まる値だけ開く。例えばメモリセ
ルに蓄えうになる。
例を示す。図中、）ＩＬ及び乙は、一つのセンスアンプ
ＳＡに接続された対をなすビット線、反ビット線、０％
、ＯｙｏはＢＬ及び「ＬにＺ線、Ｚ線からのデータ馨入
力及びＺ線、Ｚ線にＢＬ及び孔からのデータを出力する
ための切り換えトランジスタであり、これはＣＤで示さ
れているコラムデコーダからの信号により、選択された
行（コラム）に対応テるＩ：１Ｌ−ＢＬ対に対してのみ
導通状態となるものである。次にデコーダの読み出し動
作について説明する。まず選択された行（ロウ）に対応
するメモリセルに蓄えられていた情報（“Ｈ”または“
Ｌ”）がＨＬに読み出され、この後センスアンプを活性
化することによってメモリセルに蓄えられていた情報が
“Ｈｏのとき８Ｌを電源電圧Ｖｃｃ、ＨＬｉＯＶに、“
Ｌ”のときはＥＬ４０■、几をＶＣＣにする。この間に
あらかじめＺ線・Ｚ線対は、図示していない回路によっ
て等しい電位ＶｐＫ充電され、解放（ｆｌｏａｔｉｎｇ
）状ｆｉＫなっている。次に選択されたコラムに対応
する切り換えトランジスタＯＸＡ、 Ｑ ＸＡが導通状
態にされ、Ｚ線、％線間の電位差は、ＨＬ、１＝ｌＬの
浮遊容量ＣＢとＺ線、Ｚ線の浮遊容ｉｃ％の比Ａ （＝
０７ｏ／ＣＢ）で決まる値だけ開く。例えばメモリセ
ルに蓄えうになる。
またメモリセルに蓄えられていた情報が“Ｌ“のときは
となる。この後データ％系の回路によってこの電位差を
センスすることで、メモリセルに蓄えられていた情報を
読み出す。
センスすることで、メモリセルに蓄えられていた情報を
読み出す。
次に上記で述べた構成の問題点について述べる。
上記の読み出し動作の説明は、Ｚ線の浮遊容量Ｃ％と見
線の浮遊容量ＣＺが等しいという、理想的な場合であっ
た。しかし一般には、第８図に示すように、Ｚ線の左側
とＺ線の右側には異なる信号線Ｓ１． Ｓｚが通ってい
る等、Ｚ線とＺ線の配置は左右方向に対しては対称でな
く、実際は０％とＯｆ／。
線の浮遊容量ＣＺが等しいという、理想的な場合であっ
た。しかし一般には、第８図に示すように、Ｚ線の左側
とＺ線の右側には異なる信号線Ｓ１． Ｓｚが通ってい
る等、Ｚ線とＺ線の配置は左右方向に対しては対称でな
く、実際は０％とＯｆ／。
は異なっている。例えば０ｙｏ−Ｃ％＝ΔＯ％〈０とす
ると、メモリセルに“Ｈ”の情報が蓄えられていたとき
、ｙｏ線とＺ線の電位差ΔＶ％は次のようになる。
ると、メモリセルに“Ｈ”の情報が蓄えられていたとき
、ｙｏ線とＺ線の電位差ΔＶ％は次のようになる。
上式は、ＣｙｏとＣｙｏが等しい場合に比べて、％線一
対 ・Ｚ線のセンス時の動作余裕が低下していることを示し
ており、最悪の場合は誤動作に至ることになる。更に第
８図に示されているような構成の場合は次のような問題
点がある。集積回路において、集積度が上がると信号線
間の間隔が短くなり、これによって隣接信号線間の結合
容量が大きくなり、この結合容量を通して隣接信号線か
ら受ける雑音が増加する。第８図では、Ｓｌと８２はそ
れぞれ別の動作をするので、Ｚ線が８１から受ける雑音
とＺ線が８２から受ける雑音は異なる。このことは、例
えば“Ｈｏ読み出しにおいて、！ＡＩＲが８１から電位
の下がる方向に雑音を受け、Ｚ線が８２から電位の上が
る方向に受けるということもありえ、上記の場合はΔＶ
ｙｏが小さくなり、これはＺ線・Ｚ線対の動作余裕の低
下を示しており、最悪の場合は誤動作に至る。
対 ・Ｚ線のセンス時の動作余裕が低下していることを示し
ており、最悪の場合は誤動作に至ることになる。更に第
８図に示されているような構成の場合は次のような問題
点がある。集積回路において、集積度が上がると信号線
間の間隔が短くなり、これによって隣接信号線間の結合
容量が大きくなり、この結合容量を通して隣接信号線か
ら受ける雑音が増加する。第８図では、Ｓｌと８２はそ
れぞれ別の動作をするので、Ｚ線が８１から受ける雑音
とＺ線が８２から受ける雑音は異なる。このことは、例
えば“Ｈｏ読み出しにおいて、！ＡＩＲが８１から電位
の下がる方向に雑音を受け、Ｚ線が８２から電位の上が
る方向に受けるということもありえ、上記の場合はΔＶ
ｙｏが小さくなり、これはＺ線・Ｚ線対の動作余裕の低
下を示しており、最悪の場合は誤動作に至る。
従来の半導体記憶装置は以上のように構成されているの
で、対をなｆ％線、Ｚ線の浮遊容量の違い及び隣接信号
線から線間結合容量を通して受ける雑音の違いによって
、信号の読み出し余裕が低下し、ついには誤動作に至る
という問題があった。
で、対をなｆ％線、Ｚ線の浮遊容量の違い及び隣接信号
線から線間結合容量を通して受ける雑音の違いによって
、信号の読み出し余裕が低下し、ついには誤動作に至る
という問題があった。
この発明は上記のような問題点を解決するためになされ
たもので対をなすＺ線、％の浮遊容量を等しくするとと
もに、隣接信号線から線間結合容量を通して受ける雑音
をも等しくすることによって、信号の読み出し余裕の低
下を防ぐことができる半導体記憶装置を得ることを目的
とする。
たもので対をなすＺ線、％の浮遊容量を等しくするとと
もに、隣接信号線から線間結合容量を通して受ける雑音
をも等しくすることによって、信号の読み出し余裕の低
下を防ぐことができる半導体記憶装置を得ることを目的
とする。
この発明に係る半導体記憶装置は、対をなすＺ線、Ｚ線
を適当な位置で互いに交差させたものである。
を適当な位置で互いに交差させたものである。
この発明における対をなすＺ線、Ｚ線は、適当な位置で
互いに交差させることにより、対をなすＺ線、Ｚ線の浮
遊容量及び隣接信号線から線間結合容量を通して受ける
雑音を等しくしたものである。
互いに交差させることにより、対をなすＺ線、Ｚ線の浮
遊容量及び隣接信号線から線間結合容量を通して受ける
雑音を等しくしたものである。
以下、この発明の一実施例を図について説明する。第１
図では、対をなすＺ線、Ｚ線は２等分の区分ａ、ｂに分
かれこれらの境界で互いに交差している。８１．Ｓ２は
それぞれ異なった信号線であり、Ｚ線、Ｚ線の長さをｌ
、対をなすＺ線、Ｚ線のうち左側及び右側にある信号線
がもつ単位長さ当りの浮遊量を０％いＣ九□とする。ま
ず対をなすに線、Ｚ線のそれぞれの浮遊容量０／ｆ）
ｓ ０％を計算すると ０％ ＝２ Ｃ％ｒ−十丁０％ａ ０％−１ＣＺＲ十ｉ吃。
図では、対をなすＺ線、Ｚ線は２等分の区分ａ、ｂに分
かれこれらの境界で互いに交差している。８１．Ｓ２は
それぞれ異なった信号線であり、Ｚ線、Ｚ線の長さをｌ
、対をなすＺ線、Ｚ線のうち左側及び右側にある信号線
がもつ単位長さ当りの浮遊量を０％いＣ九□とする。ま
ず対をなすに線、Ｚ線のそれぞれの浮遊容量０／ｆ）
ｓ ０％を計算すると ０％ ＝２ Ｃ％ｒ−十丁０％ａ ０％−１ＣＺＲ十ｉ吃。
となる。上式第１項は区分ａ、第２項は区分すでの浮遊
容量であり、対をなすＺ線、Ｚ線の浮遊容量は全体で等
しくなっている。次に対をなすん線、Ｚ線が８１．８２
から線間結合容量を通して受ける雑音について考える。
容量であり、対をなすＺ線、Ｚ線の浮遊容量は全体で等
しくなっている。次に対をなすん線、Ｚ線が８１．８２
から線間結合容量を通して受ける雑音について考える。
区分ａＫ、％るＺ線が隣接しているＳｌから受ける雑音
は、区分すにあるＺ線が８１から受ける雑音に等しく、
区分すにあるＺ線がＳ２から受ける雑音は区分ａＫある
Ｚ線が８２から受ける雑音に等しいので、対をなすＺ線
、Ｚ線が隣接する信号線８１．８２から受ける雑音は、
全体で等しくなっている。
は、区分すにあるＺ線が８１から受ける雑音に等しく、
区分すにあるＺ線がＳ２から受ける雑音は区分ａＫある
Ｚ線が８２から受ける雑音に等しいので、対をなすＺ線
、Ｚ線が隣接する信号線８１．８２から受ける雑音は、
全体で等しくなっている。
第２図に本発明の第２の実施例を示す。第１図の例と異
なるのは、対をなすＺ線、Ｚ線の端部で交差が追加され
ていることである。交差部は、Ｚ線、・Ｚ線対について
完全な対称形でのレイアウトは困難である。交差部は例
えば、Ｚ線がＭ配線層、これと交差するＺ線がＰｏｌｙ
ｓｉ層のような構造にならざるをえず、これによシ交差
部での浮遊容量は等しくない。これを避けるためにＸ”
・Ｚ線対の交差をＺ線、Ｚ線の端部に設けることによっ
て交差部での浮遊容量を等しくしたものが第２図の例で
ある。この場合、例えば ０％線・Ｚ線対の中間部の交差では、Ｚ線を４層、Ｚ線
をＰｏ ｌｙｓ ｉ層 ０ｙｏ線・Ｚ線対の端部の交差では、Ｚ線をＰｏｌｙＳ
ｌ層、ｙｏ線をノ留層 のように、互いに交差部での浮遊容量の差を相殺するよ
うな構造にすれば、交差部も含めた対をな丁Ｚ線、ｙｏ
線全全体ついて浮遊容量を等しくできる。
なるのは、対をなすＺ線、Ｚ線の端部で交差が追加され
ていることである。交差部は、Ｚ線、・Ｚ線対について
完全な対称形でのレイアウトは困難である。交差部は例
えば、Ｚ線がＭ配線層、これと交差するＺ線がＰｏｌｙ
ｓｉ層のような構造にならざるをえず、これによシ交差
部での浮遊容量は等しくない。これを避けるためにＸ”
・Ｚ線対の交差をＺ線、Ｚ線の端部に設けることによっ
て交差部での浮遊容量を等しくしたものが第２図の例で
ある。この場合、例えば ０％線・Ｚ線対の中間部の交差では、Ｚ線を４層、Ｚ線
をＰｏ ｌｙｓ ｉ層 ０ｙｏ線・Ｚ線対の端部の交差では、Ｚ線をＰｏｌｙＳ
ｌ層、ｙｏ線をノ留層 のように、互いに交差部での浮遊容量の差を相殺するよ
うな構造にすれば、交差部も含めた対をな丁Ｚ線、ｙｏ
線全全体ついて浮遊容量を等しくできる。
第３図に本発明の第３の実施例を示す。これは複数組の
Ｚ線・Ｚ線対が平行にある場合である。
Ｚ線・Ｚ線対が平行にある場合である。
図に示すように各Ｚ線・Ｚ線対（”Ａ４ 、 ”１０＞
： １＝ ０．１．−）は４等分の区分ａ、ｂ、ｃ
、ｄに分かれ、これらの境界ＯＰＩ 、 ＣＰｚ 、
ＣＰ２で以下のように交差している。
： １＝ ０．１．−）は４等分の区分ａ、ｂ、ｃ
、ｄに分かれ、これらの境界ＯＰＩ 、 ＣＰｚ 、
ＣＰ２で以下のように交差している。
・１が偶数のとさ、％ｉ 、 ３ＡｌはＣＰ２で交差Ｏ
１が奇数のとき、Ｖｏｉ 、 ＝１はＣＰＩ及びＣＰ３
で交差 対をなすＺ線、Ｚ線の浮遊容量及び隣接信号線から線間
容量結合を通して受ける雑音は、第１の実施例での説明
と、同様の議論をすることによって、各Ｚ線・Ｚ線対そ
れぞれについて、対をなすＺ線とＺ線で等しいことを示
すことができる。
１が奇数のとき、Ｖｏｉ 、 ＝１はＣＰＩ及びＣＰ３
で交差 対をなすＺ線、Ｚ線の浮遊容量及び隣接信号線から線間
容量結合を通して受ける雑音は、第１の実施例での説明
と、同様の議論をすることによって、各Ｚ線・Ｚ線対そ
れぞれについて、対をなすＺ線とＺ線で等しいことを示
すことができる。
第４図に本発明の＝４の実施例を示す。第３の実施例と
異なるのは、１が偶数であるＺ線・Ｚ線対において、対
をなすＺ線、％線端部で交差が追加されていることであ
る。これによって第２の実施例と同様、各Ｚ線・Ｚ線対
について、交差部分も含めたＺ線と死線全体の浮遊容量
を等しくできる。
異なるのは、１が偶数であるＺ線・Ｚ線対において、対
をなすＺ線、％線端部で交差が追加されていることであ
る。これによって第２の実施例と同様、各Ｚ線・Ｚ線対
について、交差部分も含めたＺ線と死線全体の浮遊容量
を等しくできる。
なお、′Ｓ１２％２の実施例では、Ｚ線・Ｚ線対を２区
分に分は適当な場所で互いて交差させる場合を示したが
、区分数はこの整数倍（４区分、６区分・・・）であっ
ても同様の効果を得ることができる。４区分の例を第５
図に示す。これは第２図の形を２回繰り返した形であり
、第２図の例と同様な効果が得られることは明らかであ
る。また第３．第４の実施例では、Ｚ線・％線対を４区
分に分は各々適当な場所で交差させる場合を示したが、
区分数はこの整数倍（８区分、１２区分・・・）であっ
ても同様な効果を得ることができ、８区分の例を第６図
に示す。これは第４図の形を２回繰り返した形であり、
第４図の例と同様な効果が得られることは明らかである
。
分に分は適当な場所で互いて交差させる場合を示したが
、区分数はこの整数倍（４区分、６区分・・・）であっ
ても同様の効果を得ることができる。４区分の例を第５
図に示す。これは第２図の形を２回繰り返した形であり
、第２図の例と同様な効果が得られることは明らかであ
る。また第３．第４の実施例では、Ｚ線・％線対を４区
分に分は各々適当な場所で交差させる場合を示したが、
区分数はこの整数倍（８区分、１２区分・・・）であっ
ても同様な効果を得ることができ、８区分の例を第６図
に示す。これは第４図の形を２回繰り返した形であり、
第４図の例と同様な効果が得られることは明らかである
。
以上のように、この発明によれば、対をなすＺ線、Ｚ線
の浮遊容量及び隣接する信号線から線間結合容量を通し
て受ける雑音が等しくなるように構成したので、Ｚ線と
Ｚ線の読み出しマージンの低下を防ぐ効果が得られる。
の浮遊容量及び隣接する信号線から線間結合容量を通し
て受ける雑音が等しくなるように構成したので、Ｚ線と
Ｚ線の読み出しマージンの低下を防ぐ効果が得られる。
第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２．第３．第４図はそれぞれ第２．第３．第
４の実施例による半導体記憶装置を示す構成図、第５．
第６図はそれぞれ第２．第４図の実施例の変形例による
半導体記憶装置を示す構成図、第７．９４８図は従来例
による半導体記憶装置を示す構成図である。
構成図、第２．第３．第４図はそれぞれ第２．第３．第
４の実施例による半導体記憶装置を示す構成図、第５．
第６図はそれぞれ第２．第４図の実施例の変形例による
半導体記憶装置を示す構成図、第７．９４８図は従来例
による半導体記憶装置を示す構成図である。
Claims (5)
- （１）複数のワード線、ビット線及びこれらの交点に位
置するメモリセル群からなるメモリセルアレイと、上記
ビット線と対をなしてセンスアンプの入力端に接続され
る反ビット線と、上記ビット線・反ビット線対にトラン
スファゲートを介して接続されメモリセルへ書き込む情
報及びメモリセルから読み出された情報を伝えるデータ
入出力線（Ｉ／Ｏ線）・反データ入出力線（＠Ｉ／Ｏ線
＠）対からなり、上記Ｉ／Ｏ線・＠Ｉ／Ｏ＠線対が互い
に交差する構造をもつことを特徴とする半導体記憶装置
。 - （２）対をなすＩ／Ｏ線、＠Ｉ／Ｏ＠線が、少なくとも
その中点で互いに交差する構造をもつことを特徴とする
特許の請求範囲第１項に記載の半導体記憶装置。 - （３）対をなすＩ／Ｏ線、＠Ｉ／Ｏ＠線が、少なくとも
その中点及び端部で互いに交差する構造をもつことを特
徴とする、特許の請求範囲第１項に記載の半導体記憶装
置。 - （４）複数組のＩ／Ｏ線・＠Ｉ／Ｏ＠線対が平行にあり
、上記各Ｉ／Ｏ線・＠Ｉ／Ｏ＠線対を長さ方向に４等分
し、この等分点を順にＣＰ＿１、ＣＰ＿２、ＣＰ＿３と
したとき、ＣＰ＿２で互いに交差する構造をもつＩ／Ｏ
線・＠Ｉ／Ｏ＠線対と、ＣＰ＿１及びＣＰ＿３で互いに
交差する構造をもつＩ／Ｏ線・＠Ｉ／Ｏ＠線対とが、交
互に配置されてなることを特徴とする特許の請求範囲第
１項に記載の半導体記憶装置。 - （５）複数組のＩ／Ｏ線・＠Ｉ／Ｏ＠線対が平行にあり
、上記各Ｉ／Ｏ線・＠Ｉ／Ｏ＠線対を長さ方向に４等分
し、この等分点を順にＣＰ＿１、ＣＰ＿２、ＣＰ＿３と
したとき、ＣＰ＿２及び端部で互いに交差する構造をも
つＩ／Ｏ線・＠Ｉ／Ｏ＠線対と、ＣＰ＿１及びＣＰ＿２
で互いに交差する構造をもつＩ／Ｏ線・＠Ｉ／Ｏ＠線対
とが、交互に配置されてなることを特徴とする特許の請
求範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307386A JPS63160092A (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307386A JPS63160092A (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63160092A true JPS63160092A (ja) | 1988-07-02 |
Family
ID=17968426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307386A Pending JPS63160092A (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63160092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421294B2 (en) | 2000-03-03 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having large data I/O width and capable of speeding up data input/output and reducing power consumption |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5292446A (en) * | 1976-09-08 | 1977-08-03 | Hitachi Ltd | Memory |
| JPS6281751A (ja) * | 1985-10-04 | 1987-04-15 | Nec Corp | 半導体メモリ |
-
1986
- 1986-12-22 JP JP61307386A patent/JPS63160092A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5292446A (en) * | 1976-09-08 | 1977-08-03 | Hitachi Ltd | Memory |
| JPS6281751A (ja) * | 1985-10-04 | 1987-04-15 | Nec Corp | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421294B2 (en) | 2000-03-03 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having large data I/O width and capable of speeding up data input/output and reducing power consumption |
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