JPH0258791A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、センスアンプ（感知増幅器）をイ」するダイ
ナミックＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ）、スタティックＲＡＭ等の半導体記憶装置、特
にそのセンス回路方式に関するものである。

（従来の技術） 従来、ダイナミックＲＡＭ　（以下、ＤＲＡＭという）
等の半導体記憶装置は、特開昭６３１０３９６号公報等
に記載されているように、メしリセルマ１〜リクス、メ
モリセル選択用のデ」ダ、及び選択されたメモリセル信
号を増幅するためのセンスアンプ等より構成されている
。

第２図は従来のｌ）ＲＡＭの一構成例を示す要部の回路
図である。

このＤＲＡＭは、複数本のワード線１、及び複数の相補
的なじツ１〜線対２−１　、Σ−１．２−２゜２−２・
・・を有し、そのワード線１及びビット線対２−１．２
−１．２’−２，：２−２・・・の各交差箇所には、Ｎ
ヂャネルＭＯ８１〜ランジスタ（以下、ＮＭＯ８という
）３ａ及びメモリ１ａｉ３ｂをＩｑ　−ｄるメモリセル
３か接続されている。ビット線対２１．２−１．２−２
．２　２・・・には、制御信号線４によりオン、オフ制
御されるＮＭＯ３からなるｉ〜クランファゲート５〜１
ａ、５−１ｂ。

５−２ａ、５−２ｂ・・・を介して、相補的なセンス線
対６−１　、６−１　、６−２．６−２−カッｎソれ接
続されている。各センス線対６−１．６−１゜６−２．
６−２・・・には、Ｎチャネル型しンスアンプ７及びＰ
チャネル型センスアンプ８がそれそ゛れ接続されている
。Ｎチャネル型センスアンプ７は活性化信号線９に接続
されたＮＭＯ３７ε〕、７ｂで、ざらにＰチャネル型し
ンスアンプε３は活゛１４化信号線１０に接続されたＰ
チャネルＭＯ３Ｉヘランジスタ（以下、ＰＭＯ８という
）８ａ、ε３ｂでそれぞれ構成されている。奇数行のセ
ンス線対６１．６−１・・・はＮＭＯ３構成のスイッチ
索子１１ａ、１１ｂを介して、相補的＜＞データ線１３
ａ、１３ｂからなるデータバス１３に、偶数行のセンス
線対６−２．６−２・・・はＮ　Ｍ　ＯＳ　１ｍ成のス
イッチ素子１２ａ、１２ｂを介して、相補的なデータ線
１４ａ、１４ｂからなるデータバス１４にそれぞれ接続
されている。隣接する２対のセンス線対６−１．亘−１
，６−２＋　６−２・・・におＧプるスイッチ索子１１
ａ、１１ｂ、１２ａ。

１２ｂのゲートには、オン、オフ制御用の制御信号線１
５か共通接続されている。なお、ｆｌｉ！Ｉ御信号線１
５に隣接づるセンス線６−１．６−２・・・には、その
制御信号線］５の影響Ｃ＝より、奇牛容ＦｍＣが存在し
でいる。

第３図は第２図の動作波形図であり、この図を参照しつ
つ第２図の読出し動作を説明する。

先覆、制御信号線４によってｉ〜ランスフｊ・グ１〜５
−１ａ、５−１ｂ、５）−２ａ、５−２ｂ・・・をオン
すると、ビット線対２〜１．２−１．２−２゜２−２・
・・は、各々か＼／ＣＣ／２電位（但し、ＶＣＣは電源
電位）の平衡状態にあるセンス線対６１．６−１．６−
２．６−２・・・にそれぞれ接続される。次に、選択さ
れたワード線１が高レベル（以ド、”　Ｉ　＋　”とい
う）になると、メモ１ノセル３内のＮＭＯ３３ａがオン
し、メモり容量３ｂの電荷かビット線対２−１．Σ−１
．２−２．ワ２・・・に流れ、ぞれか１〜ランスノフ・
グーｔ−ｂ−１ａ。

５−１ｂ、５−２ａ、ｂ−２ｂ−・・を通し−Ｃセンス
線６−１　、６−１　、６−２．　ｅ５−２−・ニソレ
ソレ転送すレ、各センス線対６　　’ｌａ、６−１ｂ。

６−２８．（）−２ｂ・・・間に電位差△ｖ１が生じる
。

ＶＣＣ／２電位にある活性化信号線９，１０のうち、一
方の活性化信号線９が低レベル（以下、パド′という）
に立下がると共に、他方の活性化信号線１０が１１　Ｆ
Ｉ　１１に立上がると、センスアンプ７．８が活性化し
、例えば一方のセンス線６−１゜ケ−２・・・がパじ′
に降下すると共に、他方のセンス線６−１．６−２・・
・が（１１−Ｉ　Ｉ＋に上昇する。その後、１本の制御
信号線１５か選択されてそれが１１　ＨＩ＋になると、
例えばスイッチ素子１１ａ。

’１１ｂ、１２ａ、１２ｂがオンし、ビット線対６−１
．６−・１上の信号がデータパスコ３へ転送されると共
に、ビット線対６−２．６−２上の信号がデータパスコ
４へ転送される。

（発明か解決しようとする課題） しかしながら、上記構成の半導体記憶装置て゛は、次の
ような課題があった。

センス線対６−１．６−１．６−２．６−２・・・のう
ち、一方のセンス線６−１．６−２・・・は隣接する制
御信号線１５の影響により、奇生容量か大ぎいので、他
方のセンス線６〜１．６−２・・・どの間で＠塑値の不
均衡か生じる。このように、センス線６−１と６−１．
６−２と６−２・・・て、それぞれ容量値が不均衡にな
ると、読出し動作時におイテ、ｔン、［６−１ドロー１
　間、６−２と６２間等の各電位差△Ｖ１が小さくなる
。電位差△Ｖ１が小さくなると、センスアンプ７．８の
増幅作用に時間を要し、アクセス時間が増大する。

その上、電位差ΔＶ１か小さいと、センスアンプ７．８
が誤動作し、選択されたメモリセルデータと異４よる論
理レベル信号を出力するおそれがあり、それらを解決す
ることが困難であった。

本発明は前記従来技術か持っていた課題として、制御信
号線の影響により生じるレンズ線λ１の奇生容量によっ
てアクセス時間が増大する点と、誤動作する点とについ
て解決した半導体記憶装置を提供するものでおる。

（課題を解決するための手段） 本発明は前記課題を解決するために、メ−Ｅリセルが接
続された相補的なビット線対と、１〜ランスフアゲート
を介して前記ビット線対に接続された相補的なセンス線
対と、制御信号によりオン、オフ制御されるスイッヂ素
子を介して前記センス線対に接続されたデータバスと、
前記センス線対に隣接してそのセンス線対とほぼ平行に
配設された前記制御信号伝送用の制御信号線とを備えた
半導体記憶装置において、前記センス線対を交差配置し
たものである。

（作　用） 本発明によれば、以上のように半導体記憶装置を構成し
たので、交差配置したセンス線対は、隣接する制御信号
線の影響による奇生容量の値をはぼ１／２に均等化し、
読出し動作時におけるセンス線対間の電位差の減少を防
止するように動く。

従って前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すＤＲＡＭの要部の回路図
である。

このＤＲＡＭは、図示しないデコーダで選択される複数
本のワード線２１と、このワード線２１と直交づる複数
の相補的なビット線対２２−１゜２２−１．２２−２．
２２−２・・・とを有し、そのワード線２１及びビット
線対２２−１．２：２−１゜２２−２．２２−２・・・
の各交差箇所に４Ｊ１、メモリゼル２３かそれぞれ接続
されている。メモリレル２３４Ｊ、、例えばアット線２
２−１・・・に接続されワド線２１によりΔン、オフ動
作するＮＭＯ３２３ａと、このＮＭＯ３２３ａに接続さ
れた常備蓄積用のメモリ容量２３ｂとで構成されている
。

ビット線対２２’−１，２２−１，２２−２，２２２・
・・には、制御信号線２４によりオン、オフ制御される
ＮＭＯ３からなるトランスファゲート２５−１ａ、２５
−１ｂ、２５−２ａ、２５２ｂ・・・介して、相補的な
センス線対￥６−１゜２６−１．７石−２，２６−２・
・・かそれぞれ接続されでいる。各センス線対２６−１
と２６−１．２６−２と２６−２・・・は、その途中で
交差して配置され、それらの各交差箇所の左側にＮチャ
ネル型ヒンスアンブ２７が、右側にＰチャネル型しンス
アンプ２８かそれぞれ接続されている。

Ｎチャネル型センスアンプ２７は、２個のＮＭＯ３２７
ａ、２７ｂを有し、一方のＮＭＯ３２７ａのソース・ト
レインがセンス線２６−１゜２６−２・・・と活性化信
号線２９に、グーｉ〜かセンス線２６−１．２６−２・
・・にそれぞれ接続され、他方のＮＭＯ３２７ｂのソー
ス・ドレインがセンス線Σ６−１．２６−２と活性化信
号線２９に、ゲートかセンス線２６−１．２６−２・・
・にそれぞれ接続されている。Ｐチャネル型センスアン
プ２８は、２個のＰＭＯ３２８ａ、２８ｂを有し、一方
のＰＭＯ８２８ａのソース・トレインがセンス線Σ６−
１．２６−２・・・と活性化信号線３０に、ゲートがセ
ンス線２６−１．２６−２・・・にそれぞれ接続され、
他方のＰＭＯ８２８ｂのソース・トレインかセンス線２
６−１．２６−２・・・と活性化信号線３０に、グーＩ
〜がセンス線■−１゜７石−２・・・にそれぞれ接続さ
れている。

奇数行のセンス線対２６−１．り６−１・・・は、各Ｎ
ＭＯ３からなるスイッチ索子３１ａ、３１ｂのソース・
トレインを介（）て、相補的なデータ線３３ａ、３３ｂ
からなるデータバス３３にそれぞれ接続されている。偶
数行のセンス線対２６−２　。

２６−２・・・は、各ＮＭＯ３からイするスイッチ素子
３２ａ、３２ｂのソース・トレインを介して、相補的な
データ線３４ａ、３４ｂからなるデータバス３４にそれ
ぞれ接続されている。隣接づる２対のセンス線対２６−
１．２６−１．２６−２゜７石−２・・・におけるスイ
ッチ索子３１ａ、３１ｂ。

３２ａ、３２ｂのグー１へには、それらのＰンス線対２
６−１．２６−１．２６−２．２石−２・・・に対して
ほぼ平行に配置されたオン、Ａ−フ制御用の制御信号線
３５かそれぞれ共通接続されている。

交差箇所の左側の各センス線２６−１．２６−２・・・
ｔこは、ぞれに隣接覆る制御信号線３ｂの影響により、
寄生容１ｃ／２か存在している。同様に、交差箇所の右
側の各センス線２６１．Σ否−２・・・には、それに隣
接する制御信号線３５の影響にＪ、す、奇生容量Ｃ／２
か存在しＣいる。

第４図は第１図の動作波形図であり、この図を参照しつ
つ第１図の動作を説明する。

読出し動作の場合、先ずＬ（トＩ　ＩＩの制御信号線２
４によって１〜ランスフアゲ−１〜２５−１ａ。

２５−１ｂ、２５−２ａ、２５−２ｂをΔンｃｌると、
ごツ１〜線対２２−１．２２−１．２２　２゜２２−２
は、例えば各々かＶｃｃ／２電位の平衡状態にあるセン
ス線対２６−１，７石−１゜２６−２．２６−２・・・
にそれぞれ接続される。次に、図示しないデ」−グで選
択されたワード線２１かｔｌ　ＨＩＩになると、メモリ
セル２３内のＮＭＯ３２３ａがオンし、メモリ容量２３
ｂの電荷がビット線対２２−１．　　Σ２−１．２２−
２゜２２−２・・・に流れ、それが１〜ランスフｊ・グ
ー１〜２５−１ａ、２５−１ｂ、２５−２ａ、２５２ｂ
を通して’ｔセンス線６−１．２６−１゜２６−２．２
６−２・・・にそれぞれ転送され、各センス線対２６−
１と２６−１．２６−２と２６２・・・間にそれぞれ電
位差△ｖ２が生じる。

例えば、ＶＣＣ／２電位にある活性化信号線２９．３０
のうち、一方の活性化信号線２９が′１−で　（＝Ｏ）
に立下がると共に、他方の活性化信号線３０か”Ｈ”　
　（＝Ｖｃｃ）に立上かると、Ｎチャネル型しンスアン
ブ２７及びＰ　５−　レネル型センスアンプ２Ｂが活性
化ηる。Ｎ’７−＼・ネル型センスアンプ２７か活性化
すると、そのＮＭＯ３２７ａと２７ｂに相勾−」ンダク
タンスの差か生じ、例えば−ｈのセンス線２６−１．２
６−２・・・が′“「パに降下する。さらに、Ｐ　−７
−□ｐネル型レしスアンプ２８か活・［（１化すると、
そのＰＭＯ３２ε３ａとＰＭＯ３２８ｂに相Ｕ」ングク
タンスの差か生じ、他方のセンス線２（３−１，２６−
２・・・か１１　ｌ−Ｉ　ＩＩに十胃覆る。

その後、図示しないデコーダで１本の制御信号線３５か
選択されてそれか（ｉ　１−ＩＩ＋になると、例えばス
イッチ素子３１　ａ、３１　ｂ、３２ａ、３２ｂがオン
し、ビット線対２６−１．Σ６−１上の信号がデータバ
ス３３へ転送されると共に、ピッ］〜線対２６−２．２
６−２十の信号かデータバス３４へ転送される。これに
より、データバス３３゜３４を構成ずルデータ線３３ａ
、３３ｂ、３４ａ。

３４ｂのうちの例えばデータ線３３ｂ、３４ｂが゛′ド
′に降下し、それらの信号か図示しない入出力回路を介
して２ピツ１〜の読出しデータとして外部へ出力される
。

また、データを書込むには、書込みデータをデータバス
３３．３４上に送り、その古込みデータをスイッチ素子
３１ａ、３１ｂ、３２ａ、３２ｂ・・・及びトランスフ
ァゲート２５−１ａ、２５１ｂ、２５−２ａ、２５−２
ｂ、、、を介してビット線対２２−１．　　ΣＶ−１．
２２−２．２２−２・・・へ転送する。そしてビット線
対２２−１，２２１．２２’−２，２２−２・・・上の
データは、図示しないデコーダで選択されたワード線２
１により、所望のメモリセル２３に書込まれる。

本実施例では、次のような利点を有している。

センス線対２６−１と７石−１，２６−２と２６−２・
・・間をそれぞれ途中で交差させたので、制御信号線３
５の影響により生じるセンス線対２６−１．７６−１．
２６−２，７石−２・・・の奇生容量は、センス線２６
−１と２石−１が従来′１２ の約半分の各Ｃ／２となり、同様にセンス線２６−２と
２６−２等も各Ｃ／２となる。そのため、読出し動作時
にａｅｔ！る各センス線対２６−１と２６−１．２６−
２と２６−２・・・間の電位差△ｖ２の減少が防止でき
、それにより、センスアンプ２７．２８の増幅作用に要
する時間か短くなってアクセス時間が短縮化されると共
に、センスアンプ２７．２８か誤動作して選択されたメ
モリセルデータと異なる論理レベル信号を出力覆るおそ
れを防止でき、的確な読出し動作が可能となる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のにうな
ものかある。

（ａ）　　メートリセル２３は、１１〜ランジスタ型の
ｆ）ＲＡＭレルで構成したか、他の！１゛１式のｌ）　
ＲＡ　Ｍセル等で構成してもよい。

（ｂ）　トランス／７グー１〜２５−１８，２５１ｂ、
２５−２ａ、２５−２ｂ−・・、及ヒスイッチ索子３１
　ａ、３１　ｂ、３２ａ、　３２ｂ・−・は、ＮＭＯ３
で構成したか、ＰＭＯ３等の他のスイッチ素子で構成し
てもよい。

（ｃ）　　Ｎチャネル型センスアンプ２７と１つチャネ
ル型しンスアンブ２Ｂとを交互に首き換えたり、あるい
はそれらのセンスアンプ２７．２８を第１図以外の回路
で構成してもよい。

（ｄ＞　　第１図では１本の制御信号線３５（こＪ、す
、２対のセンス線対２６−１．２６−１と２（５−２゜
２６−２を選択する構成にしたか、１本の１１制御信号
線にＪ、って３対以上のセンス線対を選択−りる構成に
しても、ト記実施例の適用か可能である。

（ｅ）　　各センス線対２６−１と■−１，２６−２と
２６−２・・・の交差数は、２箇所以十にしてもよい。

（ｆ）　　上記実施例ではＤＲＡＭについて説明したか
、レンスアンブを有力るスタティックＲＡＭ等の伯の半
導体記憶装置にも適用できる。ざらに、センス線対２６
−１，７石−１，２６−２゜２（５−２・・・に隣接し
て配置される信号線は、制御信号線３５以外の他の配線
であってち、上記実施例の適用か可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、セン線対
を交差配置したので、隣接の制御信号線の影響により生
じる奇生容量の値か、センス線対の各線において均等で
、かつ従来の奇生容量値よりも小さくなり、それによっ
て読出し動作時にあ（ブるセンス線対間の電位差の減少
が防止でき、アクセス時間の短縮化と、センスアンプの
的確４１動作か期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示′？ｌ’　Ｄ　ＲＡ　Ｍの
回路図、第２図は従来のＤＲＡＭの回路図、第３図は第
２図の動作波形図、第４図は第１図の動作波形図である
。 ２１　・・・・・・ｔ）　−　ト線、　　２２’−１，
２２−１゜２２−２．２２−２・・・・・・ｌボッ１〜
線対、２３・・・・・・メ−［リセル、２Ｃ３５・・・
・・・制御信号線、２５１ａ、２５−１ｂ、２５−２ａ
、２５−２’ｏ−−−−−−１〜ランスフフ・ゲート、
２６−１．２６ｉ。 ２６−２．２６−２・・・・・・センス線対、２７・・
・・・・Ｎチャネル型センスアンプ、２８・・・・・・
Ｐチャネル型センスアンプ、２９．３０・・・・・・活
性化信号、３’ｌａ、３１　ｂ、３２ａ、３２ｂ−・・
−スイッチ素子、３３．３４・・・・・・データバス。

Claims (1)

1. 【特許請求の範囲】 メモリセルが接続された相補的なビット線対と、トラン
   スファゲートを介して前記ビット線対に接続された相補
   的なセンス線対と、制御信号によりオン、オフ制御され
   るスイッチ素子を介して前記センス線対に接続されたデ
   ータバスと、前記センス線対に隣接してそのセンス線対
   とほぼ平行に配設された前記制御信号伝送用の制御信号
   線とを備えた半導体記憶装置において、 前記センス線対を交差配置したことを特徴とする半導体
   記憶装置。