JPS63148489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63148489A JPS63148489A JP61296365A JP29636586A JPS63148489A JP S63148489 A JPS63148489 A JP S63148489A JP 61296365 A JP61296365 A JP 61296365A JP 29636586 A JP29636586 A JP 29636586A JP S63148489 A JPS63148489 A JP S63148489A
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- bit lines
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims description 10
- 239000013256 coordination polymer Substances 0.000 claims description 8
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミック型半導体記憶装置に関し−１
特に信号読み出し誤りの防止に関するものである。
特に信号読み出し誤りの防止に関するものである。
第４図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す、ビット線対ＢＬ、ＢＬには複数個の
メモリセルＩ（Ｃ３）及びメモリセルとビット線を接続
するための、ゲートにワード線信号（ＷＬｏ 、ＷＬ＋
・・・・・・）を受けるトランスフアゲ−）ＴＧが接
続される。また、各ビット線にはレファレンスレベル発
生のためのダミーセル（ＤＣ，、ＤＣ，）及びこれとビ
ット線を接続するダミーワード線（ＤＷＬ、、ＤＷＬ、
）が接続され、またワード線、ダミーワード線が立ち上
って、ビット線対に信号電圧差が現われた後に、このビ
ット線電位をセンス増幅するためのセンスアンプ（Ｓ
Ａ）が接続されている。また、コラムアドレスに従って
選択されたビット線対をデータ入出力線対（Ｉｌｏ、ｌ
１０）に接続するトランスファゲートＱ＋ 、Ｑｔがあ
り、このゲートにはコラムデコーダ１出力が入力される
。
線対の構造を示す、ビット線対ＢＬ、ＢＬには複数個の
メモリセルＩ（Ｃ３）及びメモリセルとビット線を接続
するための、ゲートにワード線信号（ＷＬｏ 、ＷＬ＋
・・・・・・）を受けるトランスフアゲ−）ＴＧが接
続される。また、各ビット線にはレファレンスレベル発
生のためのダミーセル（ＤＣ，、ＤＣ，）及びこれとビ
ット線を接続するダミーワード線（ＤＷＬ、、ＤＷＬ、
）が接続され、またワード線、ダミーワード線が立ち上
って、ビット線対に信号電圧差が現われた後に、このビ
ット線電位をセンス増幅するためのセンスアンプ（Ｓ
Ａ）が接続されている。また、コラムアドレスに従って
選択されたビット線対をデータ入出力線対（Ｉｌｏ、ｌ
１０）に接続するトランスファゲートＱ＋ 、Ｑｔがあ
り、このゲートにはコラムデコーダ１出力が入力される
。
次に、信号読み出し時に、各ビット線対上に現われる信
号電圧を考える。
号電圧を考える。
各ビット線は第５図に示すように、各々セルプレートあ
るいは基板を介して接地電圧（固定電位）に対してＣ１
，対をなすビット線に対してＣ２゜隣接するビット線対
のビット線に対してＣ１なる容量を有するものとする。
るいは基板を介して接地電圧（固定電位）に対してＣ１
，対をなすビット線に対してＣ２゜隣接するビット線対
のビット線に対してＣ１なる容量を有するものとする。
ビット線長をｉ、メモリセル容量をＣｓとする。
メモリセルには、
″Ｈ″レベル： Ｃｓ Ｖｃｅ （Ｖｃｃ書き込み）“
Ｌ”レベル：Ｏ（ＯＶ書き込み） ダミーセルには、 Ｃｓ Ｖｃｃ （Ｃｓの容量
に□ＶＣＣ書き込み等） なる電荷が蓄えられているものとする。
Ｌ”レベル：Ｏ（ＯＶ書き込み） ダミーセルには、 Ｃｓ Ｖｃｃ （Ｃｓの容量
に□ＶＣＣ書き込み等） なる電荷が蓄えられているものとする。
ビット線のプリチャージレベルをＶＣＣとすると、例え
ばビットＩＢＬ、に接続されるメモリセルが選択され、
ビット線百了ゴにダミーセルが接続さレタ場合、ビット
′ａＢＬ８．ＢＬ１の電位ＶＩＬＩ 。
ばビットＩＢＬ、に接続されるメモリセルが選択され、
ビット線百了ゴにダミーセルが接続さレタ場合、ビット
′ａＢＬ８．ＢＬ１の電位ＶＩＬＩ 。
ＶＴＴＴは、
（“Ｌ”読み出し時） ・・・（１）（“Ｈ″読み
出し時） ・・・（２）但し、Δ■罰７．Δ■罰ゴ
、ΔＶＩＬｌ＋ ΔＶ ＩＬｔは各々、添字で示した
ビット線の電位変化である。
出し時） ・・・（２）但し、Δ■罰７．Δ■罰ゴ
、ΔＶＩＬｌ＋ ΔＶ ＩＬｔは各々、添字で示した
ビット線の電位変化である。
弐ｆｉｌ〜（３）より、ビット線ＢＬ、、百了τは共に
プリチャージレベルが等しいことを考え、式（１）−ｆ
２１． （１１−（３１の演算より、ビット線対間の電
圧差は次のようになる。
プリチャージレベルが等しいことを考え、式（１）−ｆ
２１． （１１−（３１の演算より、ビット線対間の電
圧差は次のようになる。
Ｖｓｔ＋−ＶｒＣＴ−ΔＶＩＩＬＩ −ΔＶＩＬ１１＋
α ２ ・・・（４） “＋”は“Ｈ″読みだし時、“−”は＠Ｌ１読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線ＢＬ、、ＢＬ２からの
結合容量を介したノイズ成分である。
α ２ ・・・（４） “＋”は“Ｈ″読みだし時、“−”は＠Ｌ１読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線ＢＬ、、ＢＬ２からの
結合容量を介したノイズ成分である。
ところでメモリの高集積化が進んで、ビット線ピッチが
減少して（ると、ビット線対間容量Ｃ３が増大し、（４
）式の第２項が大きくなってくる。従ってこれにより、
読み出し電圧を著しく損ない、読み出し余裕が低下する
とともに、ソフトエラー率が悪化し、ついには誤動作に
至るという問題を生ずる。
減少して（ると、ビット線対間容量Ｃ３が増大し、（４
）式の第２項が大きくなってくる。従ってこれにより、
読み出し電圧を著しく損ない、読み出し余裕が低下する
とともに、ソフトエラー率が悪化し、ついには誤動作に
至るという問題を生ずる。
従来のダイナミック型半導体記憶装置は以上のように構
成されているので、高集積化が進み、隣接ビット線間容
量が増大するにつれて、隣接ビット線対間での容量結合
雑音により読み出し電圧差が減少し、ソフトエラー率の
悪化、読み出し余裕の低下等を招き、ついには誤動作に
至るという問題点があった。
成されているので、高集積化が進み、隣接ビット線間容
量が増大するにつれて、隣接ビット線対間での容量結合
雑音により読み出し電圧差が減少し、ソフトエラー率の
悪化、読み出し余裕の低下等を招き、ついには誤動作に
至るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線間容量による隣接ビット線対間での
雑音による読み出し電圧振幅の低下を完全に零にするこ
とができる半導体記憶装置を得ることを目的とする。
たもので、ビット線間容量による隣接ビット線対間での
雑音による読み出し電圧振幅の低下を完全に零にするこ
とができる半導体記憶装置を得ることを目的とする。
この発明に係る軍導体記憶装置は、ビット線対上の１箇
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくした
ものである。
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくした
ものである。
この発明においては、各ビット線対に適当な交差をもた
せ、対をなすビット線の各々が隣接ビット線対から受け
る容量結合雑音を全く等しくしたから、読み出し電圧差
の低下をなくすることができる。
せ、対をなすビット線の各々が隣接ビット線対から受け
る容量結合雑音を全く等しくしたから、読み出し電圧差
の低下をなくすることができる。
以下、この発明の一実施例による半導体記憶装置を第１
図に従って説明する。
図に従って説明する。
本実施例においては、図に示すように、各ビット線対（
ＢＬｏ、Ｂゴー、ＢＬｌ、百Ｔ下、・・・・・・）は、
４等分の区分ａ、ｂ、ｃ、ｄに分かれ、これらの等分点
ＣＰ＋ 、ＣＰｚ 、ＣＰｓで、以下のように交差して
いる。
ＢＬｏ、Ｂゴー、ＢＬｌ、百Ｔ下、・・・・・・）は、
４等分の区分ａ、ｂ、ｃ、ｄに分かれ、これらの等分点
ＣＰ＋ 、ＣＰｚ 、ＣＰｓで、以下のように交差して
いる。
■ ＢＬ６．π１］は、ｃｐｓで交差、■ ＢＬ、、百
τＴは、ｃｐ、及びＣＰ ｘで交差、 ■’ＢＬ！、Ｂ已は、ａｐｔで交差、 ■’ ＢＬ、Ｉ 、ＢＬｚは、ｃｐ、及びＣＰ ３で交
差・ 即ち、ビット線ＢＬＯ，百τ−から数えて、奇数番目の
ビット線対はＣ２０で交差し、偶数番目のビット線対は
ｅＰＩ及びＣＰ ｓで交差している。
τＴは、ｃｐ、及びＣＰ ｘで交差、 ■’ＢＬ！、Ｂ已は、ａｐｔで交差、 ■’ ＢＬ、Ｉ 、ＢＬｚは、ｃｐ、及びＣＰ ３で交
差・ 即ち、ビット線ＢＬＯ，百τ−から数えて、奇数番目の
ビット線対はＣ２０で交差し、偶数番目のビット線対は
ｅＰＩ及びＣＰ ｓで交差している。
これにより、各ビットｂｓ対が隣接するビット線対から
受ける容量結合ノイズは、前述の従来例と同様に考える
と、以下のようになる。
受ける容量結合ノイズは、前述の従来例と同様に考える
と、以下のようになる。
■ ビー／ ）線ＢＬ、およびＢＬ、が隣接ビット線対
から受ける容量結合ノイズΔＶＩＬＩ’＋ ΔＶ苗 ′
は、 区分ａ 区分ｂ 区分Ｃ区分ｄ であり、両者は全く等しい。
から受ける容量結合ノイズΔＶＩＬＩ’＋ ΔＶ苗 ′
は、 区分ａ 区分ｂ 区分Ｃ区分ｄ であり、両者は全く等しい。
■ ピッＩＩＢ ＬｚおよびＢＬ、が、隣接ピント４％
対から受ける容量結合ノイズΔＶＩＬ！ ’、 Ｖｙ
ｒｒ’は、 区分ａ 区分ｂ 区分Ｃ区分ｄ であり、両者は全く等しい。
対から受ける容量結合ノイズΔＶＩＬ！ ’、 Ｖｙ
ｒｒ’は、 区分ａ 区分ｂ 区分Ｃ区分ｄ であり、両者は全く等しい。
以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対ＢＬ＠、ＢＬ、についても、 区分Ｃ区分ｄ 区分ａ 区分す となり、両者は全く等しい。
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対ＢＬ＠、ＢＬ、についても、 区分Ｃ区分ｄ 区分ａ 区分す となり、両者は全く等しい。
このように、本実施例では、対をなすビットｂｓの各々
が信号読み出し時に隣接するビット線対から受ける容量
結合ノイズが、全く等しくなっているので、このノイズ
による読み出し電圧差の低下を全くなくすることができ
、読み出しマージンの拡大、ソフトエラー率の向上を達
成できる。
が信号読み出し時に隣接するビット線対から受ける容量
結合ノイズが、全く等しくなっているので、このノイズ
による読み出し電圧差の低下を全くなくすることができ
、読み出しマージンの拡大、ソフトエラー率の向上を達
成できる。
第２図は本発明の第２の実施例を示す０本実施例が第１
図の実施例と異なるのは、奇数番目のビット線対（ＢＩ
、６ 、１１］、ＢＬＺ 、８口・・・・・・）に、更
に、ビット線端ＣＰ４で交差が追加されていることであ
る。本発明で設ける交差ＣＰＩ 、Ｃ。
図の実施例と異なるのは、奇数番目のビット線対（ＢＩ
、６ 、１１］、ＢＬＺ 、８口・・・・・・）に、更
に、ビット線端ＣＰ４で交差が追加されていることであ
る。本発明で設ける交差ＣＰＩ 、Ｃ。
Ｐ、、ＣＰ３はいずれも、これらをビット線対について
、完全な対称形でレイアウトすることは不可能である。
、完全な対称形でレイアウトすることは不可能である。
第１図の実施例の場合、偶数番目のビット線対（ＢＬ、
、丁Ｌ＋ 、ＢＬ３ 、Ｑ口・・・・・・）については
、各々、交差が２ケ所あるので、ビット線対全体につい
ては、バランスしたレイアウトが可能である。例えば、
ビット線をＡ１層、これと交差可能な配線層をポリＳｔ
層とすると、ＣＰ、では、ＢＬ、をＡｇ、πτ了をポリ
Ｓｉ。
、丁Ｌ＋ 、ＢＬ３ 、Ｑ口・・・・・・）については
、各々、交差が２ケ所あるので、ビット線対全体につい
ては、バランスしたレイアウトが可能である。例えば、
ビット線をＡ１層、これと交差可能な配線層をポリＳｔ
層とすると、ＣＰ、では、ＢＬ、をＡｇ、πτ了をポリ
Ｓｉ。
ＣＰ３では、ＢＬ、をポリＳｔ、Ｂ口をＡｌとすればよ
く、これにより、ビット線対の浮遊容量のアンバランス
を避けることができる。第２図の実施例は、これと同様
の趣旨で、奇数番目のビット線対についてもバランスす
るように、ダミーの交差ＣＰ、を追加したものであり、
これにより、全ビット線対について容量がバランスした
状態を実現できるものである。
く、これにより、ビット線対の浮遊容量のアンバランス
を避けることができる。第２図の実施例は、これと同様
の趣旨で、奇数番目のビット線対についてもバランスす
るように、ダミーの交差ＣＰ、を追加したものであり、
これにより、全ビット線対について容量がバランスした
状態を実現できるものである。
なお、上記実施例では、ビット線対を４区分に分け、適
当な場所で各々、交差させる場合を示したが、この区分
は、８区分、１２区分等その整数倍であっても同様の効
果を奏する。第３図は８区分の場合の実施例を示し、こ
れは、第２図の形を、２回繰り返した形であり、第２図
の実施例と同様の効果が得られることは明らかである。
当な場所で各々、交差させる場合を示したが、この区分
は、８区分、１２区分等その整数倍であっても同様の効
果を奏する。第３図は８区分の場合の実施例を示し、こ
れは、第２図の形を、２回繰り返した形であり、第２図
の実施例と同様の効果が得られることは明らかである。
以上のように、この発明に係る半導体記憶装置によれば
、対をなすビット線の各々の隣接するビット線対との間
のビット線間容量が等しくなるよう各ビット線対に１個
又は複数個の交差部分を設けたので、読み出し電圧差の
低下を防ぐことができ、読み出しマージンの拡大、ソフ
トエラー率の向上環を得られる効果がある。
、対をなすビット線の各々の隣接するビット線対との間
のビット線間容量が等しくなるよう各ビット線対に１個
又は複数個の交差部分を設けたので、読み出し電圧差の
低下を防ぐことができ、読み出しマージンの拡大、ソフ
トエラー率の向上環を得られる効果がある。
第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は本発明の第２の実施例による半導体記
憶装置を示す構成図、第３図は本発明の第３の実施例に
よる半導体記憶装置を示す構成図、第４図は従来の半導
体記憶装置の構成図、第５図は従来の半導体記憶装置の
構成図である。 ＢＬ、、ＢＬｏ 、ＢＬＩ 、ＢＬＩ 、 ・・・
・・・ビット線、ＷＬ、、ＷＬ、、 ・・・ ・・・
ワード線、Ｃ３・・・メモリセル、ＳＡ・・・センスア
ンプ、ｃｐ、、ｃｐ、、ｃｐ、・・・交差部分、ＣＰ、
・・・ビット線端、ａ。 ｂ、ｃ、ｄ・・・区分。
構成図、第２図は本発明の第２の実施例による半導体記
憶装置を示す構成図、第３図は本発明の第３の実施例に
よる半導体記憶装置を示す構成図、第４図は従来の半導
体記憶装置の構成図、第５図は従来の半導体記憶装置の
構成図である。 ＢＬ、、ＢＬｏ 、ＢＬＩ 、ＢＬＩ 、 ・・・
・・・ビット線、ＷＬ、、ＷＬ、、 ・・・ ・・・
ワード線、Ｃ３・・・メモリセル、ＳＡ・・・センスア
ンプ、ｃｐ、、ｃｐ、、ｃｐ、・・・交差部分、ＣＰ、
・・・ビット線端、ａ。 ｂ、ｃ、ｄ・・・区分。
Claims (3)
- （１）複数のワード線、複数のビット線、及びこれらの
交点に位置する複数のメモリセルからなるメモリセルア
レイを有し、 上記ビット線２本が対になって該ビット線対間の電圧差
を検出する１つのセンスアンプに入力される構成をもつ
半導体記憶装置において、 上記各ビット線対は各対をなすビット線の各々と隣接す
るビット線対との間のビット線間容量がすべて等しくな
るよう１ケ所または複数箇所で交差部分をもつことを特
徴とする半導体記憶装置。 - （２）各ビット線対を長さ方向に４等分したときの３つ
の等分点をＣＰ＿１、ＣＰ＿２、ＣＰ＿３とした時、上
記ビット線対は等分点ＣＰ＿２で交差をもつものと等分
点ＣＰ＿１及びＣＰ＿３で交差をもつものとが交互に配
置されていることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 - （３）各ビット線対を長さ方向に４等分したときの３つ
の等分点及びビット線端をＣＰ＿１、ＣＰ＿２、ＣＰ＿
３、ＣＰ＿４とした時、上記ビット線対は等分点ＣＰ＿
２及びビット線端ＣＰ＿４交差をもつものと等分点ＣＰ
＿１及びＣＰ＿３で交差をもつものとが交互に配置され
ていることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61296365A JPH0758587B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体記憶装置 |
| US07/876,690 US5214601A (en) | 1986-12-11 | 1992-04-28 | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| US08/028,917 US5416734A (en) | 1986-12-11 | 1993-03-08 | Bit line structure for semiconductor memory device |
| US08/028,906 US5280443A (en) | 1986-12-11 | 1993-03-08 | Bit line structure for semiconductor memory device |
| US08/145,733 US5461589A (en) | 1986-12-11 | 1993-11-04 | Bit line structure for semiconductor memory device with bank separation at cross-over regions |
| US08/336,114 US5550769A (en) | 1986-12-11 | 1994-11-04 | Bit line structure for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61296365A JPH0758587B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148489A true JPS63148489A (ja) | 1988-06-21 |
| JPH0758587B2 JPH0758587B2 (ja) | 1995-06-21 |
Family
ID=17832606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61296365A Expired - Lifetime JPH0758587B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758587B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018100A (en) * | 1988-10-11 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory device |
| JP2000031420A (ja) * | 1998-05-30 | 2000-01-28 | Lg Semicon Co Ltd | 半導体メモリ素子 |
| US7423924B2 (en) | 2005-10-31 | 2008-09-09 | Elpida Memory, Inc. | Semiconductor memory device |
| US7436720B2 (en) | 2005-12-02 | 2008-10-14 | Elpida Memory, Inc. | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPS6251096A (ja) * | 1985-08-28 | 1987-03-05 | Nec Corp | 半導体記憶装置 |
-
1986
- 1986-12-11 JP JP61296365A patent/JPH0758587B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPS6251096A (ja) * | 1985-08-28 | 1987-03-05 | Nec Corp | 半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018100A (en) * | 1988-10-11 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory device |
| JP2000031420A (ja) * | 1998-05-30 | 2000-01-28 | Lg Semicon Co Ltd | 半導体メモリ素子 |
| US7423924B2 (en) | 2005-10-31 | 2008-09-09 | Elpida Memory, Inc. | Semiconductor memory device |
| US8022484B2 (en) | 2005-10-31 | 2011-09-20 | Elpida Memory, Inc. | Semiconductor memory device |
| US7436720B2 (en) | 2005-12-02 | 2008-10-14 | Elpida Memory, Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758587B2 (ja) | 1995-06-21 |
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