KR100463945B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100463945B1
KR100463945B1 KR10-2002-0056033A KR20020056033A KR100463945B1 KR 100463945 B1 KR100463945 B1 KR 100463945B1 KR 20020056033 A KR20020056033 A KR 20020056033A KR 100463945 B1 KR100463945 B1 KR 100463945B1
Authority
KR
South Korea
Prior art keywords
block
wiring
semiconductor device
circuit
region
Prior art date
Application number
KR10-2002-0056033A
Other languages
English (en)
Other versions
KR20030062209A (ko
Inventor
마츠바라도시유키
마츠이히데오
다카하시히로키
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030062209A publication Critical patent/KR20030062209A/ko
Application granted granted Critical
Publication of KR100463945B1 publication Critical patent/KR100463945B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 반도체 장치에 기능을 부가, 증강하는 경우에, 미리 설계된 반도체 장치의 레이아웃을 크게 변경하는 일 없이, 미사용 영역의 증대나, 배선 영역의 증대를 저감하기 위한 것으로, 반도체 장치(100A)에서는 배선 영역(102)이 제 2 반도체 영역인 확장 블록(103)에 둘러싸여, 완전히 블록(101)과 확장 블록(103) 사이에 끼워져 있고, 블록(101) 내의 CPU(201c)와, 확장 블록(103) 내의 ROM(301), RAM(302), A/D 변환기(303)를 서로 접속하는 복수의 배선(104)은 인접하는 패드(102a)들 사이의 한 개소의 위치(204)에서만 배선 영역(102)을 가로질러 부설된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에서의 회로 배치 기술에 관한 것이다.
도 10은 종래의 반도체 장치(200A)의 레이아웃을 나타낸다. 블록(201)은 배선 영역(202)에 둘러싸여 있다. 블록(201)은 RAM(Random Access Memory)(201a), ROM(Read Only Memory)(201b), CPU(Central Processing Unit)(201c), 주변 회로(201d)를 구비하고 있다. 도시되지 않는 배선에 의해서 이들과 접속되는 복수의 본딩 패드(202a)가 배선 영역(202)에 배열되어 있다.
도 11은 반도체 장치(200A)보다도 기억 용량이 큰 종래의 반도체 장치(200B)의 레이아웃을 나타낸다. 반도체 장치(200B)에서는 반도체 장치(200A)의 RAM(201a), ROM(201b)이 각각 RAM(201f), ROM(201e)으로 치환되어 있다. RAM(201f), ROM(201e)은 각각 RAM(201a), ROM(201b)보다도 기억 용량이 커서 레이아웃에 있어서 점유하는 면적도 크다.
RAM이나 ROM의 점유 면적은 그 기억 용량이 클수록 넓어진다. 종래의 기술에서는, 이미 설계된 반도체 장치(200A)에 대하여 그 기억 용량을 증대시키는 요구가 발생한 경우, 블록(201)을 직사각형 형태로 그 면적을 넓힌 반도체 장치(200B)를 설계하고 있었다. 그 때문에, 블록(201)에서 미사용 영역은 반도체 장치(200B) 쪽이 반도체 장치(200A)보다도 영역(500)만큼 증대한다. 또한, 블록(201)의 면적이 증대하면, 이것을 둘러싸는 배선 영역(202)의 면적도 증대한다.
본 발명은 상기의 문제점을 해결하기 위해서 이루어진 것으로, 반도체 장치에 기능을 부가, 증강하는 경우에, 미리 설계된 반도체 장치의 레이아웃을 크게 변경하는 일 없이 미사용 영역의 증대나, 배선 영역의 증대를 저감하는 기술을 제공하는 것을 목적으로 하고 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 레이아웃을 나타내는 도면,
도 2는 본 발명의 실시예 2에 따른 반도체 장치의 레이아웃을 나타내는 도면,
도 3은 본 발명의 실시예 3에 따른 반도체 장치의 레이아웃을 나타내는 도면,
도 4는 본 발명의 실시예 4에 따른 반도체 장치의 레이아웃을 나타내는 도면,
도 5는 본 발명의 실시예 5에 따른 반도체 장치의 레이아웃을 나타내는 도면,
도 6은 본 발명의 실시예 6에 따른 반도체 장치의 구조를 부분적으로 나타내는 도면,
도 7은 본 발명의 실시예 6의 동작의 개요를 나타내는 흐름도,
도 8은 본 발명의 실시예 7에 따른 반도체 장치의 구조를 부분적으로 나타내는 도면,
도 9는 본 발명의 변형을 나타내는 도면,
도 10은 종래의 반도체 장치의 레이아웃을 나타내는 도면,
도 11은 종래의 반도체 장치의 레이아웃을 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
100A∼100E : 반도체 장치 101 : 블록
102 : 배선 영역 102a : 패드
103, 103a, 103b : 확장 블록 104, 104a, 104b : 배선
201a, 302, 302a, 302b : RAM 201b, 301 : ROM
201c : CPU 201d : 주변 회로
204 : 위치
210 : 확장 블록 액세스 허가 레지스터 212 : 스위치
212 : 논리 회로 213 : 게이트
303 : A/D 변환기
본 발명 중 제 1 국면에 따른 것은 반도체 장치로서, 적어도 하나의 제 1 회로가 배치되는 제 1 반도체 영역과, 상기 적어도 하나의 제 1 회로와 접속되는, 적어도 하나의 제 2 회로가 배치되는 제 2 반도체 영역과, 상기 적어도 하나의 제 1 회로와 접속되는 복수의 패드의 배열이 배치되어 상기 제 1 반도체 영역을 둘러싸는 배선 영역과, 상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이에 끼워진 상기 배선 영역마다 상기 복수의 패드 사이의 한 개소에만 상기 배선 영역을 가로질러 부설되어, 상기 적어도 하나의 제 1 회로와 상기 적어도 하나의 제 2 회로를 서로 접속하는, 적어도 하나의 배선을 구비한다.
본 발명 중 제 2 국면에 따른 것은 제 1 국면에 기재된 반도체 장치로서, 상기 제 1 반도체 영역은 대략 사변형을 나타내고, 상기 제 2 반도체 영역은 상기 사변형의 3변에서만 상기 배선 영역을 거쳐서 상기 제 1 반도체 영역에 대향한다.
본 발명 중 제 3 국면에 따른 것은 제 1 국면에 기재된 반도체 장치로서, 상기 제 1 반도체 영역은 대략 사변형을 나타내고, 상기 제 2 반도체 영역은 상기 사변형의 1변에서만 상기 배선 영역을 거쳐서 상기 제 1 반도체 영역에 대향한다.
본 발명 중 제 4 국면에 따른 것은 제 1 국면에 기재된 반도체 장치로서, 상기 제 1 반도체 영역은 대략 사변형을 나타내고, 상기 제 2 반도체 영역은 상기 사변형의 인접하는 2변에서만 상기 배선 영역을 거쳐서 상기 제 1 반도체 영역에 대향한다.
본 발명 중 제 5 국면에 따른 것은 제 1 국면에 기재된 반도체 장치로서, 상기 제 1 반도체 영역은 대략 사변형을 나타내고, 상기 제 2 반도체 영역은 한 쌍마련되어, 상기 사변형의 대향하는 2변에서만 상기 배선 영역을 거쳐서 각각 상기 제 1 반도체 영역에 대향한다.
본 발명 중 제 6 국면에 따른 것은 제 1 국면 내지 제 5 국면 중 어느 하나에 기재된 반도체 장치로서, 상기 적어도 하나의 배선은 상기 제 1 회로에서 상기 제 2 회로에 대한 액세스가 요구되고 있지 않은 경우에는 전기적으로 차단된다.
본 발명 중 제 7 국면에 따른 것은 제 6 국면에 기재된 반도체 장치로서, 상기 제 1 회로는, 상기 액세스가 요구된 경우에 상기 액세스를 허가하는 허가 커맨드가 기록되는 허가 레지스터와, 상기 허가 커맨드가 상기 허가 레지스터에 기록되어 있지 않은 경우에 상기 배선에 의한 상기 제 1 회로와 상기 제 2 회로의 전기적 접속을 해제하는 스위치를 구비한다.
본 발명 중 제 8 국면에 따른 것은 제 6 국면에 기재된 반도체 장치로서, 상기 제 1 회로는 상기 액세스에 필요한 어드레스가 소정의 값을 채용하지 않는 경우에는 상기 배선에 의한 상기 제 1 회로와 상기 제 2 회로의 전기적 접속을 해제하는 스위치를 구비한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 장치(100A)의 레이아웃을 나타낸다. 제 1 반도체 영역인 블록(101)에는, 블록(201)과 마찬가지로 RAM(201a), ROM(201b), CPU(201c), 주변 회로(201d)가 배치된다. 블록(101)은 대략 사변형, 예컨대, 대략 직사각형을 나타낸다. 또한, 제 2 반도체 영역인 확장 블록(103)에는 CPU(201c)와 접속되는 ROM(301), RAM(302), A/D 변환기(303)가 배치된다.
블록(101)을 둘러싸는 배선 영역(102)이 마련되고, 여기에서 복수의 패드(102a)가 복수 배열된다. 복수의 패드(102a)는 도시되지 않는 배선에 의해 블록(101)에 배치된 회로(본 명세서에서 「제 1 회로」라고도 부름), 예컨대, CPU(201c)나 주변 회로(201d)와 접속된다. 패드(102a)는 반도체 장치(100A) 외부의 도시되지 않는 소자나 회로와 접속된다. 즉, 패드(102a)는 블록(101)에 배치된 회로와, 반도체 장치(100A)의 외부의 전기적 접속의 중개점으로 되어 있다.
반도체 장치(100A)에서는 배선 영역(102)이 제 2 반도체 영역인 확장 블록(103)에 둘러싸여 완전히 블록(101)과 확장 블록(103) 사이에 끼워져 있다. CPU(201c)와, ROM(301), RAM(302), A/D 변환기(303)를 서로 접속하는 복수의 배선(104)은 인접하는 패드(102a)들 사이의 한 개소의 위치(204)에서만 배선 영역(102)을 가로질러 부설된다.
본 실시예에 따른 반도체 장치(100A)에서는, 이미 블록(101)에서 배치가 설계된 RAM(201a), ROM(201b), CPU(201c), 주변 회로(201d)에 대하여 ROM(301), RAM(302), A/D 변환기(303)를 부가하는 것에 있어서 블록(101)의 설계를 대폭 변경할 필요가 없다. 따라서, 기억 용량을 증대시켜도 블록(101)의 면적이나, 이것을 둘러싸는 배선 영역(102)의 면적 증대가 저감된다.
또한, 한 개소의 위치에만 배선(104)이 부설되기 때문에 블록(101)의 면적 증대를 억제하고, 또한, 확장 블록(103)을 다양하게 변경하는 경우에도 블록(101)의 특성 변동을 억제할 수 있다.
블록(101)에 있어서 배치되는 회로는 단수라도 무방하고, 또한, 확장 블록(103)에 있어서 배치되는 회로가 단수라도 무방하다. 또한, 배선(104)은 단수라도 관계없다.
(실시예 2)
도 2는 본 발명의 실시예 2에 따른 반도체 장치(100B)의 레이아웃을 나타낸다. 간단화를 위해, 도 2에서는 제 1 회로인 RAM(201a), ROM(201b), CPU(201c)나, 확장 블록(103)에 배치되는 회로(본 명세서에서 「제 2 회로」라고도 부름)인 주변 회로(201d), ROM(301), RAM(302), A/D 변환기(303)(도 1참조)를 생략하고 있다.
반도체 장치(100B)에서는, 대략 직사각형을 나타내는 블록(101)의 3변에서만 배선 영역(102)을 거쳐서 확장 블록(103)이 블록(101)에 대향한다. 즉, 배선 영역(102)은 블록(101)과 확장 블록(103) 사이에서 대략 U자형으로 끼워져 있다. 그리고 블록(101)과 확장 블록(103) 사이에 끼워진 한 개소의 위치(204)에서만 배선(104)이 배선 영역(102)을 가로질러 부설된다.
블록(101)과 확장 블록(102) 사이에 끼워지지 않는 패드(102a)는 도면 속에서는 특별히 패드(102b)로서 나타내고 있다. 패드(102b)에는 외부 입력 신호, 예컨대, 아날로그 입력을 받는 기능을 설정한다. 패드(102a)에 외부 입력 신호를 받게 하는 경우와 비교하면, 패드(102b)에 외부 입력 신호를 받게 함으로써 블록(101)에 배치되는 회로까지의 외부에서의 배선 길이를 짧게 할 수 있다.
또, 위치(204)는 블록(101)과 확장 블록(103) 사이에 끼워진 배선 영역(102)의, 인접하는 패드(102a)들 사이의 한 개소이면 어디에 설정되어도 무방하다. 예컨대, 도면 중, 배선 영역(102)이 상하 방향으로 연장되는 위치에 위치(204)를 설정해도 무방하다.
(실시예 3)
도 3은 본 발명의 실시예 3에 따른 반도체 장치(100C)의 레이아웃을 나타낸다. 간단화를 위해, 도 3에서도 제 1 회로, 제 2 회로를 생략하고 있다.
반도체 장치(100C)에서는, 대략 직사각형을 나타내는 블록(101)의 1변에서만 배선 영역(102)을 거쳐서 확장 블록(103)이 블록(101)에 대향한다. 즉, 배선 영역(102)은 블록(101)과 확장 블록(103) 사이에서 도면 중에서 상하로 연장된 대략 I자형으로 사이에 끼워져 있다. 그리고 블록(101)과 확장 블록(103) 사이에 끼워진 배선 영역(102)에서, 인접하는 패드(102a)들 사이의 한 개소의 위치(204)에서만 배선(104)이 배선 영역(102)을 가로질러 부설된다.
이와 같이 확장 블록(103)을 블록(101)의 한쪽에만 마련함으로써 확장 블록(103)의 내부에서의 부하, 예컨대, 배선 용량을 저감할 수 있다.
물론, 실시예 2에서 설명한 바와 같이, 블록(101)과 확장 블록(102) 사이에 끼워지지 않는 패드(102a)에 외부 입력 신호, 예컨대, 아날로그 입력을 받는 기능을 설정해도 무방하다.
(실시예 4)
도 4는 본 발명의 실시예 4에 따른 반도체 장치(100D)의 레이아웃을 나타낸다. 간단화를 위해, 도 4에서도 제 1 회로, 제 2 회로를 생략하고 있다.
반도체 장치(100D)에서는, 대략 직사각형을 나타내는 블록(101)의 인접하는 2변에서만 배선 영역(102)을 거쳐서 확장 블록(103)이 블록(101)에 대향한다. 배선 영역(102)은 블록(101)과 확장 블록(103) 사이에서 대략 L자형으로 사이에 끼워져 있다. 그리고 블록(101)과 확장 블록(103) 사이에 끼워진 배선 영역(102)에서, 인접하는 패드(102a)들 사이의 한 개소의 위치(204)에서만 배선(104)이 배선 영역(102)을 가로질러 부설된다.
본 실시예에 따르면, 반도체 장치(100D) 전체를 정사각형에 가깝게 하기 쉬워 생산성이 높아진다.
물론, 실시예 2에서 설명한 바와 같이, 블록(101)과 확장 블록(102) 사이에 끼워지지 않는 패드(102a)에 외부 입력 신호를 받는 기능을 설정해도 무방하다.
(실시예 5)
도 5는 본 발명의 실시예 5에 따른 반도체 장치(100E)의 레이아웃을 나타낸다. 간단화를 위해, 도 5에서는 제 1 회로 및 RAM(302a, 302b) 이외의 제 2 회로를 생략하고 있다.
확장 블록(103a, 103b)에는 각각 RAM(302a, 302b)이 배치되어 있고, 이들은 각각 배선(104a, 104b)에 의해 블록(101)에 배치된 도시되지 않는 회로와 접속된다.
반도체 장치(100E)에서는 대략 직사각형을 나타내는 블록(101)의 대향하는 2변에서만 배선 영역(102)을 거쳐서 확장 블록(103a, 103b)이 블록(101)에 대향한다. 배선 영역(102)은 블록(101)과 확장 블록(103a) 사이에서 대략 I자형으로 사이에 끼워져 있다. 또한, 별개로 블록(101)과 확장 블록(103b) 사이에서 대략 I자형으로 사이에 끼워져 있다. 그리고 블록(101)과 확장 블록(103a) 사이에 끼워진 배선 영역(102)에서 인접하는 패드(102a)들 사이의 한 개소의 위치(204a)와, 블록(101)과 확장 블록(103b) 사이에 끼워진 배선 영역(102)에서 한 개소의 위치(204b)가 각각 설정된다. 그리고 배선(104a, 104b)은 각각 위치(204a, 204b)에서 배선 영역(102)을 가로질러 부설된다.
즉, 실시예 1 내지 실시예 4에서 도시된 배선(104)과, 본 실시예에서 도시된 배선(104a, 104b)은 블록(101)과 확장 블록(103)(또는 103a, 103b) 사이에 끼워진 배선 영역(102)마다 패드(102a) 사이의 한 개소에서만 배선 영역(102)을 가로질러 부설된다는 점에서 공통된다.
본 실시예에 따르면, 블록(101)에 배치된 회로로부터의 RAM(302a, 302b)의 각각에 대한 액세스 특성을 용이하게 같게 할 수 있다.
물론, 실시예 2에서 설명한 바와 같이, 블록(101)과 확장 블록(102) 사이에 끼워지지 않는 패드(102a)에 외부 입력 신호를 받는 기능을 설정해도 무방하다.
(실시예 6)
실시예 6 및 실시예 7에서는, 제 1 회로로부터 제 2 회로에 대한 액세스가 요구되고 있지 않은 경우에 배선(104)을 전기적으로 차단하는 기술을 제안한다. 이러한 형태에 의해 제 2 회로에 대한 액세스가 불필요한 경우에까지 제 1 회로에 배선 용량이 부가되는 사태를 피할 수 있다. 따라서, 반도체 장치의 제 1 회로에서의 동작 속도를 향상시킬 수 있다.
도 6은 본 발명의 실시예 6에 따른 반도체 장치의 구조를 부분적으로 나타낸다. 블록(101), 배선 영역(102), 확장 블록(103)은 실시예 1에서 설명한 바와 같지만, 본 실시예를 실시예 2 내지 실시예 5에 적용하는 것도 용이하다.
블록(101)에서는, 주변 회로(201d)는 확장 블록 액세스 허가 레지스터(210)를 갖고 있어 CPU(201c)로부터 허가 커맨드가 기록 가능하게 되어 있다. 확장 블록(103)에는 RAM(302)이 마련되어 있고, 이것과 CPU(201c) 사이에는 배선(104)이 개재되어 있다.
블록(101)에는 배선(104)의 도중에 스위치(211)가 더 마련되어 있다. 스위치(211)는 확장 블록 액세스 허가 레지스터(210)로 허가 커맨드가 기록되어 있는 경우에는 도통시키고, 허가 커맨드가 확장 블록 액세스 허가 레지스터(210)에 기록되어 있지 않은 경우에는 배선(104)에 의한 CPU(201c)와 RAM(302)의 전기적 접속을 해제한다.
도 7은 본 실시예의 동작의 개요를 나타내는 흐름도이다. 단계 S11에서 확장 블록(103)으로의 액세스 요구가 발생한다. 예컨대, RAM(302)에 대하여 할당된어드레스에 대한 액세스를, CPU(201c)에서 실행되고 있는 명령이 필요로 하고 있는 경우에 해당 액세스 요구가 발생한다. 이 시점에서는 아직 스위치(211)는 배선(104)에 대하여 CPU(201c)와 RAM(302)의 전기적 접속을 해제하고 있다.
다음에 단계 S12에서 확장 블록 액세스 허가 레지스터(210)로 CPU(201c)로부터 허가 커맨드가 기록된다. 이것에 기인하여, 단계 S13에서 스위치(211)가 도통되어 확장 블록(103)으로의 액세스가 실행된다. 예컨대, RAM(302)에 대하여 할당된 어드레스로 CPU(201c)로부터의 액세스가 실행된다.
그리고 단계 S14에서 확장 블록(103)으로의 액세스가 종료되면, 확장 블록 액세스 허가 레지스터(210)에서 허가 커맨드가, 예컨대, CPU(201c)에 의해서 소거된다. 이것에 의해, 스위치(211)는 배선(104)에 의한 CPU(201c)와 RAM(302)의 전기적 접속을 해제한다.
(실시예 7)
도 8은 본 발명의 실시예 7에 따른 반도체 장치의 구조를 부분적으로 나타낸다. 블록(101), 배선 영역(102), 확장 블록(103)은 실시예 1에서 설명한 바와 같지만, 본 실시예를 실시예 2 내지 실시예 5에 적용하는 것도 용이하다.
확장 블록(103)에 마련된 RAM(302)과, 블록(101)에 마련된 CPU(201c) 사이에는 배선(104)이 개재되어 있다. 블록(101)에는 배선(104)의 도중에 마련된 게이트(213)와, 논리 회로(212)가 더 마련되어 있다.
CPU(201c)에서 실행되고 있는 명령이 필요로 하는 액세스 목적지의 어드레스는 논리 회로(212)에 인가된다. 그리고 해당 어드레스가 제 2 회로, 예컨대, RAM(302)에 대하여 할당된 어드레스이면, 게이트(213)를 열어 배선(104)에 대하여 RAM(302)과 CPU(201c) 사이에서의 도통이 행해진다. 그러나, 액세스에 필요한 어드레스가 제 2 회로에 할당된 소정의 값을 채용하지 않는 경우에는, 게이트(213)가 닫히는 것에 의해 배선(104)에 대하여 CPU(201c)와 RAM(302)의 전기적 접속을 해제한다.
도 8에서는 논리 회로(212)는 NAND 회로로 예시되고, 게이트(213)는 부 논리에서 도통의 허가 여부가 결정되는 인버터로 예시되어 있다. 논리 회로(212)에는 CPU(201c)로부터 어드레스 AD가 인가되고, 로우 액티브가 되는 신호 AE를 출력한다. 그리고 신호 AE가 액티브가 되면, 게이트(213)는 CPU(201c)의 출력을 반전하여 RAM(302)에 부여한다.
여기서는 모든 비트가 "1"인 어드레스 AD가 RAM(302)으로의 액세스에 대응한 어드레스인 경우가 예시되어 있고, 어드레스 AD의 모든 비트가 "1"로 되는 경우에 신호 AE가 액티브로 된다. 그러나, 어드레스 AD의 각 비트가 소정의 여러 가지 값을 채용하는 경우에 신호 AE가 액티브로 되도록 논리 회로(212)를 구성해도 무방하다. 또한, 게이트(213)는 인버터가 아니라 트랜스미션 게이트이어도 관계없다.
(변형예)
확장 블록(103)(또는 블록(103a, 103b))에 배치되는 제 2 회로는 RAM, ROM, A/D 변환기 이외에도, D/A 변환기, 타이머, 직렬 입출력 인터페이스, 클럭 발생 회로 또는 기타 주변 회로 중 한 개 또는 복수를 채용할 수 있다.
도 9에 블록(101)과 확장 블록(103)(또는 블록(103a, 103b)) 사이에서, 배선 영역(102)을 가로질러 부설된 복수의 배선(104a, 104b, 104c)을 나타낸다. 여기서는 인접하는 패드(102a)들 사이의 한 개소가 아니라 복수의 개소에서 배선(104a, 104b, 104c)이 배선 영역(102)을 가로질러 부설되어 있다. 이러한 경우에는 확장 블록(103)(또는 블록(103a, 103b))에서의 배선 용량을 저감할 수 있다.
본 발명 중 제 1 국면에 따른 반도체 장치에 의하면, 제 1 반도체 영역에서 배치가 설계된 제 1 회로에 대하여 제 2 회로를 부가하는 경우, 제 1 반도체 영역의 설계를 대폭 변경할 필요가 없다. 따라서 제 1 반도체 영역의 면적이나, 이것을 둘러싸는 배선 영역의 면적의 증대가 저감된다. 또한 제 1 반도체 영역과 제 2 반도체 영역의 경계마다 한 개소에만 배선이 부설되기 때문에 제 1 반도체 영역의 면적의 증대를 억제하고, 또한, 제 2 반도체 영역을 다양하게 변경하는 경우에도 제 1 반도체 영역의 특성 변동을 억제한다.
본 발명 중 제 2 국면에 따른 반도체 장치에 의하면, 제 1 반도체 영역과 제 2 반도체 영역의 경계 이외에 배치된 패드에 외부 입력 신호를 받는 기능을 설정함으로써 패드로부터 제 1 회로로의 배선 길이가 짧다.
본 발명 중 제 3 국면에 따른 반도체 장치에 의하면, 제 2 반도체 영역 내에서의 배선 용량이 저감된다.
본 발명 중 제 4 국면에 따른 반도체 장치에 의하면, 반도체 장치 전체를 정사각형에 가깝게 하기 쉬워 생산성이 높아진다.
본 발명 중 제 5 국면에 따른 반도체 장치에 의하면, 한 쌍의 제 2 반도체 영역의 각각에 대한 액세스 특성이 용이하게 같게 된다.
본 발명 중 제 6 국면 내지 제 8 국면에 따른 반도체 장치에 의하면, 제 2 회로에 대한 액세스가 불필요한 경우에까지 제 1 회로에 배선 용량이 부가되는 사태를 피할 수 있다. 따라서, 반도체 장치의 제 1 회로에서의 동작 속도를 향상시킬 수 있다.

Claims (2)

  1. 적어도 하나의 제 1 회로가 배치되는 제 1 반도체 영역과,
    상기 적어도 하나의 제 1 회로와 접속되는, 적어도 하나의 제 2 회로가 배치되는 제 2 반도체 영역과,
    상기 적어도 하나의 제 1 회로와 접속되는 복수의 패드 배열이 배치되어 상기 제 1 반도체 영역을 둘러싸는 배선 영역과,
    상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이에 끼워진 상기 배선 영역마다 상기 복수의 패드 사이의 한 개소에만 상기 배선 영역을 가로질러 부설되어, 상기 적어도 하나의 제 1 회로와 상기 적어도 하나의 제 2 회로를 서로 접속하는 적어도 하나의 배선을 구비하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 배선은,
    상기 제 1 회로로부터 상기 제 2 회로에 대한 액세스가 요구되고 있지 않은 경우에는 전기적으로 차단되는
    반도체 장치.
KR10-2002-0056033A 2002-01-15 2002-09-16 반도체 장치 KR100463945B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002005920A JP2003209178A (ja) 2002-01-15 2002-01-15 半導体装置
JPJP-P-2002-00005920 2002-01-15

Publications (2)

Publication Number Publication Date
KR20030062209A KR20030062209A (ko) 2003-07-23
KR100463945B1 true KR100463945B1 (ko) 2004-12-30

Family

ID=19191164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0056033A KR100463945B1 (ko) 2002-01-15 2002-09-16 반도체 장치

Country Status (4)

Country Link
US (1) US6621171B2 (ko)
JP (1) JP2003209178A (ko)
KR (1) KR100463945B1 (ko)
DE (1) DE10236877A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003099414A (ja) * 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体集積回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214643A (ja) * 1997-11-12 1999-08-06 Lsi Logic Corp 電磁シールドを備えた埋め込み式メモリを有する集積回路
KR20000017466A (ko) * 1998-08-28 2000-03-25 가나이 쓰토무 반도체 집적회로 장치
KR20010109428A (ko) * 2000-05-31 2001-12-10 윤종용 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214643A (ja) * 1997-11-12 1999-08-06 Lsi Logic Corp 電磁シールドを備えた埋め込み式メモリを有する集積回路
KR20000017466A (ko) * 1998-08-28 2000-03-25 가나이 쓰토무 반도체 집적회로 장치
KR20010109428A (ko) * 2000-05-31 2001-12-10 윤종용 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리장치

Also Published As

Publication number Publication date
US6621171B2 (en) 2003-09-16
JP2003209178A (ja) 2003-07-25
KR20030062209A (ko) 2003-07-23
DE10236877A1 (de) 2003-07-24
US20030132532A1 (en) 2003-07-17

Similar Documents

Publication Publication Date Title
US7124223B2 (en) Routability for memory devices
KR100434233B1 (ko) 2차원다중칩모듈패키지를사용하는집적회로칩간의논리적3차원상호접속
US6748577B2 (en) System for simplifying the programmable memory to logic interface in FPGA
US20050232053A1 (en) Semiconductor integrated circuit device
KR100442091B1 (ko) 내장된 각 칩들의 성능을 충분히 동작시킬 수 있는 멀티 칩
JP3269526B2 (ja) プログラマブルロジックｌｓｉ
JP4205743B2 (ja) 半導体記憶装置及び半導体装置
KR19990035856A (ko) Ｉ/Ｏ 핀이 ｎ 이하인 ｎ-비트 데이타 버스폭을 갖는 마이크로 콘트롤러와 그 방법
WO2014160009A2 (en) Microelectronic elements with master/slave configurability
KR0172426B1 (ko) 반도체 메모리장치
US8320213B2 (en) Memory device having data paths
JP2011521474A (ja) 単一の集積回路ダイ上で異なるゲート酸化膜厚を使用して複数の集積回路を実装するための装置
US8054699B2 (en) Semiconductor memory device having a double branching bidirectional buffer
KR100463945B1 (ko) 반도체 장치
KR20020023147A (ko) 멀티 칩 모듈
KR100390615B1 (ko) 반도체 메모리 장치
JPH0992781A (ja) 統合した回路を有するマルチチップ半導体構造およびその製造方法
CN103383543A (zh) 片上系统及其控制模块
US6118727A (en) Semiconductor memory with interdigitated array having bit line pairs accessible from either of two sides of the array
JP3911365B2 (ja) 半導体メモリ装置
US7057946B2 (en) Semiconductor integrated circuit having latching means capable of scanning
JP3711139B2 (ja) 半導体装置
JP4034959B2 (ja) 半導体記憶装置
KR19980065642A (ko) 반도체 메모리장치의 출력패드 배치방법
JP2007193923A (ja) 半導体デバイス

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071207

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee