KR20090066924A - 광 근접 효과 보정 방법 - Google Patents

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Abstract

듀얼 폴리 게이트 패턴을 레이아웃에 대해 칩 전체 영역의 데이터베이스를 추출하고, 추출된 데이터베이스를 NMOS 트랜지스터들이 배치되는 NMOS 영역과 PMOS 트랜지스터들이 배치되는 PMOS 영역으로 분리한다. NMOS 영역 및 PMOS 영역으로 분리된 영역 내에서 동일 사이즈를 갖는 트랜지스터 별로 분할한 후, 분할된 NMOS 영역 및 PMOS 영역 별로 불리안 로직을 적용하여 식각 바이어스가 고려되게 각각 바이어싱(biasing)한다. 바이어싱된 데이터베이스 전체 영역에 대해 광 근접 보정을 수행한 후 광근접 보정된 테이터베이스를 검증하는 광 근접 효과 보정 방법.
광 근접 효과 보정, 식각 바이어스, 듀얼 폴리 게이트, PMOS, NMOS

Description

광 근접 효과 보정 방법{Method for optical proximity Correction}
본 발명은 포토리소그라피 기술에 관한 것으로, 보다 구체적으로는 듀얼 폴리 게이트 패턴을 형성하기 위한 광 근접 효과 보정 방법에 관한 것이다.
반도체소자가 점점 미세화되고, 회로 구성이 더욱 복잡해 짐에 따라, 공정 및 소자 특성이 변화되고 있다. 예를 들어, 반도체 메모리 소자는 NMOS 소자와 PMOS 소자가 동시에 구현되는 CMOS형 반도체소자로 구성되고 있으며, NMOS 소자는 표면채널(surface channel) 특성을 갖는데 반해, PMOS 소자는 매몰채널(buried channel) 특성을 갖는다. 이러한 PMOS 소자의 매몰채널 특성은 소자의 집적도가 증가되고 채널 길이가 감소됨에 따라, 단채널효과(short channel effect)가 증가하여 누설 전류가 발생하는 등 다양한 문제점이 발생되고 있다.
이에 따라, CMOS형 반도체소자를 구성하는 NMOS 소자에 N형 불순물이 도핑된 폴리실리콘 게이트를 형성하고, PMOS 소자에 P형 불순물이 도핑된 폴리실리콘 게이트를 형성하여 NMOS 및 PMOS 소자에 표면 채널을 형성하는 듀얼 폴리 게이트(dual poly gate) 구조가 시도되고 있다.
그런데, NMOS 소자 및 PMOS 소자에 도핑되는 불순물 농도가 달라서 NMOS 및 PMOS 소자 별로 식각 바이어스(etch bias)가 다르게 나타나게 된다. 즉, NMOS 소자 및 PMOS 소자에 도핑되는 불순물 농도 차이에 의해 각각 식각바이어스가 달라, NMOS 소자 및 PMOS 소자를 동일 사이즈(size)로 설계된다고 하더라도, 실제 NMOS 및 PMOS에서 선폭 균일도(CD uniformity)가 저하될 수 있다.
또한, 패턴 형성 시, 패턴의 왜곡을 보정하기 위해 진행하는 광근접 효과 보정(OPC; Optical Proximity Correction)에서도 오차가 발생하여, NMOS 및 PMOS 소자의 트랜지스터의 사이즈, 피치 별로 타겟팅이 어려워 CD를 컨트롤(control) 하기가 어렵다.
본 발명에 따른 광 근접 효과 보정 방법은, 듀얼 폴리 게이트 패턴을 레이아웃에 대해 칩 전체 영역의 데이터베이스를 추출하는 단계; 상기 추출된 데이터베이스를 NMOS 트랜지스터들이 배치되는 NMOS 영역과 PMOS 트랜지스터들이 배치되는 PMOS 영역으로 분리하는 단계; 상기 는 NMOS 영역 및 PMOS 영역 별로 불리안 로직을 적용하여 식각 바이어스가 고려되게 각각 바이어싱(biasing)하는 단계; 상기 바이어싱된 데이터베이스 전체 영역에 대해 광 근접 보정을 수행하는 단계; 및 상기 광근접 보정된 테이터베이스를 검증하는 단계를 포함한다.
상기 NMOS 영역과 PMOS 영역으로 분리하는 단계는, 상기 추출된 데이터베이스에 배치된 NMOS 트랜지스터들과, PMOS 트랜지스터들 별로 그룹핑(grouping)하여 구분하는 것이 바람직하다.
본 발명의 일 실시예에 따른 광 근접 효과 보정 방법은, 듀얼 폴리 게이트 패턴을 레이아웃에 대해 칩 전체 영역의 데이터베이스를 추출하는 단계; 상기 추출된 데이터베이스를 NMOS 트랜지스터들이 배치되는 NMOS 영역과 PMOS 트랜지스터들이 배치되는 PMOS 영역으로 분리하는 단계; 상기 NMOS 영역 및 PMOS 영역으로 분리된 영역 내에서 동일 사이즈를 갖는 트랜지스터 별로 분할하는 단계; 상기 분할된 NMOS 영역 및 PMOS 영역 별로 불리안 로직을 적용하여 식각 바이어스가 고려되게 각각 바이어싱(biasing)하는 단계; 상기 바이어싱된 데이터베이스 전체 영역에 대해 광 근접 보정을 수행하는 단계; 및 상기 광근접 보정된 테이터베이스를 검증하는 단계를 포함한다.
상기 NMOS 영역과 PMOS 영역으로 분리하는 단계는, 상기 추출된 데이터베이스에 배치된 NMOS 트랜지스터들과, PMOS 트랜지스터들 별로 그룹핑(grouping)하여 구분하는 것이 바람직하다.
상기 동일 사이즈를 갖는 트랜지스터 별로 분할하는 단계는 상기 NMOS 영역 또는 PMOS 영역 내에서 동일 사이즈를 갖는 트랜지스터 별로 좌표를 지정하여 다 수 개의 분할 영역으로 분할하는 것이 바람직하다.
상기 다 수 개의 분할 영역은 장방형 형상으로 이루어지는 것이 바람직하다.
(실시예)
도 1을 참조하면, 웨이퍼 상에 형성하고자 하는 듀얼 폴리 게이트 패턴(daul poly gate pattern) 레이아웃(layout)에 대해 도 2에 제시된 바와 같이, 칩 전체(full chip) 영역의 데이터베이스(DB;DataBase)(100)를 추출한다(S10). 이때, 데이터베이스(100)에는 NMOS 소자 및 PMOS 소자로 구성된 CMOS 소자를 형성하기 위해 NMOS 트랜지스터(110)와, PMOS 트랜지스터(120)를 포함한다.
다음에, 설계된 레이아웃을 체크(check)한다(S20). 예컨대, 설계자가 레이아웃으로부터 추출된 데이터베이스를 조건, 예를 들어 디자인 룰(design rule) 등의 각 조건에서 규정된 범위 내에서 설계되었는지 여부를 체크할 수 있다.
예컨대, 듀얼 폴리 게이트는 PMOS 트랜지스터와 NMOS 트랜지스터의 표면 채널을 형성하기 위해 NMOS 트랜지스터에는 N형 불순물이 도핑된 폴리실리콘 게이트가 형성되며, PMOS 트랜지스터에는 P형 불순물이 도핑된 폴리실리콘 게이트가 형성 된다.
그런데, NMOS 소자 및 PMOS 소자에 도핑되는 불순물 농도가 달라서 NMOS 및 PMOS 소자 별로 식각 바이어스(etch bias)가 다르게 나타나게 된다. 즉, NMOS 소자 및 PMOS 소자에 도핑되는 불순물 농도 차이에 의해 각각 식각바이어스가 달라, NMOS 소자 및 PMOS 소자를 동일 사이즈(size)로 설계된다고 하더라도, 실제 NMOS 소자 및 PMOS 소자에서 선폭 균일도(CD uniformity)가 저하될 수 있다.
이에 따라, 본 발명의 실시예 에서는 다음과 같은 과정을 수행하여, NMOS 트랜지스터, PMOS 트랜지스터 별로, 타겟팅(targeting)하여 CD 차이를 감소시키고, OPC 정확도를 향상시킬 수 있다.
칩 전체 영역으로부터 추출된 데이터베이스(100)를 도 3에 제시된 바와 같이, NMOS 트랜지스터 (110) 또는 PMOS 트랜지스터(120) 별로 그룹핑(grouping)하여 NMOS 영역(200)과 PMOS 영역(210)으로 분리한다(S30).
다음에, NMOS 영역(200)과 PMOS 영역(210)으로 분리된 영역 별로 포함된 트랜지스터들을 사이즈(size) 별로 장방형 형상을 갖는 영역으로 분할한다. 예컨대, NMOS 영역(200)과 PMOS 영역(210)에 포함된 NMOS 트랜지스터(110) 및 PMOS 트랜지스터(120)들은 서로 다른 사이즈(size)를 가지게 형성된다.
구체적으로, NMOS 영역(200)과, PMOS 영역(210)으로 분리된 데이터베이스를 각각의 영역 내에서 동일 사이즈를 갖는 트랜지스터 별로 도 4에 제시된 바와 같이, 좌표를 지정하여 다 수 개의 장방형(rectangles) 형상을 갖는 영역(200a)으로 분할한다(S40). 즉, NMOS 영역(200)에 배치된 NMOS 트랜지스터(110)들 사이에서 동 일 사이즈를 갖는 NMOS 트랜지스터(110) 별로 좌표를 지정하여 다 수 개의 장방형 형상을 갖는 영역(200a)으로 분할하고, PMOS 영역(210)에 배치된 PMOS 트랜지스터(120)들 사이에서 동일 사이즈를 갖는 PMOS 트랜지스터(120) 별로 좌표를 지정하여 다 수 개의 장방형 형상을 갖는 영역으로 분할한다.
NMOS 영역(200) 및 PMOS 영역(210) 별로 다각형 형상을 갖는 영역(200a) 내에는 각각의 NMOS 트랜지스터(110) 및 PMOS 트랜지스터(120)의 패턴들이 배치되어 있으며, PMOS 영역(200) 또는 NMOS 영역(210) 별로, 또한, 트랜지스터의 사이즈 별로 구분되어 진다.
다음에, 다각형 형상을 갖는 영역(200a) 별로 불리안 로직(boolean logic)을 적용하여 식각 바이어스(etch bias)가 고려되게 바이어싱(biasing)을 수행한다(S50).
이때, 칩 전체 영역에 대해 추출된 데이터베이스는 PMOS 영역(200) 및 NMOS 영역(210)으로 분리되어 있으며, 각각의 영역 내에 트렌지스터 사이즈 별로 구분되어 있으므로, NMOS 소자 및 PMOS 소자에 도핑되는 불순물 농도 차이에 의해 각각 다르게 나타나는 식각 바이어스 별로 바이어싱을 수행할 수 있다. 이에 따라, PMOS 영역(200) 및 NMOS 영역(210)에 형성된 트랜지스터의 CD 차이를 감소하고, 선폭 균일도를 향상시킬 수 있다.
예컨대, 도 4a에 도시된 바와 같이, NMOS 트랜지스터(110a)는 'd1'만큼 바이어스(111)를 주어 바이어싱을 하고, 도 4b에 제시된 바와 같이, PMOS 트랜지스터(120a)는 'd2'만큼 바이어스(121)를 주어 바이어싱하여 트랜지스터 사이즈 별로 서로 다르게 수행할 수 있다. 이에 따라, 트랜지스터의 사이즈(size) 차이에 따라 다르게 나타나는 식각 바이어스 별로 바이어스를 수행할 수 있으므로, CD 차이를 줄여 광근접 보정의 정확도를 향상시킬 수 있다.
다음에, 데이타 베이스를 칩 전체 영역에 대해 광 근접 효과 보정을 수행한다(S60). 여기서, 광 근접 효과 보정은 OPC 툴을 이용한 자동 광 근접 효과 보정(AOPC; Atomatical Optical Proximity Corrcetion) 방법으로 수행될 수 있다.
다음에, 광 근접효과 보정이 수행된 데이타베이스를 검증한다(S70). 데이터 베이스에 대한 검증은 설계자가 설계한 원본 설계 패턴과 비교하여 광 근접 조정이 적절하게 이루어졌는지를 검증하는 과정이다.
다음에, 검증된 데이타베이스를 반영하여 웨이퍼 상에 듀얼 폴리 게이트 패턴을 형성하기 위한 포토마스크를 제작한다(S80).
본 발명에 따르면, 원본 레이아웃에 설계된 듀얼 폴리 게이트 패턴을 N형 불순물이 도핑되는 NMOS 영역과, P형 불순물이 도핑되는 PMOS 소자 영역으로 구분한 뒤, 구분된 영역 내에서 패턴 사이즈 별로 좌표를 지정하여 장방형 형상으로 분할한다. 분할된 영역 별로 불리언 로직을 적용하여 식각 바이어스가 고려되게 바이어싱(biasing)하여 NMOS 소자 영역 및 PMOS 소자 별로 CD를 컨트롤할 수 있다.
이에 따라, 듀얼 폴리 게이트 패턴을 형성하기 위한 마스크 제작 과정에서 PMOS 소자 및 NMOS 소자 별로 바이어싱하여 CD 차이를 감소시켜 OPC 정확도를 향상시킬 수 있다.
이상 본 발명을 구체적인 실시예를 들어 상세히 설명하였으나, 본 발명은 이 에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분양의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
도 1은 본 발명에 따른 광 근접 효과 보정을 설명하기 위해 나타내 보인 흐름도이다.
도 2 내지 도 5는 본 따른 광 근접 효과 보정 방법을 설명하기 위해 나타내 보인 도면들이다.

Claims (6)

  1. 듀얼 폴리 게이트 패턴을 레이아웃에 대해 칩 전체 영역의 데이터베이스를 추출하는 단계;
    상기 추출된 데이터베이스를 NMOS 트랜지스터들이 배치되는 NMOS 영역과 PMOS 트랜지스터들이 배치되는 PMOS 영역으로 분리하는 단계;
    상기 는 NMOS 영역 및 PMOS 영역 별로 불리안 로직을 적용하여 식각 바이어스가 고려되게 각각 바이어싱(biasing)하는 단계;
    상기 바이어싱된 데이터베이스 전체 영역에 대해 광 근접 보정을 수행하는 단계; 및
    상기 광근접 보정된 테이터베이스를 검증하는 단계를 포함하는 광 근접 효과 보정 방법.
  2. 제1항에 있어서,
    상기 NMOS 영역과 PMOS 영역으로 분리하는 단계는,
    상기 추출된 데이터베이스에 배치된 NMOS 트랜지스터들과, PMOS 트랜지스터들 별로 그룹핑(grouping)하여 구분하는 광 근접 효과 보정 방법.
  3. 듀얼 폴리 게이트 패턴을 레이아웃에 대해 칩 전체 영역의 데이터베이스를 추출하는 단계;
    상기 추출된 데이터베이스를 NMOS 트랜지스터들이 배치되는 NMOS 영역과 PMOS 트랜지스터들이 배치되는 PMOS 영역으로 분리하는 단계;
    상기 NMOS 영역 및 PMOS 영역으로 분리된 영역 내에서 동일 사이즈를 갖는 트랜지스터 별로 분할하는 단계;
    상기 분할된 NMOS 영역 및 PMOS 영역 별로 불리안 로직을 적용하여 식각 바이어스가 고려되게 각각 바이어싱(biasing)하는 단계;
    상기 바이어싱된 데이터베이스 전체 영역에 대해 광 근접 보정을 수행하는 단계; 및
    상기 광근접 보정된 테이터베이스를 검증하는 단계를 포함하는 광 근접 효과 보정 방법.
  4. 제3항에 있어서,
    상기 NMOS 영역과 PMOS 영역으로 분리하는 단계는,
    상기 추출된 데이터베이스에 배치된 NMOS 트랜지스터들과, PMOS 트랜지스터들 별로 그룹핑(grouping)하여 구분하는 광 근접 효과 보정 방법.
  5. 제3항에 있어서,
    상기 동일 사이즈를 갖는 트랜지스터 별로 분할하는 단계는,
    상기 NMOS 영역 또는 PMOS 영역 내에서 동일 사이즈를 갖는 트랜지스터 별로 좌표를 지정하여 다 수 개의 분할 영역으로 분할하는 광 근접 효과 보정 방법.
  6. 제5항에 있어서,
    상기 다 수 개의 분할 영역은 장방형 형상으로 이루어지는 근접 효과 보정 방법.
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