CN100397330C - 半导体装置 - Google Patents

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Abstract

本发明的课题是在安装非易失性存储器单元和可变逻辑单元的半导体装置中实现低电压工作下的高速化。本发明的半导体装置具有非易失性存储器单元(8)，它具有可改写的多个非易失性存储单元；以及可变逻辑单元(3)，按照装载在多个存储单元中的逻辑构成定义数据决定逻辑功能。非易失性存储单元以选择MOS晶体管(第2MOS型晶体管)和存储器MOS晶体管(第1MOS型晶体管)的分离栅结构为前提，使选择MOS晶体管的栅绝缘耐压比存储器MOS晶体管的栅绝缘耐压低，或者，使选择MOS晶体管的栅绝缘膜比高耐压MOS晶体管(第4MOS型晶体管)的栅绝缘膜薄。可提高选择MOS晶体管的Gm，可充分地取出读出电流。

Description

半导体装置
(一)技术领域
本发明涉及具有能改写存储信息的非易失性存储器单元和能以可编程的方式设定逻辑功能的可变逻辑单元的半导体装置，例如，涉及应用于“芯片上的系统”形态的微计算机或系统LSI有效的技术。
(二)背景技术
在特开平10-111790号公报中记载了使用被称为FPGA(场可编程门阵列)或FPLD(场可编程逻辑器件)的可变逻辑单元来构成运算电路的技术。在株式会社CQ出版社发行(2001年11月)的“interface”的第67页和68页中记载了使用EEPROM或闪速存储器等的可进行电改写的非易失性存储元件作为FPGA的存储单元的技术。
此外，作为在与逻辑装置的混合装载中应用的非易失性存储器单元而被广泛使用的非易失性存储器单元，有使用分离栅型的非易失性存储单元。该非易失性存储单元由承担存储功能的存储器MOS型晶体管部和选择该存储器部取出信息用的选择MOS型晶体管部这2个晶体管部分构成。作为已知文献，有在IEEE、VLSI TechnologySymposium的1994年预稿集第71页至第72页中记载的技术。简单地说明了该存储单元的结构和工作。该分离栅型的非易失性存储单元由源、漏、浮栅和控制栅构成。在存储器MOS型晶体管部中形成浮栅，选择MOS型晶体管部的栅电极构成控制栅。将选择MOS型晶体管部的栅氧化膜作成淀积氧化膜，该氧化膜也作为使浮栅与选择MOS型晶体管的栅电极电绝缘的薄膜。例如，为了在存储单元中得到写入状态，以源侧注入的方式发生热电子并将电荷注入到浮栅中。为了在存储单元中得到擦除状态，将在浮栅中蓄积的电荷从浮栅尖端部朝向控制栅放出。此时，必须对控制栅施加12V以上的高电压。起到电荷放出电极的功能的控制栅也是在读出工作的选择中所使用的选择MOS型晶体管部的栅电极。
本发明者研究了将非易失性存储器单元与可变逻辑单元混合装载的情况。
与CPU等一起混合装载可变逻辑单元的目的是，对于CPU的一部分外围功能等硬件的规格变更及功能变更能立即加以对应。再者，与CPU一起混合装载可变逻辑单元的目的是为了存储CPU的工作程序及控制数据，以便能容易地适应故障的修正及版本升级。本发明者将可变逻辑单元与非易失性存储器单元紧密地结合起来，追求容易进行微计算机外围功能等的品种扩展。作为其结果，发现了实现非易失性存储单元和可变逻辑单元双方的读访问动作的高速性、用非易失性存储器单元和可变逻辑单元实现的功能的高可靠性的重要性。
即，如果在可变逻辑单元中设定规定的逻辑功能，则使用该逻辑功能来访问上述非易失性存储器单元，或CPU访问上述非易失性存储器单元以进行数据处理。因而，对于在与逻辑装置的混合装载中应用的非易失性存储器单元来说，特别要求读访问工作的高速性能。再者，在用非易失性存储单元构成可变逻辑单元的存储单元的情况下，对于起到开关元件功能的存储单元来说，也要求相同的读访问工作的高速性能。
上述分离栅型存储单元的结构是选择MOS型晶体管的栅电极也起到擦除电极功能的结构。因此，为了确保绝缘耐压，上述选择MOS型晶体管的栅绝缘膜的膜厚不得不与写入、擦除电压控制用的高耐压MOS型晶体管的栅绝缘膜的膜厚相同。由此，选择MOS型晶体管的Gm(跨导)变小，难以充分地取出读出电流。很明显的是，在上述现有的分离栅型存储单元中，在读访问工作的高速性能这一点上，不适合于低电压工作下的高速化。
此外，关于用非易失性存储器单元和可变逻辑单元打算实现的功能这一点上，可变逻辑单元决定硬件的结构，使用上述非易失性存储器单元的存储信息进行对于该结构的功能决定或功能的微调整。因而，为了实现所预期的功能，很明显的是，必须考虑提高对于非易失性存储器单元的存储信息的可靠性和对于可变逻辑单元的逻辑构成定义信息的可靠性这两个可靠性。
(三)发明内容
本发明的目的在于在安装非易失性存储器单元和可变逻辑单元的半导体装置中实现低电压工作下的高速化。
本发明的另一目的在于在安装非易失性存储器单元和可变逻辑单元的半导体装置中实现打算用非易失性存储器单元和可变逻辑单元实现的功能的高可靠性。
本发明的目的在于提供能容易地且以高的可靠性实现对于CPU等外围功能等的品种扩展等、也能适应低电压工作下的高速化的半导体装置。
从本说明书的记述和附图可明白本发明的上述和其它的目的和新的特征。
如果简单地说明本申请中公开的发明中代表性内容的概要，则如下所述。
〔1〕本发明的半导体装置具有：非易失性存储器单元，具有可改写的多个非易失性存储单元；以及可变逻辑单元，按照装载在多个存储单元中的逻辑构成定义数据决定逻辑功能。
上述非易失性存储单元(NVC)由在信息存储中使用的第1MOS型晶体管(Mtr)和选择上述第1MOS型晶体管的第2MOS型晶体管(Str)构成，在上述第1MOS型晶体管的栅电极与第2MOS型晶体管的栅电极之间的下方不具有在两者的晶体管中共同的杂质区电极，使上述第2MOS型晶体管的栅绝缘耐压形成得比上述第1MOS型晶体管的栅绝缘耐压低。改变一下观点，着眼于上述第2MOS型晶体管的膜厚。在上述非易失性存储器单元中存在上述非易失性存储单元的同时还混合地存在进行对于上述非易失性存储单元的存储器工作用的逻辑工作的第3MOS型晶体管(LMOS)和处理上述非易失性存储单元的信息改写用的电压的第4MOS型晶体管(HVMOS)时，在将上述第2MOS型晶体管的栅绝缘膜的物理的膜厚定为ts、将上述第3MOS型晶体管的栅绝缘膜的物理的膜厚定为tL、将上述第4MOS型晶体管的栅绝缘膜的物理的膜厚定为tH时，具有tL≤ts＜tH的关系。也可作为电的膜厚来掌握，以代替物理膜厚。所谓电的膜厚薄，意味着绝缘耐压低。
在上述非易失性存储单元中具有分离栅电极结构，在该结构中，在写入、擦除时将被施加高电压的第1MOS型晶体管的栅电极与选择用的第2MOS型晶体管分离开来，在已被分离的栅电极间的下方不具有上述共同的杂质区电极。由此，可实现由来自第2MOS型晶体管一侧的热电子注入引起的所谓源侧注入的写入，可实现因减少第2MOS型晶体管的沟道电流引起的写入电流的降低，可实现第2MOS型晶体管的低耐压化。
在此基础上，可使选择用的第2MOS型晶体管的栅绝缘耐压比处理写入、擦除电压的第1MOS型晶体管的栅绝缘耐压低，或者，使第2MOS型晶体管的栅绝缘膜的物理的或电的膜厚比处理信息改写用的高电压的第4MOS型晶体管的栅绝缘膜的物理的或电的膜厚薄。由此，可提高第2MOS型晶体管的Gm。在第2MOS型晶体管的栅绝缘膜厚为最小的情况下，可与接受逻辑工作的第3MOS型晶体管同等地进行设定。由于Gm高，故可充分地取出读出电流，可实现对于分离栅型存储单元的读访问工作的高速化。在写入电流的降低、读访问工作的高速化这一点上，在具有非易失性存储器单元的半导体集成电路的低电压工作、读访问工作的高速化方面为最佳。
〔2〕可采用静态锁存器或非易失性存储单元作为上述可变逻辑单元的上述存储单元。如果采用后者，则存储单元就兼作选择逻辑结构的开关单元，由于存储单元的构成元件数少，故可减小上述可变逻辑单元的芯片占有面积。
作为此时的非易失性存储单元，也可采用与上述非易失性存储器单元结构相同的非易失性存储单元。由此，上述可变逻辑单元也适合于低电压工作，也有助于逻辑工作的高速化。
〔3〕作为上述半导体装置的具体的形态，上述第1MOS型晶体管可采用在其栅电极的下方被绝缘膜覆盖的导电性浮置栅电极(例如，多晶硅栅电极)作为电荷蓄积区。电荷蓄积区也可以是被绝缘膜覆盖的电荷俘获性绝缘膜或被绝缘膜覆盖的导电性微粒子层。特别是，如果使用后者2种的任一种，则因其绝缘性的缘故，可有效地防止蓄积电荷的漏泄，可实现信息保持的高可靠性。
〔4〕作为上述半导体装置的一个所希望的具体的形态，使在上述第1MOS型晶体管的沟道区中存在的杂质浓度比在上述第2MOS型晶体管的沟道区中存在的杂质浓度低。由此，将决定选择用的第2MOS型晶体管的阈值的沟道杂质的浓度、例如p型浓度设定成比存储保持用的第1MOS型晶体管的浓度高，第2MOS型晶体管的阈值为正。使存储保持用的第1MOS型晶体管的沟道杂质的浓度、例如p型浓度设定成比选择用的第2MOS型晶体管的浓度低，可充分地降低擦除状态时的阈值，可取出较大的读出电流。此外，在使用1.8V那样的低电压电源的情况下，可将擦除状态的阈值电压设定成负的电压，在考虑了MOS型晶体管的阈值电压的相对地较大的离散性(例如，0.7V)时，在读出工作时，可使第1MOS型晶体管的栅电极(存储器栅电极)的电位为电路的设置电位。
〔5〕上述半导体装置可在单一半导体芯片上形成。但不限定于此，也可在互不相同的半导体芯片上形成非易失性存储器单元和可变逻辑单元，在布线基板上安装这些半导体芯片来构成上述半导体装置。
〔6〕着眼于上述非易失性存储器单元与可变逻辑单元的有机的关联。在具有连接到上述非易失性存储器单元和可变逻辑单元上的CPU、上述可变逻辑单元的存储单元是上述非易失性存储单元的情况下，可在该非易失性存储单元中保有规定的逻辑构成定义数据。再者，上述非易失性存储器单元可保有使用在上述可变逻辑单元中用上述逻辑构成定义数据设定的逻辑功能的CPU的工作程序。总之，具备在可改写的多个非易失性存储单元中存储其工作程序的微计算机部和在可改写的多个存储单元中存储其逻辑构成定义数据的可变逻辑单元作为可编程部分。
在上述可变逻辑单元的存储单元是上述静态锁存器的情况下，上述非易失性存储器单元可在其非易失性存储单元中保有上述可变逻辑单元的规定的逻辑构成定义数据。此时，上述非易失性存储器单元为了将上述逻辑构成定义数据装载在上述可变逻辑单元的存储单元中而保有CPU进行的传送控制程序即可。再者，上述非易失性存储器单元可保有使用在上述可变逻辑单元中用上述逻辑构成定义数据设定的逻辑功能的CPU的工作程序。
根据以上所述，在即使是低电压工作也可容易取出读出电流等方面，可实现打算用已被安装的非易失性存储器单元和可变逻辑单元实现的功能的高可靠性。
(四)附图说明
图1是示出本发明的一例的半导体集成电路的一例的框图。
图2是示出本发明的一例的半导体集成电路的另一例的框图。
图3是示出采用了MONOS型的非易失性存储单元作为闪速存储器单元和FPGA单元的半导体集成电路的更具体的一例的框图。
图4是例示使用了电荷俘获性绝缘膜的MONOS型非易失性存储单元作为非易失性存储单元的剖面图。
图5是例示图4中示出的非易失性存储单元的工作和电压的施加方法的说明图。
图6是将图4的非易失性存储单元和一起混合装载的其它MOS型晶体管合起来例示这些MOS型晶体管的剖面结构的剖面图。
图7是表示图4的非易失性存储单元中的选择MOS型晶体管与存储器MOS型晶体管的沟道浓度差异的说明图。
图8是例示在选择晶体管上加上存储单元晶体管的氮化膜的构图作为MONOS型的非易失性存储单元的另一例的剖面图。
图9是例示使用了微细的导电性粒子作为电荷蓄积部位的非易失性存储单元的剖面图。
图10是例示使用了被绝缘膜覆盖的导电性浮置栅电极作为电荷蓄积部位的非易失性存储单元的剖面图。
图11是示出FPGA单元的一例的框图。
图12是示出FPGA单元的另一例的框图。
图13是示出逻辑单元的一例的逻辑电路图。
图14是示出在逻辑单元中包含的开关的一例的电路图。
图15是例示决定图14的开关的开关状态用的电压条件的说明图。
图16是示出开关的另一例的电路图。
图17是示出开关的又一例的电路图。
图18是例示AND/OR电路作为逻辑单元的另一例的框图。
图19是概略地例示AND面和OR面的一例的电路图。
图20是示出开关单元的另一例的框图。
图21是概略地示出闪速存储器单元的一例的电路图。
图22是对于FPGA单元能利用专用的FPGA写入器那样的写入装置的半导体集成电路的框图。
图23是在FPGA单元和闪速存储器单元的编程中能利用高频接口电路(RFIF)的半导体集成电路的框图。
图24是例示对于FPGA单元和闪速存储器单元的编程流程的流程图。
图25是示出协调的设计流程的另一例的流程图。
图26是例示卖主侧和用户侧的编程部分和其时间的前后关系的说明图。
图27是示出卖主侧和用户侧的编程部分和其时间的前后关系的另一例的说明图。
图28是示出卖主侧和用户侧的编程部分和其时间的前后关系的又一例的说明图。
图29是示出在半导体集成电路中进行编程的特定用途功能的一例的说明图。
图30是考虑在卖主侧和用户侧分别进行编程的情况下示出半导体集成电路的又一例的框图。
图31是考虑在卖主侧和用户侧分别进行编程的情况下示出半导体集成电路的又一例的框图。
图32是示出对本发明的半导体装置进行了MCM(多芯片模块)化的例子的平面图。
图33是示出对本发明的半导体装置进行了MCM(多芯片模块)化的例子的正面图。
图34是示出对本发明的半导体装置进行了MCP(多芯片封装)化的例子的平面图。
图35是示出对本发明的半导体装置进行了MCP(多芯片封装)化的例子的正面图。
图36是示出将本发明应用于被称为SOC(芯片上的系统)型的系统LSI等的半导体集成电路的例子的框图。
图37是示出应用了本发明的半导体装置的数据处理系统的一例的框图。
图38是与非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管和高耐压MOS型晶体管的工艺中的第1剖面图。
图39是与非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管和高耐压MOS型晶体管的工艺中的第2剖面图。
图40是与非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管和高耐压MOS型晶体管的工艺中的第3剖面图。
图41是与非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管和高耐压MOS型晶体管的工艺中的第4剖面图。
图42是与非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管和高耐压MOS型晶体管的工艺中的第5剖面图。
图43是与非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管和高耐压MOS型晶体管的工艺中的第6剖面图。
图44是与非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管和高耐压MOS型晶体管的工艺中的第7剖面图。
图45是与非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管和高耐压MOS型晶体管的工艺中的第8剖面图。
(五)具体实施方式
在图1中例示本发明的一例的半导体集成电路。虽然不作特别的限定，但在单晶硅那样的1个半导体衬底(半导体芯片)上利用CMOS集成电路制造技术形成该图中示出的半导体集成电路1。该半导体集成电路1例如具有：微计算机部(也称为处理器部)2；作为可变逻辑单元的FPGA单元3；输入输出电路(IO)4；其它的外围电路部5；以及外围总线(P总线)6。上述的微计算机部2具有CPU(中央处理单元)7、作为非易失性存储器单元的闪速存储器单元8和RAM(随机存取存储器)9，并共同地连接到内部总线(I总线)10上。外围电路部5连接到P总线6上，IO4连接到P总线6和I总线10上。IO4与省略图示的外部总线及外部外围电路进行接口连接。上述FPGA单元3连接到I总线10和IO4上。上述其它的外围电路部5不作特别限定，但可具备定时器及计数器等。
上述I总线10和P总线6具备地址、数据和控制信号的各信号线。CPU7具备命令控制部和执行部，它解读送来的命令，按照解读结果进行运算处理。闪速存储器单元8存储CPU7的工作程序及数据。RAM9成为CPU7的工作区或数据的暂时存储区。闪速存储器单元8根据CPU7对闪速存储器单元8发出的指令来进行控制。
FPGA单元3具有被称为FPGA(场可编程门阵列)或PLD(可编程逻辑器件)等的电路概念，具备以可编程的方式转换多种逻辑电路的连线的装置和指示该转换的信息的保持装置(存储单元)，按照安装在存储单元中的逻辑构成定义数据来决定逻辑功能。作为存储单元，可采用SRAM(静态随机存取存储器)的静态锁存器、反熔断器、闪速存储器的非易失性存储单元等。在本发明的最宽的概念中，不管该存储单元的结构如何。在所希望的形态中，使用可改写的非易失性存储单元。
此外，微计算机部2的闪速存储器单元8具有可改写的非易失性存储单元，存储使微计算机部2的CPU7工作程序的一部分或全部或控制数据等。
对于闪速存储器单元8的信息写入(改写)可采用经IO4从外部的写入装置直接写入的形态或CPU7执行改写控制程序以写入从外部供给的写入数据的形态。对于FPGA单元3的逻辑构成定义数据的设定，在存储单元为静态锁存器的情况下，可采用经IO4从外部直接设定逻辑构成定义数据的形态、CPU7执行传送控制程序以设定从外部供给的逻辑构成定义数据的形态和通过CPU7执行传送控制程序来设定闪速存储器单元8已保持的逻辑构成定义数据的形态等。上述传送控制程序可保持在闪速存储器单元8中。在上述存储单元为非易失性存储单元的情况下，可采用经IO4从外部的写入装置直接写入到存储单元中的形态或CPU7执行功能设定控制程序以写入从外部供给的写入数据的形态。上述功能设定控制程序可保持在闪速存储器单元8中。再者，闪速存储器单元8可保有使用在FPGA单元3中已被设定的逻辑功能的CPU7的工作程序。
在图1的半导体集成电路中，作为所希望的形态，采用分离栅结构的非易失性存储单元作为闪速存储器单元8的非易失性存储单元和作为FPGA单元的非易失性存储单元的非易失性存储单元，上述的分离栅结构的非易失性存储单元的详细情况在后面叙述，例如具有选择MOS型晶体管和存储器MOS型晶体管，而且将存储器晶体管作成MONOS型(金属-氧化物-氮化物-氧化物-半导体)的晶体管。该形态的非易失性存储单元根据注入到氮化膜的陷阱中的电荷的有无或多少来存储信息。
在图2中示出本发明的一例的半导体集成电路的另一例。在该图中示出的半导体集成电路1A相对于图1的结构来说，具有连接到I总线10上的子处理器(SPU)11。将子处理器11作成为进行数字信号处理的处理器、浮动小数点运算单元等。采用MONOS型的非易失性存储单元作为闪速存储器单元8和FPGA单元3。利用子处理器SPU11使在CPU7中的运算控制处理高速化。
在图3中示出采用了MONOS型的非易失性存储单元作为闪速存储器单元8和FPGA单元3的半导体集成电路的更加具体的一例。将该图中示出的半导体集成电路1B作成具备外围模块的多媒体处理用LSI。通过采用上述MONOS型的非易失性存储单元作为闪速存储器单元8和FPGA单元3，可进行小面积、低电压工作(例如，1.5V工作)，而且，可实现由软件和硬件这两者进行的可编程的功能设定。
UDI(用户调试接口)15是用户进行调试用的输入输出电路，与省略图示的调试系统连接。UBC(用户中断控制器)16是在系统调试时进行中断点控制的控制器。DE-RAM17是在调试时在模拟仿真存储器等中利用的RAM。上述部分与CPU7、具有MONOS型的非易失性存储单元的闪速存储器单元8和RAM9一起连接到I总线10上。INTC(中断控制器)18进行对于CPU7的嵌入控制。DMAC(直接存储器控制器)19代替CPU7进行存储器逐次控制。具有MONOS型的非易失性存储单元作为存储单元的FPGA单元3连接到I总线10上。D/A20和A/D21分别是从数字信号变换为模拟信号的变换电路和从模拟信号变换为数字信号的变换电路。SCI22是构成一个输入输出电路的串行接口电路。外部总线接口23是进行与外部总线的接口的输入输出电路，经总线控制器24与P总线6连接。总线控制器24经外围总线控制器25连接到P总线6上。CPG(时钟脉冲发生器)26发生内部的基准时钟信号。WDT(监视计时器)27监视CPU7的超时。
在图3的半导体集成电路1B中，对闪速存储器单元8写入CPU7的工作程序，使CPU7执行该程序，此外，通过在FPGA单元3中设定逻辑构成定义数据，可实现所希望的逻辑功能来工作。可在该FPGA单元3中实现特定的外围功能，也可使其起到CPU7的加速器的功能。由于具备2种可编程的单元3、8，故对于功能设定来说，有利于进行互换。此外，虽然详细情况在后面叙述，但因为两者的单元3、8使用分离栅结构的MONOS型非易失性存储单元，故可进行高速工作，同时实现了小面积。
在图4中例示使用了电荷俘获性绝缘膜的MONOS型的非易失性存储单元作为上述非易失性存储单元的情况。
非易失性存储单元NVC由在信息存储中使用的存储器MOS型晶体管(第1MOS型晶体管)Mtr和选择上述存储器MOS型晶体管Mtr的选择MOS型晶体管(第2MOS型晶体管)Str构成。即，由下述部分构成：在硅衬底上设置的p型阱区PWEL；成为源区的n型扩散层MS；成为漏区的n型扩散层MD；作为上述存储器MOS型晶体管Mtr的电荷俘获性绝缘膜的氮化硅膜SIN；在其正下方的氧化膜BOTOX；在氮化硅膜SIN的正上方的氧化膜TOPOX；在写入、擦除时施加高电压用的存储器栅电极MG(材料例如是n型多晶硅)；保护存储器栅电极MG用的氧化膜CAP；上述选择MOS型晶体管Str的栅氧化膜STOX；由n型多晶硅构成的选择栅电极SG；以及对选择栅电极SG与存储器栅电极MG进行绝缘的绝缘膜GAPOX。栅氧化膜STOX的膜厚比绝缘膜GAPOX的膜厚薄，比写入、擦除用的高耐压MOS晶体管的膜厚薄。用不同的层形成栅氧化膜STOX和绝缘膜GAPOX。在位于上述存储器栅电极MG与选择栅电极SG之间的绝缘膜GAPOX之下的阱区PWEL中不具有成为漏区或源区的扩散层MD、SD那样的杂质区电极。
上述氮化膜SIN的膜厚为50纳米以下。如果将氧化膜TOPOX的厚度定为存储单元NVC、将氧化膜BOTOX的厚度定为tB，则在经氧化膜TOPOX抽出蓄积电荷的情况下，设定为tB＞存储单元NVC的关系，在经氧化膜BOTOX抽出蓄积电荷的情况下，设定为tB＜存储单元NVC的关系。在此，使用了硅的氮化膜作为电荷蓄积层的电荷俘获性绝缘膜，但也可以是其它的绝缘性俘获膜、例如氧化铝等。
在图5中例示在图4中公开的非易失性存储单元的关系和电压的施加方法。在此，将对于氮化硅膜SIN的电荷注入定为写入(Program)。写入方式是使用了源侧注入的热电子写入，对漏区MD施加的电压Vd为5V、对存储器栅电极MG施加的电压Vmg为10V、对选择MOS型晶体管Str的栅电极SG施加的电压Vsg与该晶体管的阈值电压(～Vt)大致相同。热电子的发生区域为位于对二个栅电极SG、MG进行了绝缘的绝缘膜GAPOX下的阱区PWEL内沟道部分。夹住该沟道部分从源区MS起相接的沟道的电位为0V，从漏区MD起相接的沟道的电位为5V，在两者的沟道的分离部分处产生电场集中，由此，将从源侧产生的热电子注入到氮化硅膜SIN中。对选择MOS型晶体管Str的栅电极SG施加的电压Vsg与该晶体管的阈值电压(～Vt)大致相同，因为减小了沟道区电流，故可用少的写入电流进行写入。因为栅电极SG与栅电极MG分离而未被施加高电压，故相对于存储器MOS型晶体管Mtr来说可实现低耐压化。
在对存储器栅电极MG放出电荷来擦除的情况下，对存储器栅电极MG的施加电压Vmg为12V。该方法是氧化膜BOTOX的膜厚比氧化膜TOPOX的膜厚厚的情况的电压施加方法。此外，在对p型阱区PWEL放出电荷来擦除的情况下，对存储器栅电极MG的施加电压Vmg为-12V。该方法是氧化膜BOTOX的膜厚比氧化膜TOPOX的膜厚薄的情况的电压施加方法。再有，擦除电压的绝对值12V是一例，不是用该数值来限定本发明。
在混合装载的CPU等的核心逻辑的工作电压为1.8V的情况下，如果在与写入时相反的方向上施加读出时的对源、漏施加的电压，则将对漏区MD施加的电压Vd定为0V，将对源区MS施加的电压Vs定为1.8V，将对栅电极SG施加的定为Vsg定为1.8V。此时，如果使擦除状态下的存储器MOS型晶体管Mtr的阈值电压比0低很多，则可用0V来读出对存储器栅电极MG施加的电压Vmg。在正向读出的情况下，使对漏区MD施加的电压Vd为1.8V、对源区MS施加的电压Vs为0V即可。此外，除了CPU等的核心逻辑外，还混合装载了处理与外部的输入输出信号的IO4用的MOS型晶体管。这是处理比核心逻辑高的电压、例如3.3V、2.5V等。这些IO4用的MOS型晶体管的栅绝缘膜的膜厚比绝缘膜GAPOX的膜厚薄。在3.3V的情况下，大致为8纳米，在2.5V的情况下，大致为6纳米。由于比需要高的绝缘耐压的绝缘膜GAPOX的膜厚薄，故也可采用上述的膜厚作为栅氧化膜STOX的膜厚。作为所施加的读出电压，可以是前面的1.8V，也可以是IO4用的3.3V或2.5V。
在图6中示出将图4的非易失性存储单元NVC和一起混合装载的其它的MOS型晶体管合起来例示这些MOS型晶体管的剖面结构。在图6中，NVC是上述的非易失性存储单元，HVMOS是处理上述的非易失性存储单元NV的信息改写用的高电压的高耐压MOS晶体管，LVMOS是进行对于非易失性存储单元的存储器工作用的逻辑工作用的逻辑用MOS型晶体管。逻辑用MOS型晶体管LMOS是与构成CPU2等的核心逻辑的MOS型晶体管相同的晶体管。
在图6中，SGI是元件隔离区。代表性地示出的逻辑用MOS型晶体管LMOS在核心逻辑用的nMOS型晶体管用的p型阱LPWEL中形成，LVGOX是逻辑用MOS型晶体管LMOS的栅氧化膜，LVG是逻辑用MOS型晶体管LMOS的栅电极，LVSD是逻辑用MOS型晶体管LMOS的源、漏区。
写入、擦除用的高耐压MOS型晶体管HVMOS在p型阱HPWEL中形成，HVGOX是高耐压MOS型晶体管HVMOS的栅氧化膜，HVG是其栅电极，HVSD是其源、漏区。
INSM1是布线层间绝缘膜，在第1布线层内设置了对选择栅电极SG供给逻辑用MOS型晶体管LMOS的低的输出电压的布线M1a，设置了对存储器栅电极MG供给写入、擦除用的高耐压MOS型晶体管HVMOS的高的输出电压的布线M1b。实际上还存在更上层的布线，但在此省略了图示。
使上述的栅氧化膜STOX、LVGOX、GVGOX和BOTOX全部为氧化硅膜，如果将这些膜的物理的膜厚分别定为ts、tL、tH、tB，则在本发明的半导体集成电路中，其关系为tL≤ts＜tB＜tH。在此，省略了IO4用的MOS型晶体管的剖面图的记载，但如果将其栅绝缘膜的膜厚定为tIO，则其关系为tL＜tIO＜tB。即使采用与膜厚tIO相同的膜厚作为膜厚ts，也保持tL≤ts＜tB＜tH的关系。在这些膜不只是氧化硅膜的情况下，例如，如果是在一部分中使用了氮化膜的情况，则可使成为本发明的特征的膜厚关系一般化地从物理的膜厚关系变成电的膜厚关系。之所以如此，是因为栅绝缘膜的结构和膜厚是与各自的施加电压相对应地被设定的，作成与其相对应的膜厚结构来掌握单元结构即可。
如图6中所示，因为分离栅结构的上述非易失性存储单元NVC，如上所述，栅电极SG与存储器栅电极MG分离，未被施加高电压，故相对于存储器MOS型晶体管Mtr可实现低耐压化。因而，利用布线层M1a直接连接栅电极SG与核心逻辑用MOS型晶体管LMOS的源、漏区LVSD，而且，利用布线层M1b直接连接存储器栅电极MG与写入、擦除用的高耐压MOS型晶体管HVMOS的源、漏区HVSD。以其为前提，可使选择MOS型晶体管Str的栅绝缘膜STOX的物理的或电的膜厚比处理信息关系用的高电压的高耐压MOS型晶体管HVMOS的物理的或电的膜厚薄。由此，可提高选择MOS型晶体管Str的Gm。在选择MOS型晶体管Str的栅绝缘膜STOX的膜厚为最薄的情况下，可将其设定为与接受逻辑工作的逻辑用MOS型晶体管LMOS的膜厚为同等的膜厚。由于Gm高，故可充分地取出读出电流，可实现对于分离栅型存储单元的读访问工作的高速化。在写入电流的降低、读访问工作的高速化这一点上，适合于实现具有非易失性存储器单元的半导体集成电路的低电压工作和读访问工作的高速化。
在图7中表示了非易失性存储单元NVC中的选择MOS型晶体管Str与存储器MOS型晶体管Mtr的沟道浓度的差异。为了用低电压取出大的读出电流，MOS型晶体管的阈值电压越低越好。调试，如果选择MOS型晶体管Str的阈值电压太低，则即使在其栅电压为0的情况下，也不能完全关断。在这里，漏泄电流妨碍了正常的读出工作。因而，希望选择MOS型晶体管Str的阈值电压为在正的范围内的低的值。另一方面，为了取出大的读出电流，存储器MOS型晶体管Mtr的阈值电压必须足够低。为了能实现电荷的长时间的蓄积，希望将读出时的存储器栅电极MG的电压设定为0V。因而，如果以在选择MOS型晶体管Str中不产生漏泄为前提，则使存储器MOS型晶体管Mtr的擦除状态的阈值为负即可。
如果是现有的浮置栅型，则通过提高擦除电压或长时间地施加擦除电压，可得到足够低的阈值电压。但是，在如本实施例那样使用了俘获性绝缘膜的存储单元NVC的情况下，具有阈值电压不降低到一定值以下的特性。因而，为了降低存储器MOS型晶体管Mtr的阈值电压，必须调整沟道浓度，将各自的阈值电压设定得较低。由于这样的差异的缘故，在选择MOS型晶体管Str的沟道区SE的杂质浓度和存储器MOS型晶体管Mtr的沟道区ME的杂质浓度中，必须使其有差异。在图7那样的在p型阱区PWEL上形成的存储单元NVC的情况下，如果比较沟道区SE的p型杂质浓度Nse与沟道区ME的p型杂质浓度Nme，则将各杂质浓度设定为Nse＞Nme成立。从另外的观点来看，该浓度差进一步实现在低电压下取出大的读出电流。
在图8中例示MONOS型的非易失性存储单元的另一例。图8的结构具有存储器MOS型晶体管Mtr的氮化膜处于在选择MOS型晶体管Str上的配置。在图8中，PWEL是p型阱区，CGEI是将选择MOS型晶体管Str的栅CG调整为增强型(使阈值电压为正)的杂质层，MGDI是存储器MOS型晶体管Mtr的栅电极MG调整为耗尽型(使阈值电压为负)的杂质层。MD是n型漏区，MS是n型源区，CGGOX是选择MOS型晶体管Str的栅氧化膜，XG是其栅电极。RtmOX是构成ONO的底部氧化膜(O)，SiN是构成ONO的氮化硅膜(N)，TopOX是构成ONO的顶部氧化膜(O)，MG是存储器MOS型晶体管Mtr的栅电极。
在图9中例示了使用了微细的导电性粒子作为电荷蓄积部位的非易失性存储单元。在成为基底的氧化膜BOTOX上配置微粒子DOTS。作为微粒子DOTS的材料，可举出多晶硅，但也可以是其它的材料。其粒子直径最好为10纳米以下。以覆盖微粒子DOTS的方式淀积层间绝缘膜INTOX，在其正上方设置存储器栅电极MG。在电荷蓄积部位为离散的部位这一点上，与俘获性的电荷蓄积膜同等地考虑即可。
在图10中例示了使用了被绝缘膜覆盖的导电性浮置栅电极作为电荷蓄积部位的非易失性存储单元。电荷蓄积部位由浮置栅FLG、隧道氧化膜FTO和层间绝缘膜INTP构成。将层间绝缘膜INTP作成在浮置栅型中一般使用的氧化膜/氮化膜/氧化膜的层叠结构即可。
从以上的说明可明白，具有关于上述的栅绝缘膜的tL≤ts＜tH的关系，具备分离栅的MONOS结构的非易失性存储单元NVC在低电压下可实现高速的读出，因为能减小写入电流，故可减小电源电路，也可缩小占有面积。通过在闪速存储器单元8和FPGA单元3中采用这样的非易失性存储单元NVC并安装在半导体集成电路上，可有机地关联地进行由FPGA单元3得到的硬件的功能设定和对闪速存储器单元8的编程及由控制数据的写入得到的软件的功能设定，可实现用户的各种各样的要求功能。而且可实现高速的处理，在此基础上，可用较小的芯片来实现这些功能，也可实现低成本化。再者，通过使用电荷俘获性绝缘膜、导电性微粒子层作成MONOS结构，可防止电荷的不希望有的漏泄(提高抗写入的性能)，对于用闪速存储器单元8和FPGA单元3实现的逻辑功能，可保证高的可靠性。
在图11中例示FPGA单元3的一例。以矩阵状配置多个逻辑单元L11～L33、连接单元C11～52和开关单元S11～S22来构成FPGA单元3。在逻辑单元L11～L33、连接单元C11～52和开关单元S11～S22中分别设置上述MOS型非易失性存储单元NVC，根据对于其的写入/擦除状态，可设定所希望的功能。例如，逻辑单元L11～L33能以可编程的方式设定NOR、NAND等的逻辑功能。连接单元C11～523能以可编程的方式设定对应的逻辑单元L11～L33与布线的连接。开关单元S11～S22能以可编程的方式设定布线间的连接。
通过具有关于上述的栅绝缘膜的tL≤ts＜tH的关系并采用具备分离栅的MONOS结构的非易失性存储单元NVCX，可实现读出时的低电压工作。在采用使用了例如0.18微米规则的这一代的制造工艺的情况下，不仅逻辑电路能采取1.5V电源的工作，而且闪速存储器的读出工作也能采取1.5V电源的工作。在图11中，省略了写入及擦除用的控制电路及电源电路的图示，但由于如上述那样可减小写入电流，故相应地可使电源电路变小，可实现芯片占有面积的缩小。
在图12中例示上述FPGA单元3的另一例。FPGA单元3具有逻辑块LB11～LB22和互相连线块CB00。在逻辑块LB11～LB22和互相连线块CB00中分别设置上述MONOS型的非易失性存储单元NVCX，根据对于该存储单元的写入/擦除状态，可设定所希望的功能。例如，逻辑块LB11～LB22能以可编程的方式设定寄存器及运算器等的逻辑功能。互相连线块CB00能以可编程的方式设定在逻辑块LB11～LB22中被设定的功能电路的相互连接。该结构一般来说与被称为CPLD(复杂的可编程逻辑器件)的结构相对应。由于布线集中在可编程的相互连线块的外围，故具有布线延迟减小且大致为恒定的优点。
据此，也与图11同样，通过具有关于上述的栅绝缘膜的tL≤ts＜tH的关系并采用具备分离栅的MONOS结构的非易失性存储单元NVC，可实现读出时的低电压工作，可实现芯片占有面积的缩小。
在图13中例示上述逻辑单元L11的一例。在该图中示出的电路能以可编程的方式作成3输入端的组合逻辑、触发器、锁存电路。在图中，用30示出的开关由具备分离栅的MONOS结构的非易失性存储单元NVC构成。
在图14中示出开关30的一例。将读出选择MOS型晶体管31和写入选择MOS型晶体管32连接到上述非易失性存储单元NVC上。栅信号线G1连接到非易失性存储单元NVC的存储器栅电极MG上，栅信号线G2连接到非易失性存储单元NVC的选择栅电极SG上。WS1、WS2是写入选择线，WR1是读出选择线。
在图15中例示决定上述开关30的开关状态用的电压条件。对于对非易失性存储单元NVC的擦除，对G1例如施加12V，对G2例如施加1.5V。由此，将存储节点的电荷抽出到栅上。利用擦除，存储器MOS型晶体管Mtr的阈值电压例如成为-1V。对于减小写入的非易失性存储单元NVC来说，通过对WS1例如施加6V，对WS2例如施加8V，对存储器MOS型晶体管Mtr的漏施加6V，同时对G1例如施加8V，对G2例如施加1V。由此，在连接了G1的晶体管Mtr中，在接近于G2的区域中引起热载流子的发生，对存储节点注入电荷。由于热载流子的发生效率高，故可高速地进行该写入。利用写入，存储器MOS型晶体管MtrC的阈值电压例如成为2V。另一方面，在不进行写入的非易失性存储单元NVC中，由于WS1和WS2的任一方为0V(在图15中，图示WS2为0V的情况)，故不对非易失性存储单元NVC的漏施加电压。此时，存储器MOS型晶体管Mtr的阈值电压大致与擦除时相同，例如为-1V。在通常使用时，对WR1例如施加1.5V，其它的部分为0V。由此，如果没有进行写入，则端子I与O为导通，如果进行了写入，则端子I与O为非导通。
在图16中示出上述开关30的另一例。对于图14来说，删除了WR1和由其控制的MOS型晶体管31。与图14同样地利用WS1与WS2的电压关系进行写入的选择。由于在联系端子I与O的路径上只存在非易失性存储单元，故在非易失性存储单元的被写入的状态下可减小端子O与I之间的电阻。
在图17中示出上述开关30的又一例。相对于图16来说，去掉了WS2。如果在写入选择时对WS1例如施加7V，则对非易失性存储单元NVC的漏施加从7V算起低了连接了WS1的MOS型晶体管32的阈值电压的值。如果在该状态时对非易失性存储单元NVC的栅G1施加8V，则在非易失性存储单元NVC中引起热载流子的发生，对存储节点注入电荷。
在图18中来说例示AND/OR电路作为上述逻辑单元L11的另一例。逻辑单元L11具有多个AND(与)面35和OR(或)面36，能用开关37对AND面35相互间进行连接或分离，能用开关38对OR面36相互间进行连接或分离。能用开关39分别对在横方向上邻接的AND面35和OR面36进行连接或分离。40是对AND面35的输入电路，41是来自OR面36的输出电路，42是AND面35一侧的输入输出电路，43是OR面36一侧的输入输出电路。
在图19中概略地例示AND面35和OR面36的一例。在图中，用现有的浮栅型闪速存储器那样的电路记号图示了非易失性存储单元，实际上用具备分离栅型的MONOS结构的非易失性存储单元NVC来构成。由于能用小面积构成AND面35和OR面36，故可有效地实现任意的组合逻辑。在使用被设定的功能工作时，可用与CPU2等的逻辑电路相同的电压、例如1.5V那样的低电压电源来工作。此外，在图18和图19中省略了对于非易失性存储单元的写入和擦除用的控制电路和电压电路的图示。
在图20中例示上述开关单元S11的例子。在开关单元S11中，以矩阵状配置有选择地对纵方向信号布线45和横方向信号布线46进行连接或分离的开关47，具有有选择地对纵方向的布线间进行连接或分离的开关49和有选择地对横方向的布线间进行连接或分离的开关48。上述开关47、48、49由在图4等中已说明的具备分离栅型的MONOS结构的非易失性存储单元NVC构成。能用小面积构成开关单元S11，在设定了开关状态后的工作中，可用与CPU2等的逻辑电路相同的电压、例如1.5V那样的低电压电源来工作。此外，在图20中省略了对于非易失性存储单元的写入和擦除用的控制电路和电压电路的图示。
在图20中概略地示出闪速存储器单元8的一例。基本结构是NOR型的，采取分层型的位线结构。为了简化起见，在此代表性地示出2条总体位线BLP、BLQ线。总体位线BLP连接到读出放大器SAP上。在总体位线BLP上有朝向局部位线的分支。ZAP是用来选择局部位线LBAP的选择MOS型晶体管。多个存储单元MPA1～MPA4连接到局部位线LBAP上。将上述存储单元MPA1～MPA4作成上述的具备分离栅型的MONOS结构的非易失性存储单元NVC。在图中，代表性地示出4个存储单元，但作为被连接的存储单元数，也可以是64个等。连接到局部位线LBAP上的一侧是存储单元的选择MOS型晶体管一侧。将选择MOS型晶体管ZAP和存储单元MPA1～MPA4合起来，定为块BLCPA。在相对于块BLCPA对称地并排的块BLCQA中，将存储单元MQA1～MQA4连接到局部位线LBAQ上，ZAQ是选择这些存储单元的选择MOS型晶体管。与块BLCQA对应的总体位线是BLQ，连接到读出放大器SAQ上。
选择MOS型晶体管ZAP、ZAQ是具有与核心、逻辑用MOS型晶体管(图6的逻辑用MOS型晶体管LMOS)相同的栅氧化膜厚的MOS型晶体管，对这些栅电极发送信号的驱动器是ZSLA。驱动器ZSLA也用核心、逻辑用MOS型晶体管(图6的逻辑用MOS型晶体管LMOS)来构成。
存储单元NVC的选择MOS型晶体管Str的栅电极连接到横截在横方向上邻接的块的字线上。例如，字线WAP1连接了属于块BLCP的的存储单元MPA1的选择MOS型晶体管Str的栅电极与属于块BLCQ的的存储单元MPA2的选择MOS型晶体管Str的栅电极。选择字线WAP1的驱动器是驱动器WSLA1。这些驱动器也使用核心、逻辑用MOS型晶体管。驱动器WSLA2至驱动器WSLA4以1对1的关系与字线WAP2至字线WAP4相对应。将驱动器WSLA1至驱动器WSLA4以及驱动器ZSLA合起来称为驱动器组DECA。
存储单元NVC中的存储器MOS型晶体管Mtr的栅也横截图的横方向。MWAP1是在存储单元MPA1和存储单元MQA1的存储器MOS型晶体管Mtr中共同的布线。由于在写入、擦除时施加高电压，故用高耐压MOS晶体管来构成对布线MWAP1供给电压的驱动器MGSLA1。驱动器MGSLA2至驱动器MGSLA4以1对1的关系与布线MWAP2至布线MWAP4相对应。在写入时必须对在块BLCPA和块BLCQA中共有的布线COMSL供给5V。由用高耐压MOS晶体管构成的驱动器PRVS进行上述供给。将用高耐压MOS晶体管构成的驱动器MSGLA1至驱动器MSGLA4和驱动器PRVSA合起来称为驱动器组HVDRVA。如图示那样，将省略图示的其它的块邻接的总体位线BLP、BLQ上，存在与这些块对应的驱动器组。在读出时，在驱动器组DECA等中包含的各自的驱动器根据地址来选择字线，但由于这些驱动器具有与核心逻辑同等的性能，故可高速地驱动已选择的字线。这是因为，非易失性存储单元MPA1～MQA4用在图4等中已说明的具备分离栅型的MONOS结构的非易失性存储单元构成，该选择MOS型晶体管具有与核心逻辑的MOS型晶体管(逻辑用MOS型晶体管)同等的Gm性能。因而，可高速地进行信息的读出。
其次，说明对于采用了在图4等中已说明的具备分离栅型的MONOS结构的非易失性存储单元的FPGA单元3和闪速存储器单元8的编程。
如图1中已说明的那样，可使用IO4来进行对于FPGA单元3的功能设定和对闪速存储器单元8的数据及程序写入。此时，将IO4连接到EPROM写入器等的外部写入装置来进行处理是有效的。此时，设定半导体集成电路的规定的工作模式，利用外部写入装置象单个器件那样来处理FPGA单元3或闪速存储器单元8即可。
在图22中示出对于FPGA单元3使用专用的FPGA写入器那样的写入装置50的情况的例子。将FPGA写入器专用的接口电路51连接到FPGA单元3上来准备半导体集成电路1C。
在图23中示出在FPGA单元3和闪速存储器单元8的编程中使用高频接口电路(RFIF)52的例子。RFIF52例如使用2.4GHz频带等的高频，通过与无线网络或与该无线网络连接的其它的网络，可进行对FPGA单元3或闪速存储器单元8的编程。由此，在半导体集成电路1D的出厂后或安装在基板上后，在新的功能的附加或程序的故障的修正等方面是方便的。
在图24中例示对于FPGA单元3和闪速存储器单元8编程流程。
以上已说明的半导体集成电路1、1A～1D具备FPGA单元3和闪速存储器单元8这2个可编程的区域。对于闪速存储器单元8的编程可抓住对于微计算机部2的软件的设计。对于FPGA单元3的编程可抓住硬件的设计。在该FPGA单元3的设计中，有时包含通常的电路部分、即不能用编程来变更的硬件的部分。此外，在微计算机部的软件的设计中，有时使在FPGA单元3中被设定的硬件部分作为接口电路等来工作，或作为所谓的加速器来工作。关于FPGA单元3的硬件功能和将利用该硬件功能用的CPU的工作程序或调节其硬件的数据等存储在微计算机部2的闪速存储器单元8中的功能，在一个芯片上引入所谓的协调的设计(Co-Design)的方法，在该协调的设计中，在一个系统内一边很好地分开、协调用软件处理的部分和用硬件处理的部分，一边进行设计。这是本发明实现的新的概念。
在图24中例示上述协调的设计的流程。在上述协调的设计中，首先，决定在该系统中必要的系统规格(S1)，决定实现该规格用的算法(S2)。利用以下的最佳化的步骤(S3)决定怎样地决定在微计算机部2中的处理，怎样地进行在FPGA单元3中的处理。此外，在决定后进行各自的设计，但也有利用后面叙述的协调验证的结果、根据需要返回到此处进行再设计的情况。在最佳化的步骤(S3)后，在微计算机部2中决定软件部分的规格(S4)，据此进行软件的设计(S5)，进行实际的编程(S6)。另一方面，在FPGA单元8中决定硬件的规格(S7)，经过特性记述完成HDL记述(S8、S9)。在完成了在微计算机部2中的编程、在FPGA单元8中的HDL记述的状态下，将两者判断为一个系统进行验证。这是协调验证的步骤(S10)。根据该结果，进行必要的反馈。如果如以上所述那样返回到最佳化步骤(S3)，则也有修正各自的设计内容的情况。经过这些步骤，如验证通过，则在微计算机部2的闪速存储器单元8中写入程序(S11)。此外，对于FPGA单元8来说，根据进行HDL记述进行逻辑合成(S12)，决定配置布线(S13)，进行决定连线用的多个非易失性存储单元的编程，以便将其反映在FPGA单元8中(S14)。
利用以上的步骤结束了一系列的设计和概念设定。由此，由于能用编程来设计软件部和硬件部，故容易实现具有与打算实现的系统规格相一致的功能的半导体集成电路。此外，在图24的各步骤中，准备适合于各步骤的工具即可。该工具成为实现在一个芯片上实现软件和硬件的协调设计这样的新的概念用的设计工具。
在图25中示出上述协调设计流程的另一例。该图中示出的设计流程实现例如卖主(半导体集成电路的提供者)一侧准备一定功能、在与其不同的用户(半导体集成电路的利用者)一侧准备其它的功能的半导体集成电路。在此，卖主侧对FPGA单元8和微计算机部2的一部分功能(微计算机部第1功能)进行编程，用户侧只对微计算机部2的其它的功能(微计算机部第2功能)进行编程。由用户进行的处理决定怎样来进行用户设计对象部分(S15)，其后，成为与上述步骤S3～S6、S11实质上相同的处理(S16～S19)。
在该例中，例如卖主侧通过对FPGA单元8和微计算机部2的一部分进行编程来准备实现该半导体集成电路的功能的主要部分和选择分支，用户侧通过对微计算机部2的一部分进行编程来准备与实际的应用有关的部分。按照该例，卖主侧的大致的规格是相同的，但对于要求在每个具体的应用中在细节方面不同的规格的多个用户来说，可用1种半导体集成电路的开发来与之相对应。另一方面，用户侧让卖主侧准备例如某种标准化规格部分的设计，用户侧可只在实际的应用中必须变更的部分的设计中下工夫。
此外，在图25中，卖主和用户分别是单一的，但也可以是多个。如已叙述的那样，除了有多个用户的情况外，有卖主A设计的部分和卖主B设计的部分，在用户进一步改变的情况下，也有卖主A和B在时间上或层次上偏移、卖主B也是卖主A的用户的情况。
图26例示由卖主侧和用户侧进行的编程部分及其时间上的前后关系。卖主侧对FPGA单元8进行编程。在卖主侧决定半导体集成电路的主要性能的情况下使用。例如是将半导体集成电路应用于密码处理用芯片、或移动图像的压缩伸长处理用芯片等的情况。用户侧作为具有这样的特征的处理器，对微计算机部2进行编程来使用。
图27中示出由卖主侧和用户侧进行的编程部分及其时间上的前后关系的另一例。卖主侧不对FPGA单元3和闪速存储器单元8进行编程，提供只作为硬件的半导体集成电路。在用户侧对FPGA单元3和闪速存储器单元8这两者进行编程。由此，增加了用户的自由度。
图28中示出由卖主侧和用户侧进行的编程部分及其时间上的前后关系的又一例。卖主侧对FPGA单元3进行编程，同时对闪速存储器单元8进行编程以便实现微计算机部的第1功能后使半导体集成电路出厂。在用户侧对闪速存储器单元8进行编程以便实现微计算机部的第2功能。这样做适合于只打算进行简单的定制的用户。
在图29中示出对半导体集成电路进行编程的用于特定用途的功能的一例。在具备FPGA单元3和闪速存储器单元8这2个可编程的区域的上述半导体集成电路1、1A～1D中，如(A)栏所示那样，按照对于各自的编程内容，可提高特定用途的性能。根据该特定用途是哪一个、用微计算机程序进行什么工作，可规定半导体集成电路1、1A～1D的使用方法。例如，如(B)栏所示那样，在对半导体集成电路附加或强化依据规定的算法的特定的密码处理的功能的情况下，从其硬件的观点来看，利用对于FPGA单元3的功能设定来设定特定的密码处理用的硬件功能。此时，对于微计算机部2的闪速存储器单元8来说，对每个用户进行操作程序的附加等。由此，可对多个要求不同的用户供给对希望上述特定的密码处理的用户开发了的芯片。此外，如(C)栏所示那样，在对半导体集成电路强化或附加移动图像的CODEC(编码解码)的情况下，从其硬件的观点来看，利用对于FPGA单元3的功能设定来设定特定的CODEC处理用的硬件功能。此时，对于微计算机部2的闪速存储器单元8来说，对每个用户进行显示装置的最佳化等。由此，可对多个对显示装置的要求不同的用户供给对希望移动图像的CODEC的用户开发了的芯片。
如上述(B)栏和(C)栏所示那样，对于一种半导体集成电路可强化特定的密码处理或特定的CODEC处理，可进行每个用户的定制。利用该柔性的功能，可用一种半导体集成电路进行少量多品种的扩展。
在图30中示出考虑了在卖主侧和用户侧分别进行编程的情况的半导体集成电路的又一例。该图中示出的半导体集成电路1E对于图1的结构来说，附加了对于FPGA单元3的写入许可电路53。在卖主侧和用户侧分别进行编程的情况下，为了在卖主侧确定用户、或限定变更部位的范围，有时对FPGA单元3的写入施加限制。写入许可电路53就是为了达到这一目的，实现在经IO4等输入了特定的口令时容许对于FPGA单元3的写入的功能以及有2种口令、分别使容许写入的区域或范围不同的功能等。此外，在不设置口令的情况下，也可以是使用户只能访问可写入的部分的功能。作为口令或密钥，可输入指令，或者，对于卖主侧的区域，只在对特定的端子供给特定的信号时容许访问，再者，也可作成在封装体中封入了芯片后用户不能触及该特定的端子的结构。
在图31中示出考虑了在卖主侧和用户侧分别进行编程的情况的半导体集成电路的又一例。该图中示出的半导体集成电路1F对于图30的结构来说，作成对用户只开放闪速存储器单元8的一部分的存储区的结构。存储区具有用户开放区8E1和用户非开放区8E2。在此，采用了在对于闪速存储器单元8的访问时对输入的指令附加的密码与规定的密钥数据一致时容许非开放区的访问的结构。将密钥数据存储在闪速存储器单元8的区域8E3中。
在图32和图33中示出对本发明的半导体装置进行了MCM(多芯片模块)化的例子。图32是平面图，图33是正面图。在高密度安装基板上安装了MONOS混合装载微计算机芯片61、MONOS混合装载FPGA芯片62、RF芯片63和DRAM64而构成MCM60。MONOS混合装载微计算机芯片61具有与上述微计算机部2同样的功能，具备由在图4等中已说明的具备分离栅型的MONOS结构的非易失性存储单元NVC构成的闪速存储器单元。MONOS混合装载FPGA芯片62具备与上述的FPGA单元3同样的功能，作为编程逻辑构成定义数据的存储单元，具备在图4等中已说明的具备分离栅型的MONOS结构的非易失性存储单元NVC。
在MCM60中，通过在安装了玻璃基板的高密度安装基板上增加RF芯片63和DRAM64，能以高性能且比单片化的情况短的期间内实现用户打算实现的功能。
在图34和图35中示出对本发明的半导体装置进行了MCP(多芯片封装)化的例子。图34是平面图，图35是正面图。进行了MCP化的半导体装置65安装上述MONOS混合装载微计算机芯片61和MONOS混合装载FPGA芯片62。由此，可构成试制期间短的且功率低的系统。
在图36中示出将本发明应用于被称为SOC(“芯片上的系统”)型的系统LSI等的半导体集成电路。半导体集成电路1G中，在安装了MONOS混合装载微计算机部2和MONOS混合装载FPGA单元3的同时，还安装密码处理加速器块70、调制解调器功能块71、JAVA(注册商标)程序的加速器块73、在传感器等中使用的MEMS块74和接口块4而构成。在1个半导体集成电路上实现了将微计算机部2的软件处理与FPGA单元3的硬件处理联系起来能以可编程的方式进行功能设定的结构，可有利于容易地与今后的多媒体处理的高速化相对应。
在图37中示出应用了本发明的半导体装置的数据处理系统的一例。该图中示出的系统是携带电话机等的携带装置，具备下述部分而构成：天线80；功率放大器81；高频部(RF-IC)82；基站处理器83；A/D、D/A84；扬声器85；应用程序处理器86；液晶显示器(LCD)87；LCD驱动器88；ROM89；RAM90；IC卡接口91和闪速存储器卡接口92。上述基站处理器83和应用程序处理器86由上述半导体集成电路1、1A～1G或MCM60或MCP化的半导体装置65构成，在任一种情况下，都分别安装了上述MONOS混合装载微计算机部和MONOS混合装载FPGA单元。因而，因为上述基站处理器83和应用程序处理器86分别将MONOS混合装载微计算机部的软件处理与MONOS混合装载FPGA单元的硬件处理联系起来能以可编程的方式进行功能设定，故可迅速地适应市场的变化、规格的变化和服务的变化。
其次，根据图38至图45说明与图6中已说明的非易失性存储单元NVC一起形成核心逻辑用n型MOS型晶体管(逻辑用MOS型晶体管)和高耐压MOS晶体管时的工艺流程。
说明图38。在p型硅衬底PSUB上形成元件隔离氧化膜SGI，形成核心逻辑用n型MOS型晶体管(nMOS)用的p型阱PWL、p型MOS型晶体管(pMOS)用的n型阱NWL、写入、擦除用的高电压控制用n型MOS型晶体管(nHVMOS)用的p型阱HPWL、p型MOS型晶体管(pHVMOS)用的n型阱HNWL和存储单元区的n型阱MWL。其次，在成为沟道表面的区域中导入控制各自的MOS型晶体管的阈值用的杂质。这是nMOS用阈值用NE、pMOS阈值用PE、nHVMOS用HNE、pHVMOS用HPE和存储器MOS晶体管用ME。
说明图39。在对衬底表面进行了清洁处理后，用热氧化形成存储器MOS晶体管的下部氧化膜BOTOX(5纳米)，在其正上方用气相淀积法淀积氮化硅膜SIN(15纳米)。在SIN的表面上进行热氧化处理，形成上部氧化膜TOPOX(2纳米)。接着，依次淀积用n型多晶硅成为存储器栅电极层的NMG(100纳米)和MG保护用的氧化硅膜(100纳米)。
说明图40。使用光刻技术和干法刻蚀技术，对存储器MOS晶体管的栅电极MG1、MG2的形状进行加工。该形状是在垂直于图面的方向上呈长的线状的形状，虽然存在与字线相同的条数，但在图面上用2条来代表。在加工时，在BOTOX表面露出的阶段中停止干法刻蚀，用氢氟酸除去剩下的BOTOX。该方法是不使刻蚀损伤进入衬底表面的方法。利用该氢氟酸处理，使衬底表面露出。接着，形成热氧化膜BOX(5纳米)，淀积氧化硅膜HVGOX(15纳米)。今后将该2层氧化膜用于高电压控制用MOS型晶体管的栅氧化膜。由于只用单层淀积膜其可靠性差，故作成层叠结构。
说明图41。使用光刻技术对光致抗蚀剂进行加工，作成RES1的形状。利用对于氧化硅膜的各向异性干法刻蚀技术，除去存在于选择MOS晶体管的沟道区中的氧化膜，使衬底表面露出。利用该工序，在存储器MOS晶体管的选择MOS晶体管一侧，也同时形成对HVGOX进行了加工的侧壁衬垫GAPSW。在留下RES1的原有状态下，在选择MOS晶体管的沟道区中形成阈值调整用的杂质层SE。假定SE和ME按照在图7中公开的关系。
说明图42。使用光刻技术对抗蚀剂RES2进行加工，只在形成核心逻辑用的MOS型晶体管的区域(LMOS区域)中进行开口。利用氢氟酸处理，完全除去由BOX和HVGOX构成的层叠结构的氧化膜。
说明图43。在除去在前面的图中记载的RES2并经过了清洗工序后，在已露出的衬底表面(核心逻辑部和选择MOS晶体管部)上形成热氧化膜(4纳米)。该热氧化膜成为核心逻辑用MOS型晶体管nMOS、pMOS(LMOS)的栅氧化膜LVGOX和选择MOS晶体管(Str)的栅氧化膜STOX。为了方便起见，在此用不同的名称来称呼LVGOX和STOX，但如果是该制造方法，则可明白两者的膜厚相同。在整个面上淀积非掺杂的多晶硅(150纳米)，这样来导入杂质，使得在形成nMOS和nHVMOS的区域上成为n型的，在形成pMOS和pHVMOS的区域上成为p型的杂质浓度分别为1×1020以上。接着，在整个面上淀积氧化硅膜(20纳米)。其后，利用光刻技术和干法刻蚀技术，形成nMOS的栅电极LVGn，pMOS的栅电极LVGp，nHVMOS的栅电极HVGn，pHVMOS的栅电极HVGp。在存储区(NVC区域)中，只对选择MOS晶体管(Str)的源侧的栅电极端进行加工。在0.18微米这一代中的栅长，例如在核心逻辑中为0.15微米，在HVMOS中为1.0微米，但这是因所处理的电压不同引起的必然的结果。接着，适当地使用光刻技术和杂质离子的注入技术，形成具有nMOS用的浅的结的n型源/漏LLDDn、具有pMOS用的浅的结的p型源/漏LLDDp、具有nHVMOS用的高耐压结的n型源/漏HLDDn、具有pHVMOS用的高耐压结的p型源/漏HLDDp。这些源和漏应以对于所使用的电压确保充分的结耐压为前提来设计。这里导入的核心逻辑用的源/漏杂质的浓度比HVMOS的源/漏杂质的浓度高。此外，在选择MOS晶体管的源中形成n型扩散层MSM，但按照在这里公开的制造方法，可定为MSM＝LLDDn。
说明图44。在此形成存储器MOS晶体管(Mtr)的漏区。利用光刻工序，对于存储器MOS晶体管(Mtr)的成为漏的区域，将边界定为存储器栅MG1和MG2上，对抗蚀剂RES3进行开口。用各向异性干法刻蚀对氧化膜和多晶硅进行加工，形成2个选择MOS晶体管(Str)的栅电极SG1和SG2。在不除去RES3的情况下进行n型杂质的离子注入，形成存储器MOS晶体管(Mtr)的的漏区MDM。
说明图45。在整个面上淀积氧化硅膜(100纳米)，接着，在整个面上进行各向异性干法刻蚀。利用该处理，在全部的栅电极的侧壁上形成衬垫SWSPLDD。利用离子注入和热处理在全部的n型晶体管的源/漏区中形成高浓度的n型扩散层，在全部的p型晶体管的源/漏区中形成高浓度的p型扩散层，。接着，从全部的源、漏和LVGn、LVGp、HVGn、HVGp、SG1、SG2的表面除去氧化膜，使硅露出。在面上淀积金属钴(10纳米)，进行700℃的热处理，形成自对准硅化钴。清洗并除去未反应的不需要的钴，再次进行700℃的热处理，形成低电阻的硅化钴层COS。其后，在整个面上淀积绝缘用的氧化膜INSM1。以后的布线工序可使用现有技术。
以上根据实施例具体地说明了由本发明者进行的发明，但本发明不限于此，在不脱离其要旨的范围内，当然可作各种变更。
例如，非易失性存储单元的具体的器件结构不限定于图4、图8等，可作适当的变更。
如果简单地说明由本申请中公开的发明中的代表性的部分得到的效果，则如下所述。
即，对于以选择MOS晶体管(第2MOS型晶体管)和存储器MOS晶体管(第1MOS型晶体管)的分离栅结构为前提的非易失性存储单元，使选择MOS晶体管的绝缘耐压比存储器MOS晶体管的绝缘耐压低，或者，使选择MOS晶体管的栅绝缘膜的物理的或电的膜厚比高耐压MOS晶体管(第4MOS型晶体管)的栅绝缘膜的物理的或电的膜厚薄。由此，可提高选择MOS晶体管的Gm。由于Gm高，故可充分地取出读出电流，可实现对于分离栅型存储单元的读访问工作的高速化。因而，在安装非易失性存储单元和可变逻辑单元的半导体装置中，可实现低电压工作下的高速化。
通过减少写入电流，进而再采用MONOS型，在安装非易失性存储单元和可变逻辑单元的半导体装置中，可实现打算用非易失性存储单元和可变逻辑单元实现的功能的高可靠性。
再者，可容易地且以高的可靠性实现对于CPU等的外围功能等的品种扩展等，也可与低电压工作下的高速化相对应。

Claims (31)

1.一种半导体装置，其特征在于包括：
非易失性存储器单元，具有可改写的多个非易失性存储单元；以及
可变逻辑单元，按照装载在多个存储单元中的逻辑构成定义数据来决定逻辑功能，
上述非易失性存储单元由在信息存储中使用的第1MOS型晶体管和选择上述第1MOS型晶体管的第2MOS型晶体管构成，在上述第1MOS型晶体管的栅电极与第2MOS型晶体管的栅电极之间的下方不具有在两者的晶体管中共用的杂质区电极，上述第2MOS型晶体管的栅绝缘耐压比上述第1MOS型晶体管的栅绝缘耐压低。
2.一种半导体装置，其特征在于包括：
非易失性存储器单元；以及
可变逻辑单元，按照装载在多个存储单元中的逻辑构成定义数据来决定逻辑功能，
上述非易失性存储器单元中混合地存在由在信息存储中使用的第1MOS型晶体管和选择上述第1MOS型晶体管的第2MOS型晶体管构成的非易失性存储单元、为了对上述非易失性存储单元进行存储器动作而执行逻辑操作的第3MOS型晶体管和处理上述非易失性存储单元的信息改写用电压的第4MOS型晶体管，在上述第1MOS型晶体管的栅电极与第2MOS型晶体管的栅电极之间的下方不具有在两者的晶体管中共用的杂质区电极，在将上述第2MOS型晶体管的栅绝缘膜的物理膜厚定为ts、将上述第3MOS型晶体管的栅绝缘膜的物理膜厚定为tL、将上述第4MOS型晶体管的栅绝缘膜的物理膜厚定为tH时，具有tL≤ts＜tH的关系。
3.如权利要求2中所述的半导体装置，其特征在于：
上述可变逻辑单元中混合地存在作为由在信息存储中使用的第5MOS型晶体管和选择上述第5MOS型晶体管的第6MOS型晶体管构成的上述存储单元的非易失性存储单元、为了对上述非易失性存储单元进行存储器动作而执行逻辑操作的第7MOS型晶体管和处理上述非易失性存储单元的信息改写用电压的第8MOS型晶体管，
在上述第5MOS型晶体管的栅电极与第6MOS型晶体管的栅电极之间的下方不具有在两者的晶体管中共用的杂质区电极，在将上述第6MOS型晶体管的栅绝缘膜的物理膜厚定为ts、将上述第7MOS型晶体管的栅绝缘膜的物理膜厚定为tL、将上述第8MOS型晶体管的栅绝缘膜的物理膜厚定为tH时，具有tL≤ts＜tH的关系。
4.如权利要求2中所述的半导体装置，其特征在于：
上述存储单元是静态锁存器。
5.如权利要求1中所述的半导体装置，其特征在于：
上述第1MOS型晶体管在其栅电极的下方具有被绝缘膜覆盖的导电性浮置栅电极作为电荷蓄积区。
6.如权利要求1中所述的半导体装置，其特征在于：
上述第1MOS型晶体管在其栅电极的下方具有被绝缘膜覆盖的电荷俘获性绝缘膜作为电荷蓄积区。
7.如权利要求1中所述的半导体装置，其特征在于：
上述第1MOS型晶体管在其栅电极的下方具有被绝缘膜覆盖的导电性微粒子层作为电荷蓄积区。
8.如权利要求1中所述的半导体装置，其特征在于：
在上述第1MOS型晶体管的沟道区中存在的杂质浓度比在上述第2MOS型晶体管的沟道区中存在的杂质浓度低。
9.如权利要求1中所述的半导体装置，其特征在于：
在单一半导体芯片上形成上述半导体装置。
10.如权利要求1中所述的半导体装置，其特征在于：
在互不相同的半导体芯片上形成非易失性存储器单元和可变逻辑单元，在布线基板上安装多个半导体芯片来构成上述半导体装置。
11.如权利要求3中所述的半导体装置，其特征在于：
还包括连接到上述非易失性存储器单元和可变逻辑单元上的CPU，
上述可变逻辑单元在其非易失性存储单元中存储有规定的逻辑构成定义数据。
12.如权利要求11中所述的半导体装置，其特征在于：
上述非易失性存储器单元存储有使用在上述可变逻辑单元中根据上述逻辑构成定义数据所设定的逻辑功能的CPU的工作程序。
13.如权利要求6中所述的半导体装置，其特征在于：
还包括连接到上述非易失性存储器单元和可变逻辑单元上的CPU，
上述非易失性存储器单元在其非易失性存储单元中存储有上述可变逻辑单元的规定的逻辑构成定义数据。
14.如权利要求13中所述的半导体装置，其特征在于：
上述非易失性存储器单元为了将上述逻辑构成定义数据装载在上述可变逻辑单元的存储单元中而存储有用CPU进行的传送控制程序。
15.如权利要求14中所述的半导体装置，其特征在于：
上述非易失性存储器单元存储有使用在上述可变逻辑单元中根据上述逻辑构成定义数据所设定的逻辑功能的CPU的工作程序。
16.一种半导体装置，其特征在于包括：
非易失性存储器单元，具有可改写的多个非易失性存储单元；
可变逻辑单元，具有多个存储单元；以及
写入许可电路，
其中，按照装载在上述多个存储单元中的逻辑构成定义数据来决定上述可变逻辑单元的逻辑功能，
各上述非易失性存储单元具有用于存储信息的第1MOS型晶体管和用于选择上述第1MOS型晶体管的第2MOS型晶体管，
在第1杂质区和第2杂质区之间的第1区的上方提供有上述第1MOS型晶体管的第1栅电极和上述第2MOS型晶体管的第2栅电极，
上述第1区中不具有共用于上述第1和第2MOS晶体管的杂质区，
上述第2MOS型晶体管的栅绝缘耐压比上述第1MOS型晶体管的栅绝缘耐压低，以及
上述写入许可电路限于从上述半导体装置的外部写入上述逻辑构成定义数据。
17.如权利要求16中所述的半导体装置，其特征在于：
还包括输入输出电路，其中，
当通过上述输入输出电路将密码输入到上述半导体装置时，上述写入许可电路允许从上述半导体装置的外部写入上述逻辑构成定义数据。
18.如权利要求16中所述的半导体装置，其特征在于：
还包括端子，其中，
当将规定的信号提供给上述端子时，上述写入许可电路允许从上述半导体装置的外部写入上述逻辑构成定义数据。
19.如权利要求16中所述的半导体装置，其特征在于：
上述非易失性存储器单元具有第1存储区和第2存储区，
当输入了密码时，上述写入许可电路允许将数据写入上述第1存储区，以及
在没有上述密码的情况下，允许上述第2存储区写入数据。
20.如权利要求16中所述的半导体装置，其特征在于：
上述第1MOS型晶体管在上述第1栅电极的下方具有被绝缘膜覆盖的导电性浮置栅电极作为电荷蓄积区。
21.如权利要求16中所述的半导体装置，其特征在于：
上述第1MOS型晶体管在上述第1栅电极的下方具有被绝缘膜覆盖的电荷俘获性绝缘膜作为电荷蓄积区。
22.如权利要求16中所述的半导体装置，其特征在于：
还包括连接到上述非易失性存储器单元和上述可变逻辑单元上的CPU，其中，
上述逻辑构成定义数据被存储在上述非易失性存储器单元中。
23.如权利要求22中所述的半导体装置，其特征在于：
上述非易失性存储器单元存储由上述CPU执行的控制程序，以及
上述CPU通过执行上述控制程序来使用在上述可变逻辑单元中根据上述逻辑构成定义数据所设定的逻辑功能。
24.一种半导体装置，其特征在于包括：
非易失性存储器单元，具有可改写的多个非易失性存储单元、存储器访问电路和电压电路；
可变逻辑单元，具有多个存储单元；以及
写入许可电路，
其中，按照装载在上述多个存储单元中的逻辑构成定义数据来决定上述可变逻辑单元的逻辑功能，
上述可改写的多个非易失性存储单元中的每一个非易失性存储单元都具有用于存储信息的第1MOS型晶体管和用于选择上述第1MOS型晶体管的第2MOS型晶体管，
上述存储器访问电路具有第3MOS型晶体管，并且为了对上述非易失性存储单元进行存储器动作而执行逻辑操作，
上述电压电路具有第4MOS型晶体管，并且向上述非易失性存储单元提供用于改写上述信息的电压，
在第1杂质区和第2杂质区之间的第1区的上方提供有上述第1MOS型晶体管的第1栅电极和上述第2MOS型晶体管的第2栅电极，
上述第1区中不具有共用于上述第1和第2MOS型晶体管的杂质区，
上述第2、第3和第4MOS型晶体管的栅绝缘膜的物理膜厚具有tL≤ts＜tH的关系，其中，ts是上述第2MOS型晶体管的栅绝缘膜的物理膜厚，tL是上述第3MOS型晶体管的栅绝缘膜的物理膜厚，以及tH是上述第4MOS型晶体管的栅绝缘膜的物理膜厚，以及
上述写入许可电路限于从上述半导体装置的外部写入上述逻辑构成定义数据。
25.如权利要求24中所述的半导体装置，其特征在于：
还包括输入输出电路，其中，
当通过上述输入输出电路将密码输入到上述半导体装置时，上述写入许可电路允许从上述半导体装置的外部写入上述逻辑构成定义数据。
26.如权利要求24中所述的半导体装置，其特征在于：
还包括端子，其中，
当将规定的信号提供给上述端子时，上述写入许可电路允许从上述半导体装置的外部写入上述逻辑构成定义数据。
27.如权利要求24中所述的半导体装置，其特征在于：
上述非易失性存储器单元具有第1存储区和第2存储区，
当输入了密码时，上述写入许可电路允许将数据写入上述第1存储区，以及
在没有上述密码的情况下，允许上述第2存储区写入数据。
28.如权利要求24中所述的半导体装置，其特征在于：
上述第1MOS型晶体管在上述第1栅电极的下方具有被绝缘膜覆盖的导电性浮置栅电极作为电荷蓄积区。
29.如权利要求24中所述的半导体装置，其特征在于：
上述第1MOS型晶体管在上述第1栅电极的下方具有被绝缘膜覆盖的电荷俘获性绝缘膜作为电荷蓄积区。
30.如权利要求24中所述的半导体装置，其特征在于：
还包括连接到上述非易失性存储器单元和上述可变逻辑单元上的CPU，其中，
上述逻辑构成定义数据被存储在上述非易失性存储器单元中。
31.如权利要求30中所述的半导体装置，其特征在于：
上述非易失性存储器单元存储由上述CPU执行的控制程序，以及
上述CPU通过执行上述控制程序来使用在上述可变逻辑单元中根据上述逻辑构成定义数据所设定的逻辑功能。
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