JP2005284663A - 演算要素タイル、演算装置及び演算装置の製造方法 - Google Patents

Abstract

【課題】 二次元のアレイ状に配列して接続され、ハードウエアの構成を変更することができる演算要素タイル、該演算要素タイルを複数含む演算装置、及び該演算装置の製造方法を提供する。
【解決手段】 演算要素タイル１００の側面に入出力端子Ｐ１乃至Ｐ４を設け、状態変数Ｓ１乃至Ｓ４を設定することにより、他の演算要素タイルとのデータの送受を切り換える。また、マルチスイッチ部１０は、状態変数Ｕ、Ａ、Ｂ、Ｃの設定に応じて、入力されたデータから３つのデータを選択して、選択したデータを演算部２０へ出力する。演算部２０が演算したデータは、状態変数Ｓ５の設定に応じた遅延時間の間遅延させて、出力端Ｐ５又は入出力端Ｐ１乃至Ｐ４を介して出力される。
【選択図】 図１

Description

本発明は、二次元のアレイ状に配列して接続され、演算処理を行う演算要素タイル、該演算要素タイルを複数含む演算装置及び演算装置の製造方法に関する。

近年、コンピュータを内蔵した機器又は装置に要求される機能は、複雑化の一途をたどっている。例えば、自律歩行型ロボットの動作は、周囲の状況を検出するセンサから入力される大量のデータをリアルタイムで処理することにより行われている。

このように周囲の状況又は環境に応じて、自律的に動作をすることが要求されるロボットの制御は、ロボットの動作を制御するためのソフトウエアをＣＰＵ上で実行し、想定される状況に対応して適切な動作を行なうことにより実現されている。

しかし、ソフトウエアによる処理は、ハードウエアによる処理に比較して処理時間を要し、かつ周囲の環境に適応して動作を行なう場合は、ハードウエア自体に適応性を持たせる必要がある。

このために、任意の論理回路を生成できるファンクションジェネレータを１つの論理ブロックとし、多数の論理ブロックを格子状の配線の中に配置し接続し、メモリで制御されるスイッチを前記配線の交点に接続したＦＰＧＡ（Field Programmable Gate Array）が使用されている。ＦＰＧＡは、各論理ブロック又はメモリに適当な論理値（アーキテクチャ・ビット）をロードして、任意の論理機能を実現している（非特許文献１参照）。
「エーティーアール ジャーナル(ATR Journal)」 No.21 １９９５年 秋

しかし、従来のＦＰＧＡは、配線データを入れ換えることにより、ハードウエアの構成を変えるため、配線データの入れ換えに要するデータが多く必要であり、構成情報の生成に時間がかかり、ハードウエアの構成変更に時間を要した。また、所要の論理機能を実現する場合に、専用チップに比較して大きなチップ面積を要した。さらに、従来のようにボード上にチップを搭載したタイプのハードウエアの場合は、ハードウエアの形状が固定されているため、小型化が困難で、ロボットに組み込むことができない場合があった。特に、人工知能を組み込んだロボットの場合には、複雑な機構、又は演算処理を行う回路を多数組み込む必要があり、上述の問題点が顕著であった。

本発明は、斯かる事情に鑑みてなされたものであり、データの入力端を設定して入力されたデータに対して所要の論理演算を行い、演算したデータの出力端を設定することにより、従来の例に比較して、容易にハードウエアの構成を変更することができる演算要素タイルを提供することを目的とする。

また、本発明の他の目的は、演算要素タイルの側面に入出力部を設けることにより、従来の例に比較して、小さい占有面積で所要の論理機能を実現することができる演算要素タイルを提供することにある。

また、本発明の他の目的は、演算要素タイルを二次元に配列して構成することにより、所要の論理機能を変更して、所要のアーキテクチャを構築することができる演算装置を提供することにある。

また、本発明の他の目的は、可撓性を有する基板の導電層上に有機半導体、絶縁体、及び導体を付着して複数の演算要素タイルを構成することにより、収納スペースの形状又は大きさに拘わらず組み込むことができる演算装置の製造方法を提供することにある。

第１の発明に係る演算要素タイルは、二次元配列可能な演算要素タイルであって、データの入力又は出力が択一的に可能な複数の入出力部と、該入出力部をデータの入力端又は出力端のいずれかに設定する入出力設定部と、設定された入力端から入力されたデータを演算する演算部とを備え、演算したデータを設定された出力端を介して出力すべくなしてあることを特徴とする。

第２の発明に係る演算要素タイルは、前記入出力部は、前記演算要素タイルの側面に設けてあることを特徴とする。

第３の発明に係る演算装置は、第１の発明又は第２の発明のいずれかの演算要素タイルを複数含む演算装置であって、前記演算要素タイルを基板上に二次元に配列して構成してあることを特徴とする。

第４の発明に係る演算装置は、前記基板は可撓性を有することを特徴とする。

第５の発明に係る演算装置の製造方法は、第３の発明又は第４の発明の演算装置の製造方法であって、前記基板の少なくとも一面に導電層を形成し、前記導電層上に半導体、絶縁体、及び導体を付着して、前記基板上に半導体、絶縁体、及び導体のパターンを形成して複数の演算要素タイルを構成することを特徴とする。

第１の発明にあっては、複数の演算要素タイルを二次元に配列し、隣り合う演算要素タイル同士の入出力部を接続する。該入出力部は、入出力設定部の設定を変更することにより、入力端又は出力端のいずれかに設定する。これにより、任意の演算要素タイルは、隣り合う他の演算要素タイルとの間でデータの送受をする。また、演算要素タイルとのデータの送受のみならず、外部デバイスとのデータの送受を行う。設定された入力端から入力されたデータを演算部に入力して所要の演算を行う。演算したデータは、入出力部を介して、外部デバイス又は隣り合う他の演算要素タイルへ出力する。

第２の発明にあっては、演算要素タイルの側面にデータの入出力部が形成されてあり、
一の演算要素タイルと他の演算要素タイルとの入出力部を接続して、複数の演算要素タイルの側面同士を隣り合わせて二次元に配列することができ、データの送受のための配線を格子状に構成する必要がなく、演算要素タイル間の配線長が短くなる。

第３の発明にあっては、前記入出力設定部の設定を変更することにより、基板上に二次元に配列された複数の演算要素タイル夫々のハードウエアの構成を変更して、所要のアーキテクチャを構築する。

第４の発明にあっては、可撓性を有する基板上に複数の演算要素タイルを配列して、該演算要素タイルを含む演算装置の形状を変形させる。

第５の発明にあっては、前記基板の少なくとも一面に導電層を形成し、半導体、絶縁体、及び導体を付着して、前記基板上に半導体、絶縁体、及び導体のパターンを形成し、半導体、絶縁体、導体からなるパターンを３次元に実装し、複数の演算要素タイルを前記基板上に配置する。

第１の発明にあっては、演算要素タイルの入出力設定部の設定を変更することにより、外部デバイス又は他の演算要素タイルを選択してデータの送受ができ、演算要素タイルの構成を容易に変更することができる。また、データの入力端及び出力端のいずれかに設定可能な入出力部を設けることにより、データを送受するための入力端及び出力端の数を少なくすることができるため、外部デバイス又は他の演算要素タイルとのデータの入力端及び出力端を設定するための設定情報を少なくできる。

第２の発明にあっては、演算要素タイル間の配線長を短くすることにより、演算要素タイルを高密度に実装することができ、演算の高速処理を行うことができるとともに、少ない面積で演算要素タイルを実装することが可能となる。

第３の発明にあっては、各演算要素タイルの論理機能を変更することができ、所要のアーキテクチャの演算装置を構築することができる。

第４の発明又は第５の発明にあっては、複数の演算要素タイルを有する演算装置を、該演算装置の収納スペースに合わせて組み込むことができる。

実施の形態１
図１は演算要素タイル１００の構造を示すブロック図である。演算要素タイル１００は基板５０上に配置され、正方形の薄板状をなしている。図中、Ｐ０は、演算要素タイル１００の上面に設けられ、図示しない外部デバイスから演算要素タイル１００へデータを入力するための入力端子であり、Ｐ１乃至Ｐ４夫々は、演算要素タイル１００の４つの側面夫々に設けられ、隣り合う図示しない演算要素タイルとの間でデータの授受を行うための入出力端子である。また、Ｐ５は、演算要素タイル１００の底面に設けられ、図示しない外部デバイスへ演算要素タイル１００からデータを出力するための出力端子である。

演算要素タイル１００は、内部にマルチスイッチ部１０、演算部２０、遅延部３０、４０、レジスタ部６０、及び二極単投型スイッチＳＷ１乃至ＳＷ５を備えている。

入力端子Ｐ０は、マルチスイッチ部１０及びレジスタ部６０に接続され、入出力端子Ｐ１乃至Ｐ４夫々は、共通端子Ｃ０、第１切換側端子Ｃ１、及び第２切換側端子Ｃ２を有するスイッチＳＷ１乃至ＳＷ４の共通端子Ｃ０に接続されている。スイッチＳＷ１乃至ＳＷ４夫々は、レジスタ部６０に保持された状態変数Ｓ１乃至Ｓ４の論理値夫々が「０」である場合は、スイッチＳＷ１乃至ＳＷ４の共通端子Ｃ０は第１切換側端子Ｃ１に接続され、状態変数Ｓ１乃至Ｓ４の論理値が「１」である場合は、スイッチＳＷ１乃至ＳＷ４の共通端子Ｃ０は第２切換側端子Ｃ２に接続される。

スイッチＳＷ１乃至ＳＷ４の第１切換側端子Ｃ１は、マルチスイッチ部１０に接続されている。

マルチスイッチ部１０は、二極単投型のスイッチＳＵ、ＳＡ、ＳＢ、ＳＣを備え、該スイッチＳＵ、ＳＡ、ＳＢ、ＳＣを切り換えることにより、入力端子Ｐ０、入出力端子Ｐ１乃至Ｐ４からマルチスイッチ部１０へ接続される５つのデータ線から任意の３つのデータ線を選択することができ、選択されたデータ線は演算部２０に接続されている。

図２は、マルチスイッチ部１０の構成を示す模式図である。マルチスイッチ部１０のスイッチＳＵは、共通端子Ｕ１が入力端子Ｐ０又は入出力端子Ｐ１のいずれかに切り換えて接続される第１の切り換え部、共通端子Ｕ２が入出力端子Ｐ１又は入出力端子Ｐ２のいずれかに切り換えて接続される第２の切り換え部、共通端子Ｕ３が入出力端子Ｐ２又は入出力端子Ｐ３のいずれかに切り換えて接続される第３の切り換え部、共通端子Ｕ４が入出力端子Ｐ３又は入出力端子Ｐ４のいずれかに切り換えて接続される第４の切り換え部を有する。

また、スイッチＳＡは、共通端子Ｍ１がスイッチＳＵの共通端子Ｕ１又は共通端子Ｕ２のいずれかに切り換えて接続される切り換え部を有し、スイッチＳＢは、共通端子Ｍ２がスイッチＳＵの共通端子Ｕ２又は共通端子Ｕ３のいずれかに切り換えて接続される切り換え部を有し、スイッチＳＣは、共通端子Ｍ３がスイッチＳＵの共通端子Ｕ３又は共通端子Ｕ４のいずれかに切り換えて接続される切り換え部を有する。

スイッチＳＵ、ＳＡ、ＳＢ、ＳＣ夫々は、レジスタ部６０に保持された状態変数Ｕ、Ａ、Ｂ、Ｃ夫々の論理値に応じて、夫々の共通端子Ｕ１、Ｕ２、Ｕ３、Ｕ４、Ｍ１、Ｍ２、Ｍ３の切り換えが変更される。

表１は、状態変数Ｕ、Ａ、Ｂ、Ｃの論理値に応じて、共通端子Ｕ１、Ｕ２、Ｕ３、Ｕ４、Ｍ１、Ｍ２、Ｍ３が何れの端子に接続されるかを示す。表中、符号「＝」は「＝」前後の端子が接続されていることを表す。例えば、状態変数Ｕが論理値「０」である場合は、スイッチＳＵの共通端子Ｕ１、Ｕ２、Ｕ３、Ｕ４夫々は、端子Ｐ１、Ｐ２、Ｐ３、Ｐ４に接続される。また、状態変数Ａが論理値「１」である場合は、スイッチＳＡの共通Ｍ１は端子Ｕ１に接続される。

これにより、マルチスイッチ部１０は、状態変数Ｕ、Ａ、Ｂ、Ｃの設定により、入力端子Ｐ０及び入出力端子Ｐ１乃至Ｐ４に接続されたデータ線から、任意の３つのデータ線を選択して、演算部２０へ接続する。図２に示すように、状態変数Ｕ、Ａ、Ｂ、Ｃ夫々の論理値が「１」、「１」、「０」、「０」である場合は、入力端子Ｐ０及び入出力端子Ｐ２、Ｐ３が演算部２０に接続され、入力端子Ｐ０及び入出力端子Ｐ２、Ｐ３から入力されたデータに基づいて、データの演算が行われる。

また、状態変数Ｕ、Ａ、Ｂ、Ｃ夫々の論理値が「１」、「０」、「０」、「０」である場合は、入出力端子Ｐ１、Ｐ２、Ｐ３が演算部２０に接続され、入出力端子Ｐ１，Ｐ２、Ｐ３から入力されたデータに基づいて、データの演算が行われ、Ｕ、Ａ、Ｂ、Ｃ夫々の論理値が「０」、「１」、「１」、「０」である場合は、入出力端子Ｐ１、Ｐ２、Ｐ４が演算部２０に接続され、入出力端子Ｐ１，Ｐ２、Ｐ４から入力されたデータに基づいて、データの演算が行われる。

演算部２０は、マルチスイッチ部１０から入力されたデータに基づいて、予め定められた論理演算を行い、演算されたデータを第１の遅延部３０へ出力する。演算部２０は、任意のブール関数に基づく演算処理を行うものであり、例えば、数１で表されるブール関数に基づく演算を行う。

ここで、ｘ、ｙ、ｚは入力値であり論理値「１」又は「０」のいずれかの値となり、ｘ′、ｙ′、ｚ′夫々は、ｘ、ｙ、ｚ夫々の否定値である。

遅延部３０は、演算部２０から入力されたデータをクロック信号ＣＬの１周期分の時間、データを保持し、１クロック周期分の時間が経過した後に保持したデータを遅延部４０及びスイッチＳＷ５の第１切換側端子Ｃ１へ出力する。

遅延部４０は、遅延部３０と同様の構成をなし、遅延部３０から入力されたデータをクロック信号ＣＬの１周期分の時間、データを保持し、１クロック周期分の時間が経過した後に保持したデータをスイッチＳＷ５の第２切換側端子Ｃ２へ出力する。

スイッチＳＷ５は、共通端子Ｃ０、第１切換側端子Ｃ１、及び第２切換側端子Ｃ２を有し、レジスタ部６０に保持された状態変数Ｓ５の論理値により、共通端子Ｃ０が、第１切換側端子Ｃ１又は第２切換側端子Ｃ２のいずれかに切り換えて接続されるようにしてある。状態変数Ｓ５の論理値が「０」である場合は、スイッチＳＷ５の共通端子Ｃ０は第１切換側端子Ｃ１に接続され、遅延部３０の出力端は共通端子Ｃ０に接続されるとともに、遅延部４０の出力端はオープン状態となる。状態変数Ｓ５の論理値が「１」である場合は、スイッチＳＷ５の共通端子Ｃ０は第２切換側端子Ｃ２に接続され、遅延部３０の出力端はオープン状態になるとともに、遅延部４０の出力端は共通端子Ｃ０に接続される。

スイッチＳＷ５の共通端子Ｃ０は、出力端子Ｐ５及びスイッチＳＷ１乃至ＳＷ４夫々の第２切換側端子に接続されている。

これにより、状態変数Ｓ５の論理値の設定により、演算部２０で演算されたデータを、遅延部３０により１クロック周期分の間遅延することができるとともに、遅延部３０及び４０を直列に接続して２クロック周期分の間遅延することもでき、いずれかの時間を選択して演算されたデータを遅延させることができる。

上述のように、状態変数Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｕ、Ａ、Ｂ、及びＣの論理値を「１」または「０」に設定することにより、演算要素タイル１００の構成を変更することが可能となる。

図３は、入出力端子Ｐ１乃至Ｐ４の切り換えの一例を示す説明図である。図に示すように、状態変数Ｓ１、Ｓ２、Ｓ３、Ｓ４夫々が「０」、「０」、「０」、「０」である場合は、Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４が入力端子となり、Ｐ５が出力端子となる。また、状態変数Ｓ１、Ｓ２、Ｓ３、Ｓ４夫々が「０」、「０」、「１」、「１」に変更された場合は、Ｐ０、Ｐ１、Ｐ２が入力端子となり、Ｐ３、Ｐ４、Ｐ５が出力端子になる。従って、状態変数Ｓ１乃至Ｓ４の値を変更することにより、演算要素タイルの入出力端子Ｐ１、Ｐ２、Ｐ３、Ｐ４を切り換えて、所要の外部デバイス又は隣り合う演算要素タイルを選択してデータの送受を行うことが可能となる。

図４は、演算要素タイルを二次元配列した構成を示す模式図である。図中１００は演算要素タイルである。演算要素タイル１００は、４つの側面夫々に隣り合う他の演算要素タイル９８、９９、１０１、１０２が配置されている。

演算要素タイル１００は、図示しない外部デバイスからデータを入力するための入力端子Ｐ０、演算要素タイル９８とデータの入出力可能な入出力端子Ｐ１、演算要素タイル９９とデータの入出力可能な入出力端子Ｐ２、演算要素タイル１０１とデータの入出力可能な入出力端子Ｐ３、演算要素タイル１０２とデータの入出力可能な入出力端子Ｐ４、及び外部デバイスへデータを出力するための出力端子Ｐ５を備えている。また、演算要素タイル１０２には、演算要素タイル１０３が隣り合い、演算要素タイル１０３には、演算要素タイル１０４が隣り合い、入力端子、出力端子、及び入出力端子を介して演算要素タイル同士が接続され、以下同様に複数の演算要素タイルを配置することにより、任意の演算装置を構成することが可能となる。

次に、複数配列された演算要素タイルの動作を説明する。図５は、複数配列された演算要素タイル１００、１０１、１０２、１０３、１０４の動作の一例を示す説明図である。図５（ａ）に示すように、入力端子は、四角形で表示した演算要素タイル１００の一辺を底辺とし演算要素タイル１００の内側に頂点を有する三角形で表し、前記三角形が表示されていない側面は出力端子である。他の演算要素も同様に表示する。従って、演算要素タイル１００は、Ｐ１が入力端子、Ｐ２、Ｐ３、及びＰ４が出力端子である。

図５（ｂ）に示すように、演算要素タイル１００の出力端子Ｐ３は、演算要素タイル１０１の入力端子Ｐ１と接続され、演算要素タイル１００の出力端子Ｐ４は、演算要素タイル１０２の入力端子Ｐ２に接続されている。演算要素タイル１０２の出力端子Ｐ３は、演算要素タイル１０３の入力端子Ｐ１に接続され、演算要素タイル１０１の出力端子Ｐ４は、演算要素タイル１０３の入力端子Ｐ２に接続されている。また、演算要素タイル１０３の出力端子Ｐ３は、演算要素タイル１０４の入力端子Ｐ１に接続されている。演算要素タイル１００の入力端子Ｐ１及び演算要素タイル１０２の入力端子Ｐ１夫々に入力されたデータＤ１及びＤ２夫々は、演算要素タイル１０４の出力端子Ｐ３から出力データＤ３として出力される。

すなわち、演算要素タイル１００に入力された入力データＤ１は、演算要素タイル１００において予め構成された論理演算を行った後、演算後のデータを演算要素タイル１０１及び１０２へ出力する。

演算要素タイル１０２は、入力された入力データＤ２と演算要素タイル１００から入力されたデータに基づいて論理演算を行い、演算後のデータを演算要素タイル１０３へ出力する。

演算要素タイル１０１は、演算要素タイル１００から入力されたデータに基づき論理演算を行い、演算後のデータを演算要素タイル１０３へ出力する。

演算要素タイル１０３は、演算要素タイル１０１及び１０２から入力されたデータに基づき論理演算を行い、演算後のデータを演算要素タイル１０４へ出力する。

演算要素タイル１０４は、演算要素タイル１０３から入力されたデータに基づき論理演算を行い、演算後のデータを出力データＤ３として出力する。これにより、入力されたデータＤ１及びＤ２に対して、状態変数の設定を変更し、複数配列された演算要素タイルの構成を変更してデータＤ３を出力することができる。

図５（ｃ）に示すように、状態変数を変更して演算要素タイルの入出力端子の構成を変更することができる。すなわち、演算要素タイル１００の状態変数Ｓ４、演算要素タイル１０１の状態変数Ｓ４、演算要素タイル１０２の状態変数Ｓ２、演算要素タイル１０３の状態変数Ｓ２、及び演算要素タイル１０４の状態変数Ｓ１から構成されるビット列「１、１、０、０、０」を「０、０、１、１、１」に変更することにより、演算要素タイル１００の出力端子Ｐ４は入力端子Ｐ４に変更され、演算要素タイル１０１の出力端子Ｐ４は入力端子Ｐ４に変更され、演算要素タイル１０２の入力端子Ｐ２は出力端子Ｐ２に変更され、演算要素タイル１０３の入力端子Ｐ２は出力端子Ｐ２に変更され、演算要素タイル１０４の入力端子Ｐ１は出力端子に変更される。

これにより、演算要素タイル１０２に入力された入力データＤ２は、演算要素タイル１０２において予め構成された論理演算を行った後、演算後のデータを演算要素タイル１００及び１０３へ出力する。

演算要素タイル１００は、入力された入力データＤ１及び演算要素タイル１０２から入力されたデータに基づき論理演算を行い、演算後のデータを演算要素タイル１０１へ出力する。

演算要素タイル１０３は、演算要素タイル１０２から入力されたデータに基づき論理演算を行い、演算後のデータを演算要素タイル１０１へ出力する。

演算要素タイル１０１は、演算要素タイル１００及び演算要素タイル１０３から入力されたデータに基づき論理演算を行い、演算後のデータを出力データＤ３として出力する。

また、各演算要素タイル１００、１０１、１０２、１０３、１０４における状態変数Ｓ５の設定を変更することにより、各演算要素タイル１００、１０１、１０２、１０３、１０４におけるデータの遅延時間を１クロック周期分又は２クロック周期分のいずれかに変更することができる。これにより演算要素タイル間のデータの送受のタイミングを調整することができる。

上述のとおり、演算要素タイル１００、１０１、１０２、１０３、１０４は、状態変数の値の設定を変更することにより、外部デバイス及び隣り合って配置された演算要素タイルを選択して、データの入出力を行うことができ、また、入力されたデータの中から選択したデータに所要の論理演算を行うことができる。また、演算後のデータを出力する際に、演算後のデータを遅延させて出力することができる。

実施の形態１においては、演算部は数１に表された演算を行うものであったが、これに限られず、ＮＡＮＤ、ＮＯＲなどのブール関数で表される演算を行うものであってもよい。また、演算部が有する論理演算機能の複雑度は、演算要素タイルで構成される演算装置の用途に合わせて、より単純な論理機能を有するものから、より複雑な論理機能を有するものまで、選択して設定することが可能である。この際、演算要素タイルの総数、必要とされる演算処理能力に応じて変更できる。

実施の形態１において、マルチスイッチ部は、５つのデータ線から３つのデータ線を選択可能に構成してあるが、これに限らず、例えば、４つのデータ線から２つ又は３つのデータ線を選択可能に構成してあってもよい。また、５つのデータ線から２つのデータ線を選択する構成でもよい。

実施の形態１においては、外部デバイスとのデータの送受は、入力端子Ｐ０及び出力端子Ｐ５により行なわれる構成であったが、これに限らず、入出力端子Ｐ１乃至Ｐ４を用いて、状態変数により入出力を設定可能に構成してもよい。また、隣り合う演算要素タイルと接続される入出力端子Ｐ１乃至Ｐ４の一部を入力端子Ｐ０又は出力端子Ｐ５とする構成でもよい。

実施の形態１においては、２つの遅延部を有する構成であったが、これに限らず、３つの遅延部を構成し、３クロック周期分の時間を遅延できるものでもよい。また、演算部の入力段に遅延部を構成してもよい。

状態変数を設定するビット列は、複数の演算要素タイルから構成される演算装置にメモリ又はレジスタなどを配置し、メモリ又はレジスタから動的に読み出すことにより、各演算要素タイルの構成を変更してもよい。また、演算要素タイルを二次元に配列して配置する際に、夫々の演算要素タイルの構成を決定するものでもよい。

実施の形態２
図６及び図７は、複数の演算要素タイルを二次元配列した演算装置２００の製造方法を示す説明図である。電子線リソグラフィー又はフォトリソグラフィーなどを用いてシリコン基板を微細加工して、複数の演算要素タイルを構成する半導体パターン、絶縁体パターン、及び導体パターンが形成されたマスター盤を予め作成しておく。

ポリイミドベースフィルムの一面に銅箔を張り合わせた基板５０の銅箔面に（図６（ａ））、半導体パターンが形成されたマスター盤にポリチオフェン系の液状半導体を塗布し、液状半導体が塗布された面を、基板５０の銅箔面に押し付けて、基板５０上に半導体層を形成する。

次に、絶縁体パターンが形成されたマスター盤にポリビニルフェノールなどの液状絶縁体を塗布し、液状絶縁体が塗布された面を前記半導体層に押し付けて、半導体層上に絶縁体層を形成する。

次に、導体パターンが形成されたマスター盤にポリチオフェン系又はポリフェニレンビニレンなどの液状導体を塗布し、液状導体が塗布された面を前記半導体層又は絶縁体層に押し付けて、半導体層又は絶縁体層上に導体層を形成する（図６（ｂ））。

これにより、基板５０上に半導体層、絶縁体層、導体層から構成される三次元のパターンが形成され、電極となる導体パターンの間に半導体層が形成された複数のＦＥＴゲートが構成される。複数のＦＥＴゲートの電極部分を導体層で接続することにより複数のＦＥＴゲートが接続され、複数の演算要素タイル１００、１００、…を構成する回路パターンが基板５０上に実装される。

例えば、スイッチＳＷ１乃至ＳＷ５、マルチスイッチ部１０は、ＦＥＴゲートによる半導体スイッチにより実現され、演算部２０は、ＦＥＴゲートを複数段組み合わせることにより、任意の論理演算部を実現できる。また、遅延部３０、４０、レジスタ部６０はＦＥＴゲートを複数段組み合わせることにより実現できる。

演算要素タイル１００、１００、…の上面に、導体パターンにより電極を設け、演算要素タイルに電源を供給する電源端子を接続する。

演算要素タイルが配置された基板５０に入出力用の信号線５１、５１、…を接続する（図６（ｃ））。

基板５０上の演算要素タイル１００、１００、…の上面の電極に接続される導電性薄膜５３を設け、導電性薄膜５３と前記銅箔夫々に電源線５２、５２を接続する（図７（ａ））。

信号線５１、５１、…、電源線５２、５２が接続された基板５０において、用途に応じて基板５０の不必要な部分を削除し、基板の大きさを小さくした後に、基板の両面に非導電性の合成樹脂膜を塗布して演算要素タイル１００、１００、…を被覆する（図７（ｂ））。

非導電性の合成樹脂膜５４で被覆された複数の演算要素タイルで構成される演算装置２００を、使用される機器又は装置の収納スペースの形状に合わせて変形させて収納する（図７（ｃ））。

これにより、用途に応じた論理演算機能を備えた演算装置２００を、利用可能な収納スペースに合わせて変形させて搭載することができる。

実施の形態２においては、演算要素タイルが形成された基板において、不必要な部分を取り除いたが、これに限らず、予め基板の大きさを所要の大きさに設定しておくことにより、基板の不必要な部分の除去を行わずに演算装置を製造することも可能である。

実施の形態２においては、使用した液状導体、液状半導体、液状絶縁体は、これらに限らず、他の材料、生理活性材などを用いてもよい。

実施の形態２において、半導体層、絶縁体層、導体層を形成する順序は、これに限らず、どのような順序で各層を形成してもよい。また、各層を形成する回数も、いずれの回数であってもよい。

実施の形態２においては、液状の半導体などをマスター盤に塗布して、基板上に付着させる方法であったが、これに限らず、液状の半導体などを微細の液状にしてインクジェット方式で印刷するものでもよい。

演算要素タイルの構造を示すブロック図である。 マルチスイッチ部の構成を示す模式図である。 入出力端子の切り換えの一例を示す説明図である。 演算要素タイルを二次元配列した構成を示す模式図である。 複数配列された演算要素タイルの動作の一例を示す説明図である。 複数の演算要素タイルを二次元配列した演算装置の製造方法を示す説明図である。 複数の演算要素タイルを二次元配列した演算装置の製造方法を示す説明図である。

符号の説明

１０ マルチスイッチ部
２０ 演算部
３０、４０ 遅延部
５０ 基板
５１ 信号線
５２ 電源線
５３ 導電性薄膜
５４ 合成樹脂膜
１００、１０１、１０２、１０３、１０４ 演算要素タイル
２００ 演算装置

Claims (5)

1. 二次元配列可能な演算要素タイルであって、
   データの入力又は出力が択一的に可能な複数の入出力部と、
   該入出力部をデータの入力端又は出力端のいずれかに設定する入出力設定部と、
   設定された入力端から入力されたデータを演算する演算部と
   を備え、
   演算したデータを設定された出力端を介して出力すべくなしてあることを特徴とする演算要素タイル。
2. 前記入出力部は、前記演算要素タイルの側面に設けてあることを特徴とする請求項１に記載された演算要素タイル。
3. 請求項１又は請求項２の演算要素タイルを複数含む演算装置であって、
   前記演算要素タイルを基板上に二次元に配列して構成してあることを特徴とする演算装置。
4. 前記基板は加撓性を有することを特徴とする請求項３に記載された演算装置。
5. 請求項３又は請求項４の演算装置の製造方法であって、
   前記基板の少なくとも一面に導電層を形成し、
   前記導電層上に半導体、絶縁体、及び導体を付着して、前記基板上に半導体、絶縁体、及び導体のパターンを形成して複数の演算要素タイルを構成することを特徴とする演算装置の製造方法。
   
   
   

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