JP2003115048A - 信号処理用並列処理論理回路 - Google Patents

Abstract

(57)【要約】 【課題】 ピクセルアレイを構成する各ピクセルのサイ
ズを縮小する。 【解決手段】 マトリクス状に配置されたセンサと、各
センサに対応しかつ各センサからの２進数情報ＩＳを基
に論理演算を行なう単位論理回路ｐｅとを有し、単位論
理回路は、センサから出力された２進数情報、この単位
論理回路から出力される２進数情報Ｙおよび他の単位論
理回路から出力された２進数情報ＩＵ，ＩＲ，ＩＤ，Ｉ
Ｌを入力として、所定の組合せ論理演算とその双対とな
る組合せ論理演算とのみを排他的に実行し、その実行結
果である２進数情報を他の単位論理回路へ出力する演算
手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マトリクス状に配
置された複数のデジタルデータ発生器の出力を、各デジ
タルデータ発生器に対応する複数の単位論理回路により
並列に処理する信号処理用並列処理論理回路に関する。

【０００２】

【従来の技術】図６６（ａ）に示すように、光または物
体表面の凹凸等を検出するセンサを搭載したピクセル１
１０がマトリクス状に複数配置されたピクセルアレイ１
０１と、このピクセルアレイ１０１を制御するコントロ
ーラ１０２と、制御プログラムを格納するメモリ１０３
とからなり、画像または物体の表面形状を読み取り、画
像処理等を行なうシステムが提案されている。

【０００３】このようなシステムの１つである指紋認識
システムでは、ピクセルアレイ１０１の各センサで採取
した指紋画像を予め登録された登録画像と照合し、本人
認証を行なう。このとき、採取した指紋画像にノイズや
濃淡むら等の理想パタンからのずれが含まれると、登録
画像との照合精度が下がるという問題がある。このた
め、採取した画像のノイズや濃淡むら等を取り除いた後
で、登録画像との照合を行なうという前処理が必要とな
る。この前処理を行なう手法として、１）採取した画像
をピクセルアレイ１０１の外部に一度読み出し、汎用の
マイクロプロセッサで逐次処理を行なう、２）図６６
（ｂ）に示すように各ピクセル１１０に単位論理回路１
１０ｐを搭載し、各単位論理回路１１０ｐにより画像を
並列処理する、という２つの手法がある。

【０００４】１）の手法では、画像情報をピクセルアレ
イ１０１の外部に読み出す際に長時間を要するという問
題と、外部マイクロプロセッサで逐次処理する際に長時
間を要するという問題がある。また処理速度を高くする
ためにマイクロプロセッサの動作周波数を高めた場合に
は、消費電力が大きくなるという問題が発生する。これ
に対し２）の手法は並列処理であるので、短い演算ステ
ップ数で処理を実行できる。したがって１）の手法のよ
うに動作周波数を高めて処理速度を高くする必要がない
ので、消費電力が大きくなるという問題は起こらない。
また、採取した指紋画像をピクセルアレイ１０１の外部
に読み出す必要がないので、個人情報の漏洩を防止し、
安全性を高めることができる。

【０００５】

【発明が解決しようとする課題】２）の手法を採用する
場合、各ピクセル１１０に搭載する単位論理回路１１０
ｐには、従来は汎用性のあるマイクロプロセッサが用い
られていた。このマイクロプロセッサは多機能な論理演
算ブロックや十分なビット幅の記憶回路を有しているの
で、多様な画像処理が可能である反面、ピクセル１１０
の回路規模およびサイズが大きくなり、画像処理の解像
度が上げられないという問題があった。特に指紋等の画
像パタンの特徴的長さが決まっている場合には、これを
反映した解像度とするためピクセルサイズをある値以下
（約５０μｍ以下）にする必要があり、従来方式では、
このサイズを達成できないという問題があった。

【０００６】それ故、本発明の主目的は、ピクセルアレ
イを構成する各ピクセルのサイズを縮小することにあ
る。また、本発明の他の目的は、ピクセルアレイの画像
処理の分解能を高めることにある。

【０００７】

【課題を解決するための手段】画像のノイズや濃淡むら
の除去等の前処理には、モルフォロジ処理が有用であ
る。本発明はモルフォロジ処理が互いに双対の関係にあ
る組合せ演算からなることに着目し、この種の組合せ演
算に単位論理回路の機能を限定することにより、単位論
理回路の回路規模を小さくするものである。すなわち本
発明の信号処理用並列処理論理回路は、マトリクス状に
配置されたデジタルデータ発生器と、各デジタルデータ
発生器に対応しかつ各デジタルデータ発生器からの２進
数情報を基に論理演算を行なう単位論理回路とを有し、
単位論理回路は、デジタルデータ発生器から出力された
２進数情報、この単位論理回路から出力される２進数情
報および他の単位論理回路から出力された２進数情報を
入力として、所定の組合せ論理演算とその双対となる組
合せ論理演算とのみを排他的に実行し、その実行結果で
ある２進数情報を他の単位論理回路へ出力する演算手段
を有することを特徴とする。デジタルデータ発生器とし
ては、電極間の距離に応じて変化する容量に基づく信号
を出力する容量式センサや、光の有無に基づく信号を出
力する光学式センサ等のセンサを用いてもよい。

【０００８】この信号処理用並列処理論理回路におい
て、単位論理回路は、所定の組合せ論理演算を実行する
第１の論理回路と，所定の組合せ論理演算の双対となる
組合せ論理演算を実行する第２の論理回路と，第１の論
理回路と第２の論理回路とを排他的に切り替える制御回
路とを有する組合せ論理回路と、この組合せ論理回路に
よる実行結果である２進数情報を格納するとともに、格
納されている２進数情報を他の単位論理回路へ出力する
記憶回路とを有するものであってもよい。

【０００９】ここで、単位論理回路は、記憶回路を複数
有し、さらに組合せ論理回路による実行結果を複数の記
憶回路の中から選択して格納させる第１の選択回路を有
し、複数の記憶回路のそれぞれに格納されている２進数
情報の少なくとも１つが他の単位論理回路へ出力される
ようにしてもよい。複数の記憶回路を使用することによ
り、演算の途中結果を複数個蓄積することができるの
で、演算機能の幅を広げることができる。また、単位論
理回路は、複数の記憶回路から出力された複数の２進数
情報の中から組合せ論理回路に入力させる２進数情報を
選択する第２の選択回路を更に有するようにしてもよ
い。選択回路によって選択される２進数情報の数は、０
（ゼロ）個、１個または複数個の場合がある。

【００１０】また、単位論理回路が有する演算手段は、
所定の組合せ論理演算と、その双対となる組合せ論理演
算と、この単位論理回路が有する複数の記憶回路からの
複数の２進数情報の中の任意の２つの２進数情報の論理
和と、これら２つの２進数情報のうちの一方の論理否定
と他方との論理積とを排他的に実行し出力する手段を有
するものであってもよい。ここで実行される論理積およ
び論理和により、選択論理を効率よく実現することがで
きる。また、単位論理回路が有する第２の選択回路は、
この単位論理回路の外部データ入力端子からの２進数情
報をこの単位論理回路が有する組合せ論理回路に選択的
に入力させるようにしてもよい。これにより外部データ
入力端子からの２進数情報を単位論理回路の組合せ論理
回路に並列に取り込み、かつ並列に演算処理を施すこと
ができるので、高速処理が可能となる。

【００１１】また、単位論理回路が有する組合せ論理回
路は、この単位論理回路の外部から共通に入力される論
理修飾信号により、この単位論理回路が有する記憶回路
から入力される２進数情報および他の単位論理回路から
入力される２進数情報の有効または無効を切り替える切
替手段を有していてもよい。または、単位論理回路が有
する組合せ論理回路は、この単位論理回路の外部から共
通に入力される論理修飾信号により、この単位論理回路
が有する記憶回路から入力される２進数情報、他の単位
論理回路から入力される２進数情報および外部データ入
力端子から入力される２進数情報の有効または無効を切
り替える切替手段を有していてもよい。

【００１２】また、単位論理回路は、記憶回路に含まれ
かつ組合せ論理回路から出力された２進数情報を格納す
るとともに、格納されている２進数情報を他の単位論理
回路へ出力する第１のレジスタと、記憶回路に含まれか
つ２進数情報を格納する複数のレジスタが縦続接続され
るとともに最終段のレジスタの出力端子が初段のレジス
タの入力端子に接続されたシフトレジスタと、このシフ
トレジスタを構成する複数のレジスタのうち任意の１の
レジスタの入力端子に、この１のレジスタの前段のレジ
スタの出力端子と、第１のレジスタの出力端子のいずれ
か１つを選択して接続する第３の選択回路とを有し、シ
フトレジスタを構成する複数のレジスタのそれぞれに格
納された２進数情報のうちの１つが組合せ論理回路に入
力される構成としてもよい。これにより、レジスタの各
々に読みだし用の回路および書き込み用の回路を付加す
る必要がなく、回路要素の規模を大きく削減することが
できる。

【００１３】または、単位論理回路は、記憶回路に含ま
れかつ２進数情報を格納する複数のレジスタが縦続接続
されるとともに最終段のレジスタの出力端子が初段のレ
ジスタの入力端子に接続されたシフトレジスタと、記憶
回路に含まれかつシフトレジスタを構成する複数のレジ
スタのそれぞれに格納された２進数情報のうちの１つを
格納するとともに、格納されている２進数情報を組合せ
論理回路へ出力する第１のレジスタと、シフトレジスタ
を構成する複数のレジスタのうち任意の１のレジスタの
入力端子に、この１のレジスタの前段のレジスタの出力
端子と、組合せ論理回路の出力端子のいずれか１つを選
択して接続する第３の選択回路とを有し、前記第１のレ
ジスタの前段のレジスタに格納される２進数情報が他の
単位論理回路へ出力される構成としてもよい。これによ
り、レジスタの各々に読みだし用の回路および書き込み
用の回路を付加する必要がなく、回路要素の規模を大き
く削減することができる。

【００１４】また、上述した信号処理用並列処理論理回
路において、単位論理回路は、デジタルデータ発生器か
ら出力された２進数情報、この単位論理回路から出力さ
れる２進数情報および他の単位論理回路から出力された
２進数情報を入力として、２種類の演算処理を選択的に
実行する第１の論理回路と、この第１の論理回路から出
力された２進数情報を格納する記憶回路と、この記憶回
路から出力された２進数情報に対して２種類の演算処理
を選択的に実行し、その実行結果である２進数情報を他
の単位論理回路へ出力する第２の論理回路とを有し、さ
らに、単位論理回路の第２の論理回路が実行する演算処
理と、この単位論理回路の出力を入力とする他の単位論
理回路の第１の論理回路が実行する演算処理とを制御信
号により切り替え、所定の組合せ論理演算とその双対と
なる組合せ論理演算とを排他的に実行する制御手段を備
えたものであってもよい。

【００１５】ここで、単位論理回路は、記憶回路を複数
有し、さらに第１の論理回路による実行結果を複数の記
憶回路の中から選択して格納させる第１の選択回路を有
し、複数の記憶回路のそれぞれに格納されている２進数
情報の少なくとも１つが第２の論理回路へ出力されるよ
うにしてもよい。複数の記憶回路を使用することによ
り、演算の途中結果を複数個蓄積することができるの
で、演算機能の幅を広げることができる。また、単位論
理回路は、複数の記憶回路から出力された複数の２進数
情報の中から第１の論理回路に入力させる２進数情報を
選択する第２の選択回路を更に有するようにしてもよ
い。選択回路によって選択される２進数情報の数は、０
（ゼロ）個、１個または複数個の場合がある。

【００１６】また、単位論理回路が有する演算手段は、
所定の組合せ論理演算と、その双対となる組合せ論理演
算と、この単位論理回路が有する複数の記憶回路からの
複数の２進数情報の中の任意の２つの２進数情報の論理
和と、これら２つの２進数情報のうちの一方の論理否定
と他方との論理積とを排他的に実行し出力する手段を有
するものであってもよい。ここで実行される論理積およ
び論理和により、選択論理を効率よく実現することがで
きる。また、単位論理回路が有する第２の選択回路は、
この単位論理回路の外部データ入力端子からの２進数情
報をこの単位論理回路が有する第１の論理回路に選択的
に入力させるようにしてもよい。これにより外部データ
入力端子からの２進数情報を単位論理回路の組合せ論理
回路に並列に取り込み、かつ並列に演算処理を施すこと
ができるので、高速処理が可能となる。

【００１７】また、単位論理回路が有する第１の論理回
路は、この単位論理回路の外部から共通に入力される論
理修飾信号により、この単位論理回路が有する記憶回路
から入力される２進数情報および他の単位論理回路から
入力される２進数情報の有効または無効を切り替える切
替手段を有していてもよい。または、単位論理回路が有
する第１の論理回路は、この単位論理回路の外部から共
通に入力される論理修飾信号により、この単位論理回路
が有する記憶回路から入力される２進数情報、他の単位
論理回路から入力される２進数情報および外部データ入
力端子から入力される２進数情報の有効または無効を切
り替える切替手段を有していてもよい。

【００１８】また、単位論理回路は、記憶回路に含まれ
かつ第１の論理回路から出力された２進数情報を格納す
るとともに、格納されている２進数情報を第２の論理回
路へ出力する第１のレジスタと、記憶回路に含まれかつ
２進数情報を格納する複数のレジスタが縦続接続される
とともに最終段のレジスタの出力端子が初段のレジスタ
の入力端子に接続されたシフトレジスタと、このシフト
レジスタを構成する複数のレジスタのうち任意の１のレ
ジスタの入力端子に、この１のレジスタの前段のレジス
タの出力端子と、第１のレジスタの出力端子のいずれか
１つを選択して接続する第３の選択回路とを有し、シフ
トレジスタを構成する複数のレジスタのそれぞれに格納
された２進数情報のうちの１つが第１の論理回路に入力
される構成としてもよい。これにより、レジスタの各々
に読みだし用の回路および書き込み用の回路を付加する
必要がなく、回路要素の規模を大きく削減することがで
きる。

【００１９】または、単位論理回路は、記憶回路に含ま
れかつ２進数情報を格納する複数のレジスタが縦続接続
されるとともに最終段のレジスタの出力端子が初段のレ
ジスタの入力端子に接続されたシフトレジスタと、記憶
回路に含まれかつシフトレジスタを構成する複数のレジ
スタのそれぞれに格納された２進数情報のうちの１つを
格納するとともに、格納されている２進数情報を第１の
論理回路へ出力する第１のレジスタと、シフトレジスタ
を構成する複数のレジスタのうち任意の１のレジスタの
入力端子に、この１のレジスタの前段のレジスタの出力
端子と、第１の論理回路の出力端子のいずれか１つを選
択して接続する第３の選択回路とを有し、前記第１のレ
ジスタの前段のレジスタに格納される２進数情報が第２
の論理回路へ出力される構成としてもよい。これによ
り、レジスタの各々に読みだし用の回路および書き込み
用の回路を付加する必要がなく、回路要素の規模を大き
く削減することができる。

【００２０】また、上述した信号処理用並列処理論理回
路において、マトリクス状に配置された複数の単位論理
回路は、各列ごとに共通に第１の制御信号線が接続され
るとともに、各行ごとに共通に第２の制御信号線が接続
され、単位論理回路は、接続された第１および第２の制
御信号線のそれぞれに与えられた制御信号の組合せに基
づき、記憶回路の内容を更新または更新しないことを制
御する手段を有するようにしてもよい。これにより、あ
る特定の単位論理回路に対して、その論理演算を無効に
したり、有効にしたりすることができる。よって、演算
処理機能を拡張することができる。

【００２１】また、上述した信号処理用並列処理論理回
路において、単位論理回路が有する記憶回路は、クロッ
ク信号が第１のレベルのときデータ入力端子に入力され
たデータ信号を取り込み、クロック信号が第２のレベル
のとき取り込んだデータ信号を保持するＲＡＭ型ラッチ
回路を含むものであってもよい。トランスミッション型
ラッチ回路の約３分の１の面積でレイアウト可能なＲＡ
Ｍ型ラッチ回路を用いることにより、単位論理回路を更
に小型化することができる。また、上述した信号処理用
並列処理論理回路において、単位論理回路は、所定の組
合せ論理演算とその双対となる組合せ論理演算を排他的
に実行することにより、モルフォロジ処理を行なうよう
にしてもよい。

【００２２】

【発明の実施の形態】本発明にかかる並列処理論理回路
は、例えば図１（ａ）に示す指紋認証システムのよう
に、物体の表面形状または画像等を認識するシステムに
適用される。このシステムは、複数のピクセル１０がマ
トリクス状に配置されたピクセルアレイ１と、このピク
セルアレイ１を制御するコントローラ２と、制御プログ
ラムを格納するメモリ３とを有する。

【００２３】ピクセル１０は、図１（ｂ）に示すように
センサ（デジタルデータ発生器）ｓｅと単位論理回路ｐ
ｅとを有する。センサｓｅは、物体表面の凹凸または光
等を検出し、検出結果を２進数情報として単位論理回路
ｐｅに出力するものである。単位論理回路ｐｅは、セン
サｓｅから出力された２進数情報と、隣接するピクセル
から出力された２進数情報ＩＵ，ＩＲ，ＩＤ，ＩＬとを
入力として所定の組合せ論理演算を行ない、その演算結
果を２進数情報Ｙとして単位論理回路ｐｅ内の記憶回路
に保存するとともに隣接するピクセルに出力するもので
ある。各ピクセル１０の単位論理回路ｐｅは、並列に論
理演算を行ない、これらの単位論理回路ｐｅにより並列
処理論理回路が構成される。以下、本発明の実施の形態
を詳細に説明する。

【００２４】（実施の形態１）本発明の実施の形態１
は、並列処理論理回路を構成する単位論理回路におい
て、組合せ論理回路の機能を、ＡＮＤゲートとその双対
論理であるＯＲゲートとに限定したものである。図２
は、実施の形態１の並列処理論理回路の全体構成を示す
ブロック図である。この並列処理論理回路は、説明を簡
単にするため、マトリクス状に配置された９個の単位論
理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成される
ものとする。したがって、マトリクス状に配置される単
位論理回路ｐｅｉｊの数が９に限られないことは言うま
でもない。隣接する単位論理回路との間は、データの授
受が行われるよう配線が設けられている。図２では、各
並列処理論理回路ｐｅｉｊが隣接する単位論理回路のう
ちｉまたはｊが等しい単位論理回路とデータの送受を行
える構成としたが、これに限られるものではない。

【００２５】図３（ａ）は、図２に示した単位論理回路
ｐｅ１１の構成を示すブロック図である。単位論理回路
ｐｅ１１は、各種演算処理を行う組合せ論理回路ｃ１
と、この組合せ論理回路ｃ１が処理したデータを格納す
る記憶回路ｒ１とからなる。記憶回路ｒ１の出力信号Ｙ
は、単位論理回路ｐｅ１１に隣接する他の４つの単位論
理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１の組合
せ論理回路に入力される。一方、組合せ論理回路ｃ１に
は、隣接する４つの論理回路ｐｅ０１，ｐｅ１０，ｐｅ
１２，ｐｅ２１の記憶回路からの入力信号（２進数情
報）ＩＤ，ＩＬ，ＩＲ，ＩＵと、自分自身の記憶回路ｒ
１の出力信号（２進数情報）Ｙとが入力される。

【００２６】図３（ｂ）は、マトリクス端部の単位論理
回路ｐｅ２１の構成を示すブロック図である。この単位
論理回路ｐｅ２１では、欠損した上方からの入力信号と
して論理値０を入力する。図３（ｃ）は、マトリクスコ
ーナー部の単位論理回路ｐｅ２２の構成を示すブロック
図である。この単位論理回路ｐｅ２２では、欠損した上
方と右方からの入力信号として論理値０を入力する。同
様に、他のマトリクス端部およびマトリクスコーナー部
の単位論理回路でも、欠損した隣接する単位論理回路か
らの入力信号として論理値０を入力する。

【００２７】図４は、図３（ａ）に示した単位論理回路
ｐｅ１１内の組合せ論理回路ｃ１の回路図である。この
組合せ論理回路ｃ１は、５入力のＡＮＤゲート（第１の
論理回路）ｇ１と、５入力のＯＲゲート（第２の論理回
路）ｇ２と、選択回路（制御回路）ｓｓ１とからなる。
入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙは、ＡＮＤゲート
ｇ１およびＯＲゲートｇ２に共通に入力される。両論理
ゲートｇ１，ｇ２の出力は選択回路ｓｓ１に接続され、
図１（ａ）に示したコントローラ２から各単位論理回路
ｐｅｉｊに共通に分配された制御信号ｌｏｓにより論理
ゲートｇ１，ｇ２のどちらかの出力が選択され、組合せ
論理回路ｃ１の演算結果ｎ１として記憶回路ｒ１に出力
される。記憶回路ｒ１は組合せ論理回路ｃ１の演算結果
ｎ１を格納する。組合せ論理回路ｃ１で実現される論理
関数を制御信号ｌｏｓの論理値とともに表１に示す。

【００２８】

【表１】

【００２９】画像処理の一例として、モルフォロジ処理
がある。この処理では、マトリクス状に配置した各ピク
セル１０に”０”と”１”の２進数データをもたせ、各
ピクセル１０ごとに隣接するピクセルのデータに基づい
た論理演算を行い、”０”，”１”データからなる画像
データの膨張、収縮を行う。膨張処理は、図４に示した
ＯＲゲートｇ２により行うことができる。すなわち中心
ピクセル１０のピクセルデータが”１”の場合には、Ｏ
Ｒ演算によって隣接するピクセルのデータを”１”と
し、”１”データを１ピクセル分膨張することができ
る。また逆に収縮処理は、図４に示したＡＮＤゲートｇ
１により実現することができる。すなわち、中心ピクセ
ル１０の周囲に１つでも０データをもつピクセルがあれ
ば、中心ピクセル１０のピクセルデータを０とし、１デ
ータのピクセル数を収縮することができる。

【００３０】膨張処理と収縮処理のように、画像処理の
分野では、ある所定の画像処理に割り当てられた論理演
算が、それとは逆効果を与える画像処理に割り当てられ
た論理演算と双対の関係にあることが多いので、各単位
論理回路ｐｅで双対の関係にある組合せ論理演算を排他
的に実行することにより、双方の画像処理演算を同一の
実行時間でかつ効率よく実現できる。また、双対の関係
にある組合せ論理演算のみを実行するように単位論理回
路ｐｅを構成することにより、単位論理回路ｐｅの回路
規模およびサイズを小さくし、単位論理回路ｐｅの集積
度を高めて画像処理の解像度を高め、かつシステムの消
費電力を低減することができる。

【００３１】（実施の形態２）本発明の実施の形態２
は、並列処理論理回路を構成する単位論理回路におい
て、組合せ論理回路の機能を、ＡＮＤゲートとその双対
論理であるＯＲゲートとに限定したものである。図５
は、実施の形態２の並列処理論理回路の全体構成を示す
ブロック図である。この並列処理論理回路は、説明を簡
単にするため、マトリクス状に配置された９個の単位論
理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成される
ものとする。隣接する単位論理回路との間は、データの
授受が行われるよう配線が設けられている。なお、図２
に示した並列処理論理回路と同様に、単位論理回路ｐｅ
ｉｊの接続関係および個数は、図５に限られるものでは
ない。

【００３２】図６は、図５に示した単位論理回路ｐｅ１
１の構成を示すブロック図である。単位論理回路ｐｅ１
１は、各種演算処理を行う組合せ論理回路（第１，第２
の論理回路）ｃ１１，ｃ１２と、組合せ論理回路ｃ１１
が処理したデータを格納する記憶回路ｒ１１とからな
る。記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回
路ｃ１２を経由し、Ｙとして隣接する他の４つの単位論
理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１の組合
せ論理回路に入力される。一方、組合せ論理回路ｃ１１
には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１
０，ｐｅ１２，ｐｅ２１からの入力信号（２進数情報）
ＩＤ，ＩＬ，ＩＲ，ＩＵと、自分自身の出力信号（２進
数情報）Ｙとが入力される。

【００３３】図７（ａ）は、図６に示した単位論理回路
ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例
を示す回路図である。組合せ論理回路ｃ１１は、５入力
のＡＮＤゲートｇ１１と、選択回路ｓｓ１１と、インバ
ータｇ１２とからなり、組合せ論理回路ｃ１２は、選択
回路ｓｓ１２と、インバータｇ１３とからなる。組合せ
論理回路ｃ１１において、入力信号ＩＤ，ＩＬ，ＩＲ，
ＩＵ，Ｙは、ＡＮＤゲートｇ１１に入力される。ＡＮＤ
ゲートｇ１１の出力信号ｎ１３は、インバータｇ１２と
選択回路ｓｓ１１とからなる正負論理切り替え回路に入
力される。この正負論理切り替え回路の出力信号ｎ１１
は、図１（ａ）に示したコントローラ（制御手段）２か
ら各単位論理回路ｐｅｉｊに共通に分配された制御信号
ｌｏｓにより、出力信号ｎ１３の正論理と負論理との間
で切り替えられる。また、組合せ論理回路ｃ１２におい
て、インバータｇ１３と選択回路ｓｓ１２とからなる正
負論理切り替え回路の出力信号Ｙは、制御信号ｌｏｓに
より、記憶回路ｒ１１の出力信号ｎ１２の正論理と負論
理との間で切り替えられる。

【００３４】図７（ｂ）は、図６に示した単位論理回路
ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の他の構成
例を示す回路図である。２入力の排他的論理和（ＥＸＯ
Ｒ）ゲートは、一方の入力を０または１とすることによ
り、他方の入力の正論理または負論理を得ることができ
る。このため、図７（ａ）のインバータと選択回路とか
らなる正負論理切り替え回路を、ＥＸＯＲゲート１つで
置き換えることができる。したがって、組合せ論理回路
ｃ１１を５入力のＡＮＤゲートｇ１１と２入力のＥＸＯ
Ｒゲートｇ１４とから構成し、組合せ論理回路ｃ１２を
２入力のＥＸＯＲゲートｇ１５から構成することができ
る。

【００３５】この場合、入力信号ＩＤ，ＩＬ，ＩＲ，Ｉ
Ｕ，Ｙは、ＡＮＤゲートｇ１１に入力される。ＡＮＤゲ
ートｇ１１の出力信号ｎ１３は、ＥＸＯＲゲートｇ１４
に入力され、ＥＸＯＲゲートｇ１４の出力信号ｎ１１
は、制御信号ｌｏｓにより信号ｎ１３の正論理と負論理
との間で切り替えられる。また、ＥＸＯＲゲートｇ１５
の出力信号Ｙは、制御信号ｌｏｓにより、記憶回路ｒ１
１の出力信号ｎ１２の正論理と負論理との間で切り替え
られる。図７（ａ），図７（ｂ）に示した回路で実現さ
れる論理関数を制御信号ｌｏｓの論理値とともに表２に
示す。

【００３６】

【表２】

【００３７】図８（ａ）〜図８（ｃ）は、図５に示した
並列処理論理回路における論理の切り替えを説明する図
である。各単位論理回路ｐｅｉｊにおいて、ＡＮＤゲー
トｇ１１の出力の正論理を自身の記憶回路ｒ１１の入力
に接続し、かつ自身の記憶回路ｒ１１の出力の正論理を
隣接する単位論理回路の入力に接続した状態を図８
（ａ）に示す。ここで図８（ｂ）に示すように、各単位
論理回路ｐｅｉｊにおいて、ＡＮＤゲートｇ１１の出力
の負論理を自身の記憶回路ｒ１１の入力に接続し、かつ
自身の記憶回路ｒ１１の出力の負論理を隣接する単位論
理回路の入力に接続すると、図８（ｃ）に示すように各
単位論理回路ｐｅｉｊの記憶回路ｒ１１の間で実現する
論理関数が、ＡＮＤゲートと双対の関係にあるＯＲゲー
トに切り替わる。

【００３８】図９（ａ），図９（ｂ）は、図５に示した
マトリクス端部またはマトリクスコーナー部（以下、単
にマトリクス端部という）の単位論理回路ｐｅ２１，ｐ
ｅ２２の構成を示すブロック図である。この単位論理回
路ｐｅ２１，ｐｅ２２では、マトリクス端部において欠
損した隣接する単位論理回路からの入力信号を、実現す
る論理関数によらず論理値０とするため、組合せ論理回
路ｃ１１，ｃ１２の制御信号ｌｏｓを欠損した単位論理
回路からの入力信号として与える。これにより、ｌｏｓ
＝０のときには欠損した単位論理回路からの入力として
論理値０が与えられる。一方、ｌｏｓ＝１のときには論
理値１が与えられる。論理値１が与えられるのは、単位
論理回路間で実現される論理機能が、１つの単位論理回
路に閉じておらず、隣接する単位論理回路の中に分散し
ていることによる。隣接する単位論理回路では、記憶回
路ｒ１１からの出力の負論理を取るので、本来与えるべ
き論理値０を反転した１を与える。

【００３９】図２〜図４に示した並列処理論理回路で
は、あらかじめ双対の関係にある２つの論理ゲートｇ
１，ｇ２を用意しそれらの論理を入出力で切り替える構
成としたが、図５〜図９に示した並列処理論理回路で
は、正論理および負論理の切り替えで同一機能を実現で
きる。このため、必要となる回路規模が小さく、かつ隣
接する単位論理回路の入力負荷容量が小さくなるので、
単位論理回路の小面積化と、低消費電力化、高速化を図
ることができる。

【００４０】（実施の形態３）本発明の実施の形態３
は、並列処理論理回路を構成する単位論理回路内におい
て、複数の記憶回路を使用できるようにしたものであ
る。図１０は、実施の形態３の並列処理論理回路の全体
構成を示すブロック図である。この並列処理論理回路
は、説明を簡単にするため、マトリクス状に配置された
９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）か
ら構成されるものとする。隣接する単位論理回路との間
は、データの授受が行われるよう配線が設けられてい
る。なお、図２に示した並列処理論理回路と同様に、単
位論理回路ｐｅｉｊの接続関係および個数は、図１０に
限られるものではない。

【００４１】図１１は、図１０に示した単位論理回路ｐ
ｅ１１の構成を示すブロック図である。単位論理回路ｐ
ｅ１１は、組合せ論理回路ｃ１と、第２の選択回路であ
る選択回路ｓ１と、記憶回路および選択回路からなる回
路ブロックｂｌｋ１とからなる。図１２は、回路ブロッ
クｂｌｋ１の構成を示す回路図である。回路ブロックｂ
ｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロッ
プｄｆｆ１，ｄｆｆ２，・・・，ｄｆｆｎと、第１の選
択回路を構成する選択回路ｓｄ１，ｓｄ２，・・・，ｓ
ｄｎとからなる。組合せ論理回路ｃ１の演算結果ｎ１
は、各Ｄフリップフロップｄｆｆ１〜ｄｆｆｎに共通に
与えられ、制御信号ｏｒｓによって選択されたＤフリッ
プフロップのみが、書き込み信号ｗｒの立上りエッジで
組合せ論理回路ｃ１からのデータを取り込む。一方、制
御信号ｏｒｓによって選択されなかったＤフリップフロ
ップは現在の格納データを再書き込みする。

【００４２】図１１に示すように、回路ブロックｂｌｋ
１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとし
て隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１
０，ｐｅ１２，ｐｅ２１に出力される。また、この信号
Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶
回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図
示）とが選択回路ｓ１に与えられる。そして制御信号ｉ
ｒｓにより選択された信号のみが、信号ｎ３として組合
せ論理回路ｃ１に入力される。なお、選択される信号の
数は、１個の場合だけでなく、０個または複数個の場合
もある。また、組合せ論理回路ｃ１には、隣接する４つ
の他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐ
ｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力さ
れる。

【００４３】図１３は、図９（ａ）に示した単位論理回
路ｐｅ１１内の組合せ論理回路ｃ１の回路図である。こ
の組合せ論理回路ｃ１は、５入力のＡＮＤゲートｇ１
と、５入力のＯＲゲートｇ２と、選択回路ｓｓ１とから
なる。選択回路ｓｓ１に与えられる制御信号ｌｏｓによ
り、組合せ論理回路ｃ１で実現する論理関数はＡＮＤゲ
ートとＯＲゲートとの間で切り替えられる。組合せ論理
回路ｃ１の出力信号ｎ１は回路ブロックｂｌｋ１に入力
され、制御信号ｏｒｓによって選択された記憶回路のい
くつかにその内容が格納される。

【００４４】図１４（ａ），図１４（ｂ）は、図１０に
示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２
２の構成を示すブロック図である。この単位論理回路ｐ
ｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路
からの入力信号として論理値０を入力する。他のマトリ
クス端部の単位論理回路でも同様とする。図１０〜図１
４に示した並列処理論理回路は、図２〜図４に示した並
列処理論理回路の効果に加えて、次のような効果が得ら
れる。すなわち、並列処理論理回路を構成する単位論理
回路ｐｅｉｊにおいて、複数の記憶回路を使用すること
により、演算の途中結果を複数個蓄積することができる
ので、演算機能の幅を広げることができる。なお、制御
信号ｌｏｓ，ｏｒｓ，ｉｒｓおよび書き込み信号ｗｒ
は、図１（ａ）に示したコントローラ２から与えられ
る。また、図１０〜図１４では、図２〜図４における同
一部分または相当部分を同一符号で示している。

【００４５】（実施の形態４）本発明の実施の形態４
は、並列処理論理回路を構成する単位論理回路内におい
て、複数の記憶回路を使用できるようにしたものであ
る。図１５は、実施の形態４の並列処理論理回路の全体
構成を示すブロック図である。この並列処理論理回路
は、説明を簡単にするため、マトリクス状に配置された
９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）か
ら構成されるものとする。隣接する単位論理回路との間
は、データの授受が行われるよう配線が設けられてい
る。なお、図５に示した並列処理論理回路と同様に、単
位論理回路ｐｅｉｊの接続関係および個数は、図１５に
限られるものではない。

【００４６】図１６は、図１５に示した単位論理回路ｐ
ｅ１１の構成を示すブロック図である。単位論理回路ｐ
ｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選
択回路である選択回路ｓ１と、記憶回路および選択回路
からなる回路ブロックｂｌｋ１１とからなる。回路ブロ
ックｂｌｋ１１の構成および動作は図１２に示したもの
と同じである。すなわち、回路ブロックｂｌｋ１１は、
ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１
〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ
１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択さ
れたＤフリップフロップのみが組合せ論理回路ｃ１１の
演算結果ｎ１１を取り込み、他のＤフリップフロップは
現在の格納データを再書き込みする。

【００４７】図１６に示すように、回路ブロックｂｌｋ
１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、
組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接
する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ
１２，ｐｅ２１に出力される。また、この信号Ｙと、回
路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ
１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図
示）とが、選択回路ｓ１に与えられる。そして制御信号
ｉｒｓにより選択された信号のみが、信号ｎ１５として
組合せ論理回路ｃ１１に入力される。なお、選択される
信号の数は、１個の場合だけでなく、０個または複数個
の場合もある。また、前記組合せ論理回路ｃ１１には、
隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，
ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，
ＩＵが入力される。

【００４８】図１７は、図１６に示した単位論理回路ｐ
ｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例を
示す回路図である。組合せ論理回路ｃ１１は、５入力の
ＡＮＤゲートｇ１１と、選択回路ｓｓ１１と、インバー
タｇ１２とからなり、組合せ論理回路ｃ１２は、選択回
路ｓｓ１２と、インバータｇ１３とからなる。選択回路
ｓｓ１１とインバータｇ１２、選択回路ｓｓ１２とイン
バータｇ１３は、それぞれ正負論理切り替え回路を形成
し、入力信号の正論理と負論理を制御信号ｌｏｓによっ
て切り替えて出力する。この正負論理選択回路と５入力
ＡＮＤゲートｇ１１の組合せにより、単位論理回路ｐｅ
ｉｊの各記憶回路の間で実現する論理関数を、ＡＮＤゲ
ートとＯＲゲートの間で切り替えることができる。な
お、組合せ論理回路ｃ１１，ｃ１２を図７（ｂ）と同様
にＥＸＯＲゲートを用いて構成してもよい。組合せ論理
回路ｃ１１の出力信号ｎ１１は回路ブロックｂｌｋ１１
に入力され、制御信号ｏｒｓによって選択された記憶回
路のいくつかにその内容が格納される。

【００４９】なお、図１８（ａ），図１８（ｂ）に示す
ように、図１５に示したマトリクス端部の単位論理回路
ｐｅ２１，ｐｅ２２では、図９（ａ），図９（ｂ）に示
した並列処理論理回路と同様に、マトリクス端部におい
て欠損した隣接する単位論理回路からの入力信号とし
て、組合せ論理回路ｃ１１，ｃ１２の制御信号ｌｏｓを
与える。これにより、実現する論理関数によらず、欠損
した隣接する単位論理回路からの入力信号を論理値０と
することができる。他のマトリクス端部の単位論理回路
でも同様とする。

【００５０】図１５〜図１８に示した並列処理論理回路
では、それを構成する単位論理回路ｐｅｉｊにおいて、
複数の記憶回路を使用することにより、演算の途中結果
を複数個蓄積することができるので、演算機能の幅を広
げることができる。また単位論理回路の間で実現する論
理関数をＡＮＤゲートとＯＲゲートで切り替える場合
に、使用する論理ゲートを共有するため、単位論理回路
の回路規模を縮小し、隣接する単位論理回路の入力負荷
容量を低減することができる。これにより単位論理回路
の低消費電力化、動作の高速化を実現することができ
る。なお、図１５〜図１８では、図５〜図９における同
一部分または相当部分を同一符号で示している。

【００５１】（実施の形態５）本発明の実施の形態５
は、図１に示したピクセルアレイ１の各ピクセル１０に
おいて、センサｓｅから出力された２進数情報を単位論
理回路ｐｅに取り込めるようにしたものである。図１９
は、実施の形態５の並列処理論理回路の全体構成を示す
ブロック図である。この並列処理論理回路は、説明を簡
単にするため、マトリクス状に配置された９個の単位論
理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成される
ものとする。隣接する単位論理回路との間は、データの
授受が行われるよう配線が設けられている。なお、図２
に示した並列処理論理回路と同様に、単位論理回路ｐｅ
ｉｊの接続関係および個数は、図１９に限られるもので
はない。

【００５２】また、各単位論理回路ｐｅｉｊは外部デー
タ入力端子を有し、この外部データ入力端子は各単位論
理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊ
の出力端子に接続されている。よって、センサｓｅｉｊ
の出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部デ
ータ入力端子から単位論理回路ｐｅｉｊに与えられる。

【００５３】図２０（ａ）は、図１９に示した単位論理
回路ｐｅ１１の構成を示すブロック図である。単位論理
回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回
路である選択回路ｓ１と、記憶回路および選択回路から
なる回路ブロックｂｌｋ１とからなる。回路ブロックｂ
ｌｋ１の構成および動作は図１２に示したものと同じで
ある。すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶
回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎ
と、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎ
とからなり、制御信号ｏｒｓによって選択されたＤフリ
ップフロップのみが組合せ論理回路ｃ１の演算結果ｎ１
を取り込み、他のＤフリップフロップは現在の格納デー
タを再書き込みする。

【００５４】図２０（ａ）に示すように、回路ブロック
ｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号
Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐ
ｅ１０，ｐｅ１２，ｐｅ２１に出力される。また、この
信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の
記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号とし
て図示）とが選択回路ｓ１に与えられる。この選択回路
ｓ１には更にセンサｓｅ１１の出力信号ＩＳ１１が与え
られ、これらの中から制御信号ｉｒｓにより選択された
信号のみが、信号ｎ３として組合せ論理回路ｃ１に入力
される。また、組合せ論理回路ｃ１には、隣接する４つ
の他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐ
ｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力さ
れる。

【００５５】組合せ論理回路ｃ１は図１３に示した構成
をしており、選択回路ｓｓ１に与えられる制御信号ｌｏ
ｓにより、組合せ論理回路ｃ１で実現する論理関数をＡ
ＮＤゲートとＯＲゲートとの間で切り替えることができ
る。組合せ論理回路ｃ１の出力信号ｎ１は回路ブロック
ｂｌｋ１に入力され、制御信号ｏｒｓによって選択され
たｎ個の記憶回路ｒ１〜ｒｎの中の１個または複数個に
その内容が格納される。図２０（ｂ），図２０（ｃ）
は、図１９に示したマトリクス端部の単位論理回路ｐｅ
２１，ｐｅ２２の構成を示すブロック図である。この単
位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する
単位論理回路からの入力信号として論理値０を入力す
る。他のマトリクス端部の単位論理回路でも同様とす
る。

【００５６】図１９〜図２０に示した並列処理論理回路
は、図２〜図４に示した並列処理論理回路の効果に加え
て、次のような効果が得られる。すなわち、ピクセルア
レイ１の各ピクセル１０において、センサｓｅｉｊの出
力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回
路ｃ１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊ
をピクセルアレイ１上で演算処理できるので、高速な画
像処理が可能となる。また、各単位論理回路ｐｅｉｊに
おいて、複数の記憶回路を使用することにより、演算の
途中結果を複数個蓄積することができるので、演算機能
の幅を広げることができる。なお、図１９〜図２０で
は、図２〜図４および図１０〜図１４における同一部分
または相当部分を同一符号で示している。

【００５７】（実施の形態６）本発明の実施の形態６
は、図１に示したピクセルアレイ１の各ピクセル１０に
おいて、センサｓｅから出力された２進数情報を単位論
理回路ｐｅに取り込めるようにしたものである。図２１
は、実施の形態６の並列処理論理回路の全体構成を示す
ブロック図である。この並列処理論理回路は、説明を簡
単にするため、マトリクス状に配置された９個の単位論
理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成される
ものとする。隣接する単位論理回路との間は、データの
授受が行われるよう配線が設けられている。なお、図２
に示した並列処理論理回路と同様に、単位論理回路ｐｅ
ｉｊの接続関係および個数は、図１９に限られるもので
はない。

【００５８】また、各単位論理回路ｐｅｉｊは外部デー
タ入力端子を有し、この外部データ入力端子は各単位論
理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊ
の出力端子に接続されている。よって、センサｓｅｉｊ
の出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部デ
ータ入力端子から単位論理回路ｐｅｉｊに与えられる。

【００５９】図２２（ａ）は、図２１に示した単位論理
回路ｐｅ１１の構成を示すブロック図である。単位論理
回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第
２の選択回路である選択回路ｓ１と、記憶回路および選
択回路からなる回路ブロックｂｌｋ１１とからなる。回
路ブロックｂｌｋ１１の構成および動作は図１２に示し
たものと同じである。すなわち、回路ブロックｂｌｋ１
１は、ｎ個の記憶回路を構成するＤフリップフロップｄ
ｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回
路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって
選択されたＤフリップフロップのみが組合せ論理回路ｃ
１１の演算結果ｎ１１を取り込み、他のＤフリップフロ
ップは現在の格納データを再書き込みする。

【００６０】図２２（ａ）に示すように、回路ブロック
ｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１
２は、組合せ論理回路ｃ１２で処理されて信号Ｙとな
り、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１
０，ｐｅ１２，ｐｅ２１に出力される。また、この信号
Ｙと、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記
憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号
として図示）とが、選択回路ｓ１に与えられる。この選
択回路ｓ１には更にセンサｓｅ１１の出力信号ＩＳ１１
が与えられ、これらの中から制御信号ｉｒｓにより選択
された信号のみが、信号ｎ１５として組合せ論理回路ｃ
１１に入力される。また、組合せ論理回路ｃ１１には、
隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，
ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，
ＩＵが入力される。

【００６１】組合せ論理回路ｃ１１，ｃ１２は図１７に
示した構成をしており、選択回路ｓｓ１１，ｓｓ１２に
与えられる制御信号ｌｏｓにより、単位論理回路ｐｅｉ
ｊの各記憶回路の間で実現する論理関数を、ＡＮＤゲー
トとＯＲゲートの間で切り替えることができる。なお、
組合せ論理回路ｃ１１，ｃ１２を図７（ｂ）と同様にＥ
ＸＯＲゲートを用いて構成してもよい。組合せ論理回路
ｃ１１の出力信号ｎ１１は回路ブロックｂｌｋ１１に入
力され、制御信号ｏｒｓによって選択されたｎ個の記憶
回路ｒ１１〜ｒ１ｎの中の１個または複数個にその内容
が格納される。

【００６２】なお、図２２（ｂ），図２２（ｃ）に示す
ように、図２１に示したマトリクス端部の単位論理回路
ｐｅ２１，ｐｅ２２では、図９（ａ），図９（ｂ）と同
様に、マトリクス端部において欠損した隣接する単位論
理回路からの入力信号として、組合せ論理回路ｃ１１，
ｃ１２の制御信号ｌｏｓを与える。これにより、実現す
る論理関数によらず、欠損した隣接する単位論理回路か
らの入力信号を論理値０とすることができる。他のマト
リクス端部の単位論理回路でも同様とする。

【００６３】図２１〜図２２に示した並列処理論理回路
によれば、ピクセルアレイ１の各ピクセル１０におい
て、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路
ｐｅｉｊの組合せ論理回路ｃ１１に並列に取り込み、か
つ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算
処理できるので、高速な画像処理が可能となる。また、
各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使
用することにより、演算の途中結果を複数個蓄積するこ
とができるので、演算機能の幅を広げることができる。
また単位論理回路の間で実現する論理関数をＡＮＤゲー
トとＯＲゲートで切り替える場合に、使用する論理ゲー
トを共有するため、単位論理回路の回路規模を縮小し、
隣接する単位論理回路の入力負荷容量を低減することが
できる。これにより単位論理回路の低消費電力化、動作
の高速化を実現することができる。なお、図２１〜図２
２では、図５〜図９および図１５〜図１８における同一
部分または相当部分を同一符号で示している。

【００６４】（実施の形態７）本発明の実施の形態７
は、並列処理論理回路を構成する単位論理回路内で、２
つの記憶回路の内容の間での論理演算を可能としたもの
である。図２３は、実施の形態７の並列処理論理回路の
全体構成を示すブロック図である。この並列処理論理回
路は、説明を簡単にするため、マトリクス状に配置され
た９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）
から構成されるものとする。隣接する単位論理回路との
間は、データの授受が行われるよう配線が設けられてい
る。なお、図２に示した並列処理論理回路と同様に、単
位論理回路ｐｅｉｊの接続関係および個数は、図２３に
限られるものではない。

【００６５】図２４は、図２３に示した単位論理回路ｐ
ｅ１１の構成を示すブロック図である。単位論理回路ｐ
ｅ１１は、組合せ論理回路ｃ１と、第２の選択回路であ
る選択回路ｓ１と、記憶回路および選択回路からなる回
路ブロックｂｌｋ１とからなる。回路ブロックｂｌｋ１
の構成および動作は図１２に示したものと同じである。
すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶回路を
構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第
１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとから
なり、制御信号ｏｒｓによって選択されたＤフリップフ
ロップのみが組合せ論理回路ｃ１の演算結果ｎ１を取り
込み、他のＤフリップフロップは現在の格納データを再
書き込みする。

【００６６】図２４に示すように、回路ブロックｂｌｋ
１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとし
て隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１
０，ｐｅ１２，ｐｅ２１に出力される。また、この信号
Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶
回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図
示）とが選択回路ｓ１に与えられ、制御信号ｉｒｓによ
り選択された信号のみが信号ｎ３として組合せ論理回路
ｃ１に入力される。さらに組合せ論理回路ｃ１には、隣
接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐ
ｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，Ｉ
Ｕと、自身の出力信号Ｙとが入力される。

【００６７】図２５は、図２４に示した単位論理回路ｐ
ｅ１１内の組合せ論理回路ｃ１の回路図である。この組
合せ論理回路ｃ１は、５入力ＡＮＤゲートｇ１と、５入
力ＯＲゲートｇ２と、２入力ＡＮＤゲートｇ４と、２入
力ＯＲゲートｇ５と、インバータｇ３と、選択回路ｓｓ
２とからなる。５入力ＡＮＤゲートｇ１および５入力Ｏ
Ｒゲートｇ２には、隣接する４つの単位論理回路ｐｅ０
１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号Ｉ
Ｄ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の
出力信号Ｙとが共通に入力される。２入力ＡＮＤゲート
ｇ４には、選択回路ｓ１からの信号ｎ３と、インバータ
ｇ３を経由した上記信号Ｙとが入力され、２入力ＯＲゲ
ートｇ５には、選択回路ｓ１からの信号ｎ３と、インバ
ータｇ３を経由しない上記信号Ｙとが入力される。これ
らの論理ゲートｇ１，ｇ２，ｇ４，ｇ５の出力信号は選
択回路ｓｓ２に入力され、図１（ａ）に示したコントロ
ーラ２から各単位論理回路ｐｅｉｊに共通に分配された
制御信号ｌｏｓ［１］，ｌｏｓ［０］により、論理ゲー
トｇ１，ｇ２，ｇ４，ｇ５の出力信号の中の１つが選択
され、組合せ論理回路ｃ１の演算結果ｎ１として回路ブ
ロックｂｌｋ１に出力される。そして、制御信号ｏｒｓ
によって選択されたｎ個の記憶回路ｒ１〜ｒｎのいくつ
かにその内容が格納される。組合せ論理回路ｃ１で実現
される論理関数と制御信号ｌｏｓ［１−０］との対応関
係を表３に示す。

【００６８】

【表３】

【００６９】このように、図２４に示した単位論理回路
ｐｅ１１内では、回路ブロックｂｌｋ１の中の１つの記
憶回路ｒ１の出力信号Ｙと、ｎ個の記憶回路ｒ１〜ｒｎ
の出力信号の中から選択された信号ｎ３との間で論理演
算が行われる。具体的には、記憶回路ｒ１の出力信号Ｙ
と記憶回路ｒ１〜ｒｎの出力信号の１つである信号ｎ３
との論理和と、信号Ｙ，ｎ３のうちの一方の論理否定と
他方との論理積とが、切り替えて実行される。ここで実
行される論理積および論理和により、選択論理を効率よ
く実現することができる。

【００７０】図２６（ａ），図２６（ｂ）は、図２３に
示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２
２の構成を示すブロック図である。この単位論理回路ｐ
ｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路
からの入力信号として論理値０を入力する。他のマトリ
クス端部の単位論理回路でも同様とする。図２３〜図２
６に示した並列処理論理回路は、図２〜図４に示した並
列処理論理回路の効果に加えて、次のような効果が得ら
れる。すなわち、単位論理回路ｐｅｉｊ内の複数の記憶
回路ｒ１〜ｒｎの内容の間で積和論理演算を容易に実行
することができ、並列論理回路上での論理機能をさらに
拡張することができる。なお、図２３〜図２６では、図
２〜図４および図１３における同一部分または相当部分
を同一符号で示している。

【００７１】（実施の形態８）本発明の実施の形態８
は、並列処理論理回路を構成する単位論理回路内で、２
つの記憶回路の内容の間での論理演算を可能としたもの
である。図２７は、本実施の形態の並列処理論理回路の
全体構成を示すブロック図である。この並列処理論理回
路は、説明を簡単にするため、マトリクス状に配置され
た９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）
から構成されるものとする。隣接する単位論理回路との
間は、データの授受が行われるよう配線が設けられてい
る。なお、図５に示した並列処理論理回路と同様に、単
位論理回路ｐｅｉｊの接続関係および個数は、図２７に
限られるものではない。

【００７２】図２８は、図２７に示した単位論理回路ｐ
ｅ１１の構成を示すブロック図である。単位論理回路ｐ
ｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選
択回路である選択回路ｓ１と、記憶回路および選択回路
からなる回路ブロックｂｌｋ１１と、ＮＯＲゲートｇｇ
１と、インバータｇｇ２とからなる。回路ブロックｂｌ
ｋ１１の構成および動作は図１２に示したものと同じで
ある。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記
憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆ
ｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄ
ｎとからなり、制御信号ｏｒｓによって選択されたＤフ
リップフロップのみが組合せ論理回路ｃ１１の演算結果
ｎ１１を取り込み、他のＤフリップフロップは現在の格
納データを再書き込みする。

【００７３】図２８に示すように、回路ブロックｂｌｋ
１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、
組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接
する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ
１２，ｐｅ２１に出力される。また、上記記憶回路ｒ１
１の出力信号ｎ１２と、回路ブロックｂｌｋ１１の中の
（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１
４（多ビット信号として図示）とが、選択回路ｓ１に与
えられる。そして制御信号ｉｒｓにより選択された信号
のみが、信号ｎ１５として組合せ論理回路ｃ１１に入力
される。また、前記組合せ論理回路ｃ１１には、隣接す
る４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１
２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ
と、単位論理回路ｐｅ１１自身の出力信号Ｙとが入力さ
れる。

【００７４】図２９は、図２８に示した単位論理回路ｐ
ｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例を
示す回路図である。組合せ論理回路ｃ１１は、５入力Ａ
ＮＤゲートｇ１１と、２入力ＡＮＤゲートｇ１６と、２
入力ＯＲゲートｇ１８と、インバータｇ１２，ｇ１７
と、選択回路ｓｓ１３とからなり、組合せ論理回路ｃ１
２は、インバータｇ１３と、選択回路ｓｓ１２とからな
る。

【００７５】組合せ論理回路ｃ１１において、５入力Ａ
ＮＤゲートｇ１１には、隣接する４つの単位論理回路ｐ
ｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号
ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身
の出力信号Ｙとが入力される。２入力ＡＮＤゲートｇ１
６には、選択回路ｓ１からの信号ｎ１５と、インバータ
ｇ１７を経由した上記信号Ｙとが入力され、２入力ＯＲ
ゲートｇ１８には、選択回路ｓ１からの信号ｎ１５と、
インバータｇ１７を経由しない上記信号Ｙとが入力され
る。選択回路ｓｓ１３には、これらの論理ゲートｇ１
１，ｇ１６，ｇ１８の出力信号と、インバータｇ１２を
経由した５入力ＡＮＤゲートｇ１１の出力信号とが入力
される。選択回路ｓｓ１３は、制御信号ｌｏｓ[１]，ｌ
ｏｓ[０]によって制御され、入力信号の中から選択され
た１つの信号を組合せ論理回路ｃ１１の演算結果ｎ１１
として出力する。この演算結果ｎ１１は回路ブロックｂ
ｌｋ１１に入力され、制御信号ｏｒｓによって選択され
たｎ個の記憶回路ｒ１１〜ｒ１ｎの中の１個または複数
個に格納される。

【００７６】一方、組合せ論理回路ｃ１２において、選
択回路ｓｓ１２には、回路ブロックｂｌｋ１１の中の１
つの記憶回路ｒ１１の出力信号ｎ１２と、インバータｇ
１３を経由した出力信号ｎ１２とが入力される。選択回
路ｓｓ１２は、ＮＯＲゲートｇｇ１とインバータｇｇ２
が制御信号ｌｏｓ[１]，ｌｏｓ[０]に与えられる信号を
デコードした信号によって制御され、入力信号の中から
選択された１つの信号を信号Ｙとして出力する。組合せ
論理回路ｃ１１，ｃ１２の回路構成を用いることによ
り、制御信号ｌｏｓ［１−０］の設定によって、以下の
表４に示す４種類の組合せ論理関数を実現することがで
きる。

【００７７】

【表４】

【００７８】組合せ論理回路ｃ１１，ｃ１２において、
選択回路ｓｓ１３とインバータｇ１２、選択回路ｓｓ１
２とインバータｇ１３は、それぞれ正負論理切り替え回
路を形成し、入力信号の正論理と負論理を切り替えて出
力する。これらの正負論理選択回路と５入力ＡＮＤゲー
トｇ１１の組合せにより、単位論理回路ｐｅｉｊの各記
憶回路の間で実現する論理関数を、ＡＮＤゲートとＯＲ
ゲートの間で切り替えることができる。また、単位論理
回路ｐｅ１１内で、回路ブロックｂｌｋ１１の中の１つ
の記憶回路ｒ１１の出力信号ｎ１２に基づく信号Ｙと、
ｎ個の記憶回路ｒ１１〜ｒ１ｎの出力信号ｎ１４の中か
ら選択された信号ｎ１５との間で論理演算を行うことが
できる。

【００７９】図３０（ａ），図３０（ｂ）は、図２７に
示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２
２の構成を示すブロック図である。この単位論理回路ｐ
ｅ２１，ｐｅ２２では、マトリクス端部において欠損し
た隣接する単位論理回路からの入力信号を、実現する４
種類の論理関数で常に論理値０とするため、論理ゲート
ｇｇ１，ｇｇ２により制御信号ｌｏｓ[１]，ｌｏｓ[０]
をデコードした信号を欠損した単位論理回路からの入力
信号として与える。すなわち、ｌｏｓ［１−０］＝（１
０）のときのみ欠損データとして論理値１を与え、その
他の場合は論理値０を与える。他のマトリクス端部の単
位論理回路でも同様とする。

【００８０】図２７〜図３０に示した並列処理論理回路
では、それを構成する単位論理回路ｐｅｉｊにおいて、
複数の記憶回路を使用することにより、演算の途中結果
を複数個蓄積することができるので、演算機能の幅を広
げることができる。また上記複数の記憶回路の内容の間
での積和論理演算を容易に実行することもできる。さら
に単位論理回路の間で実現する論理関数をＡＮＤゲート
とＯＲゲートで切り替えることができ、その場合に、使
用する論理ゲートを共有することによって、単位論理回
路の回路規模を縮小し、隣接する単位論理回路の入力負
荷容量を低減することができる。これにより単位論理回
路の低消費電力化、動作の高速化を実現することができ
る。なお、図２７〜図３０では、図５〜図９および図１
５〜図１８における同一部分または相当部分を同一符号
で示している。

【００８１】（実施の形態９）本発明の実施の形態９
は、図１に示したピクセルアレイ１の各ピクセル１０に
おいて、センサｓｅから出力された２進数情報を単位論
理回路ｐｅに取り込めるようにするとともに、単位論理
回路内で２つの記憶回路の内容の間での論理演算を可能
としたものである。図３１は、実施の形態９の並列処理
論理回路の全体構成を示すブロック図である。この並列
処理論理回路は、説明を簡単にするため、マトリクス状
に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝
０，１，２）から構成されるものとする。隣接する単位
論理回路との間は、データの授受が行われるよう配線が
設けられている。なお、図２に示した並列処理論理回路
と同様に、単位論理回路ｐｅｉｊの接続関係および個数
は、図３１に限られるものではない。

【００８２】また、各単位論理回路ｐｅｉｊは外部デー
タ入力端子を有し、この外部データ入力端子は各単位論
理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊ
の出力端子に接続されている。よって、センサｓｅｉｊ
の出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部デ
ータ入力端子から単位論理回路ｐｅｉｊに与えられる。

【００８３】図３２は、図３１に示した単位論理回路ｐ
ｅ１１の構成を示すブロック図である。単位論理回路ｐ
ｅ１１は、組合せ論理回路ｃ１と、第２の選択回路であ
る選択回路ｓ１と、記憶回路および選択回路からなる回
路ブロックｂｌｋ１とからなる。回路ブロックｂｌｋ１
の構成および動作は図１２に示したものと同じである。
すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶回路を
構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第
１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとから
なり、制御信号ｏｒｓによって選択されたＤフリップフ
ロップのみが組合せ論理回路ｃ１の演算結果ｎ１を取り
込み、他のＤフリップフロップは現在の格納データを再
書き込みする。

【００８４】図３２に示すように、回路ブロックｂｌｋ
１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとし
て隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１
０，ｐｅ１２，ｐｅ２１に出力される。また、この信号
Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶
回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図
示）と、センサｓｅ１１の出力信号ＩＳ１１とが選択回
路ｓ１に与えられ、制御信号ｉｒｓにより選択された信
号のみが信号ｎ３として組合せ論理回路ｃ１に入力され
る。さらに組合せ論理回路ｃ１には、隣接する４つの他
の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２
１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、自身の出
力信号Ｙとが入力される。

【００８５】図３３は、図３２に示した単位論理回路ｐ
ｅ１１内の組合せ論理回路ｃ１の回路図である。この組
合せ論理回路ｃ１の構成および動作は、図２５に示した
ものと同じである。ただし、２入力ＡＮＤゲートｇ４お
よび２入力ＯＲゲートｇ５には、単位論理回路ｐｅ１１
内の記憶回路ｒ１の出力信号Ｙと、同記憶回路ｒ２〜ｒ
ｎの出力信号ｎ２と、センサｓｅ１１の出力信号ＩＳ１
１とから選択された信号ｎ３が共通に入力される。図３
２に示すように、組合せ論理回路ｃ１の演算結果ｎ１は
回路ブロックｂｌｋ１に出力され、制御信号ｏｒｓによ
って選択されたｎ個の記憶回路ｒ１〜ｒｎの１個または
複数個にその内容が格納される。

【００８６】図３４（ａ），図３４（ｂ）は、図３１に
示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２
２の構成を示すブロック図である。この単位論理回路ｐ
ｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路
からの入力信号として論理値０を入力する。他のマトリ
クス端部の単位論理回路でも同様とする。

【００８７】図３１〜図３４に示した並列処理論理回路
は、図２〜図４に示した並列処理論理回路の効果に加え
て、次のような効果が得られる。すなわち、ピクセルア
レイ１の各ピクセル１０において、センサｓｅｉｊの出
力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回
路ｃ１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊ
をピクセルアレイ１上で演算処理できるので、高速な画
像処理が可能となる。また、各単位論理回路ｐｅｉｊに
おいて、複数の記憶回路を使用することにより、演算の
途中結果を複数個蓄積することができるので、演算機能
の幅を広げることができる。さらに、単位論理回路ｐｅ
ｉｊ内の複数の記憶回路ｒ１〜ｒｎの内容の間で積和論
理演算を容易に実行することができ、並列論理回路上で
の論理機能をさらに拡張することができる。なお、図３
１〜図３４では、図１０〜図１４、図１９〜図２０およ
び図２３〜図２６における同一部分または相当部分を同
一符号で示している。

【００８８】（実施の形態１０）本発明の実施の形態１
０は、図１に示したピクセルアレイ１の各ピクセル１０
において、センサｓｅから出力された２進数情報を単位
論理回路ｐｅに取り込めるようにするとともに、単位論
理回路内で２つの記憶回路の内容の間での論理演算を可
能としたものである。図３５は、実施の形態１０の並列
処理論理回路の全体構成を示すブロック図である。この
並列処理論理回路は、説明を簡単にするため、マトリク
ス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ
＝０，１，２）から構成されるものとする。隣接する単
位論理回路との間は、データの授受が行われるよう配線
が設けられている。なお、図２に示した並列処理論理回
路と同様に、単位論理回路ｐｅｉｊの接続関係および個
数は、図３１に限られるものではない。

【００８９】また、各単位論理回路ｐｅｉｊは外部デー
タ入力端子を有し、この外部データ入力端子は各単位論
理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊ
の出力端子に接続されている。よって、センサｓｅｉｊ
の出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部デ
ータ入力端子から単位論理回路ｐｅｉｊに与えられる。

【００９０】図３６は、図３５に示した単位論理回路ｐ
ｅ１１の構成を示すブロック図である。単位論理回路ｐ
ｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選
択回路である選択回路ｓ１と、記憶回路および選択回路
からなる回路ブロックｂｌｋ１１と、ＮＯＲゲートｇｇ
１と、インバータｇｇ２とからなる。回路ブロックｂｌ
ｋ１１の構成および動作は図１２に示したものと同じで
ある。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記
憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆ
ｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄ
ｎとからなり、制御信号ｏｒｓによって選択されたＤフ
リップフロップのみが組合せ論理回路ｃ１１の演算結果
ｎ１１を取り込み、他のＤフリップフロップは現在の格
納データを再書き込みする。

【００９１】図３６に示すように、回路ブロックｂｌｋ
１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、
組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接
する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ
１２，ｐｅ２１に出力される。また、上記記憶回路ｒ１
１の出力信号ｎ１２と、回路ブロックｂｌｋ１１の中の
（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１
４（多ビット信号として図示）と、センサｓｅ１１の出
力信号ＩＳ１１とが選択回路ｓ１に与えられ、制御信号
ｉｒｓにより選択された信号のみが信号ｎ１５として組
合せ論理回路ｃ１１に入力される。さらに組合せ論理回
路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０
１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号Ｉ
Ｄ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の
出力信号Ｙとが入力される。

【００９２】図３７は、図３６に示した単位論理回路ｐ
ｅ１１内の組合せ論理回路ｃ１１，ｃ１２の回路図であ
る。この組合せ論理回路ｃ１１，ｃ１２の構成および動
作は、図２９に示したものと同じである。ただし、２入
力ＡＮＤゲートｇ１６および２入力ＯＲゲートｇ１８に
は、単位論理回路ｐｅ１１内の記憶回路ｒ１１の出力信
号ｎ１２と、同記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１
４（複数ビット）と、センサｓｅ１１の出力信号ＩＳ１
１とから選択された信号ｎ１５が共通に入力される。図
３６に示すように、組合せ論理回路ｃ１１の演算結果ｎ
１１は回路ブロックｂｌｋ１１に出力され、制御信号ｏ
ｒｓによって選択されたｎ個の記憶回路ｒ１１〜ｒ１ｎ
の１個または複数個にその内容が格納される。

【００９３】なお、図３８（ａ），図３８（ｂ）に示す
ように、図３５に示したマトリクス端部の単位論理回路
ｐｅ２１，ｐｅ２２では、図３０（ａ），図３０（ｂ）
と同様に、マトリクス端部において欠損した隣接する単
位論理回路からの入力信号として、論理ゲートｇｇ１，
ｇｇ２が制御信号ｌｏｓ[１]，ｌｏｓ[０]をデコードし
た信号を与える。これにより、実現する４種類の論理関
数で常に、欠損した隣接する単位論理回路からの入力信
号を論理値０とすることができる。他のマトリクス端部
の単位論理回路でも同様とする。

【００９４】図３５〜図３８に示した並列処理論理回路
によれば、ピクセルアレイ１の各ピクセル１０におい
て、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路
ｐｅｉｊの組合せ論理回路ｃ１１に並列に取り込み、か
つ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算
処理できるので、高速な画像処理が可能となる。また、
各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使
用することにより、演算の途中結果を複数個蓄積するこ
とができるので、演算機能の幅を広げることができる。
また上記複数の記憶回路の内容の間での積和論理演算を
容易に実行することもできる。さらに単位論理回路の間
で実現する論理関数をＡＮＤゲートとＯＲゲートで切り
替えることができ、その場合に、使用する論理ゲートを
共有することによって、単位論理回路の回路規模を縮小
し、隣接する単位論理回路の入力負荷容量を低減するこ
とができる。これにより単位論理回路の低消費電力化、
動作の高速化を実現することができる。なお、図３５〜
図３８では、図１５〜図１８、図２１〜図２２および図
２７〜図３０における同一部分または相当部分を同一符
号で示している。

【００９５】（実施の形態１１）本発明の実施の形態１
１は、図２３〜図２６、図３１〜図３４に示した並列処
理論理回路において、単位論理回路ｐｅｉｊ（ｉ，ｊ＝
０，１，２）内の組合せ論理回路ｃ１の機能を各単位論
理回路ｐｅｉｊに対して共通に分配された論理修飾信号
により変更可能な構成としたものである。図３９は、実
施の形態１１にかかる単位論理回路ｐｅ１１内の組合せ
論理回路の回路図である。この組合せ論理回路ｃ１は、
１０入力ＡＮＤ−ＯＲゲートｇ８と、１０入力ＯＲ−Ａ
ＮＤゲートｇ９と、２入力ＡＮＤゲートｇ４，ｇ６，ｇ
７と、２入力ＯＲゲートｇ５と、インバータｇ３と、選
択回路ｓｓ２とからなる。

【００９６】１０入力ＡＮＤ−ＯＲゲートｇ８および１
０入力ＯＲ−ＡＮＤゲートｇ９には、隣接する４つの単
位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１か
らの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路
ｐｅ１１自身の出力信号Ｙとに加えて、修飾論理信号ｘ
Ｄ，ｘＬ，ｘＲ，ｘＵ，ｘＣが共通に入力される。２入
力ＡＮＤゲートｇ６には、信号Ｙと修飾論理信号ｘＣと
が入力され、２入力ＡＮＤゲートｇ７には、選択回路ｓ
１からの信号ｎ３と修飾論理信号ｘＩとが入力される。
２入力ＡＮＤゲートｇ４には、上記２入力ＡＮＤゲート
ｇ７の出力信号と、インバータｇ３を経由した上記２入
力ＡＮＤゲートｇ６の出力信号とが入力され、２入力Ｏ
Ｒゲートｇ５には、上記２入力ＡＮＤゲートｇ７の出力
信号と、インバータｇ３を経由しない上記２入力ＡＮＤ
ゲートｇ６の出力信号とが入力される。論理ゲートｇ
８，ｇ９，ｇ４，ｇ５の出力信号は選択回路ｓｓ２に入
力され、図１（ａ）に示したコントローラ２から各単位
論理回路ｐｅｉｊに共通に分配された制御信号ｌｏｓ
［１］，ｌｏｓ［０］により、論理ゲートｇ８，ｇ９，
ｇ４，ｇ５の出力信号の中の１つが選択され、組合せ論
理回路ｃ１の演算結果ｎ１として回路ブロックｂｌｋ１
に出力される。制御信号ｌｏｓ［１−０］と組合せ論理
回路ｃ１で実現する論理関数との対応を表５に示す。

【００９７】

【表５】

【００９８】１０入力ＡＮＤ−ＯＲゲートｇ８および１
０入力ＯＲ−ＡＮＤゲートｇ９は、論理修飾信号ｘＤ，
ｘＬ，ｘＲ，ｘＵ，ｘＣにしたがい、組合せ論理回路ｃ
１の入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙを個別に有効
または無効にすることができる。また、２入力ＡＮＤゲ
ートｇ７は、論理修飾信号ｘＩにしたがい、記憶回路ｒ
１〜ｒｎの出力信号およびセンサｓｅの出力信号ＩＳの
中から選択回路ｓ１により選択された信号ｎ３を、論理
ゲートｇ４，ｇ５に対して有効または無効にすることが
できる。

【００９９】（実施の形態１２）本発明の実施の形態１
２は、図２７〜図３０、図３５〜図３８に示した並列処
理論理回路において、単位論理回路ｐｅｉｊ（ｉ，ｊ＝
０，１，２）を構成する組合せ論理回路ｃ１１の機能を
各単位論理回路ｐｅｉｊに対して共通に分配された論理
修飾信号により変更可能な構成としたものである。図４
０は、実施の形態１２にかかる単位論理回路ｐｅ１１内
の組合せ論理回路の回路図である。組合せ論理回路ｃ１
１は、１０入力ＡＮＤ−ＯＲゲートｇ２１と、２入力Ａ
ＮＤゲートｇ１６，ｇ１９，ｇ２０と、２入力ＯＲゲー
トｇ１８と、インバータｇ１２，ｇ１７と、選択回路ｓ
ｓ１３とからなり、組合せ論理回路ｃ１２は、インバー
タｇ１３と、選択回路ｓｓ１２とからなる。

【０１００】１０入力ＡＮＤ−ＯＲゲートｇ２１には、
隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ
１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ
と、単位論理回路ｐｅ１１自身の出力信号Ｙとに加え
て、修飾論理信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣが入力
される。２入力ＡＮＤゲートｇ１９には、信号Ｙと修飾
論理信号ｘＣとが入力され、２入力ＡＮＤゲートｇ２０
には、選択回路ｓ１からの信号ｎ１５と修飾論理信号ｘ
Ｉとが入力される。２入力ＡＮＤゲートｇ１６には、上
記２入力ＡＮＤゲートｇ２０の出力信号と、インバータ
ｇ１７を経由した上記２入力ＡＮＤゲートｇ１９の出力
信号とが入力され、２入力ＯＲゲートｇ１８には、上記
２入力ＡＮＤゲートｇ２０の出力信号と、インバータｇ
１７を経由しない上記２入力ＡＮＤゲートｇ１９の出力
信号とが入力される。選択回路ｓｓ１３には、論理ゲー
トｇ２１，ｇ１６，ｇ１８の出力信号と、インバータｇ
１２を経由した１０入力ＡＮＤ−ＯＲゲートｇ２１の出
力信号とが入力される。選択回路ｓｓ１３は、制御信号
ｌｏｓ[１]，ｌｏｓ[０]によって制御され、入力信号の
中から選択された１つの信号を組合せ論理回路ｃ１１の
演算結果ｎ１１として出力する。制御信号ｌｏｓ［１−
０］と組合せ論理回路ｃ１１，ｃ１２で実現する論理関
数との対応を表６に示す。

【０１０１】

【表６】

【０１０２】１０入力ＡＮＤ−ＯＲゲートｇ２１は、論
理修飾信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣにしたがい、
組合せ論理回路ｃ１１の入力信号ＩＤ，ＩＬ，ＩＲ，Ｉ
Ｕ，Ｙを個別に有効または無効にすることができる。ま
た、２入力ＡＮＤゲートｇ２０は、論理修飾信号ｘＩに
したがい、記憶回路ｒ１１〜ｒ１ｎの出力信号およびセ
ンサｓｅの出力信号ＩＳの中から選択回路ｓ１により選
択された信号ｎ１５を、論理ゲートｇ１６，ｇ１８に対
して有効または無効にすることができる。

【０１０３】（実施の形態１３）本発明の実施の形態１
３は、マトリクス状に配置された単位論理回路の各行、
各列に共通の制御信号線を設け、これらの制御信号線に
所定に信号の組みを印加することにより、マトリクスの
特定の単位論理回路を指定することができるようにした
ものである。

【０１０４】図４１は、実施の形態１３の並列処理論理
回路の全体構成を示すブロック図である。この並列処理
論理回路は、説明を簡単にするため、マトリクス状に配
置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，
１，２）から構成されるものとする。隣接する単位論理
回路との間は、データの授受が行われるよう配線が設け
られている。また、９個の単位論理回路ｐｅｉｊは、各
列ごとに共通に第１の制御信号線ＥＸｊが接続されると
ともに、各行ごとに共通に第２の制御信号線ＥＹｉが接
続されている。図１（ａ）に示したコントローラ２によ
り、第１の制御信号線ＥＸｊのそれぞれに、各列ごとに
単位論理回路を指定するための制御信号ｅｘｊが与えら
れ、第２の制御信号線ＥＹｉのそれぞれに、各行ごとに
単位論理回路を指定するための制御信号ｅｙｉが与えら
れる。

【０１０５】図４２は、図４１に示した単位論理回路ｐ
ｅ１１の構成を示すブロック図である。単位論理回路ｐ
ｅ１１は、組合せ論理回路ｃ１と選択回路ｓ１と回路ブ
ロックｂｌｋ１に加えて、３入力のＡＮＤゲートｇｇ３
を有している。このＡＮＤゲートｇｇ３には、コントロ
ーラ２から書き込み信号ｗｒと制御信号ｅｘ１，ｅｙ１
とが入力され、ＡＮＤゲートｇｇ３の出力信号は、回路
ブロックｂｌｋ１の各記憶回路ｒ１〜ｒｎに書き込み信
号として入力される。したがって、（ｅｘ１，ｅｙ１）
＝（１，１）の場合のみ、書き込み信号ｗｒにより各記
憶回路ｒ１〜ｒｎの内容が更新可能となる。単位論理回
路ｐｅ１１以外の単位論理回路も同様に３入力のＡＮＤ
ゲートｇｇ３を有し、その単位論理回路内の記憶回路ｒ
１〜ｒｎの内容の更新または更新しないことを制御でき
るようになっている。

【０１０６】一例として、（ｅｘ０，ｅｘ１，ｅｘ２）
＝（０，１，０），（ｅｙ０，ｅｙ１，ｅｙ２）＝
（０，１，０）とした場合には、図４１に示した中央の
単位論理回路ｐｅ１１のみ記憶回路ｒ１〜ｒｎの内容を
更新し、その他の単位論理回路については更新しないよ
うにすることができる。図４１，図４２に示した並列処
理論理回路によれば、マトリクス状に配置された単位論
理回路ｐｅｉｊの中の特定の単位論理回路に対して、そ
こで行われた論理演算を無効にしたり、有効にしたりす
ることができる。これにより、画像処理演算機能を拡張
することができる。なお、本実施の形態は、図２３〜図
２６に示した並列処理論理回路に限らず、これまでに説
明したすべての並列処理論理回路に対して適用できる。

【０１０７】次に、本発明の実施の形態１４〜１７とし
て、並列処理論理回路を構成する単位論理回路内におい
て、複数の記憶回路を使用できるようにした実施の形態
３の変形例について説明する。

【０１０８】（実施の形態１４）本発明の実施の形態１
４の並列処理論理回路の全体構成は、図１０と同様であ
るから、その説明を省略する。後述する実施の形態１５
〜１７についても同様である。図４３は、実施の形態１
４にかかる単位論理回路の構成を示すブロック図であ
る。この図では、図１１における同一部分または相当部
分を同一符号で示している。単位論理回路ｐｅ１は、論
理演算を実行する組合せ論理回路ｃ１と、論理演算結果
を格納する第１のレジスタである１ビットレジスタｒ２
１と、第３の選択回路である２−１セレクタ回路ｓｄ
と、シフトレジスタｓｒを構成する１ビットレジスタｓ
ｒ１〜ｓｒ４とから構成されている。図４３に示す単位
論理回路ｐｅ１では、レジスタ回路のビット幅を１ビッ
トとし、出力本数を５本としたが、これに限られない。

【０１０９】組合せ論理回路ｃ１は、第１の入力端子群
より外部から与えられた多ビットの入力信号ＩＸ（Ｉ
Ｕ，ＩＲ，ＩＤ，ＩＬ）と、１ビットレジスタｓｒ４に
格納された１ビットの２進数情報とを入力し、論理演算
を実行する。出力ｎ１は、１ビットレジスタｒ２１に出
力され、格納される。実行する論理演算の種類は、制御
信号ｌｏｓによって指定する。１ビットレジスタｒ２１
は、エッジトリガ形式のＤフリップフロップであり、第
１の書き込み信号ＰＣＫの立上りエッジでデータを格納
する。格納されたデータを出力信号Ｙとして外部に出力
する。

【０１１０】２−１セレクタ回路ｓｄの入力端子には、
１ビットレジスタｒ２１と１ビットレジスタｓｒ４の出
力端子が接続され、選択信号ＷＲにより入力のいずれか
を選択して１ビットレジスタｓｒ１の入力端子に接続す
る。１ビットレジスタｓｒ１〜ｓｒ４は、エッジトリガ
形式のＤフリップフロップであり、シフトレジスタｓｒ
を構成する。１ビットレジスタｓｒ１〜ｓｒ４の各々
は、順次直列に縦続接続され、１ビットレジスタｓｒ４
の出力端子が、２−１セレクタ回路ｓｄの一方の入力端
子に接続される。また、１ビットレジスタｓｒ４の出力
端子は、組合せ論理回路ｃ１の入力ｎ２にも接続され
る。図４３に示す単位論理回路ｐｅ１では、２−１セレ
クタ回路ｓｄは、１ビットレジスタｓｒ１の入力端子に
接続したが、シフトレジスタｓｒを構成する１ビットレ
ジスタｓｒ１〜ｓｒ４のいずれの入力端子に接続しても
よい。例えば図４４に示すように、シフトレジスタｓｒ
のループで１ビットレジスタｓｒ１とｓｒ２との間に２
−１セレクタ回路ｓｄを配置することも可能である。

【０１１１】シフトレジスタｓｒは、２−１セレクタ回
路ｓｄの選択信号ＷＲが“０”の場合には、１ビットレ
ジスタｓｒ１〜ｓｒ４でシフト動作のループを閉じる。
第２の書き込み信号ＲＣＫの立上りエッジで、１ビット
レジスタｓｒ１〜ｓｒ４に格納された２進数情報が、順
次転送される。選択信号ＷＲが“１”の場合には、１ビ
ットレジスタｓｒ１と１ビットレジスタｓｒ４との間で
ループを開放し、１ビットレジスタｒ２１からのデータ
を１ビットレジスタｓｒ１に入力する。

【０１１２】次に、図４５〜図４８を参照し、図４３に
示した単位論理回路ｐｅ１の基本的な動作シーケンスに
ついて説明する。ここでは、１ビットレジスタｓｒ２に
格納された１ビットの２進数情報“ｄ１”と、入力信号
ＩＸとを論理演算し、演算結果“ｒｅｓ０”を１ビット
レジスタｓｒ１の格納データ“ｄ０”に上書きする動作
を説明する。シーケンスは大きく３つのステップに分け
られる。

【０１１３】図４５に、単位論理回路ｐｅ１の初期状態
を示す。初期状態において、１ビットレジスタｓｒ１〜
ｓｒ４には、２進数情報“ｄ０”，“ｄ１”，“ｄ
２”，“ｄ３”がそれぞれ格納されており、１ビットレ
ジスタｒ２１には、任意のデータが格納されているもの
とする。

【０１１４】図４６に、第１のステップである読み出し
レジスタの指定を示す。組合せ論理回路ｃ１の入力ｎ２
には、１ビットレジスタｓｒ４の出力端子だけが接続さ
れている。このため、２−１セレクタ回路ｓｄの選択信
号ＷＲを“０”として、第２の書き込み信号ＲＣＫに立
上りパルスを２回続けて印加し、１ビットレジスタｓｒ
２に格納された“ｄ１”を１ビットレジスタｓｒ４まで
シフトさせる。こうして１ビットレジスタｓｒ２に格納
された１ビットの２進数情報“ｄ１”を、組合せ論理回
路ｃ１が読み出す。なお、図４６は、読み出し動作を完
了した時点における各レジスタ内の格納データを示して
いる。

【０１１５】図４７に、第２のステップである論理演算
の実行と実行結果のレジスタへの格納とを示す。１ビッ
トレジスタｓｒ４に２進数情報“ｄ１”を格納した状態
で、組合せ論理回路ｃ１が所定の論理演算を実行するよ
うに制御信号ｌｏｓを設定し、第１の書き込み信号ＰＣ
Ｋを立ち上げる。こうして組合せ論理回路ｃ１の演算結
果“ｒｅｓ０”を１ビットレジスタｒ２１に格納する。

【０１１６】図４８および図４９に、第３のステップで
ある書き込みレジスタの指定と格納とを示す。まず、２
−１セレクタ回路ｓｄの選択信号ＷＲを“０”とし、第
２の書き込み信号ＲＣＫにパルスを１回印加することに
より、２進数情報“ｄ０”を１ビットレジスタｓｒ４に
シフトさせる。このシフトした状態を図４８に示す。続
いて、選択信号ＷＲを“１”とし、第２の書き込み信号
ＲＣＫにパルスを１回印加する。こうして１ビットレジ
スタｒ２１に格納された演算結果“ｒｅｓ０”を、１ビ
ットレジスタｓｒ１に格納された２進数情報“ｄ０”に
上書きする。この上書きした状態を図４９に示す。

【０１１７】図５０は、図４３に示した単位論理回路ｐ
ｅ１の動作シーケンスを示すタイミングチャートであ
る。上述したように単位論理回路ｐｅ１は、２−１セレ
クタ回路ｓｄの選択信号ＷＲと、第１の書き込み信号Ｐ
ＣＫと、論理演算を指定する制御信号ｌｏｓと、第２の
書き込み信号ＲＣＫの４つの信号で制御される。点線で
区切られた時間区間は、動作サイクルの半サイクルを表
す。最初の２サイクルで、論理演算を実行するデータを
有するレジスタを指定する。次の１サイクルで、論理演
算の実行結果を１ビットレジスタｒ２１に格納する。次
の１サイクルで、演算結果を書き込みたいレジスタ上に
格納されている２進数情報を所定のレジスタ上にシフト
し、次の２サイクルで、演算結果を指定したレジスタに
上書きする。

【０１１８】図４３に示した単位論理回路ｐｅ１によれ
ば、１ビットレジスタｓｒ１〜ｓｒ４によりシフトレジ
スタｓｒを構成し、組合せ論理回路ｃ１がシフトレジス
タｓｒにアクセスする場合には、特定の１ビットレジス
タを介してのみ行うようにした。これにより、個々の１
ビットレジスタに読みだし用の回路および書き込み用の
回路を付加する必要がなく、回路要素の規模を大きく削
減することができる。

【０１１９】（実施の形態１５）図５１は、本発明の実
施の形態１５にかかる単位論理回路の構成を示すブロッ
ク図である。この図では、図１１，図４３における同一
部分または相当部分を同一符号で示している。単位論理
回路ｐｅ２は、論理演算を実行する組合せ論理回路ｃ１
と、論理演算結果を格納する１ビットレジスタｒ２１
と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを
構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成さ
れている。単位論理回路ｐｅ２は、単位論理回路ｐｅ１
の組合せ論理回路に変更を加えたものであり、１ビット
レジスタｒ２１の出力を組合せ論理回路ｃ１の入力Ｙと
し、１ビットレジスタｒ２１と１ビットレジスタｓｒ４
との間で論理演算を行えるようにしたものである。この
ような演算機構は、複数のレジスタの内容を入力とする
論理演算を実行する場合に、特に有用である。

【０１２０】（実施の形態１６）図５２は、本発明の実
施の形態３にかかる単位論理回路の構成を示すブロック
図である。この図では、図１１，図４３における同一部
分または相当部分を同一符号で示している。単位論理回
路ｐｅ３は、論理演算を実行する組合せ論理回路ｃ１
と、論理演算結果を格納する１ビットレジスタｒ２１
と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを
構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成さ
れている。図５２に示す単位論理回路ｐｅ３は、図４３
に示す単位論理回路ｐｅ１における各回路要素の接続に
変更を加えたものである。

【０１２１】組合せ論理回路ｃ１は、第１の入力端子群
より外部から与えられた多ビットの入力信号ＩＸ（Ｉ
Ｕ，ＩＲ，ＩＤ，ＩＬ）と、１ビットレジスタｒ２１に
格納された１ビットの２進数情報とを入力し、論理演算
を実行する。出力ｎ１は、２−１セレクタ回路ｓｄの入
力端子の一方に出力される。実行する論理演算の種類
は、制御信号ｌｏｓによって指定する。１ビットレジス
タｒ２１は、エッジトリガ形式のＤフリップフロップで
あり、第１の書き込み信号ＰＣＫの立上りエッジでデー
タを格納する。

【０１２２】２−１セレクタ回路ｓｄの入力端子には、
組合せ論理回路ｃ１の出力ｎ１と１ビットレジスタｓｒ
４の出力端子が接続され、選択信号ＷＲにより入力のい
ずれかを選択して１ビットレジスタｓｒ１に出力する。
１ビットレジスタｓｒ１〜ｓｒ４は、エッジトリガ形式
のＤフリップフロップであり、シフトレジスタｓｒを構
成する。１ビットレジスタｓｒ１〜ｓｒ４の各々は、順
次直列に接続され、１ビットレジスタｓｒ４の出力端子
が、２−１セレクタ回路ｓｄの一方の入力端子に接続さ
れる。また、１ビットレジスタｓｒ４に格納されたデー
タは、出力信号Ｙとして出力され、１ビットレジスタｒ
２１の入力端子にも接続される。

【０１２３】シフトレジスタｓｒは、２−１セレクタ回
路ｓｄの選択信号ＷＲが“０”の場合には、１ビットレ
ジスタｓｒ１〜ｓｒ４でシフト動作のループを閉じる。
第２の書き込み信号ＲＣＫの立上りエッジで、１ビット
レジスタｓｒ１〜ｓｒ４に格納された２進数情報が、順
次転送される。選択信号ＷＲが“１”の場合には、１ビ
ットレジスタｓｒ１と１ビットレジスタｓｒ４との間で
ループを開放し、組合せ論理回路ｃ１の出力ｎ１からの
データを１ビットレジスタｓｒ１に入力する。

【０１２４】次に、図５３〜図５７を参照し、単位論理
回路ｐｅ３の基本的な動作シーケンスについて説明す
る。ここでは、１ビットレジスタｓｒ２に格納された１
ビットの２進数情報“ｄ１”と、入力信号ＩＸとを論理
演算し、演算結果“ｒｅｓ０”を１ビットレジスタｓｒ
１の格納データ“ｄ０”に上書きする動作を説明する。
シーケンスは大きく３つのステップに分けられる。

【０１２５】図５３に、単位論理回路ｐｅ３の初期状態
を示す。初期状態において、１ビットレジスタｓｒ１〜
ｓｒ４には、２進数情報“ｄ０”，“ｄ１”，“ｄ
２”，“ｄ３”がそれぞれ格納されており、１ビットレ
ジスタｒ２１には、任意のデータが格納されているもの
とする。

【０１２６】図５４に、第１のステップである読み出し
レジスタの指定を示し、図５５に、第１のステップであ
る指定された読み出しレジスタのデータの格納を示す。
組合せ論理回路ｃ１の入力ｎ２には、１ビットレジスタ
ｒ２１の出力端子だけが接続されている。このため、２
−１セレクタ回路ｓｄの選択信号ＷＲを“０”として、
第２の書き込み信号ＲＣＫに立上りパルスを２回続けて
印加し、１ビットレジスタｓｒ２に格納された“ｄ１”
を１ビットレジスタｓｒ４までシフトさせる。続いて、
第１の書き込み信号ＰＣＫに立上りパルスを１回印加
し、１ビットレジスタｓｒ４に格納された“ｄ１”を１
ビットレジスタｒ２１に格納する。以上により、１ビッ
トレジスタｓｒ２に格納された１ビットの２進数情報
“ｄ１”を、１ビットレジスタｒ２１に転送し格納する
ことができる。なお、図５４は、２進数情報“ｄ１”を
１ビットレジスタｓｒ４に転送した時点を示し、図５５
は、２進数情報“ｄ１”を１ビットレジスタｒ２１に格
納した時点を示している。

【０１２７】図５６に、第２のステップである論理演算
の実行と書き込みレジスタの指定とを示す。１ビットレ
ジスタｒ２１に２進数情報“ｄ１”を格納した状態で、
組合せ論理回路ｃ１が所定の論理演算を実行するように
制御信号ｌｏｓを設定する。また、２−１セレクタ回路
ｓｄの選択信号ＷＲを“０”とし、第２の書き込み信号
ＲＣＫにパルスを１回印加することにより、２進数情報
“ｄ０”を１ビットレジスタｓｒ４にシフトする。な
お、図５６は、上書きしたいデータ“ｄ０”を、１ビッ
トレジスタｓｒ４に転送した時点を示している。

【０１２８】図５７に、第３のステップである書き込み
レジスタへの格納を示す。２−１セレクタ回路ｓｄの選
択信号ＷＲを“１”とし、第２の書き込み信号ＲＣＫに
パルスを１回印加し、データ“ｄ０”の格納位置に演算
結果“ｒｅｓ０”を上書きする。

【０１２９】図５８は、図５２に示した単位論理回路ｐ
ｅ３の動作シーケンスを示すタイミングチャートであ
る。上述したように単位論理回路ｐｅ３は、２−１セレ
クタ回路ｓｄの選択信号ＷＲと、第２の書き込み信号Ｒ
ＣＫと、論理演算を指定する制御信号ｌｏｓと、第１の
書き込み信号ＰＣＫの４つの信号で制御される。点線で
区切られた時間区間は、動作サイクルの半サイクルを表
す。最初の２サイクルで、論理演算を実行するデータを
有するレジスタを指定する。次の１サイクルで、実行す
るデータを１ビットレジスタｒ２１に格納する。次の１
サイクルで、演算結果を書き込みたいレジスタ上に格納
されている２進数情報を所定のレジスタ上にシフトし、
次の２サイクルで、演算結果を指定したレジスタ上に上
書きする。

【０１３０】図５２に示した単位論理回路ｐｅ３によれ
ば、１ビットレジスタｓｒ１〜ｓｒ４によりシフトレジ
スタｓｒを構成し、組合せ論理回路ｃ１がシフトレジス
タｓｒにアクセスする場合には、アクセスしたいレジス
タ上のデータを、ある特定のレジスタ上に転送し、特定
のレジスタを介してのみ行うようにした。これにより、
個々の１ビットレジスタに読みだし用の回路および書き
込み用の回路を付加する必要がなく、回路要素の規模を
大きく削減することができる。

【０１３１】（実施の形態１７）図５９は、本発明の実
施の形態１７にかかる単位論理回路の構成を示すブロッ
ク図である。この図では、図１１，図５２における同一
部分または相当部分を同一符号で示している。単位論理
回路ｐｅ４は、論理演算を実行する組合せ論理回路ｃ１
と、論理演算結果を格納する１ビットレジスタｒ２１
と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを
構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成さ
れている。単位論理回路ｐｅ４は、単位論理回路ｐｅ３
の組み合わせ回路に変更を加えたものであり、１ビット
レジスタｓｒ４の出力を組合せ論理回路ｃ１の入力Ｙと
し、１ビットレジスタｒ２１と１ビットレジスタｓｒ４
との間で論理演算を行えるようにしたものである。この
ような演算機構は、複数のレジスタの内容を入力とする
論理演算を実行する場合に、特に有用である。

【０１３２】以上の実施の形態１４〜１７は実施の形態
３の変形例であるが、同様にして実施の形態４の変形例
を構成することもできる。図６０は、図４３に対応する
ブロック図である。図６０に示す単位論理回路ｐｅ５で
は、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用
いられる。したがって、組合せ論理回路ｃ１１の出力ｎ
１１が１ビットレジスタｒ２１の入力に接続され、１ビ
ットレジスタｒ２１の出力が組合せ論理回路ｃ１２の入
力ｎ１２に接続され、組合せ論理回路ｃ１２の出力が信
号Ｙとして外部に出力される。また、１ビットレジスタ
ｓｒ４の出力が組合せ論理回路ｃ１１の入力ｎ１５に接
続される。図６１は、図５１に対応するブロック図であ
る。図６１に示す単位論理回路ｐｅ６でも、図１６に示
した組合せ論理回路ｃ１１，ｃ１２が用いられ、組合せ
論理回路ｃ１２の出力が組合せ論理回路ｃ１１の入力Ｙ
に接続される。

【０１３３】図６２は、図５２に対応するブロック図で
ある。図６２に示す単位論理回路ｐｅ７では、図１６に
示した組合せ論理回路ｃ１１，ｃ１２が用いられる。し
たがって、組合せ論理回路ｃ１１の出力ｎ１１が２−１
セレクタ回路ｓｄの一方の入力に接続され、１ビットレ
ジスタｓｒ４の出力が組合せ論理回路ｃ１２の入力ｎ１
２に接続され、組合せ論理回路ｃ１２の出力が信号Ｙと
して外部に出力される。また、１ビットレジスタｒ２１
の出力が組合せ論理回路ｃ１１の入力ｎ１５に接続され
る。図６３は、図５９に対応するブロック図である。図
６３に示す単位論理回路ｐｅ８でも、図１６に示した組
合せ論理回路ｃ１１，ｃ１２が用いられ、組合せ論理回
路ｃ１２の出力が組合せ論理回路ｃ１１の入力Ｙに接続
される。

【０１３４】（実施の形態１８）次に、本発明の実施の
形態１８として、単位論理回路ｐｅ内で用いられる記憶
回路の構成例について説明する。図６４は、単位論理回
路ｐｅ内で用いられる記憶回路の一構成例を示す回路図
である。この記憶回路は、２個のＲＡＭ型ラッチ回路Ａ
１ａ，Ａ１ｂからマスタースレーブ形式のフリップフロ
ップ回路を構成したものである。

【０１３５】一方のＲＡＭ型ラッチ回路Ａ１ａは、ｎＭ
ＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４と、インバー
タ回路Ｇ１，Ｇ２，Ｇ３とを有している。インバータ回
路Ｇ１，Ｇ２はデータ保持部を構成し、データ保持端子
ＱａとＱＮａにデータを保持する。トランジスタＭ１〜
Ｍ４はデータ保持端子Ｑａ，ＱＮａにアクセスするため
のデバイスである。クロック信号（入力信号）ＣＫＮが
ハイレベル（第１のレベル）の期間は、データ信号Ｄが
データ保持端子Ｑａに転送され、その反転信号がデータ
保持端子ＱＮａに転送される通過モードとなり、クロッ
ク信号ＣＫＮがロウレベル（第２のレベル）の期間は、
データ保持端子ＱａとＱＮａに転送されたデータ信号Ｄ
とその反転信号を保持する保持モードとなる。

【０１３６】他方のＲＡＭ型ラッチ回路Ａ１ｂは、ｎＭ
ＯＳトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８と、インバー
タ回路Ｇ６，Ｇ７とを有している。インバータ回路Ｇ
６，Ｇ７はデータ保持部を構成し、データ保持端子Ｑｂ
とＱＮｂにデータを保持する。トランジスタＭ５〜Ｍ８
はデータ保持端子Ｑｂ，ＱＮｂにアクセスするためのデ
バイスである。クロック信号ＣＫＮを反転させたクロッ
ク信号（入力信号）ＣＫＰがハイレベルの期間は、デー
タ保持端子Ｑａに保持されたデータ信号がデータ保持端
子Ｑｂに転送され、その反転信号がデータ保持端子ＱＮ
ｂに転送される通過モードとなり、クロック信号ＣＫＰ
がロウレベルの期間は、データ保持端子ＱｂとＱＮｂに
転送されたデータ信号とその反転信号を保持する保持モ
ードとなる。

【０１３７】図６４に示すフリップフロップ回路の動作
のタイミングチャートを図６５（ａ）〜図６５（ｄ）に
示す。図６５（ａ）はデータ信号Ｄ、図６５（ｂ）はク
ロック信号ＣＫＰ、図６５（ｃ）はクロック信号ＣＫ
Ｎ、図６５（ｄ）はデータ保持端子Ｑｂの信号波形を示
している。ＲＡＭ型ラッチ回路Ａ１ａ，Ａ１ｂに逆相の
クロック信号ＣＫＮ，ＣＫＰを供給することにより、Ｒ
ＡＭ型ラッチ回路Ａ１ａ，Ａ１ｂは互いに排他的に通過
モードまたは保持モードとなるため、図６４に示すフリ
ップフロップ回路では図６５に示すように、クロック信
号ＣＫＰの立ち上がりエッジでデータ信号Ｄを取り込ん
で保持する。ＲＡＭ型ラッチ回路構成のフリップフロッ
プ回路は、トランスミッション型フリップフロップの約
３分の１の面積でレイアウトすることができる。このた
め、並列処理論理回路を構成する単位論理回路ｐｅを小
型化し、単位論理回路ｐｅの集積密度を高めて、画像処
理の解像度を高めることができる。

【０１３８】

【発明の効果】以上説明したように、本発明によれば、
目的とする信号処理に必要な論理演算を、小さな回路規
模で効率よく行うことができる。その結果、単位論理回
路の集積度を高めて信号処理の解像度を大きくし、かつ
システムの消費電力を低減することができる。

【図面の簡単な説明】

【図１】 本発明が適用されるシステムの構成を示す図
であり、（ａ）は全体構成を示し、（ｂ）は（ａ）にお
いて点線で囲まれたピクセルの構成を示す。

【図２】 本発明の実施の形態１の並列処理論理回路の
全体構成を示すブロック図である。

【図３】 単位論理回路の構成を示すブロック図であ
る。

【図４】 単位論理回路内の組合せ論理回路の回路図で
ある。

【図５】 本発明の実施の形態２の並列処理論理回路の
全体構成を示すブロック図である。

【図６】 単位論理回路の構成を示すブロック図であ
る。

【図７】 図６に示した単位論理回路内の組合せ論理回
路の構成例を示す回路図である。

【図８】 図５に示した並列処理論理回路における論理
の切り替えを説明する図である。

【図９】 単位論理回路の構成を示すブロック図であ
る。

【図１０】 本発明の実施の形態３の並列処理論理回路
の全体構成を示すブロック図である。

【図１１】 単位論理回路の構成を示すブロック図であ
る。

【図１２】 回路ブロックの構成を示す回路図である。

【図１３】 図１１に示した単位論理回路内の組合せ論
理回路の回路図である。

【図１４】 単位論理回路の構成を示すブロック図であ
る。

【図１５】 本発明の実施の形態４の並列処理論理回路
の全体構成を示すブロック図である。

【図１６】 単位論理回路の構成を示すブロック図であ
る。

【図１７】 図１６に示した単位論理回路内の組合せ論
理回路の回路図である。

【図１８】 単位論理回路の構成を示すブロック図であ
る。

【図１９】 本発明の実施の形態５の並列処理論理回路
の全体構成を示すブロック図である。

【図２０】 単位論理回路の構成を示すブロック図であ
る。

【図２１】 本発明の実施の形態６の並列処理論理回路
の全体構成を示すブロック図である。

【図２２】 単位論理回路の構成を示すブロック図であ
る。

【図２３】 本発明の実施の形態７の並列処理論理回路
の全体構成を示すブロック図である。

【図２４】 単位論理回路の構成を示すブロック図であ
る。

【図２５】 図２４に示した単位論理回路内の組合せ論
理回路の回路図である。

【図２６】 単位論理回路の構成を示すブロック図であ
る。

【図２７】 本発明の実施の形態８の並列処理論理回路
の全体構成を示すブロック図である。

【図２８】 単位論理回路の構成を示すブロック図であ
る。

【図２９】 図２８に示した単位論理回路内の組合せ論
理回路の回路図である。

【図３０】 単位論理回路の構成を示すブロック図であ
る。

【図３１】 本発明の実施の形態９の並列処理論理回路
の全体構成を示すブロック図である。

【図３２】 単位論理回路の構成を示すブロック図であ
る。

【図３３】 図３２に示した単位論理回路内の組合せ論
理回路の回路図である。

【図３４】 単位論理回路の構成を示すブロック図であ
る。

【図３５】 本発明の実施の形態１０の並列処理論理回
路の全体構成を示すブロック図である。

【図３６】 単位論理回路の構成を示すブロック図であ
る。

【図３７】 図３６に示した単位論理回路内の組合せ論
理回路の回路図である。

【図３８】 単位論理回路の構成を示すブロック図であ
る。

【図３９】 本発明の実施の形態１１の並列処理論理回
路を構成する単位論理回路内の組合せ論理回路の回路図
である。

【図４０】 本発明の実施の形態１２の並列処理論理回
路を構成する単位論理回路内の組合せ論理回路の回路図
である。

【図４１】 本発明の実施の形態１３の並列処理論理回
路の全体構成を示すブロック図である。

【図４２】 単位論理回路の構成を示すブロック図であ
る。

【図４３】 本発明の実施の形態１４の並列処理論理回
路を構成する単位論理回路の回路構成を示すブロック図
である。

【図４４】 図４３に示した単位論理回路の変形例を示
すブロック図である。

【図４５】 図４３に示した単位論理回路の初期状態を
説明するための図であり、

【図４６】 第１のステップである読み出しレジスタの
指定を説明するための図である。

【図４７】 第２のステップである論理演算の実行と実
行結果のレジスタへの格納とを説明するための図であ
る。

【図４８】 第３のステップである書き込みレジスタの
指定と格納とを説明するための図である。

【図４９】 第３のステップである書き込みレジスタの
指定と格納とを説明するための図である。

【図５０】 図４３に示した単位論理回路の動作シーケ
ンスを示すタイミングチャートである。

【図５１】 本発明の実施の形態１５の並列処理論理回
路を構成する単位論理回路の回路構成を示すブロック図
である。

【図５２】 本発明の実施の形態１６の並列処理論理回
路を構成する単位論理回路の回路構成を示すブロック図
である。

【図５３】 図５２に示した単位論理回路の初期状態を
説明するための図である。

【図５４】 第１のステップである読み出しレジスタの
指定を説明するための図である。

【図５５】 第１のステップである指定された読み出し
レジスタのデータの格納を説明するための図である。

【図５６】 第２のステップである論理演算の実行と書
き込みレジスタの指定を説明するための図である。

【図５７】 第３のステップである書き込みレジスタへ
の格納を説明するための図である。

【図５８】 図５２に示した単位論理回路の動作シーケ
ンスを示すタイミングチャートである。

【図５９】 本発明の実施の形態１７の並列処理論理回
路を構成する単位論理回路の回路構成を示すブロック図
である。

【図６０】 図４３に示した単位論理回路の変形例を示
すブロック図である。

【図６１】 図５１に示した単位論理回路の変形例を示
すブロック図である。

【図６２】 図５２に示した単位論理回路の変形例を示
すブロック図である。

【図６３】 図５９に示した単位論理回路の変形例を示
すブロック図である。

【図６４】 単位論理回路内で用いられる記憶回路の一
構成例を示す回路図である。

【図６５】 図６４に示した記憶回路の動作を示すタイ
ミングチャート図である。

【図６６】 従来の並列処理論理回路を説明するための
図であり、（ａ）は全体構成を示し、（ｂ）は（ａ）に
おいて点線で囲まれたピクセルの構成を示す。

【符号の説明】

１…ピクセルアレイ、２…コントローラ、３…メモリ、
１０…ピクセル、ｃ１，ｃ１１，ｃ１２…組合せ論理回
路、ｇ１，ｇ２，ｇ１１，ｇ１２，ｇ１３…ゲート、ｐ
ｅ，ｐｅ００，ｐｅ０１，ｐｅ０２，ｐｅ１０，ｐｅ１
１，ｐｅ１２，ｐｅ２０，ｐｅ２１，ｐｅ２２…単位論
理回路、ｒ１，ｒ１１…記憶回路、ｓｅ…センサ、ｓｓ
１，ｓｓ１１，ｓｓ１２…選択回路、ＩＵ，ＩＲ，Ｉ
Ｄ，ＩＬ，Ｙ，ｌｏｓ，ｎ１，ｎ１１，ｎ１２，ｎ１
３，ｗｒ…信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中西 衛 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 森村 浩季 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5B047 AA25 BC01 CB17 DA10 EA01 5B057 BA12 CA06 CA12 CA16 CB06 CB12 CB16 CH03 CH08 CH11

Claims (22)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配置されたセンサと、 各センサに対応しかつ各センサからの２進数情報を基に
   論理演算を行なう単位論理回路とを有し、 前記単位論理回路は、 前記センサから出力された前記２進数情報、この単位論
   理回路から出力される２進数情報および他の単位論理回
   路から出力された２進数情報を入力として、所定の組合
   せ論理演算とその双対となる組合せ論理演算とのみを排
   他的に実行し、その実行結果である２進数情報を他の単
   位論理回路へ出力する演算手段を有することを特徴とす
   る信号処理用並列処理論理回路。
2. 【請求項２】 請求項１に記載された信号処理用並列処
   理論理回路において、 前記単位論理回路は、 前記所定の組合せ論理演算を実行する第１の論理回路
   と、前記所定の組合せ論理演算の双対となる組合せ論理
   演算を実行する第２の論理回路と、前記第１の論理回路
   と前記第２の論理回路とを排他的に切り替える制御回路
   とを有する組合せ論理回路と、 この組合せ論理回路による実行結果である２進数情報を
   格納するとともに、格納されている前記２進数情報を前
   記他の単位論理回路へ出力する記憶回路とを有すること
   を特徴とする信号処理用並列処理論理回路。
3. 【請求項３】 請求項２に記載された信号処理用並列処
   理論理回路において、 前記単位論理回路は、前記記憶回路を複数有し、さらに
   前記組合せ論理回路による実行結果を前記複数の記憶回
   路の中から選択して格納させる第１の選択回路を有し、
   前記複数の記憶回路のそれぞれに格納されている２進数
   情報の少なくとも１つが前記他の単位論理回路へ出力さ
   れることを特徴とする信号処理用並列処理論理回路。
4. 【請求項４】 請求項３に記載された信号処理用並列処
   理論理回路において、 前記単位論理回路は、前記複数の記憶回路から出力され
   た複数の２進数情報の中から前記組合せ論理回路に入力
   させる２進数情報を選択する第２の選択回路を更に有す
   ることを特徴とする信号処理用並列処理論理回路。
5. 【請求項５】 請求項４に記載された信号処理用並列処
   理論理回路において、 前記単位論理回路が有する前記演算手段は、前記所定の
   組合せ論理演算と、その双対となる組合せ論理演算と、
   この単位論理回路が有する前記複数の記憶回路からの前
   記複数の２進数情報の中の任意の２つの２進数情報の論
   理和と、これら２つの２進数情報のうちの一方の論理否
   定と他方との論理積とを排他的に実行し出力する手段を
   有することを特徴とする信号処理用並列処理論理回路。
6. 【請求項６】 請求項４または５に記載された信号処理
   用並列処理論理回路において、 前記単位論理回路が有する前記第２の選択回路は、この
   単位論理回路の外部データ入力端子からの２進数情報を
   この単位論理回路が有する前記組合せ論理回路に選択的
   に入力させることを特徴とする信号処理用並列処理論理
   回路。
7. 【請求項７】 請求項２〜５のいずれか１項に記載され
   た信号処理用並列処理論理回路において、 前記単位論理回路が有する前記組合せ論理回路は、この
   単位論理回路の外部から共通に入力される論理修飾信号
   により、この単位論理回路が有する記憶回路から入力さ
   れる前記２進数情報および前記他の単位論理回路から入
   力される前記２進数情報の有効または無効を切り替える
   切替手段を有することを特徴とする信号処理用並列処理
   論理回路。
8. 【請求項８】 請求項６に記載された信号処理用並列処
   理論理回路において、 前記単位論理回路が有する前記組合せ論理回路は、この
   単位論理回路の外部から共通に入力される論理修飾信号
   により、この単位論理回路が有する記憶回路から入力さ
   れる前記２進数情報、前記他の単位論理回路から入力さ
   れる前記２進数情報および前記外部データ入力端子から
   入力される前記２進数情報の有効または無効を切り替え
   る切替手段を有することを特徴とする信号処理用並列処
   理論理回路。
9. 【請求項９】 請求項２に記載された信号処理用並列処
   理論理回路において、 前記単位論理回路は、 前記記憶回路に含まれかつ前記組合せ論理回路から出力
   された前記２進数情報を格納するとともに、格納されて
   いる前記２進数情報を前記他の単位論理回路へ出力する
   第１のレジスタと、 前記記憶回路に含まれかつ２進数情報を格納する複数の
   レジスタが縦続接続されるとともに最終段のレジスタの
   出力端子が初段のレジスタの入力端子に接続されたシフ
   トレジスタと、 このシフトレジスタを構成する前記複数のレジスタのう
   ち任意の１のレジスタの入力端子に、この１のレジスタ
   の前段のレジスタの出力端子と、前記第１のレジスタの
   出力端子のいずれか１つを選択して接続する第３の選択
   回路とを有し、 前記シフトレジスタを構成する前記複数のレジスタのそ
   れぞれに格納された２進数情報のうちの１つが前記組合
   せ論理回路に入力されることを特徴とする信号処理用並
   列処理論理回路。
10. 【請求項１０】 請求項２に記載された信号処理用並列
    処理論理回路において、 前記単位論理回路は、 前記記憶回路に含まれかつ２進数情報を格納する複数の
    レジスタが縦続接続されるとともに最終段のレジスタの
    出力端子が初段のレジスタの入力端子に接続されたシフ
    トレジスタと、 前記記憶回路に含まれかつ前記シフトレジスタを構成す
    る前記複数のレジスタのそれぞれに格納された２進数情
    報のうちの１つを格納するとともに、格納されている前
    記２進数情報を前記組合せ論理回路へ出力する第１のレ
    ジスタと、 前記シフトレジスタを構成する前記複数のレジスタのう
    ち任意の１のレジスタの入力端子に、この１のレジスタ
    の前段のレジスタの出力端子と、前記組合せ論理回路の
    出力端子のいずれか１つを選択して接続する第３の選択
    回路とを有し、 前記第１のレジスタの前段のレジスタに格納される前記
    ２進数情報が前記他の単位論理回路へ出力されることを
    特徴とする信号処理用並列処理論理回路。
11. 【請求項１１】 請求項１に記載された信号処理用並列
    処理論理回路において、 前記単位論理回路は、 前記センサから出力された前記２進数情報、この単位論
    理回路から出力される前記２進数情報および前記他の単
    位論理回路から出力された前記２進数情報を入力とし
    て、２種類の演算処理を選択的に実行する第１の論理回
    路と、 この第１の論理回路から出力された２進数情報を格納す
    る記憶回路と、 この記憶回路から出力された２進数情報に対して２種類
    の演算処理を選択的に実行し、その実行結果である２進
    数情報を前記他の単位論理回路へ出力する第２の論理回
    路とを有し、 さらに、前記単位論理回路の前記第２の論理回路が実行
    する演算処理と、この単位論理回路の出力を入力とする
    他の単位論理回路の第１の論理回路が実行する演算処理
    とを制御信号により切り替え、前記所定の組合せ論理演
    算とその双対となる組合せ論理演算とを排他的に実行す
    る制御手段を備えたことを特徴とする信号処理用並列処
    理論理回路。
12. 【請求項１２】 請求項１１に記載された信号処理用並
    列処理論理回路において、 前記単位論理回路は、前記記憶回路を複数有し、さらに
    前記第１の論理回路による実行結果を前記複数の記憶回
    路の中から選択して格納させる第１の選択回路を有し、
    前記複数の記憶回路のそれぞれに格納されている２進数
    情報の少なくとも１つが前記第２の論理回路へ出力され
    ることを特徴とする信号処理用並列処理論理回路。
13. 【請求項１３】 請求項１２に記載された信号処理用並
    列処理論理回路において、 前記単位論理回路は、前記複数の記憶回路から出力され
    た複数の２進数情報の中から前記第１の論理回路に入力
    させる２進数情報を選択する第２の選択回路を更に有す
    ることを特徴とする信号処理用並列処理論理回路。
14. 【請求項１４】 請求項１３に記載された信号処理用並
    列処理論理回路において、 前記単位論理回路が有する前記演算手段は、前記所定の
    組合せ論理演算と、その双対となる組合せ論理演算と、
    この単位論理回路が有する前記複数の記憶回路からの前
    記複数の２進数情報の中の任意の２つの２進数情報の論
    理和と、これら２つの２進数情報のうちの一方の論理否
    定と他方との論理積とを排他的に実行し出力する手段を
    有することを特徴とする信号処理用並列処理論理回路。
15. 【請求項１５】 請求項１３または１４に記載された信
    号処理用並列処理論理回路において、 前記単位論理回路が有する前記第２の選択回路は、この
    単位論理回路の外部データ入力端子からの２進数情報を
    この単位論理回路が有する前記第１の論理回路に選択的
    に入力させることを特徴とする信号処理用並列処理論理
    回路。
16. 【請求項１６】 請求項１１〜１４のいずれか１項に記
    載された信号処理用並列処理論理回路において、 前記単位論理回路が有する前記第１の論理回路は、この
    単位論理回路の外部から共通に入力される論理修飾信号
    により、この単位論理回路が有する記憶回路から入力さ
    れる前記２進数情報および前記他の単位論理回路から入
    力される前記２進数情報の有効または無効を切り替える
    切替手段を有することを特徴とする信号処理用並列処理
    論理回路。
17. 【請求項１７】 請求項１５に記載された信号処理用並
    列処理論理回路において、 前記単位論理回路が有する前記第１の論理回路は、この
    単位論理回路の外部から共通に入力される論理修飾信号
    により、この単位論理回路が有する記憶回路から入力さ
    れる前記２進数情報、前記他の単位論理回路から入力さ
    れる前記２進数情報および前記外部データ入力端子から
    入力される前記２進数情報の有効または無効を切り替え
    る切替手段を有することを特徴とする信号処理用並列処
    理論理回路。
18. 【請求項１８】 請求項１１に記載された信号処理用並
    列処理論理回路において、 前記単位論理回路は、 前記記憶回路に含まれかつ前記第１の論理回路から出力
    された前記２進数情報を格納するとともに、格納されて
    いる前記２進数情報を前記第２の論理回路へ出力する第
    １のレジスタと、 前記記憶回路に含まれかつ２進数情報を格納する複数の
    レジスタが縦続接続されるとともに最終段のレジスタの
    出力端子が初段のレジスタの入力端子に接続されたシフ
    トレジスタと、 このシフトレジスタを構成する前記複数のレジスタのう
    ち任意の１のレジスタの入力端子に、この１のレジスタ
    の前段のレジスタの出力端子と、前記第１のレジスタの
    出力端子のいずれか１つを選択して接続する第３の選択
    回路とを有し、 前記シフトレジスタを構成する前記複数のレジスタのそ
    れぞれに格納された２進数情報のうちの１つが前記第１
    の論理回路に入力されることを特徴とする信号処理用並
    列処理論理回路。
19. 【請求項１９】 請求項１１に記載された信号処理用並
    列処理論理回路において、 前記単位論理回路は、 前記記憶回路に含まれかつ２進数情報を格納する複数の
    レジスタが縦続接続されるとともに最終段のレジスタの
    出力端子が初段のレジスタの入力端子に接続されたシフ
    トレジスタと、 前記記憶回路に含まれかつ前記シフトレジスタを構成す
    る前記複数のレジスタのそれぞれに格納された２進数情
    報のうちの１つを格納するとともに、格納されている前
    記２進数情報を前記第１の論理回路へ出力する第１のレ
    ジスタと、 前記シフトレジスタを構成する前記複数のレジスタのう
    ち任意の１のレジスタの入力端子に、この１のレジスタ
    の前段のレジスタの出力端子と、前記第１の論理回路の
    出力端子のいずれか１つを選択して接続する第３の選択
    回路とを有し、 前記第１のレジスタの前段のレジスタに格納される前記
    ２進数情報が前記第２の論理回路へ出力されることを特
    徴とする信号処理用並列処理論理回路。
20. 【請求項２０】 請求項２〜１９のいずれか１項に記載
    された信号処理用並列処理論理回路において、 マトリクス状に配置された複数の単位論理回路は、各列
    ごとに共通に第１の制御信号線が接続されるとともに、
    各行ごとに共通に第２の制御信号線が接続され、 前記単位論理回路は、接続された前記第１および第２の
    制御信号線のそれぞれに与えられた制御信号の組合せに
    基づき、前記記憶回路の内容を更新または更新しないこ
    とを制御する手段を有することを特徴とする信号処理用
    並列処理論理回路。
21. 【請求項２１】 請求項２〜２０のいずれか１項に記載
    された信号処理用並列処理論理回路において、 前記単位論理回路が有する前記記憶回路は、クロック信
    号が第１のレベルのときデータ入力端子に入力されたデ
    ータ信号を取り込み、前記クロック信号が第２のレベル
    のとき取り込んだ前記データ信号を保持するＲＡＭ型ラ
    ッチ回路を含むことを特徴とする信号処理用並列処理論
    理回路。
22. 【請求項２２】 請求項１〜２１のいずれか１項に記載
    された信号処理用並列処理論理回路において、 前記単位論理回路は、前記所定の組合せ論理演算とその
    双対となる組合せ論理演算を排他的に実行することによ
    り、モルフォロジ処理を行なうことを特徴とする信号処
    理用並列処理論理回路。