JPH0281258A - 並列計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 Ｓ　ＩＭＤ型計型機算機おいて、多数のプロセッサの総
意や同期をとる収集回路を設けた並列計算機に関し。

全プロセッサが出力するデータを、必要な演算を施しつ
つ、効率よく収集することができるようにすることを目
的とし 木構造状に結合された複数の演算回路であって。

最初の段では各プロセッサの出力を、２段目以降では前
段の演算回路の出力を人力し、演算結果を後段の演算回
路または最後の段ではコントローラに出力する演算回路
と、木構造の段数に応じてグループ化された上記演算回
路に対し、それぞれ演算制御信号を供給する木構造の段
数分のパイプライン接続された演算制御用レジスタとを
備え、各プロセッサからコントローラへの出力データを
演算制御用レジスタへの制御情報の設定により。

演算回路を介して収集するように構成する。

〔産業上の利用分野〕

本発明は、　　Ｓ　Ｉ　ＭＤ　（Ｓｉｎｇｌｅ　Ｉｎ５
ｔｒｕｃｔｉｏｎ　ｓｔｒｅａｍ　Ｍｕｌｔｉｐｌｅ　
Ｄａｔａ　５ｔｒｅａ＋ｍ）型計算機等において。

多数のプロセッサの総意や同期をとる収集回路を設けた
並列計算機に関する。

例えば、配線処理等のＬＳＩ−ＣＡＤを含む大規模組み
合わせ問題は、非常に高速な演算能力を必要とする。こ
れを解決するためには、多数のプロセッサを用いて構成
する超並列計算機によって高速演算処理を行うことが有
望であり、多数のプロセッサを効率よく動作させる技術
が必要となる。

〔従来の技術〕

ある目的のために、多数のプロセッサを動作させる場合
、それらの全プロセッサの同期をとることかしばしば必
要となる。従来、この同期に関する問題を解決するため
に１次のような方式が用いられている。

ｆａｔ　　プロセッサ間通信路を用いて、同期のための
データをやりとりする。

ｆｂｌ　　同期専用の信号を各プロセッサが出力し、そ
れらのワイヤド・オアＣｗｉｒｅｄ−ＯＲ）　論理をと
り。

その結果を全プロセッサが読む。

上記（ａｌの方式は、特に専用の回路を必要としないが
、全プロセッサと通信しなげ・ればならないために、プ
ロセッサ間が完全結合していない限り。

効率が悪い。

上記山）の方式は、プロセッサ台数が数十〜数百規模の
場合には可能であるが、それ以上になる場合には、ワイ
ヤド・オアのとれる入力数の制限や。

オア論理をとるための遅延時間等の関係から、効率のよ
い同期処理の実現は不可能となる。

また、同期とは別に１次のような問題もある。

１つのプロセッサのデータを、他の全プロセッサに伝え
るための効率のよい方法は、バスを使ったデータ転送で
ある。この場合、確かにデータ転送が始まってしまえば
問題はないが、データ転送前に、どのプロセッサがバス
を使うかを調停しなければならない。プロセッサ台数が
１例えば数千〜数万といった大規模になると、バス調停
のためのオーバヘッドが無視できなくなる。

また、従来、全プロセッサが現在持っている値のうち最
大値または最小値を得るとか、全プロセッサが持つ値の
総和を求めるとかいうような場合に、統一的に効率よく
処理するというような技術手段はなかった。

〔発明が解決しようとする課題〕

本発明は、同期をとるなど、全プロセッサの総意を必要
とする演算を、超並列計算機において効率よく実行でき
るようにすることを目的とする。

また、全プロセッサから１つのプロセッサを選ぶという
バスの調停等に相当する処理を、超並列計算機において
、効率よく実行できるようにすることを目的とする。さ
らに、全プロセッサがそれぞれ持つデータ間の論理演算
を、効率よく実行できるような手段を提供することを目
的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

第１図において、１０はコントローラ、１１は出力制御
信号の情報等を含むマイクロ命令が格納された制御メモ
リ、１２は全プロセッサに対するデータ入出力用のグロ
ーバルデータレジスタ、１３はプロセッサの出力データ
を収集する収集回路１４はプロセッサ（Ｐ　Ｅ　：　Ｐ
ｒｏｃｅｓｓｉｎｇ　Ｅｌｅｍｅｎｔ）１５Ａないし１
５Ｄは演算制御用レジスタ、１６Ａないし１６Ｄは収集
演算回路（Ｇ　Ｌ　Ｕ　：　Ｇａｔｈｅｒｉｎｇ　Ｌｏ
ｇｉｃ　Ｌｌｎｉｔ）　＋　　１７は演算制御用信号線
、１８はプロセ・フサ制御用信号線を表す。

プロセッサ１４は１各々、処理対象となるデータを記憶
する回路と演算回路とを持ち、コントローラ１０からプ
ロセッサ制御用信号線１８を介して送られてくる制御信
号による同一の命令の流れによって、各プロセッサ１４
に与えられたデータを処理する。

本発明に係る収集回路１３は、演算制御用レジスタ１５
Ａ〜１５Ｄと、収集演算回路１６Ａ−１６Ｄとによって
構成される。

収集演算回路１６Ａ〜１６Ｄは、各プロセッサ１４から
コントローラｌＯへの出力データを、収集する処理を行
う回路である。第１図に示すように、木構造状に結合さ
れ、１段目の各収集演算回路１６Ａは、何個かのプロセ
ッサ１４の出力データを入力し、その入力による演算結
果を、２段目の収集演算回路１６Ｂへ出力する。同様に
、２段目から３段目、３段目から４段目というようにデ
ータを収集していき、この例では収集演算回路１６Ｄが
最終段になっている。最終段の収集演算回路１６Ｄは、
全プロセッサ１４の出力をまとめた結果を、コントロー
ラｌＯのグローバルデータレジスタ１２へ送り出す。

これらの回路は、木構造の段数に応してグループ化され
ており、その各グループに対して、演算制御信号を供給
する演算制御用レジスタ１５Ａ〜１５Ｄが設けられる。

演算制御用レジスタ１５Ａは、最初のグループに属する
各収集演算回路１６Ａに対し、同じ演算制御信号を送る
。次段の演算制御用レジスタ１５Ｂは、各収集演算回路
１６Ｂに対し、演算制御信号を送る。以下、同様である
。

演算制御用レジスタ１５Ａ〜１５Ｄは、木構造の段数分
だけ直列にパイプライン接続され、そのレジスタにセッ
トされる演算制御信号は、コントローラ１０から演算制
御用信号線１７を介して所定のクロックに応じて送出さ
れる。従って２例えば演算制御用レジスタ１５Ａに加算
命令の制御信号がセントされると、収集演算回路１６Ａ
は、各プロセッサ１４の出力データについての加算を行
い、その結果を次段の収集演算回路１６Ｂへ出力する０
次のクロックでは、演算制御用レジスタ１５Ａの加算命
令が、演算制御用レジスタ１５Ｂへ移され、収集演算回
路１６Ｂが同様に加算演算を実行する。このようなパイ
プライン制御による演算が進み、最終的に、演算制御用
レジスタ１５Ｄにセットされた加算命令によって、収集
演算回路１６Ｄが加算を行うと、その結果は、コン、ト
ローラＩＯのグローバルデータレジスタ１２に書き込ま
れる。

〔作用〕

コントローラｌＯが、全プロセッサ１４に対して指示し
た処理の同期を取る場合には１例えば。

プロセッサ制御用信号線１８を通して、各プロセッサ１
４における処理が完了したときに１″を出力するように
５プロセツサ１４に指示を出す。

そして、演算制御用信号綿１７に、アンド論理演算を指
示する制＜Ｂ　１８号を送出する。

演算制御用レジスタ１５Ａにアンド論理演算の信号がセ
ットされると、第１段目の収集演算回路１６Ａは、各プ
ロセッサ１４の出力のアンド論理演算を実行する０次の
クロックで、２段目の収集演算回路１６Ｂが同様にアン
ド論理演算を実行する。こうして、パイプライン制御を
進め、最終段の収集演算回路１６Ｄが、アンド論理演算
を実行したときに、その結果が“１″であれば、コント
ローラｌＯは、全プロセンサ１４が“１１を出力したこ
とを認知することができる。

全プロセッサ１４の中から、ある条件を満たす１つのプ
ロセッサを選ぶ処理は３次のように実行することができ
る。各プロセッサ１４には、それぞれプロセッサを一意
に識別するプロセッサ番号が、あらかじめ付与されてい
るものとする。

まず、ある条件を満たすプロセッサ１４は、そのプロセ
ッサ番号を出力し、それ以外のプロセッサ１４は５例え
ば１１１…１″　（または０００…０”を出力するよう
指示を出す、そして、収集回路１３には、最小値（また
は最大値）を選ぶ演算制御信号を送る。

こうすることにより、収集回路１３の出力として１条件
を満たす１つのプロセッサ番号を得ることができる。条
件を満たすプロセッサが複数あるとき、最小値による選
択を行う場合には、小さいプロセッサ番号を持つものが
優先的に選択されることになる。このように、バスの調
停に相当する処理も、簡単に行うことができる。

加算やその他の演算についても、収集回路１３により、
同様にパイプライン化による高速処理が可能となる。

〔実施例〕

第２図は本発明のシステム構成例、第３図は本発明の実
施例に係るプロセッサの構成例、第４図は本発明の実施
例に係る収集演算回路の例、第５図は第４図に示す収集
演算回路の外部信号説明図。

第６図は本発明の実施例に係る収集回路の構成例第７図
は第６図に示す収集回路の動作説明図、第８図は本発明
の実施例に係る収集演算回路の内部構成例、第９図は第
８図に示す最大／最小／加算演算回路の例を示す。

第２図は本発明を適用したシステムの例を示している。

第２図において１第１図と同符号のものは、第１図に示
すものに対応し、２０はプロセンサ１４を格子状に結合
したプロセッサ・アレイ２１はシーケンサを表す。

プロセッサ・アレイ２０の全プロセッサ１４および収集
回路１３は、コントローラ１０により制御される。コン
トローラ１０からは、プロセッサ１４内部のファシリテ
ィ単位で制御が可能でありプロセッサ間通信の通信方向
、内部におけるセレクタの入力選択、演算回路のオペレ
ーション、データレジスタのアドレス等が制御の対象と
なる。

これらのファシリティへの制御用信号線によりプロセッ
サＩ４とコントローラ１０とが接続され。

コントローラ１０の内部にある制御メモリ１１に。

所定の制御フォーマントで書かれた値が、各マシンサイ
クルごとに制御用信号線に出力される。収集回路１３に
対しても同様に、収集時に必要となる演算制御信号がコ
ントローラ１０から送出される。

コントローラ１０におけるシーケンサ２１は。

制御メモリ１１から制御情報を読み出すシーケンスを決
定する回路である。グローバルデータレジスタ１２は、
全プロセッサ１４に共通に送り出すデータを保持したり
、収集回路１３の出力結果を受は取るためのレジスタで
ある。

第２図に示す各プロセンサ１４は、第３図に示すような
構成になっている。内部に、処理対象となるデータを保
持するデータレジスタ３０と２人出力データおよびデー
タレジスタ３０に記憶されているデータについての演算
を行う演算回路（ＡＬＵ）３１を持つ。

各プロセッサ１４は、コントローラから送られる同一の
制御信号で制御される。この制御信号には、データレジ
スタ３０のアドレス、演算回路３１に対するオペレーシ
ョン・コード等が含まれる。

プロセッサ１４は、東（Ｅ）、西（Ｗ）、南（Ｓ）、、
　北（Ｎ）の４方向の隣接プロセンサとの通信を行うた
めのＥＷＮＳポートを持つ。また。

全プロセッサ１４に対して、コントローラから同じ値を
与えるためのグローバルデータ入力と、第２図に示す収
集回路１３への収集データ出力の端子を持つ。

第３図に示すプロセッサ１４は、１ピント・プロセッサ
であり、データレジスタ３０への入出力や外部とのデー
タ入出力は、すべて１ピントを基本としている。１ピン
トより大きいデータは、その大きさに応じてｌビットず
つ１上位ビットまたは下位ビット側から連続して処理す
る。これにより、何ビットのデータでも処理することが
できるようになっている。収集データ出力についても。

１ビツトである。もちろん１本発明は、この例のような
１ビツト・プロセッサに限らず、複数ビットの入出力を
行うプロセッサにも同様に適用することが可能である。

プロセッサ１４の内部構成については１種々のものが知
られており２本発明の要旨とするところから外れるので
、この程度の説明にとどめる。

収集演算回路１６は１例えば第４図に示すような外部信
号の入出力を行う、その外部信号の詳細な内容を、第５
図に示す。

本実施例の収集演算回路１６は、内部に論理和演算回路
４０と、論理積演算図！４１と、最大／最小／加算演算
回路４２とを持つ。

ＧＬＩは、収集演算回路１６への３２ビツトの入力デー
タである。すなわち、１つの収集演算回路１６で、最大
３２個のプロセッサ１４または他の収集演算回路１６の
収集データ出力を処理することができるようになってい
る。ＧＬＯは、演算結果の出力データであり、１ビツト
である。

制御系の信号として、以下のものがある。

ｒａｔ　　ｘｃｏｐｓ　　（２ビツト）収集演算回路１
６のオペレーションコードである。これ力び００″のと
きアンド（Ａ　Ｎ　Ｄ）“Ｏｌ”のときオア（ＯＲ）、
　　“ｌＯ”のとき最小（ＭＩＮ）または最大（ＭＡＸ
）、”１１”のとき加算（ＡＤＤ）の演算を行う。

（ｂ）　　Ｘ０ＣＲ（１ビツト） 加算時などにおいて、キャリー（内部で記憶する桁上が
り等のビット）をクリアするか、クリアしないかを指示
する。

ｔｅｌ　　ＧＬＳＴＳ　　（２ビツト）収集演算回路１
６への入力段数を切り換える。

すなわち、３２ビツトの全部を入力するか、１６ビツト
だけ入力するか、８ビツトだけ入力するか。

４ビツトだけ入力するかを選択する。入力段数は収集演
算回路１６の接続構成によって静的に決まる。この例で
は、汎用的に収集演算回路１６を用いることができるよ
うにするために、入力段数を切り換え可能としているが
、この切り換え機能はなくてもよい。

＋ｃｏ　　ＧＭＡＸＳ　　（１ビツト）ｘｃｏｐｓが“
１０゛のとき、最大または最小のどちらの演算を行うか
を指定する。

（ｅｌ　　Ｇ　Ｎ　ＯＰ　Ｓ　　（１ビツト）強制０人
力体号であり、このビットが“０”のとき、ＧＬＩの入
力データを無効化する。

第６図は、第１段目に４個の収集演算回路１６−１〜１
６−４と、第２段目に１個の収集演算回路１６−５を用
いて、１２８人力の収集演算を行う収集回路の例を示し
ている。

説明を簡単にするために、演算制御用レジスタ１５−１
．１５−２におけるオペレーションコードＸＧＯＰＳと
キャリー制御信号ＸＧＣＲ以外の信号は、省略する。５
０〜５８は、それぞれパイプライン制御のためのレジス
タである。

ＯＰＩは、演算制御用レジスタ１５−１にセントされた
信号、ＯＲ２は演算制御用レジスタ１５２にセットされ
た信号、Ｄｌはレジスタ５０〜５３にセットされたデー
タ、Ｄ２はレジスタ５４〜５７にセットされたデータ、
Ｄ３はレジスタ５Ｂにセットされたデータを表す。

第７図は、第６図に示す収集回路の動作を説明するため
のタイムチャートである。第７図では代表的な演算の１
つとして、４ビツト長のデータの加算を行うときの例を
示している。

ＢＯ−８３は、処理対象となる４ビツトのデータであり
、ＢＯは最下位ビア　）　（ＬＳＢ）、Ｂ３　。

は最上位ビット（ＭＳＢ）である、加算の場合。

これらのデータは、下位ビット側のＢＯから順次Ｂ３へ
１ビツトずつ、各クロックごとにレジスタ５０〜５３に
入力される。

このデータに同期して、演算制御用レジスタ１５−１　
　（ＯＰＩ）に、加算のオペレーションコードがセント
される。ＸＧＣＲは、最初のクロックではθ″でキャリ
ー・クリア、以後のクロックでは“１″で通常となるよ
うに入力される。

第１段目の収集演算回路１６−１−１６−４は。

最初にＢＯについて、ｏｐｔにより、それぞれ３２ビツ
トの加算演算を実行する。次のクロ、りでは、Ｂｌにつ
いて、Ｂ（ｌの加算結果によるキャリーを考慮した加算
演算を実行する。以下、同様にＢ３まで、加算演算を繰
り返す。

収４Ｊ演算回路１６−１〜１６−４の加算結果は。

レジスタ５４〜５７にセットされる。また、ＯＰｌは、
毎クロック、ＯＲ２へ移される。

収集演算回路１６−５は、ＯＲ２に応じて、４人力の加
算演算を実行し、結果をレジスタ５８に出力する。すな
わち、収集演算回路１６−５は。

１クロツタ遅れて、収集演算回路１６−１〜１６４と同
様に動作する。

以上のようにパイプライン制ｉＴＪによる動作が行われ
るようになっている。４ビツト長ではなく。

他のビット長の加算も、同様に連続的に実行することが
できる。また、最大／最小等の演算についても、任意の
ビット長について同様に実行可能である、ただし、最大
／最小の演算の場合には、ビット列について、最下位ビ
ット側からではなく。

最上位ピント側からｌビットずつ入力する。

第６図に示す回路を１　さらに多段化することなどによ
り、１２８人力に限らず、多数の入力データを処理する
ことができる。

本実施例における収集演算回路１６の内部構成は、第８
図に示すようになっている。

第８図において、ＡＩはアンド回路、Ｎｌ−Ｎ５はノア
回路、ＮＡＩ〜ＮＡ５はナンド回路、５ｌ−３５はセレ
クタ、ＭＡＯＯ〜ＭＡ４０は最大／最小／加算演算回路
を構成する回路ブロックを表す。

アンド回路Ａ１は２強制０人力信号ＧＮＯＰＳが“Ｏ″
のとき、入力データＧＬＩをオール・ゼロにする。ノア
回路Ｎ１〜Ｎ４．ナンド回路ＮＡ１は１人力データＧＬ
Ｉについて、入力段数に応じた論理和演算を行う。

ナンド回路ＮＡ２〜ＮＡ５．ノア回路Ｎ５は入力データ
ＧＬ［について、論理積演算を行う回路である。

ＭＡＯＯないしＭＡ４０は、最大／最小／加算演算を行
うための回路であり、２ビツトずつ、トーナメント弐に
、最大／最小／加算の演算を実行するようになっている
。その詳細な内部構成については、第９図に従って後述
する。

セレクタ８１〜Ｓ４は、オペレージコンコードＸＧＯＰ
Ｓに応じた出力の選択を行い、セレクタＳ５は、入力段
数に応じた出力の選択を行う。

最大／最小／加算演算回路を構成するＭＡＯＯ〜ＭＡ４
０の１ブロツクは、第９図に示すような回路構成になっ
ている。

第９図において、Ａｌ０−Ａｌ６はアンド回路ＮＩＯ〜
Ｎ１２はノア回路、ＮＴＯ〜ＮＴ６はノット回路、Ｏｆ
〜０２はオア回路、ＲＯ−Ｒ１はキャリーを記憶するレ
ジスタ、８１０〜Ｓｌｌはセレクタ、９０は３人力の加
算器である。

前述のように、第９図に示す回路は、２人力の最大／最
小または加算演算を実行する。ＤＭＯＤＭＩは、最大／
最小を求めるための各１ビツトの入力信号である。ＤＡ
Ｏ，ＤＡＩは加算対象となる各１ビツトの入力信号であ
る。ＸＭは最大／最小の演算結果、ＸＡは加算の演算結
果である。

最初の段、すなわち、第８図に示すＭＡＯＯ〜ＭＡ０１
５では、ＤＭＯとＤＡＯ，ＤＭＩとＤＡＩは、それぞれ
同じ値である。

最初に、第９図に示す回路の加算の動作について説明す
る。

加算のデータは、最下位ビットから１ビツトずつ、ＤＡ
Ｏ，ＤＡＩに入力される。最初のビットでは、ＸＧＣＲ
が０”であるため、キャリー・クリアとなって、アンド
回路ＡＩＯの出力であるキャリーＣＡＲＲＹＯが“０′
となる。ＤＡＯ，ＤＡＩについて、加算器９０による加
算が行われ、加算結果ＸＡが出力される。加算による桁
上がりがない場合、キャリー出力ＣＡＲＲＹＯＵＴは“
０″となり。

桁上がりがある場合、キャリー出力ＣＡＲＲＹＯＵＴは
。

１”となる。

このキャリー出力ＣＡＲＲＹＯ１ｌＴは９次のクロック
における加算のために、セレクタＳＩＯを経て、レジス
タＲＯに保持される。

最下位ビットの次からは５　レジスタＲＯの内容がキャ
リーＣＡＩＩＲＹＯとして取り出され、ＤＡＯ，ＤＡｌ
と共に加算される。

最大値を求めるときの動作は、以下のとおりである。最
大値を求める場合、信号ＧＭＡＸＳは。

１０″である。

入力データは、最上位ビットから１ビツトずつＤＭＯ，
ＤＭＩに人力される。最初のビットでは。

ＸＧＣＲが“０′とされ、アンド回路Ａ１０．Ａ１１の
出力が１０″となって、ノア回路Ｎ１２の出力が１”、
アンド回路ＡＩ４．Ａ１５．オア回路０１の出力力や“
０”になる、従って、セレクタＳｌｌの選択信号は、“
１０”となり、最大値の出力ＸＭとして、オア回路０２
の出力によるＤＭＯとＤＭＩの論理和が選択出力される
。

簡単な論理演算によって明らかなように、レジスタＲＯ
，Ｒ１には、ＤＭＯとＤＭＩのいずれか一方だけが先に
“１”になった場合、その対応する側に１”がセントさ
れる。すなわち、ＤＭＯが“１″で、ＤＭＩが“θ′の
場合、レジスタＲＯに“１″がセントされ、これとは反
対に、　　ＤＭＯが０”で、ＤＭＩが＃１″の場合、レ
ジスタＲ１に“１”がセントされる。以後、その状態を
保持する。

レジスタＲＯ，Ｒ１のいずれか一方に、“１”がくると
１次のクロックからは、ノア回路Ｎ１２の出力がＯ′に
なり、また、オア回路ｏ１の出力は、ＲＯが“１゛の場
合にｌ′、Ｒ１が“工”の場合に０′になる。従って、
セレクタＳ１１は、ＤＭＯまたはＤＭＩのうち、先に“
１１が検出された側の値を、それ以後、ｉ！択して出力
を続ける。

最小値を求める場合、信号ＧＭＡＸＳは“ｌ“である。

最大値を求める場合と動作は同様であるが、ノア回路Ｎ
１２の出力が“１”であるときの。

セレクタＳｌｌに対する選択信号は“１１”であり、ア
ンド回１Ａ１６の出力が選択される。

ＤＭＯ，ＤＭＩのいずれか一方が“１゛になると、それ
に対応してＲＯ，Ｒ１の一方が“１”にセットされ、セ
レクタＳｌｌに対する選択信号は。

“００″または″”Ｏｆ″になる。以１．ＤＭＯまたは
ＤＭＩの最小値側が選択されて出力される。

第９図に示す回路を、第８図に示すように５段重ねれば
、３２ビツトの入力に対する最大／最小または加算の演
算を実行できることになる。入力段数が１例えば８にな
っている場合には、第８図に示す３段目の出力ＸＭ８ま
たはＸＡ８を取り出せば、求める演算結果を得ることが
できる。

第２図に示す並列計算機は２例えばＬＳＩ設計における
配線処理等に用いることができる。配線処理を行うため
の代表的な方法として、迷路法があるが、収集回路１３
を用いることにより、このような迷路法の処理において
必要となる以下の機能の実現が可能になる。

■　各処理の終了判定、すなわち、プロセッサ全体の同
期制御。

■　複数ターゲットにおけるコストの最小値計算。

■　クロス・オーバラップしたネット番号の読み出しな
ど、ある条件を満たしているもののプロセッサ番号等の
読み出し。

■　クロス・オーバラップした全ネット数の加算など、
ある条件を満たしたもののカウント処理。

もちろん１本発明に係る並列計算機を、他にも種々の用
途に通用して実施することが可能である。

〔発明の効果〕

以上説明したように５本発明によれば、全プロセッサが
出力するデータを、必要な演算を施しつつ、効率よく収
集することができるようになり。

Ｓｒ、ＭＤ型の多数のプロセッサを持つ並列計算機等を
有効に利用できるようになる。また１機能拡張により、
並列計算機の適用対象となる分野の拡大が可能になる。

【図面の簡単な説明】

第１図は本発明の原理構成図。 第２図は本発明のシステム構成例。 第３図は本発明の実施例に係るプロセッサの構成例。 第４図は本発明の実施例に係る収集演算回路の例。 第５図は第４図に示す収集演算回路の外部信号説明図。 第６図は本発明の実施例に係る収集回路の構成例 第７図は第６図に示す収集回路の動作説明図第８図は本
発明の実施例に係る収集演算回路の内部構成例 第９図は第８図に示す最大／最小／加算演算回路の例を
示す。 図中、１０はコントローラ、１１は制御メモリ１２はグ
ローバルデータレジスタ、１３は収集回路、１４はプロ
セッサ、１５Ａ〜１５Ｄは演算制御用レジスタ、１６八
〜１６Ｄは収集演算回路１７は演算制御用信号線、１８
はプロセッサ制御用信号線を表す。

Claims (1)

1. 【特許請求の範囲】 処理対象となるデータを記憶する回路と演算回路とをそ
   れぞれ有する複数のプロセッサ（１４）と、これらのプ
   ロセッサを制御するコントローラ（１０）とを備え、コ
   ントローラから送出する一連の命令によって、各プロセ
   ッサに与えられたデータを処理する並列計算機において
   、 木構造状に結合された複数の演算回路であって、最初の
   段では上記各プロセッサの出力を、２段目以降では前段
   の演算回路の出力を入力し、演算結果を後段の演算回路
   または最後の段では上記コントローラに出力する演算回
   路（１６Ａ、１６Ｂ、…）と、木構造の段数に応じてグ
   ループ化された上記演算回路に対し、それぞれ演算制御
   信号を供給する木構造の段数分のパイプライン接続され
   た演算制御用レジスタ（１５Ａ、１５Ｂ、…）とを備え
   、上記各プロセッサから上記コントローラへの出力デー
   タを、上記演算制御用レジスタへの制御情報の設定によ
   り、上記演算回路を介して収集するようにしたことを特
   徴とする並列計算機。