JPH0383369A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置の製造方法に関し、例
えばプログラムが書き込まれたＲＯＭ（リード・オンリ
ー・メモリ）を内蔵する１チツプのマイクロコンピュー
タのような半導体集積回路装置の製造方法に利用して有
効な技術に関するものである。

〔従来の技術〕

ＲＯＭに記憶されたプログラムやデータに従い所望の情
報処理を行うｌチフブのマイクロコンピュータが広く用
いられている。このような１チツプのマイクロコンピュ
ータを使用したシステムの検証（デバッグ）を容易に行
うために、ＲＯＭとしては製造過程で固定的に記憶情報
の書き込みを行うマスクＲＯＭ　（以下、単にＭＲＯＭ
という）よりも、製造後に電気的に書き込みが行えるＥ
ＰＲＯＭ　（イレーザブル＆プログラマブル・リード・
オンリー・メモリ）を用いるのが便利である。

ＥＦＲＯＭは、電気的に情報の書き込みが可能であり、
紫外線の照射によって情報の消去が可能ζこされる。な
お、この種の技術に関しては、例えば特開昭５９−１８
８２３４号公報がある。

〔発明が解決しようとする課題〕

上記初期評価が終了し、マイクロコンピュータを制御す
るプログラムやデータが決定されると、記憶素子として
はＥＰＲＯＭを使用する必要がなくなる。ＥＦＲＯＭは
、コントロールゲートとフローティングゲートとの２Ｎ
ゲート電極構造の電界効果トランジスタでメモリセルを
構成しているので、製造工程が複雑で、しかも製造工数
が多い。

また、ＥＦＲＯＭは、紫外線消去用窓が必要とされ、パ
フケージの製造コストを増大させることの他、個々に搭
載されたＥＰＲＯＭに逐一プログラムを書き込む必要が
あるため製造時間が長くなる。

そこで、第８図に示すように、上記ＥＦＲＯＭを搭載し
たマイクロコンピュータを有する半導体集積回路装置Ｌ
ＳＩＩを用いてシステム検証が終了した後、同じ機能を
持つ半導体集積回路装置ＬＳＩ２を大量生産するときに
は、ＥＰＲＯＭをＭＲＯＭに置き換えることが考えられ
ている。

しかしながら、ＥＦＲＯＭからＭＲＯＭに置き換えた場
合に行われる回路ブロックは、ＲＯＭブロックのみであ
り、■１０（入出力回路）、ＴＩＭ（タイマー回路）　
、ＡＤＣ（アナログ・ディジタル・コンバータ）、ＤＡ
Ｃ（ディジタル・アナログ・コンバータ）、ＣＰＵ（マ
イクロプロセッサ）及びＲＡＭ　（ランダム・アクセス
・メモリ）等の他の回路ブロックの変更については何等
配慮がなされていなく、システムの安定性の観点からむ
しろ他の回路についてはそのまま形成することが望まし
いとさえ考えらでいる。このため、上記のＢＰＲＯＭか
らＭ　Ｒ，ＯＭへの置き換えによって、せいぜい上記の
ように２層ゲート構造から１層ゲート構造の電界効果ト
ランジスタを形成することによる製造工程の簡素化と、
上記書き込み時間を省略できる程度の利点しか得られな
い。以下、本願では絶縁ゲート型電界効果トランジスタ
（ＩＧＦＥＴ）ことをＭＯＳＦＥＴと略す。

本願発明者等は、コンピュータを用いた自動設計技術の
進展に伴い、素子サイズの縮小や同じ回路のもとてのレ
イアウト変更が簡単に行えることを利用し、上記ＭＲＯ
Ｍへの置き換えのときに、半導体集積回路装置そのもの
のチ・ノブサイズの小型化を行うことを考えた。

この発明の目的は、製造効率の向上を実現した半導体集
積回路装置の製造方法を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電気的に書き込み、又は書き込みと消去が可
能な第１の不揮発性記憶素子からなる回路を搭載した第
１の半導体集積回路装置を用い、上記不揮発性記憶素子
に対して所定の書き込みを行い、所望の記憶情報を決定
して第１の半導体集積回路装置を動作可能にしこ上記第
１の半導体集積回路装置と実質的に同し機能を有し、上
記不揮発性記憶素子からなる回路を、製造過程で記憶情
報が固定的に書き込まれる記憶素子に置き換えた回路を
搭載した第２の半導体集積回路装置を形成するにあたり
、第２の半導体集積回路装置のチップサイズを第１の半
導体集積回路装置のチップサイズより小さくする。

〔作　用〕

上記した手段によれば、１枚の半導体ウェハ上に形成で
きるチップ数（取得数〉が増加し、１チツプのマイクロ
コンピュータのような半導体集積回路装置の製造効率を
高くすることができる。

〔実施例１〕 第１図には、この発明に係る製造方法により形成される
２通りの１チツプのマイクロコンピュータの一実施例の
ブロック図が示されている。同図の各回路ブロックは、
半導体基板上において形成される実際の幾何学的な配置
及び大きさに比例して描かれている。

第１図に示された半導体集積回路装置ＬＳ１１は、ＥＰ
ＲＯＭを搭載した１チツプのマイクロコンピュータであ
り、特に制限されないが、以下の各回路ブロックから構
成される。ＣＰＵは、マイクロプロセッサ（中央処理装
置）である。Ｉｌｏはアドレス信号の出力やデータの授
受を行う入出力回路である。ＡＤＣ，ＤＡＣは、アナロ
グ・ディジタル・コンパレータとディジタル・アナログ
・コンパレータである。ＴＩＭは、タイマー回路である
。ＲＡＭは、ランダム・アクセス・メモリであり、特に
制限されないが、スタティック型ＲＡＭから構成され、
データ等の一時記憶等に用いられる。そして、ＥＰＲＯ
Ｍは、イレイザブル＆プログラムＲＯＭであり、上記マ
イクロプロセッサＣＰＵによるデータ処理手順としての
プログラム等が格納される。上記のｌチップのマイクロ
コンピュータは、同図の各回路ブロックが、マイクロプ
ロセッサＣＰＵを中心として図示しないデータバス、ア
ドレスバス及びコントロールバスにより相互に接続され
て構成される。

上記半導体集積回路装置ＬＳＩは、システム開発時に利
用される。すなわち、特定電子機器に搭載するとき、そ
の電子機器の制御に必要なプログラムがＥＦＲＯＭに書
き込まれる。このプログラムにより、そのシステムの検
証（デバッグ）が行われる。例えば、単に回路が動作す
るだけではなく、実際の可動状況にあわせた環境のもと
での種々の動作チエツクが行われる。それ故、特に制限
されないが、実際のパイロット的な製品に搭載して市場
に送り、種々のユーザーにおいて使用された結果の不良
解析も行われる。この結果から、最終的な検証を終えた
ＥＦＲＯＭの内容をそのままＭＲＯＭに置き換えて量産
化するとき、シュリンクを行って同図の半導体集積回路
装置ＬＳＩ２のようにチップサイズを小さくする。すな
わち、ＥＦＲＯＭの部分をＭＲＯＭに置き換える部分を
除き、実質的な回路の変更を行わないでコンピュータを
用いた図形処理技術を利用した半導体集積回路装置のレ
イアウト設計技術により、各回路ブロックの縮小、その
縮小に伴うレイアウト変更、及びブロックの配置代え等
を行う。

このようなチップサイズを小さくする方法が次の表−１
に示されている。表−■は、半導体集積回路装置ＬＳＩ
ＩにおけるＥＰＲＯＭを基準にし、その素子寸法と合せ
余裕の変更の組み合わせが示されている。

ここで、Ｋｌ、に２＞１である。

第１のシュリンクの方法は、表−１の上段に示すように
素子寸法の縮小によるものである。

ＭＲＯＭＩは、半導体集積回路装置ＬＳＩ２を構成する
全回路ブロックにおける素子の平面サイズを縮小する。

ここで、素子の平面サイズとは、例えばＭＯＳ　Ｆ　Ｅ
Ｔのチャンネル長、チャンネル幅、素子分離領域の幅、
コンタクトサイズ、ゲート電極あるいはアルミニュウム
配線の配線ピンチのことをいう。このような図形的なパ
ターンの縮小それ自体は、コンピュータによる自動設計
技術による図形の縮小により簡単に構成できる。ただし
、第１図の半導体集積回路装置ＬＳＩＩとＬＳＩ２のよ
うに各回路ブロックが等しい倍率で縮小できることはま
れである。それ故、各回路ブロックにおいて、それぞれ
可能な縮小によってレイアウト変更を行い、半導体チ・
ノブに全体が効率よく収まるように配置変えも行われる
。このような各回路ブロックのレイアウト設計や配置は
、規則的に行われるものであるから、コンピュータを用
いた回路パターンの自動設計技術により簡単に行うこと
ができる。上記ＭＲＯＭＩにおいて、個々の素子の平面
サイズを１７に１に縮小すれば、この素子を使用した回
路ブロックのサイズは、近似的に１／に１に縮小できる
。

第２のシュリンクの方法は、表−１の下段に示すように
合せ余裕の縮小によるものである。

ＭＲＯＭ２は、半導体集積回路装置ＬＳＩ２を構成する
全回路ブロックにおける製造工程での合せ余裕を１／に
２に縮小する。ここで、製造工程での合せ余裕を縮小す
る手段として代表的なものとして次の３通りがある。

（１）マスク寸法に対するパターン形成後の寸法シフト
を小さくするエツチング方法、及び製造装置を用いる。

（２）アライメント精度を向上する方法、及び製造装置
を用いる。

（３）ステッパーを１：ｌから１：５に変更する。

上記（１）ないしく３）を組み合わせることが望ましい
。

ＭＲＯＭ３では、上記２つのシュリンクの方法を同時に
行う。これにより、３つのＭＲＯＭＩないしＭＲＯＭ３
を搭載する半導体集積回路装置ＬＳＩ２の中で最もチッ
プサイズを小さく形成することができる。

なお、ＥＰＲＯＭからＭＲＯＭに変更する際に、ＥＦＲ
ＯＭでは必要であった書き込み系の回路や高電圧回路等
のようにＭＲＯＭでは、不要な回路はそれを削除するこ
とによって、ＭＲＯＭのサイズを縮小するものであるこ
とはいうまでもない。

同様に、半導体集積回路装置ＬＳＩＩにおいて当初必要
なものとして搭載されていた回路ブロック及び機能のう
ち、システムの開発過程において不要であるとされた回
路を削除するものであってもよいことはいうまでもない
。

第２Ａ図ないし第２Ｅ図には、この発明に係る半導体集
積回路装置の製造方法の一実施例の概略製造工程図が示
されている。

以下、第２六図ないし第２Ｅ図を参照して、素子サイズ
を縮小する方法を説明する。

第２Ａ図において、左側にはＥＦＲＯＭを搭載した半導
体集積回路装置ＬＳ１１に対応した不揮発性記憶素子Ｑ
ＭＥ、書き込みに使用する高耐圧ＭＯＳＦＥＴＱＭＨ及
び読み出し等通常の論理回路に使用するＭＯ３ＦＥＴＱ
Ｌの要部断面図が示され、右側にはＭＲＯＭを搭載した
半導体集積回路装置ＬＳＩ２に対応した記憶素子ＱＭＭ
、及び読み出し等通常の論理回路に使用するＭＯ３ＦＥ
ＴＱＬの要部断面図が示されている。

上記ＭＯ３ＦＥＴＱＬは、ＥＰＲＯＭやＭＲＯＭ以外の
ＣＰＵ、ＲＡＭあるいはＴＩＭ等のような他の回路ブロ
ックを構成するＭＯＳ　Ｆ　ＥＴとしても用いられるこ
とはいうまでもない。

不揮発性記憶素子ＱＭＥは、Ｐ型半導体基板ｌ上に後述
するように順次形成された第１ゲート絶縁膜４、フロー
ティングゲート５、第２ゲート絶縁膜６、ワード線と一
体的に形成されるコントロールゲート８と、上記第１ゲ
ート絶縁膜４を両側から挟むように半導体基板１の表面
に形成された一対からなるＮ゛型半導体領域９から構成
される。

これらの一対からなる半導体領域９は、ソース。

ドレインとして作用する。

高耐圧ＭＯ３ＦＥＴＱＭＨは、上記同様にＰ型半導体基
板１上に後述するように順次形成されたゲート絶縁膜４
、ゲート電極５と上記第ゲート絶縁膜４を両側から挟む
ように半導体基板ｌの表面に形成された一対からなるＮ
゛型半導体領域９から構成される。ゲート絶縁膜４及び
ゲート電極５は、それぞれ上記不揮発性記憶素子ＱＭＥ
の第（ゲート絶縁膜４及びフローティングゲート５と同
一工程で形成される。上記一対からなる半導体領域９は
、ソース、ドレインとして作用する。

ＭＯＳＦＥＴＱＬは、上記同様にＰ型半導体基板ｌ上に
後述するように順次形成されたゲート絶縁膜７、ゲート
電極８と上記ゲート絶縁膜７を両側から挟むように半導
体基板ｌの表面に形成された一対から′なるＮ゛型半導
体領域９から構成される。ゲート電極８は、上記不揮発
性記憶素子ＱＭＥのコントロールゲート８と同一工程で
形成される。上記一対の半導体領域９は、ソース、ドレ
インとして作用する。

ここで、各素子は、厚い膜厚とされたフィールド絶縁膜
２と、その下のＰ型基板に形成されたＰ型からなるチャ
ンネルストッパー３とにより分離される。１１は、配線
（コンタクトを含む）であり、１０は層間絶縁膜である
。

第２Ａ図において、右側に示されたＭＲＯＭを搭載した
半導体集積回路装置ＬＳＩ２に対応した記憶素子ＱＭＭ
と読み出し等通常の論理回路に使用するＭＯＳＦＥＴＱ
Ｌとは同一構造とされる。

すなわち、記憶ＭＯ３ＦＥＴＱＭＭ及び論理回路等のＭ
ＯＳＦＥＴＱＬは、前記の半導体集積回路装置ＬＳｒｌ
の不揮発性記憶素子ＱＭＥ、高耐圧ＭＯ５ＦＥＴＱＭＨ
及び論理用ＭＯＳＦＥＴＱＬが置き換えられたものに対
応しており、前記同様にＰ型半導体基板１上に後述する
ように順次形成されたゲート絶縁膜７゛、ゲート電極８
と上記ゲート絶縁膜７°を両側から挟むように半導体基
板１０表面に形成された一対からなるＮ゛型半導体領域
９から構成される。ここで、ＥＦＲＯＭの書き込みに使
用する高耐圧ＭＯ３ＦＥＴＱＭＨは、一部の読み出しに
も使用しているので、ＭＲＯＭに置き換えたと場合には
論理用等のＭＯＳ　Ｆ　ＥＴＱＬと同じ構造とする。

この半導体集積回路装置ＬＳＩ２においても５、前記半
導体集積回路装置ＬＳｒｌの場合と同様に、各素子は、
厚い膜厚のフィールド絶縁膜２とＰ型のチャンネルスト
ッパー３で分離される。また、各素子はその表面が層間
絶縁膜１０で覆われており、個々のＭＯＳＦＥＴＱＭＭ
やＱＬは、配線１１で適宜接続される。この配線１１は
図示しないがバンシベーション膜で覆われるものである
。

上記半導体集積回路装置ＬＳＩＩとＬＳＩ２のＭＯＳＦ
ＥＴＱＬの相違は、半導体集積回路装置ＬＳＩ２のサイ
ズを小さくするために、ＭＲＯＭを搭載した半導体集積
回路装置ＬＳＩ２側のＭＯＳＦＥＴＱＬのゲート絶縁膜
７゛が、半導体集積回路装置ＬＳＩＩのＭＯＳＦＥＴＱ
Ｌのゲート絶縁膜７よりも薄＜シている。このようにゲ
ート絶縁膜７゛を薄く形成すると、ショートチャンネル
効果が抑制され、ゲート寸法を短くできる。この結果、
このような薄いゲート絶縁膜７′を用いたＭＯＳＦＥＴ
の素子サイズが小さくなり、このような素子を用いた回
路ブロックが小さくなるので半導体集積回路装置ＬＳＩ
２のチップサイズを縮小させることが可能になる。

例えば、第２Ａ図において、ＥＰＲＯＭ搭載時の半導体
集積回路装置ＬＳＩＩにおけるＭＯＳＦＥＴＱＬのゲー
ト絶縁膜７とゲート寸法は、それぞれ２５ｎｍと１．２
μｍであるのに対して、ＭＲＯＭ搭載時にはゲート絶縁
［７’を２０ｎｍとすることにより、ゲート寸法を１．
０μｍと小さくすることができる。もちろん、配線１１
の配線ピッチ、素子骨Ｍ’ｐＭ域２，３等も小さくする
ことにより全体としてのチップサイズを縮小するもので
あることはいうまでもない。

以下、第２Ｂ図ないし第２Ｅ図を参照して、その製造方
法を具体的に説明する。以下の説明においては、ＥＰＲ
ＯＭ搭載時の半導体集積回路装置ＬＳＩＩとＭＲＯＭ搭
載時の半導体集積回路装置ＬＳＩ２において、同じ工程
は一度の説明で行い、異なる場合にはそれぞれについて
説明する。

第２Ｂ図において、Ｐ−型半導体基Ｆｉ１の〜主面上に
ＨＪ’＜酸化法等により、厚い厚さのフィールド絶縁膜
２を形成する。また、略同−工程でＰ型のチャンネルス
トッパー３を形成する。ここで、０ＭＯ３（相補型ＭＯ
３）回路を構成するＰチャンネルＭＯＳ　Ｆ　ＥＴを形
成するためのＮ型のウェル領域は、この工程の前にウェ
ル領域が形成される。なお、Ｎ型基板１を用いた場合に
は、その−主面上にはＰチャンネルＭＯＳ　Ｆ　ＥＴが
形成され、０Ｍ０３回路を構成するＮチャンネルＭＯ３
ＦＥＴは、この工程の前に形成されるＰ型のウェル領域
内に形成される。

第２Ｃ図において、ＥＦＲＯＭの不揮発性記憶素子ＱＭ
Ｅの第１ゲート絶縁膜４とフローティングゲート５、高
耐圧ＭＯＳＦＥＴＱＭＨをゲート絶縁膜４とゲー！・電
極５とが形成される。ゲート絶縁膜４は、第２Ｂ図にお
いて、厚い厚さのフィールド絶縁膜２を形成したときに
使用した絶縁膜１０１を除去した後に、熱酸化法により
形成される。ＱＭＥのフローティングゲート５及びＱ　
Ｍ　Ｈのゲート電極５は、第１の多結晶シリコンを堆積
して低抵抗化した後にバターニングして形成される。

第２Ｄ図において、ＭＯ３ＦＥＴＱＬのゲート絶縁膜７
と７゛とゲート電極８を形成する。また、略同−工程に
おいて不揮発性記憶素子ＱＭＥの第２ゲート絶縁膜６と
コントロールゲート８も形成される。

ＥＦＲＯＭを搭載した半導体集積回路装置ＬＳ■１にお
いて、Ｐ−型半導体基板ｌ上の第１ゲート絶縁膜４を除
去した後に、新たにゲート絶縁膜７とＱＭＥの第２ゲー
ト絶縁膜６とを同時に形成する。これらのゲート絶縁膜
７と第２ゲート絶縁膜６とは熱酸化法により形成される
。これらのゲート絶８！膜７と第２ゲート絶縁膜６とを
別々の工程にて形成するものであってもよい。

ＭＲＯＭを搭載した半導体集積回路装置ＬＳＩ２におい
て、ゲート絶縁膜７°は、厚い厚さのフィールド絶縁膜
２を形成したときに使用した絶縁膜１０１を除去した後
に、熱酸化法により形成される。ゲート絶縁膜７′は、
半導体集積回路装置ＬＳＩＩのＭＯ３ＦＥＴＱＬのゲー
ト絶縁膜７よりも前記のように薄くなる条件で形成され
る。

その後に、ゲート電極８は第２の多結晶シリコンを堆積
して低抵抗化した後にバターニングして形成される。Ｅ
ＰＲＯＭを構成する不揮発性記憶素子ＱＭＥは、フロー
ティングゲート４、第２ゲート絶縁膜６、コントロール
ゲート８とが同時にバターニングされる。ＭＲＯＭを搭
載する半導体集積回路装置ＬＳＩ２側のＭＯ３ＦＥＴＱ
Ｌのゲート電極８のバターニングにおいて、前記のよう
にＥＦＲＯＭを搭載する半導体集積回路装置ＬＳ１１に
おけるゲート電極８よりも細くなるように行われる。ゲ
ート電極８は上記のような多結晶シリコンだけではなく
、タングステン等の高融点金属あるいはこれらのシリサ
イド、又は多結晶シリコンの上にタングステン等の高融
点金属あるいはシリサイドを設けた積層構造により構成
されるものであってもよい。

第２Ｅ図において、ソースとドレインを構成するＮ゛型
の半導体領域９が形成される。これらの半導体領域９は
、特に制限されないが、イオン注入法により、砒素Ａｓ
が５Ｘ１０”　（１／ａｍ２）程度注入されることによ
って形成される。

・この後に、層間絶縁膜１０、配線１１及び図示しない
パッシベーション膜が形成されることによって、半導体
ウェハ上に半導体集積回路装置ＬＳ【１とＬＳＩ２がそ
れぞれ完成される。ここで、ＭＲＯＭが搭載される半導
体集積回路装置ＬＳＩ２側の配線１１の寸法は、ＥＰＲ
ＯＭが搭載される半導体集積回路装置ＬＳＩＩ側の配線
１１より細ぐ形成される。

半導体集積回路装置ＬＳＩ２に形成される記憶素子ＱＭ
Ｍに、対応する不揮発性記憶素子ＱＭＥと同じ情報を記
憶させるためのしきい値電圧の変更は、次のような方法
がある。

（１）ゲート絶縁膜７゛の膜圧を代える。例えば、厚い
厚さのフィールド絶縁膜２の有無により行われるように
する。

（２）ゲート電極８を形成する前に、しきい値の変更の
ための不純物注入を行う。これは、イオン注入法により
行うことが可能である。

（３）ゲート電極８を形成した後に、しきい値の変更の
ための不純物注入を行う。これは、イオン注入法で行う
ことが可能である。この場合には、不純物の注入はゲー
ト電極形成後、層間絶縁膜ｌＯの形成後、配線１１の形
成後のいずれかの工程でおこなわれればよい。

ＭＲＯＭの記憶情報の書き込みは、上記のようなしきい
値の変更の他、記憶素子ＱＭをビット線（データ線又は
デイジット線）への接続の有無によって構成してもよい
。すなわち、記を色素子ＱＭＭに対応したワード線の選
択により、ビット線と回路の接地電位との間に実質的に
電流経路が形成されるかされないかを論理“Ｉ”と論理
“０”に対応させるものであればよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ＋１１　Ｅ　Ｆ　ＲＯＭを搭載するマイクロコンピュー
タをＭＲＯＭを搭載するマイクロコンピュータに置キ換
えるとき、マイクロコンピュータを構成する個々の回路
ブロックを構成するＭＯＳ　Ｆ　ＥＴのゲート絶縁膜の
膜厚を薄く構成することによってＭＯＳＦＥＴのゲート
寸法を小さくしたり、配線幅を細くする等によりＭＲＯ
Ｍを搭載したマイクロコンピュータのチップサイズを小
さくすることができる。これにより、１枚の半導体ウェ
ハにより形成される半導体チップの数が多くなり、製造
効率を高くすることができるという効果が得られる。

（２）上記ＭＲＯＭを搭載したマイクロコンピュータは
、その回路構成がＥＰＲＯＭからＭＲＯＭに変更した部
分を除いて同一であるから、上記チップサイズを小さく
するためのレイアウト変更やそれに伴うマスク形成は、
コンピュータを利用した自動設計技術により簡単に行う
ことができるという効果が得られる。

（３１Ｅ　Ｆ　ＲＯＭ搭載時のＭＲＯＭに置き換えたと
きとで、マイクロコンピュータの個々の回路ブロックを
構成するＭＯＳ　Ｆ　ＥＴの基本的な素子構造が同じで
あること、及びＭＲＯＭと他の回路ブロックとが同じ構
造の素子とすることができるから製造工程が簡単になる
という効果が得られる。

（４）上記（１）ないしく３）により、大量生産される
ＭＲＯＭ搭載のマイクロコンピュータのコストを大幅に
低減できるという効果が得られる。

〔実施例２〕 第３図には、この発明の他の一実施例を説明するための
概略素子構造断面図が示されている。以下の実施例にお
いて、ＥＰＲＯＭを搭載した半導体集積回路装置に形成
される高耐圧ＭＯＳ　Ｆ　ＥＴＱＭＨは、前記実施例と
同様であるので省略さこれている。また、前記同様に左
側にはＥＰＲＯＭを搭載した半導体集積回路装置ＬＳＩ
Ｉの素子が示され、右側にはＭＲＯＭを搭載した半導体
集積回路装置ＬＳＩ２の素子が示されている。

第３図において、ＭＯ３ＦＥＴＱＬのソースとドレイン
は、側壁１０４の下部に形成された低濃度Ｎ−型の半導
体領域１０３と高濃度Ｎ゛型の半導体領域９からなるＬ
ＤＤ構造になっている。

この実施例でも、不揮発性記憶素子ＱＭＥを記憶素子Ｑ
ＭＭに置き換える場合に、ＭＯＳ　Ｆ　ＥＴＱＬは、そ
ののゲート絶８Ｍ膜７゛の膜厚が薄くされ、ゲート寸法
が小さくされる。そして、記憶素子ＱＭＭは論理回路の
ＭＯ３ＦＥＴＱＬと同一構造にされる。また、ＥＰＲＯ
Ｍを構成する不揮発性記憶素子ＱＭＥも、上記同様にＬ
ＤＤ構造にされる。ただし、低濃度のＮ型半導体領域１
０２の濃度は、ＭＯ３ＦＥＴＱＬのＮ−型半導体領域１
０３よりも高く形成され、ホットキャリアをりよ多く発
生させて、ＥＰＲＯＭの書き込みスピードが速くなるよ
うにされている。

本実施例のＬＤＤ構造の形成方法を簡単に説明すると以
下の通りである。

まず、Ｎ型半導体領域１０２は砒素Ａｓを１×１０”　
（１，；’ｃｍ２）程度注入することによって形成され
、Ｎ−型半導体領域１０３は更にリンＰをＩ　Ｘ　１０
”　（１／Ｃｍ”）程度注入することによって形成され
る。

この実施例では、素子をＬＤＤ構造にするものであるた
め、前記第２Ａ図等の実施例のようなシングルドレイン
構造のＭＯＳ　Ｆ　ＥＴよりもシボ−トチヤンネル効果
を抑制することができるので、ゲート寸法をいっそう小
さくできる。これにより、これらのＭＯ３ＦＥＴＱＬに
より構成されるＭＲＯＭが搭載される半導体集積回路装
置ＬＳＩ２のチッブサイズをいっそう小さくできるとい
う効果が得られる。

〔実施例３〕 第４図ないし第６図には、この発明の更に他の一実施例
をそれぞれ説明するための概略素子構造断面図が示され
ている。

この実施例では、素子サイズの縮小化のためにゲート絶
縁１ＩＷ７“を薄く形成することに加えて、素子構造も
変更している。

第４図の実施例においては、ＥＰＲＯＭを搭載する半導
体集積回路装置ｔ、ｓｒｉではシングルドレイン構造の
ＭＯＳＦＥＴを用いているのに対して、ＭＲＯＭを搭載
する半導体集積回路装置ＬＳＩ２ではＬＤＤ構造のＭＯ
Ｓ　Ｆ　ＥＴを用いるものである。これにより、シング
ルドレイン構造のＭＯＳＦＥＴをＬＤＤ構造のＭＯＳ　
Ｆ　ＥＴに変更することよって縮小率の比率を大きくす
ることができる。言い換えるならば、半導体集積回路装
置ＬＳｌｌに対する半導体集積回路装置ＬＳＩ２のサイ
ズ比をいっそう小さくできる。

第５図の実施例においては、上記同様にＥＰＲＯＭを搭
載する半導体集積回路装置ＬＳＩＩを構成するＭＯＳＦ
ＥＴをシングルエンド構造として、ＭＲＯＭを搭載する
半導体集積回路装置ＬＳｉ２では低濃度のＮ−型半導体
領域１０５と高濃度のＮ１型半導体Ｍｂ’ｉ９とからな
るダブルドレイン構造のＭＯＳＦＥＴに変更している。

Ｎ−型半導体領域１０５は、イオン注入法によりボロン
ＢをＩＸ　１０１（１／ｃｍ”　）程度注入することに
より形成される。Ｎ−型半導体領域１０５は、Ｎ゛型半
導体領域９の形成前に、あるいはその形成後に形成され
るものである。

第６図の実施例においては、上記同様にＥＦＲＯＭを搭
載する半導体集積回路装置り、Ｓｒｌを構成するＭＯＳ
　Ｆ　ＥＴをシングルエンド構造として、ＭＲＯＭを搭
載する半導体集積回路装置ＬＳＩ２では低濃度のＮ−型
半導体領域１０３の下部にＰ型のパンチスルーストッパ
ー領域１０６を持つＬＤＤ構造のＭＯＳＦＥＴに変更し
ている。Ｐ型のパンチスルーストッパー領域１０６はイ
オン注入法により、ボロンＢを１×１０口（１／Ｃｍ”
）程度注入することにより形成される。Ｐ型のパンチス
ルーストッパー領域１０６は、Ｎ−型半導体領域１０３
の形成前、あるいはその形成後に形成される。

以上の実施例によれば、前記の実施例の効果に加えて次
のような作用効果が得られる。

ＥＰＲＯＭをＭＲＯＭに置き換えたマイクロコンピュー
タ等の半導体集積回路装置ＬＳＩ２を形成する場合に、
ＭＯＳＦＥＴのゲート絶縁膜を薄くするだけではなく、
それに加えてソースとドレインの構造も変更して、ＥＰ
ＲＯＭを搭載した場合よりも、ショートチャンネル効果
をいっそう抑制することができるからゲート寸法の縮小
に伴うチンプサイズをいっそう小さくできるという効果
が得られる。

〔実施例４〕 第７図には、この発明の更に他の一実施例を説明するた
めの概略素子構造断面図が示されている。

この実施例では、回路を構成する素子としてＭＯＳＦＥ
Ｔに加えて抵抗ＲやキャパシタＣも示されている。この
ような抵抗ＲやキャパシタＣは、アナログ・ディジタル
・コンバータＡＤＣ又はディジタル・アナログ・コンバ
ータＤＡＣや、演算増幅回路等のアナログ回路を構成す
るときに用いられる。これにより、この実施例の１チツ
プのマイクロコンピュータはオーディオ機器や自動車等
のアナログ信号を処理する機器に使用することができる
。

同図において、抵抗ＲはＥＦＲＯＭのフローティングゲ
ート５と同一層で形成され、キャパシタＣはフローティ
ングゲート５、第１ゲート絶縁膜６及びコアトロールゲ
ート８と同一層から形成される。これにより、抵抗Ｒや
キャパシタＣは、不揮発性記憶素子ＱＭＥを形成する工
程を利用して形成でき、これらの素子ＲやＣを形成する
たに特別な工程を追加する必要がない。

この実施例では、ＭＲＯＭを搭載する半導体集積回路装
置ＬＳＩ２を形成するとき、２層ゲート電極構造のまま
ＱＭＥをＱＭＭに変更する。この場合に、前記実施例と
同様に半導体集積回路装置ＬＳＩ２のＱＭＭとＱＬのゲ
ート絶縁膜７゛はその膜厚が半導体集積回路装置ＬＳＩ
ＩのＭＯ５ＦＥＴＱＬのゲート絶縁膜７よりも薄く形威
され、かつそのゲート寸法が小さくされる。このとき、
ＭＲＯＭを搭載する半導体集積回路装置ＬＳＩ２に形威
されるキャパシタＣの誘電体膜である第１ゲート絶縁膜
６°は、半導体集積回路装置ＬＳ１１に形成される第１
ゲート絶縁膜６より膜厚が薄く形威され、同一の容量を
得るための面積が小さくされる。なお、キャパシタＣの
誘電体としての絶縁膜は、同じ膜厚のまましてもよい。

この実施例における各素子の製造方法は、前記第２Ｂ図
ないし第２Ｅ図に示した実施例と同様であるので、その
詳細な説明を省略する。

この実施例によれば、２層ゲート電極構造を利用した抵
抗とキャパシタを備えたＥＦＲＯＭを搭載するマイクロ
コンピュータ等の半導体集積回路装置のＥＰＲＯＭをＭ
ＲＯＭに置き換える場合においても、マイクロコンピュ
ータ等の半導体集積回路装置を構成するＭＯＳ　Ｆ　Ｅ
Ｔのサイズを小さくできるから、それに伴いＭＲＯＭ搭
載のマイクロコンピュータ等の半導体集積回路装置のチ
ップサイズを小さく形成することができるという効果が
得られる。

以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうもでもない。例えば、ＥＰＲＯＭの代
わりにＥＥＦＲＯＭを用いるもの−であってもよい。こ
のようにＥＥＦＲＯＭを用いた場合には、消去用窓をパ
ッケージに形成する必要がなくなる。ＥＰＲＯＭやＥＥ
ＰＲＯＭは、マイクロコンピュータのプログラムやデー
タを格納するために用いるもの他、マイクロプログラム
等が格納されるＰＬＡ（プログラマブル・ロジック・ア
レイ）を構成するもの等であってもよい。また、ＭＲＯ
ＭはＥＰＲＯＭ又はＥＥＰＲＯＭに対応した横型ＲＯＭ
の他、縦型ＲＯＭにするものであってもよい。上記ＥＰ
ＲＯＭ又はＥＥＰＲＯＭをＭＲＯＭに置き換える場合に
、シングルドレイン構造のＭＯＳ　Ｆ　ＥＴをＭＲＯＭ
を搭載したダブルドレイン構造のＭＯＳＦＥＴにｉ更し
、更にＬＤＤ構造のＭＯＳ　Ｆ　ＥＴに変更するもので
あってもよい。フィールド絶縁膜は、ＥＰＲＯＭを搭載
した半導体集積回路装置では選択酸化法により形威し、
ＭＲＯＭを搭載した半導体集積回路装置ではそれをトレ
ンチアイソレーション構造に変更するものであってもよ
い。また、配線層は、ＥＰＲＯＭを搭載した半導体集積
回路装置では１層配線構造とし、ＭＲＯＭを搭載した半
導体集積回路装置ではそれを２層以上の多層配線構造と
して配線部分高密度化によりチップサイズの小型化を促
進するものであってもよい。

この発明は、マイクロコンピュータの他、その動作や機
能がＲＯＭに書き込まれた情報に従って行われる各種半
導体集積回路装置に広く利用することができるものであ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＥＰＲＯＭ又はＥＥＰＲＯＭを搭載した第
１の半導体集積回路装置を用い、その不揮発性記憶素子
に対して所定の書き込みを行い、所望の記憶情報を決定
して第１の半導体集積回路装置を動作可能にし、上記Ｅ
ＰＲ○Ｍ又はＥＥＰＲＯＭをＭＲＯＭに置き換えて実質
的に同じ機能を有する第２の半導体集積回路装置を形成
するにあたり、第２の半導体集積回路装置のチップサイ
ズを第１の半導体集積回路装置のチップサイズより小さ
くすることにより、１枚の半導体ウェハ上に形成できる
チップ数（取得数）が増加して製造効率を高くすること
ができる。

【図面の簡単な説明】

第１図は、この発明に係る製造方法により形成される２
通りの１チツプのマイクロコンピュータの一実施例を示
すブロック図、 第２Ａ図ないし第２Ｅ図は、この発明に係る半導体集積
回路装置の製造方法の一実施例を説明するための概略製
造工程図、 第３図は、この発明の他の一実施例を説明するための概
略素子構造断面図、 第４図ないし第６図は、この発明の更に他の一実施例を
それぞれ説明するための概略素子構造断面図・ 第７は、この発明の更に他の一実施例を説明するための
概略素子構造断面図、 第８図は、従来技術の一例を示すマイクロコンピュータ
のブロック図である。 ＬＳＩＩ、ＬＳＩ２・・半導体集積回路装置、ＣＰＬＩ
・・マイクロプロセッサ、ＡＤＣ・・アナログ・ディジ
タル・コンバータ、ＤＡＣ・・ディジクル・アナログ・
コンバータ、Ｉｌｏ・・入出力回路、ＴＩＭ・・タイマ
ー回路、ＲＡＭ・・ランダム・アクセス・メモリ、ＥＰ
ＲＯＭ・・イレーザブル及プログラム・リード・オンリ
ー・メモリ、ＭＲＯＭ・・マスク型リード・オンリー・
メモリ、ＱＭＥ・・不揮発性記憶素子、ＱＭＭ・・記憶
素子、ＱＭＨ・・高耐圧ＭＯ５ＦＥＴ、ＱＬ・・論理回
路用ＭＯ３ＦＥＴ、Ｒ−抵抗、Ｃ・・キャパシタ ト・Ｐ−基板、２・・フィールド絶縁膜、３・・チャン
ネルストッパー　４・・第１ゲート絶縁膜、５・・フロ
ーティングゲート、６．６・第２ゲート絶縁膜、７，７
”　・・ゲート絶縁膜、８・・コントロールゲート、９
・・Ｎ゛型半導体領域、１０・・層間絶縁膜、１１配線
、１０１・・絶縁膜、１０２・・Ｎ型半導体領域、１０
３・・Ｎ−型半導体領域、１０４・・側壁、１０５・・
Ｎ−型半導体領域、１０６・・Ｐ型バンチスルーストッ
パー領域

Claims (1)

1. 【特許請求の範囲】 １、電気的に書き込み、又は書き込みと消去が可能な第
   １の不揮発性記憶素子からなる回路を搭載した第１の半
   導体集積回路装置を形成する過程、上記不揮発性記憶素
   子に対して所定の書き込みを行い、所望の記憶情報を決
   定して第１の半導体集積回路装置を動作可能にする過程
   、上記第１の半導体集積回路装置と実質的に同じ機能を
   有し、上記不揮発性記憶素子からなる回路を、製造過程
   で記憶情報が固定的に書き込まれる記憶素子に置き換え
   た回路を搭載した第２の半導体集積回路装置を形成する
   にあたり、第２の半導体集積回路装置のチップサイズを
   第１の半導体集積回路装置のチップサイズより小さくす
   る過程とを含むこと特徴とする半導体集積回路装置の製
   造方法。 ２、上記第１の半導体集積回路装置のチップサイズより
   第２の半導体集積回路装置のチップサイズを小さくする
   手段は、コンピュータを用いた自動設計技術により、回
   路機能ブロック毎の素子サイズ及び配線幅を縮小による
   サイズ縮小及びその縮小に伴う回路機能ブロックの形状
   の変更と配置の変更により行うものであることを特徴と
   する特許請求の範囲第１項記載の半導体集積回路装置の
   製造方法。 ３、上記素子サイズの縮小は、ＭＯＳＦＥＴのゲート絶
   縁膜の膜厚を薄くすることを含むものであることを特徴
   とする特許請求の範囲第１又は第２項記載の半導体集積
   回路装置の製造方法。 ４、上記素子サイズの縮小は、ＭＯＳＦＥＴのゲート電
   極幅を小さくすることを含むものであることを特徴とす
   る特許請求の範囲第１又は第２項記載の半導体集積回路
   装置の製造方法。 ５、不揮発性記憶素子からなる回路は、コントロールゲ
   ートとフローティングゲートとを備えたスタックドゲー
   ト構造を持ち、フローティングゲート中に電荷を蓄積し
   て記憶動作を行うＥＰＲＯＭあるいはＥＥＰＲＯＭ、又
   はゲート絶縁膜中のトラップ準位に電荷を蓄積して記憶
   動作を行うＥＥＰＲＯＭであることを特徴とする特許請
   求の範囲第１、第２、第３又は第４項記載の半導体集積
   回路装置の製造方法。