JPH0330195A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路Ｓ！電に関するものであり、
特に、Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ　　（以下Ｒ
ＯＭと言う）のデコーダに適用して有効た技術に関する
ものである． 〔従来の技術〕 周辺ＬＳＩの一つとしてグラフデータを処理するグラフ
ィクク・データ・プロセッサ（以下ＧＤＰと称する）が
あるが，このＧＤＰを動作させるための命令プログラム
（マイクロプログラム）は、そのＧＤＰが内賦している
マイクロプログラム格納用ＲＯＭ（以下、マイクＣＩＲ
ＯＭと略す）の中Ｋ１１き込まれている． 前記マイクロＲＯＭのメモリセルへの情報の書き込みは
，例えは、下記の方式で行なわれる．第８Ａ図及び第８
Ｂ図に前記方式のメモリセルの要部平面図と回路図を示
す．第８Ａ図に示すように，ポリシリコンからなるフー
ドＭＷＬＪとアル＜ｘ−ウ▲膜からなるビッ｝　ＭＡ　
Ｂ　Ｌ　ｊの交点，および７−｝’ＭＷＪ＋ｓとビｙ｝
ＭＢＬｊ＋ｘｌ７）交点の部分はｎ＋型拡敢層領域ＤＦ
が途中でカットされている．この部分ではフード線の直
下は厚い酸化膜ＬＯＣ（７イールド熱酸化膜）にｋって
おり、実質的にはト２冫ジスタが形成されていない．第
８Ａ図に示したメモリセルを回路幽に置き換えると第８
Ｂに示すように、トランジスタＱｍ　’　＊　Ｑｍ　ｓ
の２個しか存在していない．フードｍＷＬｊとビット線
ＢＬｊが選択された場合、ＷＬｊとＢＬｊの交点にはト
ランジスタが存在していないため，ビッ｝　腺Ｂ　Ｌ　
Ｊから接地電位ＧＮＤへの電流バスハ存在せず、ビット
線ＢＬｊの電位はハイレベルとなる．フード線ＷＬｊ＋
ｓとビットＨ　Ｂ　Ｌ　ｊが選択された場合、トランジ
スタＱｍ３がオンするので，ビクトｆＮＢＬ」から接地
１ほ位ＧＮＤの亀流パスができるので、ビッ｝　ｌｉｉ
Ｂ　Ｌ　ｊの電位はロウレペルとなる．　ｔｓＳＡ図か
らもわかるようにこの方式では、ビクトａと拡散ｆ一領
域を抜続するためのコンタクト孔ＣＯＮＴをメモリセル
を構成する２個のトランジスタがが共有しており、高集
積化に適している．その上、前記ｎ＋型拡散層領域を形
成するためのマスクおよび拡散工程は周辺回路のトラン
ジスタの形成と共有することができるので、ＲＯＭの情
報の書き込みのための特別な工程を必要とし々い．した
がって半導体集積回路装置の生産効率という向でも優れ
た方式である．欠点としては、ＲＯＭの情軸の書き込み
から半導体Ｓ＊回路装置の完或までの時１！ｌ　（Ｔｕ
ｒｎ　Ａｒｏｕｎｄ　Ｔｌｍｓ　）が長いことがあげら
れる．この理由は前記ｎ４ｐ型拡散層領域を形成するた
めのマスクによるフォトリソグラフィエ楊はＬＳＩ製造
プロセスの中で比較的初段の７＃トリソグ，？７イ工程
であるからである． 一方、前記マイクロＲＯＭの中の情報の読み出しは、ツ
＃　−　（　Ｔｒｕｓ　）　嶽Ｔとバー（　ｋｒ　）線
Ｂからなる相補アドレス信号崗から入力されるアドレス
信号をデコーダでデコードすることにより、多くりワー
ド緘の中から一本のワード線を選択して行う． 前記デコーダは、例えば、そのセルがＰチャネルｆｆｉ
ＭＩｓＦＥＴとＮチャネル型ＭＩＳＦＥＴからなるイン
バータで桝或されており、それぞれの相補アドレス信号
線の下に配置されている．そして、セルを威しているイ
ンバータのゲート′ｇ／Ｌ極はＴｒｕｅｌＴか又はＢａ
ｒｉＢに接続される．ここで、相補アドレス信号線が例
えば１１本ある場合には、それぞれの相補アドレス信号
線の下のセルのイ／バータのゲート電極をツルー線Ｋ接
続するか、バー肪に接続するかで、その接続の組み合セ
が２０４８通りできる． ところで、前記命令グログラムの番地が例えは１蚤地か
らｌ０００番地まであるとすると、マイクロＲＯＭの命
令データの読み出しは１番地，２番地，３番地・●・と
いうように順番に胱み出されると限クておらず％１番地
から５００番地へ、あるいは５００誉地から１００番地
へというようにジンダムに読み出される．これは、命令
プログラムごとに異る．これに＃クて、フード線を選択
する順序も変えなげればならないため、紡記デコーダの
回路の構放を変えることになる．すなわち、デコーダの
どのセルのゲート電極がツルー＃ＴＫ接続され、どのセ
ルのゲート電極がＢａｒｉｌｌＩＢＫ接続されるかは、
命令プログ２ムによクて異る．このため、マイクｃ２Ｒ
ＯＭでは、例えば前記デコーダのセルのゲート電極を形
成する工程で、あらかじめ，そのゲート電極をツルーｉ
Ｔが形威されるべき領域の下まで延ばして形威してお《
か、又はバー線Ｂが形處されるべき領域の下まで延ばし
て形成しておく．この後、前記ゲート電極上に眉間絶縁
膜を形成した後、前記層間絶縁展の所定部に接続孔を形
成した後、前記接続孔の上にツルー練Ｔ及びバー線Ｂを
形成する．前記ゲート電極がツルー縁Ｔの下まで延ばさ
れていれば、ツルー磯Ｔがゲート電極に接続され，ゲー
ト電極がバーｉＢの下まで延はされていれば、バーｉＢ
がゲート電極に接続される．すなわち、セルのゲート電
極を形成する工程でデコーダの回路の構成が決められる
．また，公知では゜たいが、本発明者が検討した別の方
法として、ツルー一Ｔに接続するＰチャネル型ＭＩＳＦ
ＥＴとバー＆ｌＢに接続するＰチャネルＭＩＳＦＥＴを
それぞれ別に形成しておき、この後、一方のＰチャネル
ＭＩＳＦＥＴのしきい値を変動させ、通常の信号レベル
では、動作できないようにする．そして、他方のＰチャ
ネル型ＭＩＳＦＥＴとＮチャネｋ型ＭＩＳＦＥＴとでセ
ルを構或することにより、デコーダの回ｊ！構或を決定
する方法がある．前記動作できないようにされるＰテヤ
ネル！ＭＩＳＦＥＴのしきい値の変動は，下記のように
行なわれる．例えば、眉間絶練独、接続孔、相補アドレ
ス信号線まで形成した後、その動作できないようＫされ
るＰチャネル型ＭＩＳＦＥＴのゲート電極上部分の眉間
絶縁膜を選択的に除去して開口を形成して、前記Ｐチャ
ネル型ＭＩＳＦＥＴのグート電極を露出させ、次に、そ
の開口から、ゲート電極を通してＰチャネル型ＭＩＳＦ
ＥＴのチャネル領域へｎ型不純物を導入してしきい値を
変化させる． 〔発明が解決しようとする腺題〕 本発明者は、前記マイクロＲＯＭの高集積化及びＴｕｒ
ｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ　　（以下、Ｔ　Ａ　’ｌ
’と言う）について検約した結果、以下の事実をり」ら
かにした． 前記マイクロＲＯＭでは、そのメモリセル形成領域の面
積が半導体チップ上で占める割合が非常に大きい．マイ
クロＲＯＭの高集積化を違或するためには、前述したよ
うに、メモリセルを構放するトランジスタのソース又は
ドレインとなる拡散層領域とビッ｝ｋとを接続するため
のコンタクト孔を、２つのトランジスタで共用する方式
が好ましいが、前記拡散層領域を形成するための製造マ
スク及び拡散工程により、前記マイクロＲ　Ｏ　Ｍの情
報（命令プログラム）が決定してしまう．このため、Ｇ
ＤＰの設計段階あるいは、ＧＤＰの製造工程中の不良で
マイクロＲ　Ｏ　Ｍの情報に誤りが生じた場合には、前
記マイクロｒＬＯＭの情報を訂正（書き換え）するため
に、前記拡散層領域を形成するための工程から、やり直
さ７’ｊければならなくねり、ＴＡＴが長くなる． また、本発明者は，前記マイクロＲＯＭのデコーダ回路
を構成するためのおのおののセルと、相補アドレス信号
細のツルー称又はバー線との接続方法についても検討し
た結果、次の問題点を見出した。

前記のように、セルを構成するためのＰチャネル型ＭＩ
ＳＦＥＴのグー｝４ＲＬ極をツルー細Ｔあるいはバ−脚
Ｄまで延ばすことによってデコーダの回路の構或を決定
するのでは、前記ゲート電極の形成が製造工程の初期段
階で行ｆＡわれるため、デコーダの回路の構成が決定さ
れてから後の工程が例えば６４工程というように非常に
多く、半導体集積回路装置の完或までに長時間を要する
という問題点があった。特に、デコーダの回路の構成あ
るいは、前記マイクロＩｔ　Ｏ　Ｍの命令グログ２ムに
誤りがあった場合には、デバッグのたびにデコーダ回路
を構成するＭＩＳＦＥＴのゲート１Ｍ極を形成する工程
からやり直さなければならないため、完成までの時間が
非常に長くなる． 一方、前記Ｐチャネル型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのチャ
ネル領域へのイオン打ち込みによってデコーダの回路の
構成を決定する方法は，相補アドレス信号線を形成した
後にそのイオン打ち込みを行うため、回路の構成が決定
された後の工程は短い．しかしながら、酌記のように、
イオン打ち込みが行われるＰチャネル型ＭＩＳＦＥＴの
ゲート電極上の層間絶縁挨を除去して開口を形成する工
程と、Ｐテヤネル型ＭＩＳＦＥＴのチャネル領域へイオ
ン打ち込みを行う工程とを紅に設けなげればならないた
め、マイクロＲＯＭを有する半導体集積回路装置の製造
工程の最初の工程から完或までの工程数が多くなるとい
う問題点があった．本発明は、上述した問題点を解決す
るためになされたものであり、 本発明の目的は、命令プログラムが書き込まれたＲＯＭ
等のように、書き込まれている情報によってワード線を
選択する順序が様々に変る半導体集積回路装置において
、工程を増さずに，デコーダの回路の構或を決定してか
ら後の製造工程を短くできる技術を提供することにある
． ？発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う． 〔課題を解決するための手段〕 本願において開示される発明のうち，代表的ｆＬものの
概要を簡単に説明すれは、下記のとおりである． すなわち、マイクＣＩＲＯＭを有する半導体集積回路装
置の製造方法は、以下を具備する．（ａ）　　ツルー触
とバー紳を有する相補アドレス信号線からのアドレス信
号に応じてデコード信号鯨な選択する選訳スイッチ素子
を半導体基板のデコーダ形戒領域に設げ； （ｂ）　　前記選択スイッチ素子の入力端子に接続され
て，かつ、ツルーｌｌＭ釦よびバー紛が形成されるべき
領域の下部に延在する４ＷＨを設げ：（ｃ）　　前記選
択スイッチ素子及び前記４′！ｊｉｉの上に、層間絶ｋ
膜を設け： （ｄ）　　前紀導電股上の眉間絶Ｍ腹■、前記導！楓に
達する接続孔を形成し： （●）前記ツルー線またはバー尉のいすれか一方を前記
接続孔を通して前記導電族に接続する．（作　用〕 上述した製造方法によれば、酌記ツルー紛及びバー線が
形成されるべき領域の下部に，前記選択スイッチ素子の
入力端子に接続される導電層を設げたので，ツルー線ま
たはバー線を接続するための接続孔を形成する工程で、
デコーダの回路の栴或が決定されるので、工程を増さず
に、デコーダの回路の桐或を決定してから半導体集積回
路装置の完成までの製造工程を短くできる． 〔実施例〕 以下，本発明の実施例を図面を用いて説明する．＃＆１
図は、本発明の実施例であるマイクロＲＯＭのデコーダ
の回路の栴或の概要を説明するための等価回路、 第２図は，第１図に示したデコーダを桝或するためのセ
ルの平面図、 第３図は、第２図のｍ−ｍ切断線における！ｌｙＴ面図
， 第４図も↓，弟２図に示したデコーダのセルの相補アド
レス信号線を除去して示した平面囚、第５囚は、第２図
に示したデコーダのセルの相袖アドレス信号線及びその
下のアルミニウム配線を取って示した平面図である． なお、謁２図、第４図、＃ＰＪ５図の平面図は、セルの
構或を分り易くするためＮＩ間絶縁農を図示していない
． 第１図において、ＡＩ，Ａ２，Ａ３．Ａ４はアドレス信
号が入力されるアドレス入力端子である．ＴＩ，Ｔ２，
Ｔ３，Ｔ４はツルー線、Ｂｌ，Ｂ２．Ｂ３．Ｂ４はバー
線であり、例えはツル−１ｆＢ．Ｔ１とバー線Ｂｌとで
一つの相補アドレス信号線を構成している．バー線８１
〜Ｂ４は、それそれインバータＩＮＩ，ＩＮ２．ＩＮ３
，ＩＮ４を介してアドレス端子ＡＩ−Ａ４に接続されて
いる．Ｐ１　１．Ｐ１２，Ｐ１３．Ｐ！４．Ｐ２ｍ．Ｐ
２２，Ｐ２３．Ｐ２４はＰ＋＋ネルｆｆｉＭＩｓＩｌ：
Ｔ％Ｎ１　１，Ｎｌ　２．Ｎｌ　３，Ｎｌ　４．Ｎ２　
１，Ｎ２２．Ｎ２３．Ｎ２４はＮチャネル型ＭＩＳＦＥ
Ｔであり、例えばＰチャネ／Ｉ／型ＭＩＳＦＥＴＰＩＩ
とＮチャネルＭＩＳＦｇＴＮ１　１とてデコーダの回路
を構成するための一つのセルが＃ｔ威される．Ｐチャネ
ル型ＭＩＳＦＥＴＰＩＩ〜Ｐ２４は、そのソース領域が
電源電位Ｖｃｃ　（例えば５Ｖ）の配線に接続されてお
り、そのドレイン領域がデコード信号ｌｓＤＣ１又はＤ
Ｃ２に接続されている．また前記Ｐｆ＋ネ／’ａｔ！Ｍ
Ｉ　ＳＦ　ＥＴＰ　１　１〜Ｐ　２　４ノケート電極は
、ツルー＠Ｔｌ〜Ｔ４あるいはバー線８１〜Ｂ４のいず
れか一方に接続されている．Ｎｆ＋ネｋｍＭＩ　ＳＦＥ
ＴＮＩ　１〜Ｎ　１　４及びＮ２１〜Ｎ２４のそれぞれ
は、互いのソース領域とドレイン領域の間が直列に接続
されており、これによクてワードＩｉＩＷｌ又はＷ２の
中の電荷をディステヤージするときの接地線Ｇ１又は接
地線Ｇ２を構成している．デコード係号１１Ｄｃ１と接
地線Ｇ１は、インバータからなるフード線ドライバーＤ
Ｉを介してフード線Ｗ１に接続され、デコード信号ｉ１
１Ｄｃ２と扱地＠Ｇ２は、インバータからなるフード線
ドライバーＤ２を介してクードｍＷ２Ｋ接続されている
．フードＭＷＩ，Ｗ２と交差してデータｍＤ１，Ｄ２が
延在し、それらフード絨Ｗｌ，Ｗ２とデータＭＤＬＩ．
ＤＬ２との交差部にマイクロＲＯＭのメモリセルである
メモリセルＱＭＩ．ＱＭ２．ＱＭ３，ＱＭ４が配置され
ている．前記メモリセルＱＭＩ〜ＱＭ４は，Ｎチャネ／
Ｉ／型ＭＩＳＦＥＴで構或されている．前記メモリセル
ＱＭｌの情報を読み出す時κは、ワードｉＷ１とデータ
線ＤＩ，１が選択される．リード＃Ｗ１を選択する時に
は、アドレス入力端子Ａ１にロウレベル（例えばＯＶ）
．Ａ２にハイレベル（？Ｉｌｔ５Ｖ）、Ａ３にロウレベ
ル，Ａ４Ｋハイレベルのアドレス入力信号Ｓがそれぞれ
入力される．前記アドレス入力信号．によって、デコー
ドイ８号ｉｐｃｘの電位は、ロクレベルになる．したが
って、インバータからむるフード線ドライバＤ１によっ
て、デコード信号が反転され、クード蛛Ｗ１の電位をハ
イレベルに維持する．また、データ＃ＤＬ１を選択する
時には、プリテヤージ用ｎテヤネルｍＭＩ　ＳＦＥＴＱ
ｐｅｔのゲートニ、？リチャージ信号φｐｅが入力され
．ＭＩＳＦＥＴＱｐｃｓがオンすることによって、デー
タ線ＤＬ１が選択される．このように構成されるマイク
ロＲＯＭのデコーダは，デコーダのセルを構或するＭＩ
ＳＦＥＴＰ１２〜Ｐ１４．Ｐ２１〜Ｐ２４．Ｎ１２〜Ｎ
１４及びＮ２１〜Ｎ２４のゲートｔ極（入力端子）をツ
ルー線Ｔ１〜Ｔ４，ノ＜−＆ＡＢ１〜Ｂ４のどちらか一
方Ｋ接続することによって、デコーダの回路の構成を決
定している．次に、第２図乃至第５図を用いて本実施例
におけるデコーダのセルの構或を説明する．第２図乃至
第５図は、第１図の等価回路■示されたＰ型チャネルＭ
ＩＳＦＥＴＰ１２とＮチャネル型ＭＩＳＦＥＴＮ１２お
よびＰチャネル！ＩＭＩＳＦ’ＥＴＰ２２とＮチャネル
型ＭＩ　ＳＦＥＴＮ２２のセルを示している．第４図に
示すように、Ｐチャネル型ＭＩ　ＳＦＥＴＰ　１　２と
Ｎチャネル型ＭＩＳＦＥＴＮ１２とでデコーダの一つの
セルであるＣＥＬＬ１を構放しており、Ｐチャネル型Ｍ
ＩＳＦＥＴＰ２２とＮチャネル型ＭＩ　ＳＦＥＴＮ２２
とで別の一つのセルであるＣＥＬＩ，２を構或している
．第２図乃至第５図に示すように、Ｐチャネル型ＭＩＳ
ＦＥＴＰ１２，Ｐ２２はｐ″″型半島体基板１中に形成
されたｎ一型ウエル領域２の中に設けてあり、Ｎチャネ
ル型Ｌ】Ｉ　ＳＦＥＴＮ１　２，Ｎ２　２は半導体基板
１の主面に槍或されている．付号３は酸化シリコン族か
らなるフィールド絶縁膜、付号４はｐ型チャネルストク
パ領域である．前記Ｎチャ＄ルｆｆｉＭＩＳＦＥＴＮ１
２，Ｎ２２は、酸化シリコン膜からなるゲート絶縁脱５
と、例えば多結晶シリコン脱の上にタングステンシリサ
イド膜（ＷＳｌｌ）ＬＱを積層した２＃県からなるゲー
ト電極６ａまたはゲート電極６ｂと、ソース，ドレイン
領域の一部を成すｎ型半導体領域７と、前記ｎ型半導体
領域７と一体となってソース，ドレイン領域を放すｎ＋
型半導体領域８とで構放されている．ｎｍ半導体領域７
は、ゲート電極６ｍ，６ｂの側部の下に設けられている
．ゲート電極６＆，６ｂの側部には酸化シリコン腺から
なるサイドウォール９が設げられている．前記Ｎチャネ
ル型ＭＩＳＦＥＴＮ１２，Ｎ２２は、ＬＤＤ４ｌＩ造を
成している．また、前記Ｐテヤネル型ＭＩＳＦＥＴＰ１
２，Ｐ２２は、ゲート絶縁族５と、ゲート電極６ａ，６
ｂと、ソース．ドレイン領域を成すｐ＋型半導体領域１
０とで構或されている。そして、ａｔ　５１ａに示すよ
うに，Ｐチャネル型ＭＩＳＦＥＴＰｌ２とＮチャネルＭ
ＩＳＦＥＴＮ１２のゲート電極６ａは同一の製造工程に
より形成された、同一の導電層により、一体に形成され
ており、同様にＰチャネル型ＭＩＳＦＥＴＰ２２とＮチ
ャネルＭＩＳＦＥＴＮ２２のゲート電極６ｂは一体に形
成されている． また，第２図に示すようにｐ＋型半導体領域１０のうち
，ゲート電極６ａとゲート電極６ｂの間のｐ＋型半導体
領域ｌＯは、Ｐチャネル型ＭＩＳＦＥＴＰ１２とＰチャ
ネル型ＭＩＳＦＥＴＰ２２とでソース領域として共用す
るようになっている．すなわち、２つのＰテヤネｋ型Ｍ
ＩＳＦＥＴＰ１２，Ｐ２２のソース領域を一つにしてあ
り，これにより半専体集積回ｗ！Ｉ装置の集積度を高め
るようにしている．前記グート亀極６ａ，６ｂの間のＰ
”ｌｌ半導体領域ｌＯには電源電位Ｖｃｃ　（例えば５
Ｖ）を給電する配線１２Ａ！ｌ″−接続孔１３を介して
接続している．配線１２Ａは，第１鳩目のアルζニウム
膜からなっている．この配＆ｌ１　２Ａが接続されてい
るｐ＋型牛尋体領域１０を中心として．ＣＥＬＬＩとＣ
ＥＬＬ２は点対称なレイアウトにたっている．Ｐチャネ
ル型ＭＩ　ＳＦＥＴＰ１２のドレイン慎域であるｐ＋型
半導体領域ｌＯには、第１層目の７ルξニウム脱からた
るデコード信号＊１２Ｂ（第１図のＤＣＩに相当する）
が接続孔ｌ３を介して扱続されている．同様に、Ｐチャ
ネル型ＭＩＳＦＥＴＰ２２のドレイン領域であるｐ＋型
半導体領域１０κはデコード信号線１２Ｂ（帛１図のＤ
Ｃ２に相当する）が接続している，Ｃ｝ｉ：ＬＬＩのゲ
ート電極６ａおよびセルＣＥＬＬ２のグー｝［極６ｂの
それぞれには、第１鳩目のアル《ニウム展からなる接続
中継膜（導電Ｊｌｌｌ）　１　２Ｃが接続孔１３を介し
て接続されている．これら配線１２Ａ．デコード信号ｉ
１２Ｂ，掻？中継腺１２Ｃとゲート電極６ｍ，６ｂの間
は、例え◆工酸化シリコン膜からなる第１！一目のパッ
シベーシ嘗冫膜１ｌが設げられている．また，配線１２
Ａ，デコート信号Ｍ１２Ｂ，接続中［ｈＪ．１２Ｃの上
は、例えば酸化シリコン腺とリンクリクートガラス（　
Ｐ　Ｓ　Ｇ　）　膜とを積層して榊放した第２鳩目のバ
クシベーシ謬ン膜１４が設′げられている．このパッシ
ベーシ謬ンｐＡ１４の上を第２層目の７ルオニクム膜か
らなるツルー疎Ｔ２とバー線Ｂ２がほぼ互いに平行に延
在している．ここで、前記接続中継膜１２０は、第４図
に示すようκ平面パターンがＬ字型にされて、ゲート電
極６ａまたは６ｂＫ！ｉ続されるとともに、ツルー腓Ｔ
２およびバー線Ｂ２が形成されるべき領域の下まで延在
している，そして、第２図に示すようにＣＥＬＬＩでは
、接続中継膜１２Ｃとツルー線Ｔ２とが東なっている部
分の閏のバクシベーシ嘗ンＡ！ｌ４’ｋ選択的に除去し
て形威された接続孔１５Ａが設けられ、前記接続孔１５
Ａを介してツルー線Ｔ２を接続中継膜１２Ｃ■接続して
いる．この接続中継膜１２Ｃによって，ツルー線Ｔ２は
、Ｐチャネル型ＭＩＳＦＥＴＰ１２及ひＮテヤネル型Ｍ
Ｉ　ＳＦＥＴＮ１２のゲート電極６ａＫ電気的に撮続さ
れている．一方、ＣＥＬＬ２では、接続中継膜１２Ｃと
バー線Ｂ２０重なっている部分の間のパツシベーシ冒冫
ｐ＠１４に接続孔１５Ｂが形成されており、接続孔１５
Ｂを介してバー線Ｂ２が接続中継繰１２Ｃに接続されて
いる。前記接続中ＸＫ腓ｘｚｃによクて、バー＠８２は
、Ｐ？ヤネル型ＭＩＳＦＥＴＰ２２及びＮチャネルＭＩ
ＳＦＥＴＮ２２のゲート電極６ｂに電気的に接続されて
いる．ここで、勅記ＣＥＬＬ１における接続孔１５Ａが
、接続中継！！４１　２Ｃとツルー蔵Ｔ２の重たってい
る部分ではなく、接続中継臆１２Ｃとバー線Ｂ２が重な
っている部分の間のパッシベーシ謬ン膜１４に形成され
ると、ゲート１！極６釧１バー嶽Ｂ２に接続されること
になる．同様に、セルＣＥＬＬ２における４ｍ［孔１５
Ｂが、接続中継独１２Ｃとバー１１Ｂ２のｊｌｆｔクて
いる部分ではたく、接続中継脱１２Ｃとツルー＃Ｔ２が
重なクている部分の間に形成されると、グート電極６ｂ
はツルーＭＴ２に接続される． このように、デコーダの回路なＳ或するＭＩＳＦＥＴ（
選択スイッチ素子）のゲート電極（入力端子）に、相補
アドレス信号ＩＩＮ（　Ｔｕｒ第１ＩＡ　Ｂａｒ　ＩＢ
　）が形成されるべき領域まで延在する４ＭＬＭ１　２
　Ｃを後続したので、前記導電層１２Ｃ上に設けられた
層関絶縁膜に、接続孔を形成するか否かによって、デコ
ーダの論理を決定することが可能になる．次に、本実施
例の半導体集積回路装置の製造方法を前記デコーダのセ
ルの桝或の説明で使用した＃Ｉ２図〜第５図及び第９図
〜第１１図を用いて説明する． まず、第９図に示すように、ｐ一型単結晶シリコンから
々る半導体基板１中に、ｎ型不純物（例えばリン）を拡
散することによクてｎ一型ウ稟ル領域２を形成する。そ
の後、ＮテヤネルｆｆｉＭＩｓＦＥＴＮ２２及びＰチャ
ネル型ＭＩＳＦＥＴＰ２２が形欣されるべき領域以外の
半導体基板１の主面上べ、Ｐ型不純物（例えは，ボロン
）をイオ冫打込みし、さらに、図示しない耐酸化性のマ
スク（例えばＳ１．Ｎ４）をもちいて、選択的に、半導
体基板ｌの主面を熱酸化することにょ９て、酸化シリコ
ン換からなるフィールド絶練ａ３を形成する．前紀熱酸
化による熱によって、前記半導体基板の主面上に導入さ
れたＰ型不純物が拡散され、ＰＩｍチャネルストッパ領
域４も形成される．その後、前記図示しない耐酸化性の
マスクを除去した後に、半導体基板１の全面上を熱酸化
することによって、酸化シリコン脱からなるゲート絶縁
膜５を形成する． 次に、第１Ｏ図に示すように，半導体基板１上に，例え
は、ＣＶＤ＠により多結晶シリコン膜を形成し、前記多
結晶シリコン展を、通常の７オトリソグ２７イ及びエッ
チングによってパターニングすることにより、ＭＩＳＦ
ＥＴＮ２２，Ｐ２２のグートｔ極６ｂを形成する．さら
に，前記Ｍ　Ｉｓ　Ｆ　Ｅ　Ｔ，ｈＪ’２　２のゲート
亀極６ｂを不純物導入のマスクとして、半導体基板１の
主面上に％　ｎ［不純物（例えはリン）をイオン打込み
することにょクて、ゲートｔ極６ｂの＠壁の下部にｎ型
半導体領域７を形成する．さらに、前記ＭＩ　８ＦＥＴ
Ｐ２２のゲート′ｆＩＬ他６ｂをマスクとして、Ｐｍ不
純物（例えば、ボロン）をイオン打込みすることにより
、前記ｎ一型クエル領域２中に、ｐ＋型牛尋体領域１０
を形成する．さらに、周知の技術により前記ゲート亀極
６ｂの側壁に酸化シリコン脱からなるサイドウォール９
を形成し、前記サイドウォール９をマスクとして、前記
半導体基板１の主面上に、ｎ型不純物（例えは，ヒ素）
を導入することκより、ｎ＋型半導体領域８を形成する
．第１０図に示した＠面図は、前記第５図のＩＶ−■線
で切断した図面に対応している．ＰチャネルｍＭＩＳＦ
ＥＴＰ２２のゲート電極６ｂとＮｆ＋ネル型ＭＩ　ＳＦ
ＥＴＮ２２のゲート電極６ｂは、ｉｎ５図に示すように
、一体とねって、バター二／グされている． 次に第１１図に示すよ５Ｋ．例えは．Ｃ’ＶＤ法κ！９
６ｔ化シリコン膜から？ｊるパッシペーシ曹冫扱１１を
形成し、その後，前記ゲート電極６ｂ上及びＰチャネル
型ＭＩ　ＳＦＥＴＩＩ　１　２．　Ｐ　２　２の共通の
ソース領域となるｐ＋型半導体領域１０の上の部分のバ
クシベーシ習ン膜１１を選択的に除去して、接続孔ｌ３
をそれぞれ形成する．次ＩＣ、ｆｌＪ，ｔＪスバクタで
バクシベーシ璽ン挨１１の上に第１層目のアルくニウム
脱を形成し、これをパターニングして，第４図（平面図
）に示すように、電＃電位ＶＣＣを給電する配腺１２，
デコード信号線ＤＣＩ，ＤＣ２，接続中継展１２Ｃをそ
れぞれ形成する．第１１図は、前記第４図のＶ−Ｖ慰で
切った断面図に対応している．接続中継膜１２Ｃは、ゲ
ート電極６ａ．６ｂに接続し、かつツルーＭＴ２及びバ
ー腺Ｂ２に接続することができるパターンに形成する．
次に、第３図に示すように、例えばＣＶＤ法あるいはプ
ラズマＣｖＤ法で下から酸化シリコン腹％Ｐ　Ｓ　Ｇｊ
Ａ、酸化シリコン展を順次積層して弟２層目のバンシベ
ーシ嘗冫Ｍ１４を形成する．次に、第２図で示したよう
に、ＣＥＬＬＩでは接続中継展１２ＣとツルーｋＴ２が
重ねる部分に、またセルＣＥＬＬ２では接続中継＄１２
ＣとバーＩＩＢ２が重なる部分にそれぞれ接続孔１５Ａ
または接続孔１５Ｂを形成する．接続孔１５Ａ，１５Ｂ
は、パッシベー７．ン展１４をレジスト展からなるマス
クを使ったドクイエクテングで選択的に除去して形成す
る．前記レジスト膜からなるマスクは，接続孔１５Ａ，
１５Ｂを形成した後除去する．接続孔１５Ａ，１５Ｂを
形成した後、バクシベーシーン［１４の上に第２層目の
アルくニウム膜を積層し、これをレジスト膜からたるマ
スクを使クたド２イエッチングでパターニングして、ツ
ルー線Ｔ２とバー線Ｂ２を形成する． ここで、前記接続孔１５Ａ，１５Ｂを形成するときに，
予じめ第６図及び１７ａ図〜Ｍ７ｄ図に示すように，接
続孔１５Ａ，１５Ｂのレイアウトを設計するためのセル
パターンを決めておく．＠６図は、デコーダのセル（Ｃ
ＥＬＬＩ，ＣＥＬＬ２）のゲート亀極６ａ，６ｂと、ツ
ルー一Ｔ２またはバー融Ｂ２とを接続するためり扱続孔
１５Ａ，１５Ｂのレイアウトを設計するためのセ？の平
面図、 第７ａ図〜第７ｂ図は、デコーダのセル（ＣＥＬＬＩ，
ＣＥＬＬ２）と、ツルー線Ｔ２又はバーＭＢ２を接続す
るための接続孔１５Ａ．１５Ｂのレイアウト図である． 第６図に示すように、接続孔１５Ａ，１５Ｂのレイアウ
ト設計では，二点＠蔵で囲んだ領域１００を一つのセル
として前記レイアウトの設計を行う．領域１００の中に
は第４図に示した２つのセル（ＣＥＬＬＩ，ＣＢＬＬ２
）が入っている．々お、第６図の平面図は，接続孔１５
Ａ，１５Ｂのレイアクトが決定される以前の状態を示し
たものなので、接続孔１５Ａ，１５Ｂが示されていない
．また、第７ａ図〜第７ｂ図の破線で示された接続孔１
５Ｘは、実線で示した実際に形成される接続孔１５Ａ，
１５Ｂの配置を明確■するために示した仮想の袈続孔で
ある．前記紮６図の領域１００の上に、第７ａ図〜第７
ｂ図の中のいずれかのレイアウト図を縁を揃えて重ねる
ことにより、接続孔１５Ａ．１５Ｂのレイアウト設計を
容易に行うことができる．すなわち，セルＣＥＬＬ１の
ゲート電極６ａをバー線Ｂ２に接続し、ＣＥＬＬ２のゲ
ート電極６ｂをツル−！！ｉ［Ｔ２に接続する場合には
、第６図の領域１００の上に、第７ａ図のレイアウト図
を緑を揃えて重ねて、それら接続孔１５Ａ，１５Ｂのレ
イアウトを容易に設計できる．また、セルＣＥＬＬＩの
ゲート電極６ａおよびＣＥＬＬ２のゲート電極６Ｂをと
もにツルー線Ｔ２に接続する場合には、第６図の領域１
００に第７ｂ図のレイアウト図を重さねて接続孔１５Ａ
，１５［３のレイアクトを設計する．また、セルＣＥＬ
ＬＩのゲート電極６ＡおよびセルＣＥＬＬ２のゲート電
極６Ｂをともにバー線Ｂ２に接続する場合には、第６図
の領域１００に第７ｃ図のレイアウト図を１ねて接続孔
１５Ａ，１５Ｂのレイアウトを設計する．また、ＣＥＬ
ＬＩのグデト電極６Ａをツルー融Ｔ２に接続し，セルＣ
ＥＬＬ２のゲート電極６ｂをバー１１１８２に接続する
場合には、第６図の領域１００に第７ｄ図のレイアウト
図を重ねて接続孔１ＩＳＡ，１５Ｂのレイアウトを設計
する．前記接続孔１５Ａ，１５Ｂを形成した後の工程は
、本実施例では、パッシベーシ習冫膜１４の上に８２層
目のアルｔ　ｑクム農を形成する工程，このアルズニウ
ム換の上にレジスト展を塗布゛する工程．このレジス｝
！のベーク工程．ｌｇ光工程．現像工程．ボストベーク
工程，前記アル《ニウム膜をエッチングによってパター
ニングして相補アドレス信号線のツルー線Ｔ２とバーＭ
ＩＢ２を形成する工程．マスクとして使用した前記レジ
スト膜を除去する工程．前記ツルーｉＴ２及びバーｉＢ
２の上に最終バクシベーシ旨ン脱を形成する工程だけで
ある．前記最終パッシベーシ冒ン換は、例えはプラズマ
ＣＶＤで酸化−シリコン膜、竃化シリコン腹等を積層し
て形成する． なお、本実施例ではツルー＃Ｔ２及びバー線Ｂ２が第２
，１目のアルξ＝ウム挾で形成されているが、これは絶
対条件ではなく、ツル−ＭＩＴ２及びバー１１１８２な
＃ｃｌ層目のアルｆニウム膜す々わちゲート電極６ｍ，
６ｂより一つ上の層の導電膜で形成してもよい．この場
合は、ＰチャネルＭＩＳＦＥＴのソース領域（ｐ＋型半
導体領域１０）一に電源電位ＶＣＣを給電する配線１２
、グコード信号線１２Ｂ（ＤＣ）及び接続中Ｉ１膜１２
Ｃ桂、第２層目のアルｉ＝ウム鵬で形成する．また、接
続中継＠１２Ｃは、ゲート電極６ａ，６ｂのパターン自
体をツルー線Ｔ２の下からバーＭＢ２の下まで，あるい
はバーＡｉＢ２の下からツルー線Ｔ２の下まで延在させ
たパターンにしておくことにより、前記第１層目のアル
（エクム膜で形成するようにしたツルーＭＴ２またはバ
ー線Ｂ２を接続孔１３を介してゲート電極６ｍ．６ｂに
直接接続できるので、不要にできる． 以上、説明したように、本発明の一実施例の半導体集積
回路装置の製造方法によれば，ツルー籾Ｔ２とバー＠Ｂ
２を有する相補アドレス信号線からのアドレス信号に応
じてデコード信号線を選択する選択スイッチ素子（本実
施例ではＰチャネルＭＩＳＦＥＴとＮチャネルＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔで構成されていゐ）を半導体基板ｌのデ
コーダ形成領域に形成し、前記選択スイッチ素子の入力
端子に接続されて、かつ、ツルー線およびバー線が形威
されるべき領域の下部に延在する中間導電ａｉ　２Ｃを
設け、次に前記中間導電膜１２Ｃ上に層間絶縁換ｌ４を
形成した後、腋屠関絶縁膜ｌ４の前記中間導１ｔ膜１２
Ｃの上に接続孔１５Ａ，１５Ｂを形成し、次に前記相補
アドレス信号線の前記ツルー線Ｔ２またはバー線Ｂ２の
いずれかを前記接続孔１５Ａ，１５Ｂを通して前記中間
導電＆１２Ｃに電気的に接続することによって、前記選
択スイッチ素子の入力端子（本実施例ではゲート電極１
６ａｓ　　１　６　ｂ　）にツルー線Ｔ２またはバー級
Ｂ２のいずれか一方を電気的に接続することにより、前
記接続孔１５Ａ．１５Ｂを形成する工程でデコーダの回
路の′！ｆＩｌ或を決定したので、工程を増さずに、デ
コーダの回路の桐或を決定してから半導体集積回路装置
の完或までの製造工程を短くできる．また、デコーダの
２つのセルのＰチャネルｆｆｉＭＩＳＦＥＴＰ１２，Ｐ
２２のソース領域であるｐ＋型半導体領域ｌＯを一つの
ｐ＋型半導体領域１０で共用するので、セル領域が小さ
くなり半導体集積回路装置の高集積化を図ることができ
る．また、第１２図に、本発明の変形例であるマイクロ
ＲＯＭを有する半導体集積回路装置の回路図を示す．第
１２図に示すように、一点鎖ＭＡ２００で囲まれた領域
のデコーダ部及びメモリセル部は，上述した第１図に示
したものと実質的に同一である．本変形例で異なる点は
、一点＊ａａｏｏで囲まれた領域のデコーダ部（冗長デ
コーダ）及びメモリセル部（冗長メモリセル）が付加さ
れていることである．前記冗長デコーダ部には、Ｐチャ
ネル型ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｐｍ　ｓ　〜ｐｍ４及び
Ｐｍｌ〜Ｐｍ４　　のドレインがそれぞれ、デコード信
号線ＤＣｍ及びＤＣｎに接続されている．また、Ｎチャ
ネル型ＭＩＳＦＥＴＮｍｌ〜Ｎｍ４　及びＮｎｔ〜Ｎｎ
ａがそれぞれ直列に接続され、ディステヤージＨＯｒｎ
及びＧｎを形成している．また、デコード信号＃ＤＣｍ
Ｋは、インバータからなるド２イバー回路Ｄｍを介して
ソード＃Ｗｍが！ｌ続され、同様に、デコード信号＠Ｄ
Ｃｎには、インバータから７ｊるドライバー回路Ｄｎを
介して、ワードｌｌａ　Ｗ　ｎが接続されている．ここ
で注目すべきことは、前記フードＰｔＩＷ１とデータ線
ＤＬ１の交差部に設けられたメモリセルＱＭｌが例えは
％製造プロセスの誤りにより、不良ビットとなった場合
に、冗長デコーダ回路（　Ｐｍ　ｓ〜Ｐｍ　４．　Ｎｎ
　ｘ〜Ｎｎ　４　）及び冗長メモリセル（ＱＭａ＊　Ｑ
Ｍｂ　）を用いて，救済することが可能であることであ
る．その理由は、前記冗長デコーダを形成するｐｍｔ〜
Ｐｍ４　及びＮｒｎｓ〜Ｎｍ４　　は、前記第１図に示
したデコーダを構成するＭＩＳＦＥＴＳＰ１１〜Ｐ１４
．及びＮｉｌ〜Ｎ１４と実質的に同一の製造プロセスに
より形成されるので、前記冗長デコーダの回路の栴成を
、前述した接続孔１５Ａ，１５Ｂを形成する工程で，前
記不良ピットとなったメモリセルＱＭ１に接続されるフ
ード＆ｌＷ１をデコードするデコーダ回路（ＰＩ　１〜
Ｐ１４，Ｎｉｌ〜Ｎ１４）の構成と同一にすることによ
って、マイクロＲＯＭのデコーダ部及びメモリセル部を
設計どうりに形成できるためである．この場合、冗長メ
モリセ＃ＱＭ＆．の製造方法を第１３図〜第１５図な用
いて周単に説明する． 第１３図に示すように、ｐ−ｍ半導体基板ｌの主面上に
．前記第９図及び第１０図に示す工程と同様な方法で、
フィールド絶Ｒ膜３，ＰＭテヤネルストッパ領域４，ゲ
ート絶縁膜５，ゲート電極５　Ｃ（Ｗｍ，Ｗｎ　）ｎ型
半導体領域７．サイドクオール９．及びｎ”ｆｆｉ半導
体領域８を形成する．メモリセルＱＭａ．ＱＭｃは，フ
ード４１　Ｗｍ　，　Ｗｎ（６Ｃ）をゲート電極，ｎ型
半導体領域７及びｎ＋型半導体領域８をソース及びドレ
イン領域とするムチャネル型ＭＩＳＦＥＴでそれぞれ構
成される．ソードＨＷｍとＷｒｓ間のｎ”ｆｆｉ半導体
領域８は、メモリセルＱＭａとＱＭｅの共通のソース領
域となり、接地電位ＧＮＤ（ＯＶ）に接続される．前記
ゲート電極６Ｃは、第２図及び第１０図に示すｎチャネ
ル型ＭＩＳＦＥＴＮ２２のゲート電極６ｂと実質的に同
一の製造工程により形成される．次に、１１４図に示す
ように、半導体基板ｌの全面上に、酸化シリコン膜から
なるバクシベーシ璽ン膜１１を形成し、その後、メモリ
セルＱＭａ，ＱＭｅのドレイン領域とｋるｎ＋型半導体
領域８上の部分のバクシベーシ璽ン［１１を選択的に除
去して，！！続孔１３Ｃを形成し，次に，例えば，スパ
ッタ法でパッシベーシｌ７膜１１の上に、第１７ｉ目の
アルくニクム膜を形成し、これをパターニングして、中
ｒＩｌｉＪ専電換１２Ｃを形成する．前記中間４ｍｇｌ
２Ｃは、前記接続孔１３Ｃを通して、前記ドレイン領域
とたるｎ＋型牛擲体領域８に電気的に接続される．酌記
バッシベーシ璽デｊｌｌｌ及び中間導［ａｌ２Ｃは．　
＃！１　１１！￥ｆｆに示したバクシベーシーン膜１１
及び中間導電Ｍ１２Ｃと実質的に同一の製造工程により
形成される．次に第１５図に示すように、酸化シリコン
展．ＰＳＧ膜，′ｒＲ化シリコン膜を順次積層して、ｍ
２層目のバクシペーシ謬ン換ｌ４を形成し、その後、前
記中間導電膜１２Ｃ上のバクシベーシ嘗ン膜１４を選択
的に除去して接続孔１５Ｃを形成する．次に，バクシベ
ーシ曽冫腺ｌ４上に、第２層目の７ル（ニクム展を形成
し、これをパターニングすることによって，前記中間４
電換１２Ｃに電気的に接続するデータ線ＤＬＩを形成す
る．前記パッシベーシ冒冫膜１４，接続孔１５Ｃ及びデ
ータ融ＤＬＩは、前記第３図に示した、バッシベーシ璽
冫膜１４，接続孔１５Ｂ及びツルー＃Ｔ　２．バーｉＢ
２を形成する工程と実質的に同一の製造工程により形威
される。このように、冗長ビットとねるメモリセルＱＭ
ａ，ＱＭｅは，そのドレイン領域を中関埠ｍＪｌ６Ｈ２
ｃにより、上部に引き出すことによクて、ビクト線ＤＬ
Ｉに扱続孔１５Ｃを通して電気的に接続することが可能
となる．また、接続孔１５Ｃを形成するか否かにより、
マイクロＲＯＭのメモリセルに情報を１１キ込むか否か
（命令プログラムをどのように書き込むか）が決定され
る．したがって，前記接続孔１５Ｃを形成する工程で、
マイクロＲＯＭの命令プログラムの構成を決定すること
が可能である．また、前記デコーダの回路の構成は、第
３図に示したように、接続孔１ｉ５Ｂを形成する工＠（
接続孔１５０を形成する工程と同一工程）により決定さ
れる．このため、接続孔１５ｂ，１５Ｃを形成する工程
で、デコーダの回路の４ｌ１或及びマイクロＲＯＭのプ
ログラムの構或を決定することが町能なので、不良ビッ
トが発生した場合でも、層関絶縁膜１４を形成する工程
から、やり直せば、設計どうりのマイクロＲＯＭを有す
る半導体集積回路装置を製造することができる．このた
め、ＴＡＴを短かくすることが可能である． 以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものでは’ｌ　＜　
．その要旨を逸脱しない範囲において種々変更可能であ
ることは言うまでもない．〔発明の効果〕 本願において開示される発明のうち代表的ｋものによっ
て得られる効果を簡単に説明すれは、下記のとおりであ
る． デコーダめセルをｍ或するためのＰチャネルＭＩＳＦＥ
Ｔと，−／ルー線またはバー線を接続する接続孔を形成
する工程でデコーダの回路の栴成が決定されるので，工
程を増さすに、デコーダの回路の構成を決定してから半
導体集積回路装置の完成までの製造工程を短くできる．

【図面の簡単な説明】

第１＠は、本発明の一実施例にかかる半導体集積回路装
置の中のマイクロＲＯＭのデコーダの回路の構或の概要
を説明するための等価回路、第２図は、第１図に示した
デコーダの回路を構成するためのそのデコーダのセルの
平面図，第３図は、第２図のｍ−ｍ切断線における断面
図、 第４図は、第２図に示したデコーダのセルの相補アドレ
ス傷号線を除去して示した平面図、第５図は、第２図に
示したデコーダのセルの相補アドレス信号線及びその下
の７ルく二ウム配線を取って示した平面図、 抛６図は、デコーダのセルのゲート電極６ｍ，６ｂと、
ツルー線またはバー線とを接続するための接続孔１５Ａ
，ｉ５Ｂのレイアウトを設計する弟７Ｉ図〜第７＃図は
，デコーダのセルと，ツルー線又はバー線を接続するた
めの接続孔のレイアウト図、 第８Ａ＠は、拡散層マスク方式によってＲＯＭの情報が
書き込まれたメモリセル部の９！！部平面図、第８Ｂ図
は，上記ｊｌＳＡ図に示したメモリセルの等価回路図、 第９図輸第１１１ｉｆｉｕは，本発明のマイクロＲＯＭ
のデコーダの回路を構成するセルを製造工程順に示した
璧ｓｕｅｔ面図、 第１２図は、本発拘の変形例であるマイクロＲＯＭの等
価＠路図である．輩ｌる図η′ら慎！９図ｌ１ギ１６乙
第１２図曇釦埼辷。禾１マイｒＩａＲｏ閂のメモリセル
ｋ雰１直工木Ｌｒ頂に咋ｔ五学荀一拍幻成ｊあ支Ｔ２−
・・ツルー一、Ｂ２・・・バー線、Ｐ１２，Ｐ２２・●
・Ｐチャネル型ＭＩＳＦＥＴ，Ｎ１２，Ｎ２２−Ｎテヤ
ネルＩｌｌＭＩＳＦＥＴ％ＣＥＬＬＩ，Ｃ　Ｅ　Ｌ　Ｌ
　２−・・デコーダのセル、６ｍ，６ｂｍゲート電極％
１２Ａ．１２Ｂ，１２Ｃ・・・９１層目配線層、１　３
，　　１　５Ａ，　　１　５　Ｂ・・・接続孔．７・・
・ｎｆｆｉ半導体領域、８・・・ｎ＋型半導体領域、ｌ
Ｏ・・・ｐ＋型半導体領域である． 第 ２ 図 第 ４ 図 第 ５ 図 第 ６ 図 ８ １００ 第 ８Ａ 図 Ｑｒｎｚ ヒリし 第 ７Ｃ 図 第 ７Ｄ 図 ＝７ ブ２ 千゛コーｃｙ野 一］一一〆モソでル部一−−ー 一一一一一一一一」 第 １５ 図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置の製造方法であって、（ａ）主
   面を有する第１導電型の半導体基板を準備する工程、 前記半導体基板は、すくなくともメモリセ ルが形成されるべき第１領域と、前記メモリセルの情報
   を読み出すためのデコーダ回路が形成されるべき第２領
   域を有する。 （ｂ）前記第２領域の主面上に、ツルー線とバー線を有
   する相補アドレス信号線からのアドレス信号に応じてデ
   コード信号線を選択する選択スイッチ素子を複数形成す
   る工程。 前記選択スイッチ素子のそれぞれは、第１ 導電型の第１ＭＩＳＦＥＴと第１導電型とは逆導電型の
   第２導電型の第２ＭＩＳＦＥＴから構成され、前記第１
   及び第２ＭＩＳＦＥＴ＿Ｓのゲート電極は、同一層の第
   １導電膜により一体となりて形成され、前記選択スイッ
   チ素子の入力端子を構成する。 （ｃ）前記選択スイッチ素子上に、それを覆うように、
   第１絶縁鋼を形成する工程。 （ｄ）前記入力端子上の第１絶縁膜の１部を選択的に除
   去し、第１接続孔を形成する工程、 （ｅ）前記第１絶縁編上に、前記第１接続孔を通して前
   記入力端子に電気的に接続され、かつ、前記ツルー線お
   よびバー線が形成されるべき領域の下部に延在する第２
   導電腕を形成する工程、 （ｆ）前記第２導電膜上にそれを覆うように、第２絶縁
   膜を形成する工程。 （ｇ）前記第２導電膜上の前記第２絶縁膜に、前記第２
   導電膜に達する第２接続孔を形成する工程。　 （ｈ）前記第２絶縁膜上に第３導電膜を形成し、その後
   、前記第３導電膜をパターニングすることにより前記ツ
   ルー線およびバー線を前記第２導電膜上に形成する工程
   と同時に、前記ツルー線とバー線のどちらか一方を前記
   第２接続孔を通して、前記第２導電膜に電気的に接続す
   る工程とを具備することを特徴とする。 ２、前記第２導電膜は、第１層目のアルミニウム配線形
   成工程により形成されることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置の製造方法。 ３、前記第３導電膜は、第２層目のアルミニウム配線形
   成工程により形成されることを特徴とする特許請求の範
   囲第２項記載の半導体集積回路装置の製造方法。 ４、前記第１導電膜は、前記半導体基板の主面上に設け
   られた多結晶シリコン膜をパターニングすることにより
   形成されることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置の製造方法。 ５、前記選択スイッチ素子のそれぞれは、１つの第１Ｍ
   ＩＳＦＥＴと１つの第２ＭＩＳＦＥＴとで構成され、前
   記デコーダ回路を構成するための１つのセルとなること
   を特徴とする特許請求の範囲第３項記載の半導体集積回
   路装置の製造方法。 ６、前記第１ＭＩＳＦＥＴのソース領域は、前記デコー
   ダ回路の動作電位を供給する第１動作電位供給線に接続
   され、前記第１ＭＩＳＦＥＴのドレイン領域は、前記デ
   コード信号線に接続されることを特徴とする特許請求の
   範囲第５項記載の半導体集積回路装置の製造方法。 ７、前記デコード信号線は、前記第１層目のアルミニウ
   ム配線形成工程により、前記第２導電膜と同時に形成さ
   れることを特徴とする特許請求の範囲第６項記載の半導
   体集積回路装置の製造方法。 ８、前記デコード信号線と前記相補アドレス信号線は、
   互いにほほ直交する方向に延在することを特徴とする特
   許請求の範囲第７項記載の半導体集積回路装置の製造方
   法。 ９、前記デコード信号線は、前記第１領域に形成される
   べきメモリセルに接続されるワード線に電気的に接続さ
   れることを特徴とする特許請求の範囲第８項記載の半導
   体集積回路装置の製造方法。