JPH09186303A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH09186303A JPH09186303A JP7352956A JP35295695A JPH09186303A JP H09186303 A JPH09186303 A JP H09186303A JP 7352956 A JP7352956 A JP 7352956A JP 35295695 A JP35295695 A JP 35295695A JP H09186303 A JPH09186303 A JP H09186303A
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Abstract
(57)【要約】
【課題】 フラッシュメモリの製造工程中のマスク形成
工程数を減らす。 【解決手段】 セルの書込み及び消去用の高耐圧トラン
ジスタのゲート電極４６Ａを、メモリセルトランジスタ
のフローティングゲート４６と同層のポリシリコン第１
層で形成する。ポリシリコン第１層の堆積及びパターニ
ングにより高耐圧トランジスタのゲート電極４６Ａを形
成した後に、直ちに高耐圧トランジスタの低濃度拡散層
形成のためのイオン注入を行なう。この際に、ゲート電
極４６Ａ形成のためのパターニングで使用したフォトレ
ジスト層４８をマスクとしてイオン注入を行なう。高耐
圧トランジスタの高濃度拡散層形成のためのイオン注入
は、メモリセルトランジスタの拡散層形成と同時に行な
う。マスク形成工程を削減して製造コストを低減する。
工程数を減らす。 【解決手段】 セルの書込み及び消去用の高耐圧トラン
ジスタのゲート電極４６Ａを、メモリセルトランジスタ
のフローティングゲート４６と同層のポリシリコン第１
層で形成する。ポリシリコン第１層の堆積及びパターニ
ングにより高耐圧トランジスタのゲート電極４６Ａを形
成した後に、直ちに高耐圧トランジスタの低濃度拡散層
形成のためのイオン注入を行なう。この際に、ゲート電
極４６Ａ形成のためのパターニングで使用したフォトレ
ジスト層４８をマスクとしてイオン注入を行なう。高耐
圧トランジスタの高濃度拡散層形成のためのイオン注入
は、メモリセルトランジスタの拡散層形成と同時に行な
う。マスク形成工程を削減して製造コストを低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、更に詳しくは、不揮発
性半導体記憶装置における書込み及び消去のための高耐
圧トランジスタの構造の改良に関する。
憶装置及びその製造方法に関し、更に詳しくは、不揮発
性半導体記憶装置における書込み及び消去のための高耐
圧トランジスタの構造の改良に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置（以下、不揮発
性メモリと呼ぶ）は、半導体記憶装置の電源を切った際
にも、書き込まれたデータが消滅しない記憶装置であ
り、ＥＰＲＯＭ、フラッシュメモリ等が知られている。
性メモリと呼ぶ）は、半導体記憶装置の電源を切った際
にも、書き込まれたデータが消滅しない記憶装置であ
り、ＥＰＲＯＭ、フラッシュメモリ等が知られている。
【０００３】例えばフラッシュメモリでは、各メモリセ
ルトランジスタは、フローティングゲート（浮遊ゲー
ト）及び制御ゲート電極（コントロールゲート）から成
る２層構造のゲートを有しており、フローティングゲー
トに注入されたホットエレクトロンにより、その記憶を
保持する。データの書込み及び消去は、書込み及び消去
用回路を介して行なわれ、書込み及び消去用回路の各ト
ランジスタからは、例えば２５Ｖの高電圧が供給され
る。このため、フラッシュメモリ等の書込み及び消去用
回路の各トランジスタは、高耐圧トランジスタとも呼ば
れる。
ルトランジスタは、フローティングゲート（浮遊ゲー
ト）及び制御ゲート電極（コントロールゲート）から成
る２層構造のゲートを有しており、フローティングゲー
トに注入されたホットエレクトロンにより、その記憶を
保持する。データの書込み及び消去は、書込み及び消去
用回路を介して行なわれ、書込み及び消去用回路の各ト
ランジスタからは、例えば２５Ｖの高電圧が供給され
る。このため、フラッシュメモリ等の書込み及び消去用
回路の各トランジスタは、高耐圧トランジスタとも呼ば
れる。
【０００４】従来のフラッシュメモリの構造を、その製
造工程に基づいて説明する。図９〜図１６は、この製造
工程中の各工程段階を順次に示す断面図である。これら
各図において、（ａ）は書込み及び消去用の高耐圧トラ
ンジスタの断面を、（ｂ）はメモリセル部のトランジス
タのワードラインに沿う行方向の断面を、（ｃ）はメモ
リセル部のトランジスタのワードラインと直交する列方
向の断面を夫々示している。なお、図示されていない
が、メモリ装置中には、これら以外に、電源回路、デー
タ読出し回路等の周辺回路がメモリセル部以外の部分に
形成される。
造工程に基づいて説明する。図９〜図１６は、この製造
工程中の各工程段階を順次に示す断面図である。これら
各図において、（ａ）は書込み及び消去用の高耐圧トラ
ンジスタの断面を、（ｂ）はメモリセル部のトランジス
タのワードラインに沿う行方向の断面を、（ｃ）はメモ
リセル部のトランジスタのワードラインと直交する列方
向の断面を夫々示している。なお、図示されていない
が、メモリ装置中には、これら以外に、電源回路、デー
タ読出し回路等の周辺回路がメモリセル部以外の部分に
形成される。
【０００５】半導体基板１０の主面に、まず、ＬＯＣＯ
Ｓ法により素子分離領域１２を形成し、これらの間の各
素子形成領域には、メモリセルトランジスタの第１ゲー
ト酸化膜となる酸化膜１４を熱酸化法により形成する。
次いで、フローティングゲートとなる第１層のポリシリ
コン層をＣＶＤにより形成し、第１のフォトレジスト層
をマスクとして、第１層のポリシリコン層を、行方向に
延びる帯状の配線層１６となるようにパターニングする
（図９）。次いで、酸化膜−窒化膜−酸化膜から成るＯ
ＮＯ膜１８を全面に形成する。ＯＮＯ膜１８は、メモリ
セルトランジスタの第２ゲート酸化膜となる。メモリセ
ル部以外のＯＮＯ膜１８及び帯状の第１層のポリシリコ
ン層１６は、第２のフォトレジスト層２０をマスクとし
たパターニングにより除去する（図１０）。次いで、第
１のフォトレジスト層２０を除去する。更に、高耐圧ト
ランジスタ部及び周辺回路部では、プラズマダメージを
受けた酸化膜１４を除去し、再び、熱酸化法によりゲー
ト絶縁膜となる新たな酸化膜２２を形成する。
Ｓ法により素子分離領域１２を形成し、これらの間の各
素子形成領域には、メモリセルトランジスタの第１ゲー
ト酸化膜となる酸化膜１４を熱酸化法により形成する。
次いで、フローティングゲートとなる第１層のポリシリ
コン層をＣＶＤにより形成し、第１のフォトレジスト層
をマスクとして、第１層のポリシリコン層を、行方向に
延びる帯状の配線層１６となるようにパターニングする
（図９）。次いで、酸化膜−窒化膜−酸化膜から成るＯ
ＮＯ膜１８を全面に形成する。ＯＮＯ膜１８は、メモリ
セルトランジスタの第２ゲート酸化膜となる。メモリセ
ル部以外のＯＮＯ膜１８及び帯状の第１層のポリシリコ
ン層１６は、第２のフォトレジスト層２０をマスクとし
たパターニングにより除去する（図１０）。次いで、第
１のフォトレジスト層２０を除去する。更に、高耐圧ト
ランジスタ部及び周辺回路部では、プラズマダメージを
受けた酸化膜１４を除去し、再び、熱酸化法によりゲー
ト絶縁膜となる新たな酸化膜２２を形成する。
【０００６】引き続き、全面に第２層のポリシリコン層
２４を形成し（図１１）、第３のフォトレジスト層２６
をマスクとするパターニングにより、高耐圧トランジス
タ部のゲート電極２４Ａと、メモリセル部の各ワードラ
インを構成する制御ゲート電極２４Ｂとを形成する（図
１２）。第３のフォトレジスト層２６を残したまま、更
にメモリセル部以外の部分を第４のフォトレジスト層２
８で覆い、メモリセル部のＯＮＯ膜１８及び第１層のポ
リシリコン層１６をパターニングする（図１３）。これ
により、ＯＮＯ膜１８Ａを介して制御ゲート電極２４Ｂ
から絶縁されたフローティングゲート１６Ａが得られ
る。第３及び第４のフォトレジスト層２６、２８を除去
する。
２４を形成し（図１１）、第３のフォトレジスト層２６
をマスクとするパターニングにより、高耐圧トランジス
タ部のゲート電極２４Ａと、メモリセル部の各ワードラ
インを構成する制御ゲート電極２４Ｂとを形成する（図
１２）。第３のフォトレジスト層２６を残したまま、更
にメモリセル部以外の部分を第４のフォトレジスト層２
８で覆い、メモリセル部のＯＮＯ膜１８及び第１層のポ
リシリコン層１６をパターニングする（図１３）。これ
により、ＯＮＯ膜１８Ａを介して制御ゲート電極２４Ｂ
から絶縁されたフローティングゲート１６Ａが得られ
る。第３及び第４のフォトレジスト層２６、２８を除去
する。
【０００７】次いで、メモリセル部以外の部分で開口す
る第５のフォトレジスト層３０を形成し、これと高耐圧
トランジスタのゲート電極２４Ａとをマスクにして、低
濃度の不純物注入を行なう（図１４）。引き続き、第５
のフォトレジスト層３０を除去し、新たに、メモリセル
部以外の部分に高濃度不純物注入用の第６のフォトレジ
スト層３２を形成する。メモリセル部以外では第６のフ
ォトレジスト層とゲート電極２４Ａとをマスクにして、
また、メモリセル部では形成されたゲート電極構造をマ
スクにして、拡散層形成のための不純物の導入を行な
う。（図１５）これにより、高耐圧トランジスタ部では
低濃度拡散層３４及び高濃度拡散層３６からなるＬＤＤ
構造のトランジスタが形成され、メモリセル部では通常
構造の拡散層３８を有するセルトランジスタが形成され
る（図１６）。その後、更に、層間絶縁膜、配線層、及
び、保護層等を形成して、不揮発性メモリが完成する。
る第５のフォトレジスト層３０を形成し、これと高耐圧
トランジスタのゲート電極２４Ａとをマスクにして、低
濃度の不純物注入を行なう（図１４）。引き続き、第５
のフォトレジスト層３０を除去し、新たに、メモリセル
部以外の部分に高濃度不純物注入用の第６のフォトレジ
スト層３２を形成する。メモリセル部以外では第６のフ
ォトレジスト層とゲート電極２４Ａとをマスクにして、
また、メモリセル部では形成されたゲート電極構造をマ
スクにして、拡散層形成のための不純物の導入を行な
う。（図１５）これにより、高耐圧トランジスタ部では
低濃度拡散層３４及び高濃度拡散層３６からなるＬＤＤ
構造のトランジスタが形成され、メモリセル部では通常
構造の拡散層３８を有するセルトランジスタが形成され
る（図１６）。その後、更に、層間絶縁膜、配線層、及
び、保護層等を形成して、不揮発性メモリが完成する。
【０００８】
【発明が解決しようとする課題】上記従来の不揮発性メ
モリの構造では、エッチングや不純物導入等のマスクと
なる第１〜第６のフォトレジスト層の形成工程を必要と
し、マスクの形成のための工程数が多いという問題があ
る。特に、低濃度拡散層及び高濃度拡散層の形成の度に
マスクを形成している。
モリの構造では、エッチングや不純物導入等のマスクと
なる第１〜第６のフォトレジスト層の形成工程を必要と
し、マスクの形成のための工程数が多いという問題があ
る。特に、低濃度拡散層及び高濃度拡散層の形成の度に
マスクを形成している。
【０００９】本発明は、上記、従来の不揮発性メモリの
構造に起因する製造時の工程数の問題に鑑み、少ないマ
スク工程数で形成できる不揮発性メモリ及びその製造方
法を提供することを目的とする。
構造に起因する製造時の工程数の問題に鑑み、少ないマ
スク工程数で形成できる不揮発性メモリ及びその製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、フローティン
グゲート及び制御ゲート電極を有するメモリセルトラン
ジスタと、該メモリセルトランジスタの書込み及び消去
を行なう高耐圧トランジスタとを備える不揮発性半導体
装置において、メモリセルトランジスタのフローティン
グゲートと、高耐圧トランジスタのゲート電極とを同層
に形成したことを特徴とする。
め、本発明の不揮発性半導体記憶装置は、フローティン
グゲート及び制御ゲート電極を有するメモリセルトラン
ジスタと、該メモリセルトランジスタの書込み及び消去
を行なう高耐圧トランジスタとを備える不揮発性半導体
装置において、メモリセルトランジスタのフローティン
グゲートと、高耐圧トランジスタのゲート電極とを同層
に形成したことを特徴とする。
【００１１】メモリセルトランジスタのフローティング
ゲートと、高耐圧トランジスタのゲート電極とを同層に
形成する構成により、これらフローティングゲート及び
ゲート電極のパターニングに利用したフォトレジスト層
を、高耐圧トランジスタの低濃度拡散層を形成するため
のマスクとして利用でき、この低濃度拡散層形成のため
のフォトレジスト層の形成工程が削減可能である。
ゲートと、高耐圧トランジスタのゲート電極とを同層に
形成する構成により、これらフローティングゲート及び
ゲート電極のパターニングに利用したフォトレジスト層
を、高耐圧トランジスタの低濃度拡散層を形成するため
のマスクとして利用でき、この低濃度拡散層形成のため
のフォトレジスト層の形成工程が削減可能である。
【００１２】本発明の不揮発性半導体記憶装置では、前
記高耐圧トランジスタのソース・ドレイン拡散層は、一
般的にはＬＤＤ構造を有する。
記高耐圧トランジスタのソース・ドレイン拡散層は、一
般的にはＬＤＤ構造を有する。
【００１３】また、本発明の不揮発性半導体記憶装置の
製造方法は、前記本発明の不揮発性半導体装置を製造す
る方法であって、高耐圧トランジスタのための低濃度不
純物注入を、前記ゲート電極を形成するフォトレジスト
層をマスクにして行なうことを特徴とする。これによ
り、製造工程中のマスク形成工程が現実に削減できる。
製造方法は、前記本発明の不揮発性半導体装置を製造す
る方法であって、高耐圧トランジスタのための低濃度不
純物注入を、前記ゲート電極を形成するフォトレジスト
層をマスクにして行なうことを特徴とする。これによ
り、製造工程中のマスク形成工程が現実に削減できる。
【００１４】
【発明の実施の形態】図面を参照して、本発明の不揮発
性半導体メモリ及びその製造方法の実施形態例を、その
製造工程に基づいて説明する。図１〜図８は、この不揮
発性メモリの製造工程中の各工程段階を図９〜図１６と
同様に示している。本実施形態例の不揮発性半導体記憶
装置は、例えばフラッシュメモリとして構成されるもの
で、メモリセルトランジスタがアレイ状に配置されたセ
ルアレイ部、メモリセルトランジスタの書込み及び消去
に用いられる書込み及び消去用の高耐圧トランジスタ、
及び、その他の周辺回路部から構成される。図１〜図８
では、図９〜図１６と同様に、周辺回路部の図示を省略
している。
性半導体メモリ及びその製造方法の実施形態例を、その
製造工程に基づいて説明する。図１〜図８は、この不揮
発性メモリの製造工程中の各工程段階を図９〜図１６と
同様に示している。本実施形態例の不揮発性半導体記憶
装置は、例えばフラッシュメモリとして構成されるもの
で、メモリセルトランジスタがアレイ状に配置されたセ
ルアレイ部、メモリセルトランジスタの書込み及び消去
に用いられる書込み及び消去用の高耐圧トランジスタ、
及び、その他の周辺回路部から構成される。図１〜図８
では、図９〜図１６と同様に、周辺回路部の図示を省略
している。
【００１５】半導体基板４０の主面に、まず、ＬＯＣＯ
Ｓ法により素子分離領域４２を形成し、その間の各素子
形成領域に、メモリセル部及び高耐圧トランジスタのた
めのゲート絶縁膜となる酸化膜４４を熱酸化法により形
成する。次いで、第１層のポリシリコン層をＣＶＤ法に
より形成し、その上に形成した第１のフォトレジスト層
４８をマスクとして、酸化膜４４及び第１層のポリシリ
コン層をパターニングする。これにより、高耐圧トラン
ジスタのゲート電極４６Ａと、後にメモリセルトランジ
スタのフローティングゲートとなる、行方向に延びる多
数の帯状のポリシリコン層４６とが得られる。
Ｓ法により素子分離領域４２を形成し、その間の各素子
形成領域に、メモリセル部及び高耐圧トランジスタのた
めのゲート絶縁膜となる酸化膜４４を熱酸化法により形
成する。次いで、第１層のポリシリコン層をＣＶＤ法に
より形成し、その上に形成した第１のフォトレジスト層
４８をマスクとして、酸化膜４４及び第１層のポリシリ
コン層をパターニングする。これにより、高耐圧トラン
ジスタのゲート電極４６Ａと、後にメモリセルトランジ
スタのフローティングゲートとなる、行方向に延びる多
数の帯状のポリシリコン層４６とが得られる。
【００１６】第１のフォトレジスト層４８を残したま
ま、これをマスクとして低濃度の不純物導入を行ない
（図１）、高耐圧トランジスタのための低濃度拡散層５
０を形成する。次いで、第１のフォトレジスト層４８を
除去し（図２）、後に第２ゲート酸化膜となる、酸化膜
−窒化膜−酸化膜から成るＯＮＯ膜５２を全面に形成す
る。メモリセル部及び高耐圧トランジスタ以外の周辺回
路部のＯＮＯ膜５２及び第１層のポリシリコン層４６
は、その上で開口する第２のフォトレジスト層５４をマ
スクとしたパターニングにより除去する（図３）。
ま、これをマスクとして低濃度の不純物導入を行ない
（図１）、高耐圧トランジスタのための低濃度拡散層５
０を形成する。次いで、第１のフォトレジスト層４８を
除去し（図２）、後に第２ゲート酸化膜となる、酸化膜
−窒化膜−酸化膜から成るＯＮＯ膜５２を全面に形成す
る。メモリセル部及び高耐圧トランジスタ以外の周辺回
路部のＯＮＯ膜５２及び第１層のポリシリコン層４６
は、その上で開口する第２のフォトレジスト層５４をマ
スクとしたパターニングにより除去する（図３）。
【００１７】第２のフォトレジスト層５４を除去する。
次に、周辺回路部のゲート絶縁膜となる酸化膜を熱酸化
法により形成する。次いで、第２層のポリシリコン層５
６をＣＶＤ法により形成する（図４）。更に、第３のフ
ォトレジスト層５８をマスクとして、第２層のポリシリ
コン層５６をパターニングして、制御ゲート電極５６Ａ
を成すワードラインを形成する（図５）。第３のフォト
レジスト層５８を残したまま、更にメモリセル部以外の
部分に第４のフォトレジスト層６０を形成する。第３及
び第４のフォトレジスト層５８、６０と制御ゲート電極
５６Ａとをマスクにして、帯状の第１のポリシリコン層
４６とＯＮＯ膜５２とをパターニングする。これによ
り、第２ゲート絶縁膜５２Ａを介して制御ゲート電極５
６Ａと絶縁されたフローティングゲート４６Ｂが得られ
る（図６）。次いで、第３及び第４のフォトレジスト層
５８、６０を除去する。
次に、周辺回路部のゲート絶縁膜となる酸化膜を熱酸化
法により形成する。次いで、第２層のポリシリコン層５
６をＣＶＤ法により形成する（図４）。更に、第３のフ
ォトレジスト層５８をマスクとして、第２層のポリシリ
コン層５６をパターニングして、制御ゲート電極５６Ａ
を成すワードラインを形成する（図５）。第３のフォト
レジスト層５８を残したまま、更にメモリセル部以外の
部分に第４のフォトレジスト層６０を形成する。第３及
び第４のフォトレジスト層５８、６０と制御ゲート電極
５６Ａとをマスクにして、帯状の第１のポリシリコン層
４６とＯＮＯ膜５２とをパターニングする。これによ
り、第２ゲート絶縁膜５２Ａを介して制御ゲート電極５
６Ａと絶縁されたフローティングゲート４６Ｂが得られ
る（図６）。次いで、第３及び第４のフォトレジスト層
５８、６０を除去する。
【００１８】更に、高耐圧トランジスタ部に、第５のフ
ォトレジスト層６２を形成し、これをマスクにして、高
耐圧トランジスタ部、周辺回路部、及び、メモリセル部
に高濃度不純物注入を行なう（図７）。これにより、高
耐圧トランジスタ部には、低濃度拡散層６４及び高濃度
拡散層６６から成るＬＤＤ構造のソース・ドレイン拡散
層が、メモリセル部及び周辺部には、通常構造の高濃度
拡散層６８が夫々形成され（図８）、高耐圧トランジス
タ、メモリセルトランジスタ、周辺回路部のトランジス
タの各構造が得られる。更に、層間絶縁膜、配線層等を
形成した後に、全体を覆って保護層を形成することで、
本実施形態例のフラッシュメモリが完成する。
ォトレジスト層６２を形成し、これをマスクにして、高
耐圧トランジスタ部、周辺回路部、及び、メモリセル部
に高濃度不純物注入を行なう（図７）。これにより、高
耐圧トランジスタ部には、低濃度拡散層６４及び高濃度
拡散層６６から成るＬＤＤ構造のソース・ドレイン拡散
層が、メモリセル部及び周辺部には、通常構造の高濃度
拡散層６８が夫々形成され（図８）、高耐圧トランジス
タ、メモリセルトランジスタ、周辺回路部のトランジス
タの各構造が得られる。更に、層間絶縁膜、配線層等を
形成した後に、全体を覆って保護層を形成することで、
本実施形態例のフラッシュメモリが完成する。
【００１９】上記工程において、高耐圧トランジスタの
ゲート電極を、メモリセルランジスタのフローティング
ゲートと同層に形成したことにより、フローティングゲ
ートのパターニングに利用したフォトレジスト層をその
まま、高耐圧トランジスタのＬＤＤ構造の低濃度拡散層
形成のためのマスクに利用できる。このため、従来必要
であった高耐圧トランジスタの低濃度拡散層形成のため
のマスク形成工程が省略できる。
ゲート電極を、メモリセルランジスタのフローティング
ゲートと同層に形成したことにより、フローティングゲ
ートのパターニングに利用したフォトレジスト層をその
まま、高耐圧トランジスタのＬＤＤ構造の低濃度拡散層
形成のためのマスクに利用できる。このため、従来必要
であった高耐圧トランジスタの低濃度拡散層形成のため
のマスク形成工程が省略できる。
【００２０】以上、本発明をその好適な実施形態例に基
づいて説明をしたが、本発明の不揮発性半導体記憶装置
は、上記実施形態例の構成にのみ限定されるものではな
く、上記実施形態例の構成から種々の修正及び変更を施
した不揮発性半導体記憶装置も、本発明の範囲に含まれ
る。
づいて説明をしたが、本発明の不揮発性半導体記憶装置
は、上記実施形態例の構成にのみ限定されるものではな
く、上記実施形態例の構成から種々の修正及び変更を施
した不揮発性半導体記憶装置も、本発明の範囲に含まれ
る。
【００２１】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置及びその製造方法によると、フォトレジ
ストマスクの形成工程が削減できるので、本発明は、不
揮発性半導体記憶装置のコスト低減及びスループットの
向上を可能とした顕著な効果を奏する。
半導体記憶装置及びその製造方法によると、フォトレジ
ストマスクの形成工程が削減できるので、本発明は、不
揮発性半導体記憶装置のコスト低減及びスループットの
向上を可能とした顕著な効果を奏する。
【図１】本発明の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図２】本発明の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図３】本発明の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図４】本発明の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図５】本発明の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図６】本発明の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図７】本発明の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図８】本発明の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図９】従来の不揮発性半導体記憶装置の一製造工程段
階における断面図。
階における断面図。
【図１０】従来の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図１１】従来の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図１２】従来の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図１３】従来の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図１４】従来の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図１５】従来の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
【図１６】従来の不揮発性半導体記憶装置の一製造工程
段階における断面図。
段階における断面図。
４０ 半導体基板 ４２ 素子分離領域４２ ４４ ゲート酸化膜 ４６ 第１のポリシリコン層 ４６Ａ 高耐圧トランジスタのゲート電極 ４６Ｂ フローティングゲート ４８ 第１のフォトレジスト層 ５０ 低濃度拡散層 ５２ ＯＮＯ膜 ５４ 第２のフォトレジスト層 ５６ 第２のポリシリコン層 ５６Ａ 制御ゲート電極 ５８ 第３のフォトレジスト層 ６０ 第４のフォトレジスト層 ６２ 第５のフォトレジスト層 ６４ 低濃度拡散層 ６６ 高濃度拡散層 ６８ 高濃度拡散層
Claims (3)
- 【請求項１】 フローティングゲート及び制御ゲート電
極を有するメモリセルトランジスタと、該メモリセルト
ランジスタの書込み及び消去を行なう高耐圧トランジス
タとを備える不揮発性半導体装置において、 メモリセルトランジスタのフローティングゲートと、高
耐圧トランジスタのゲート電極とを同層に形成したこと
を特徴とする不揮発性記憶装置。 - 【請求項２】 前記高耐圧トランジスタのソース・ドレ
イン拡散層がＬＤＤ構造を有することを特徴とする請求
項１に記載の不揮発性記憶装置。 - 【請求項３】 請求項２に記載の不揮発性半導体記憶装
置を製造する方法であって、高耐圧トランジスタのため
の低濃度不純物注入を、前記ゲート電極を形成するフォ
トレジスト層をマスクにして行なうことを特徴とする、
不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7352956A JPH09186303A (ja) | 1995-12-27 | 1995-12-27 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7352956A JPH09186303A (ja) | 1995-12-27 | 1995-12-27 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186303A true JPH09186303A (ja) | 1997-07-15 |
Family
ID=18427610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7352956A Pending JPH09186303A (ja) | 1995-12-27 | 1995-12-27 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186303A (ja) |
-
1995
- 1995-12-27 JP JP7352956A patent/JPH09186303A/ja active Pending
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