JPH01282860A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01282860A JPH01282860A JP63112945A JP11294588A JPH01282860A JP H01282860 A JPH01282860 A JP H01282860A JP 63112945 A JP63112945 A JP 63112945A JP 11294588 A JP11294588 A JP 11294588A JP H01282860 A JPH01282860 A JP H01282860A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高抵抗負荷型メモリセルで形成されるＭＯ３
型スタティックＲＡＭ等の半導体記憶装置において、そ
のメモリセルの微細化を可能とする半導体記憶装置に関
するものである。
型スタティックＲＡＭ等の半導体記憶装置において、そ
のメモリセルの微細化を可能とする半導体記憶装置に関
するものである。
ＭＯ３型スタティックＲＡＭのメモリセルは、Ｐチャネ
ルトランジスタ２個とＮチャネルトランジスタ４個とで
形成される完全０ＭＯ３型と、高抵抗２本とＮチャネル
トランジスタ４個とで形成される高抵抗負荷型とに分け
られる。大容量スタティックＲＡＭでは、メモリセルの
面積を小さ（するために高抵抗負荷型が多く、また消費
電力を小さくするために周辺回路はＣＭＯ３回路で形成
される場合が多い。
ルトランジスタ２個とＮチャネルトランジスタ４個とで
形成される完全０ＭＯ３型と、高抵抗２本とＮチャネル
トランジスタ４個とで形成される高抵抗負荷型とに分け
られる。大容量スタティックＲＡＭでは、メモリセルの
面積を小さ（するために高抵抗負荷型が多く、また消費
電力を小さくするために周辺回路はＣＭＯ３回路で形成
される場合が多い。
第３図に高抵抗負荷型メモリセルの等価回路を示す。同
図において、１，１゛はＶＣＣ線、２，２゛はグランド
線、３，３゛は高抵抗、４はワード線、５はビット線、
６はビット線、７，７゛はビット線５．ビット線６のコ
ンタクトホール、８，８゛はアクセストランジスタ、９
，９′はインバータトランジスタ、１０．１０’ はク
ロスカップル線、１１．１１° は記憶ノードである。
図において、１，１゛はＶＣＣ線、２，２゛はグランド
線、３，３゛は高抵抗、４はワード線、５はビット線、
６はビット線、７，７゛はビット線５．ビット線６のコ
ンタクトホール、８，８゛はアクセストランジスタ、９
，９′はインバータトランジスタ、１０．１０’ はク
ロスカップル線、１１．１１° は記憶ノードである。
但し１、ビット線５．ビット線６は、そのレイアウトに
よりビット５ｓ５．ビット線６ともなり得るものであり
、見掛は上、本質的な差異はない。
よりビット５ｓ５．ビット線６ともなり得るものであり
、見掛は上、本質的な差異はない。
通常、トランジスタのゲート電極は第−層多結晶シリコ
ン（またはポリサイド）で形成され、ワード線４はこの
ゲート電極が用いられる。ＶＣＣ線１．１゛は第二層多
結晶シリコンで通常形成され、高抵抗３．３゛は第二層
多結晶シリコンまたは第三層多結晶シリコンで形成され
る。また、グランド線２，２゛は、Ｎ゛拡散層や第−層
多結晶シリコン（またはポリサイド）が用いられ、クロ
スカップル線１０．１０”は、一方がＮ＋拡散層で他方
が第−層多結晶シリコンまたは第二層多結晶シリコンが
用いられることが多い。
ン（またはポリサイド）で形成され、ワード線４はこの
ゲート電極が用いられる。ＶＣＣ線１．１゛は第二層多
結晶シリコンで通常形成され、高抵抗３．３゛は第二層
多結晶シリコンまたは第三層多結晶シリコンで形成され
る。また、グランド線２，２゛は、Ｎ゛拡散層や第−層
多結晶シリコン（またはポリサイド）が用いられ、クロ
スカップル線１０．１０”は、一方がＮ＋拡散層で他方
が第−層多結晶シリコンまたは第二層多結晶シリコンが
用いられることが多い。
一方、ビット線５．ビット線６は、低抵抗材料が必須の
ため、通常、アルミ電極（アルミに不純物を添加した材
料も含む）が用いられ、アクセストランジスタ８，８′
とはコンタクトホール７゜７”で結合される。
ため、通常、アルミ電極（アルミに不純物を添加した材
料も含む）が用いられ、アクセストランジスタ８，８′
とはコンタクトホール７゜７”で結合される。
第４図は、従来の構成法によるコンタクトホール７．７
°、ビット線５、ビット線６の相互関係を示す図である
。ここで、図示−点鎖線で示す１２．１２’ は隣のメ
モリセルとの境界線を示す。
°、ビット線５、ビット線６の相互関係を示す図である
。ここで、図示−点鎖線で示す１２．１２’ は隣のメ
モリセルとの境界線を示す。
コンタクトホール７．７“はＮ°拡散層とビット線５．
ビット線６との結線に使われている。通常、ビット線５
とビット線６とは同一のアルミ電極層で形成されている
ので、電極層をバターニングする時には、リソグラフィ
ーで解像できる最小幅すでビット線５とビット線６とが
分別される。
ビット線６との結線に使われている。通常、ビット線５
とビット線６とは同一のアルミ電極層で形成されている
ので、電極層をバターニングする時には、リソグラフィ
ーで解像できる最小幅すでビット線５とビット線６とが
分別される。
一方、ビット線５．Ｚ了綿線６コンタクトホール７．７
′とはあるマージン（同図に示す幅ａ）をとって形成さ
れる。これは、アルミエツチング時に、レジストがコン
タクトホールを完全に覆っていないと、接合リークが発
生するからである。
′とはあるマージン（同図に示す幅ａ）をとって形成さ
れる。これは、アルミエツチング時に、レジストがコン
タクトホールを完全に覆っていないと、接合リークが発
生するからである。
しかしながら、このような高抵抗負荷型メモリセルによ
ると、そのメモリセルに２本のアルミ配線（ビット線５
．ビット線６）が横切り、且つａとかｂという幅のマー
ジンが必要なため、その微細化が困難となる。ＩＭスタ
ティックＲＡＭでは、短辺方向のメモリセルサイズは約
５．６μｍ程度であり、２．８μｍの中に１本のアルミ
配線とコンタクトホールが含まれていることになる。４
ＭスタティックＲＡＭではＩＭスタティックＲＡＭの０
゜７倍、１６ＭスタティックＲＡＭでは０．５倍程度と
なるので、それぞれ２．０μｍ、１．４ μｍの中にア
ルミ配線とコンタクトホールを形成しなければなない。
ると、そのメモリセルに２本のアルミ配線（ビット線５
．ビット線６）が横切り、且つａとかｂという幅のマー
ジンが必要なため、その微細化が困難となる。ＩＭスタ
ティックＲＡＭでは、短辺方向のメモリセルサイズは約
５．６μｍ程度であり、２．８μｍの中に１本のアルミ
配線とコンタクトホールが含まれていることになる。４
ＭスタティックＲＡＭではＩＭスタティックＲＡＭの０
゜７倍、１６ＭスタティックＲＡＭでは０．５倍程度と
なるので、それぞれ２．０μｍ、１．４ μｍの中にア
ルミ配線とコンタクトホールを形成しなければなない。
このように、メモリセルの微細化を図るうとすると、ア
ルミ配線幅がサブミクロンの領域に入り、エレクトロマ
イグレーションに弱くなり、その信頼性が低下するとい
う問題が生ずるものであった。
ルミ配線幅がサブミクロンの領域に入り、エレクトロマ
イグレーションに弱くなり、その信頼性が低下するとい
う問題が生ずるものであった。
本発明はこのような課題を解決するためになされたもの
で、ビット線およびビット線をそれぞれ異種の電極配線
層で形成したものである。
で、ビット線およびビット線をそれぞれ異種の電極配線
層で形成したものである。
したがってこの発明によれば、ビット線とビット線との
間隔を、リソグラフィー技術で決定される値より小さく
することが可能となる。
間隔を、リソグラフィー技術で決定される値より小さく
することが可能となる。
以下、本発明に係る半導体記憶装置を詳細に説明する。
第１図は、この半導体記憶装置の一実施例としての高抵
抗負荷型メモリセルにおいてそのコンタクトホール、ビ
ット線、ビット線の相互関係を示す図であり、第２図は
第１図におけるｎ−ｎ線断面図である。第１図において
、１３はビット線用コンタクトホール、１４はビット！
（第−層アルミ）、１５はビット線用コンタクトホール
、１６はビー／ ト線（第二層アルミ）である。また、
第２図において、１７はビット線コンタクトホール内埋
め込みタングステン、１８はビット線コンタクトホール
内埋め込みタングステン、１９はＰウェル、２０はトレ
ンチ、２１はｐ９アイソレーション層、２２はｎ＋拡散
層、２３はＰＳＧと高温酸化膜、２４はｐ−３ｉＯ膜で
ある。なお、コンタクトホール形成前の構造については
、本発明とは直接関係しないので、詳しくは述べない。
抗負荷型メモリセルにおいてそのコンタクトホール、ビ
ット線、ビット線の相互関係を示す図であり、第２図は
第１図におけるｎ−ｎ線断面図である。第１図において
、１３はビット線用コンタクトホール、１４はビット！
（第−層アルミ）、１５はビット線用コンタクトホール
、１６はビー／ ト線（第二層アルミ）である。また、
第２図において、１７はビット線コンタクトホール内埋
め込みタングステン、１８はビット線コンタクトホール
内埋め込みタングステン、１９はＰウェル、２０はトレ
ンチ、２１はｐ９アイソレーション層、２２はｎ＋拡散
層、２３はＰＳＧと高温酸化膜、２４はｐ−３ｉＯ膜で
ある。なお、コンタクトホール形成前の構造については
、本発明とは直接関係しないので、詳しくは述べない。
この高抵抗負荷型メモリセルは次のようにして作られる
。すなわち、まずＮ基板にＰウェル１９を形成し、メモ
リセル内は分離幅を最小にするためトレンチ２０を設け
る。この時、トレンチ２０直下にはチャネルカット用の
ボロンをイオン注入して、ｐ１アイソレーション層２１
を形成しておく。周辺回路部は通常の分離法で厚いフィ
ールド酸化膜を形成する。次に、■い制御用のボロンを
イオン注入し、ゲート酸化膜を形成した後に、第−多結
晶シリコンをＣＶＤで堆積する。そして、リンデポジシ
ョンにて多結晶シリコンを低抵抗した後に、ゲート電極
の加工を行う。次に、Ｐチャネル領域にはポロンを、Ｎ
チャネル領域には砒素を注入して熱処理する。メモリセ
ル内は、Ｎチャネルトランジスタのみであるので、ｎ＋
拡散層２２が形成される。次に、高温酸化膜を堆積した
後に第二多結晶シリコンを堆積して加工した後、−部は
抵抗を下げてＶＣＣ線にし、一部を抵抗を上げて高抵抗
を形成する。そして、平坦化用にＰＳＧ膜を堆積し、熱
処理にてリフローさせる。
。すなわち、まずＮ基板にＰウェル１９を形成し、メモ
リセル内は分離幅を最小にするためトレンチ２０を設け
る。この時、トレンチ２０直下にはチャネルカット用の
ボロンをイオン注入して、ｐ１アイソレーション層２１
を形成しておく。周辺回路部は通常の分離法で厚いフィ
ールド酸化膜を形成する。次に、■い制御用のボロンを
イオン注入し、ゲート酸化膜を形成した後に、第−多結
晶シリコンをＣＶＤで堆積する。そして、リンデポジシ
ョンにて多結晶シリコンを低抵抗した後に、ゲート電極
の加工を行う。次に、Ｐチャネル領域にはポロンを、Ｎ
チャネル領域には砒素を注入して熱処理する。メモリセ
ル内は、Ｎチャネルトランジスタのみであるので、ｎ＋
拡散層２２が形成される。次に、高温酸化膜を堆積した
後に第二多結晶シリコンを堆積して加工した後、−部は
抵抗を下げてＶＣＣ線にし、一部を抵抗を上げて高抵抗
を形成する。そして、平坦化用にＰＳＧ膜を堆積し、熱
処理にてリフローさせる。
而して、ビット線コンタクトと周辺回路のコンタクトの
パタ−ニングを行い、酸化膜ドライエツチングする。次
に、ＷＦ６とＳｉＨ，を用いてビット線用コンタクトホ
ール１３内にタングステン１７を選択的に堆積する。そ
して、第−層アルミ配線材料であるアルミ／シリコンを
スパッタデポジションし、ドライエツチングにて加工し
てビット線１４を形成する。次に、層間膜のｐ−３ｔＯ
（プラズマ酸化膜）を堆積し、エッチバックにて平坦化
してｐ−３ｉＯ膜２４を形成する。この後、Ｚゴ線用コ
ンタクトのパターニングを行い、酸化膜ドライエツチン
グする。そして、前述の方法と同様にして、ビット線用
コンタクトホール１５へのタングステン１８の選択デポ
ジションとアルミ配線加工によるビット線１６の形成を
行う。
パタ−ニングを行い、酸化膜ドライエツチングする。次
に、ＷＦ６とＳｉＨ，を用いてビット線用コンタクトホ
ール１３内にタングステン１７を選択的に堆積する。そ
して、第−層アルミ配線材料であるアルミ／シリコンを
スパッタデポジションし、ドライエツチングにて加工し
てビット線１４を形成する。次に、層間膜のｐ−３ｔＯ
（プラズマ酸化膜）を堆積し、エッチバックにて平坦化
してｐ−３ｉＯ膜２４を形成する。この後、Ｚゴ線用コ
ンタクトのパターニングを行い、酸化膜ドライエツチン
グする。そして、前述の方法と同様にして、ビット線用
コンタクトホール１５へのタングステン１８の選択デポ
ジションとアルミ配線加工によるビット線１６の形成を
行う。
最後に、パッシベーション膜を堆積し、ポンディングパ
ッドの穴あけをしてウェハプロセスを完了する。
ッドの穴あけをしてウェハプロセスを完了する。
このように本実施例による高抵抗負荷型メモリセルによ
ると、ビット線１４とビット線１６とが異種の電極配線
層で形成されているので、その間隔すをリソグラフィー
技術で決定される値より小さくすることができ、且つコ
ンタクトホールへの電極材料のカバレッジが良いため、
耐エレクトロマイグレーションは従来の構造の単純縮小
化法より、格段に強くなる。
ると、ビット線１４とビット線１６とが異種の電極配線
層で形成されているので、その間隔すをリソグラフィー
技術で決定される値より小さくすることができ、且つコ
ンタクトホールへの電極材料のカバレッジが良いため、
耐エレクトロマイグレーションは従来の構造の単純縮小
化法より、格段に強くなる。
また、選択タングステンをコンタクトホールに埋め込ん
だ場合、コンタクトホールとアルミ配線とのマージン幅
ａは小さ（でも、接合リークは発生しない。
だ場合、コンタクトホールとアルミ配線とのマージン幅
ａは小さ（でも、接合リークは発生しない。
すなわち、ビット線１４とビット線１６とを異種の電極
配線層で形成し、且つそれぞれのコンタクトホールに選
択的にタングステンを埋め込んだ構造とすることにより
、エレクトロマイグレーションを弱めることなくメモリ
セルの微細化が可能となり、且つその信頼性が向上した
ものとなる。
配線層で形成し、且つそれぞれのコンタクトホールに選
択的にタングステンを埋め込んだ構造とすることにより
、エレクトロマイグレーションを弱めることなくメモリ
セルの微細化が可能となり、且つその信頼性が向上した
ものとなる。
なお、上記実施例においては、ビット線コンタクトと周
辺回路のコンタクトを一回目のコンタクトホールとした
が、その順序についてはどの方法を用いてもよい。また
、選択タングステンの埋め込みはどのような方法で行っ
ても構わない。また、ピント線、ビット線についても、
材料はどのようなものでも構わず、−層目と二層目で違
ってもよい。
辺回路のコンタクトを一回目のコンタクトホールとした
が、その順序についてはどの方法を用いてもよい。また
、選択タングステンの埋め込みはどのような方法で行っ
ても構わない。また、ピント線、ビット線についても、
材料はどのようなものでも構わず、−層目と二層目で違
ってもよい。
以上説明したように本発明による半導体記憶装置による
と、ビット線およびＺ］線をそれぞれ異種の電極配線層
で形成したので、ビット線とビット線との間隔を、リソ
グラフィー技術で決定される値より小さくすることが可
能となり、高密度で信重頁性の高いスタティックＲＡＭ
のメモリセルを得ることが可能となる。
と、ビット線およびＺ］線をそれぞれ異種の電極配線層
で形成したので、ビット線とビット線との間隔を、リソ
グラフィー技術で決定される値より小さくすることが可
能となり、高密度で信重頁性の高いスタティックＲＡＭ
のメモリセルを得ることが可能となる。
第１図は本発明に係る半導体記憶装置の一実施例として
の高抵抗負荷型メモリセルにおいてそのコンタクトホー
ル、ビット線、ビ］線の相互関係を示す図、第２図は第
１図におけるｎ−ｎ線断面図、第３図は高抵抗負荷型メ
モリセルの等価回路図、第４図は従来の構成法によるコ
ンタク。トホール、ビット線、ビット線の相互関係を示
す図である。 １３・・・ビット線用コンタクトホール、１４・・・ビ
ット線、１５・・・ビット線用コンタクトホール、１６
・・・ビット線、１７・・・ビット線コンタクトホール
埋め込みタングステン、１８・・・ビット線コンタクト
ホール埋め込みタングステン。
の高抵抗負荷型メモリセルにおいてそのコンタクトホー
ル、ビット線、ビ］線の相互関係を示す図、第２図は第
１図におけるｎ−ｎ線断面図、第３図は高抵抗負荷型メ
モリセルの等価回路図、第４図は従来の構成法によるコ
ンタク。トホール、ビット線、ビット線の相互関係を示
す図である。 １３・・・ビット線用コンタクトホール、１４・・・ビ
ット線、１５・・・ビット線用コンタクトホール、１６
・・・ビット線、１７・・・ビット線コンタクトホール
埋め込みタングステン、１８・・・ビット線コンタクト
ホール埋め込みタングステン。
Claims (1)
- 多結晶シリコンを高抵抗負荷素子として用いた半導体記
憶装置において、それぞれ異種の電極配線層で形成され
たビット線および■線を備えてなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112945A JPH0727979B2 (ja) | 1988-05-09 | 1988-05-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112945A JPH0727979B2 (ja) | 1988-05-09 | 1988-05-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282860A true JPH01282860A (ja) | 1989-11-14 |
| JPH0727979B2 JPH0727979B2 (ja) | 1995-03-29 |
Family
ID=14599446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112945A Expired - Fee Related JPH0727979B2 (ja) | 1988-05-09 | 1988-05-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727979B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575065A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体記憶回路装置 |
-
1988
- 1988-05-09 JP JP63112945A patent/JPH0727979B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575065A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体記憶回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727979B2 (ja) | 1995-03-29 |
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