JP2007095241A - 半導体メモリ装置とそのデータ書込み方法及びデータ消去方法並びにシステムｉｃ - Google Patents

Abstract

【課題】 不揮発性メモリデバイスを効率的に使用できるようにし、高耐圧デバイスを混載せずに済み、開発期間も短縮できるようにする。
【解決手段】 外部書込み端子１５と、内部書込み書換え回路１７と、外部書込み端子１５を通して外部書込み書換え装置３を用いてデータを書き込まれ、そのデータを保持する第１の不揮発性メモリデバイス１１と、内部書込み書換え回路１７によってデータの書き込み及び書き換えが行われる第２の不揮発性メモリデバイス２１とを備え、その第１、第２の不揮発性メモリデバイス１１，２１を同一のデバイス構造にした。その第１、第２の不揮発性メモリデバイス１１，２１を、単一の不揮発性メモリデバイスにおける異なるメモリ領域によって構成し、その異なるメモリ領域の境界を可変にすることもできる。
【選択図】 図１

Description

この発明は半導体メモリ装置に関し、特に外部書込み端子を通して外部書込み書換え装置を用いてデータの書き込み及び書き換えを行えるとともに、内部書込み書換え回路によってもデータの書き込み及び書き換えを行える半導体メモリ装置と、そのデータ書込み方法及びデータ消去方法、並びにその半導体メモリ装置を形成したシステムＩＣ（半導体集積回路）に関する。

各種の電子機器を始め、時計その他の計測機器、通信機器、事務機器、産業用機器、娯楽用機器など、あらゆる機器の制御にマイクロコンピュータが用いられるようになっている。そのマイクロコンピュータには、制御回路に相当するＣＰＵ（中央処理装置）と、その動作プログラムやデータを記憶するための半導体メモリとして、一般にＲＯＭ（リード・オンリー・メモリ）とＲＡＭ（ランダム・アクセス・メモリ）が設けられているが、電気的にデータの書き換えが可能で、無電源状態でもデータを保持できるＥＥＰＲＯＭ等の不揮発性メモリも設けられるようになっている。

図８に、従来の一般的なマイクロコンピュータの構成例を示す。
このマイクロコンピュータ５は、制御回路（ＣＰＵ）５０と、半導体メモリであるＲＯＭ５１、ＲＡＭ５３、及び不揮発性メモリであるＥＥＰＲＯＭ５２と、Ａ／Ｄコンバータ５４及びＩ／Ｏ回路５５によって構成されている。Ａ／Ｄコンバータ５４には、外部の例えばセンサ６が接続され、Ｉ／Ｏ回路５５には入力部７と出力部８が接続される。
ＲＯＭ５１にはプログラム領域５１ａと書換え不可データ領域５１ｂがあり、このマイクロコンピュータ５の製造段階において、制御回路５０が使用する制御用プログラムがプログラム領域５１ａに書き込まれ、センサの補正データ等の固定データが書換え不可データ領域５１ｂに書き込まれる。

そして、このマイクロコンピュータ５が被制御機器に実装されて使用されるとき、制御回路５０がＲＯＭ５１のプログラム領域５１ａに格納された制御用プログラムに従って動作し、例えば、外部に設けられたセンサ６による検出信号をＡ／Ｄコンバータ５４によってデジタルデータに変換して、ＥＥＰＲＯＭ５２の書換え可能データ領域５２ａに記憶させ、そのデータをＲＯＭ５１の書換え不可データ領域５１ｂに格納されている補正データを用いて補正及び演算処理を、ＲＡＭ５３のワーキング領域を用いて行い、その結果をＩ／Ｏ回路５５を通して外部の出力部８へ出力する。

この例の場合、ＲＯＭ５１に格納する制御用プログラム及び固定データは、読み出し専用データであり、製造後の書き換えは不可である。
また、これらの半導体メモリ（特に不揮発性メモリ）は、製造工程においてその動作状態をテストする必要があり、外部端子から書込み電圧や消去電圧を印加して、データの書き込みと消去のテスティングを行っている（例えば、特許文献１及び２参照。）。

特開昭６２−１２８１００号公報（第２−３頁、第１図） 特開平１１−２８３４００号公報（第３−４頁、第１図）

そのテスティング時に、制御用プログラムや固定データの書き込みも行うことができるが、そのデータの保持性が保証されておらず、書き込んだデータが後工程の処理によって消失する可能性があった。
その消失を防ぐために、充分に高い書込み電圧でテスティングを行うようにすると、高耐圧のトランジスタを搭載することが必要になり、構成素子の微細化に対応できなくなる。また、構成素子の微細化が進むと内部の書込み書換え回路によるデータの書き換えの際にも、昇圧回路での昇圧電圧を期待する書込み電圧まで上げることが困難になる。

そこで、テスティング時に書き込みを行うメモリと、実使用時にデータの書き込みが可能なメモリとをそれぞれの仕様に合わせて異なるデバイスで構成すると、テスティング時に書き込みを行うメモリデバイスはワンタイムＲＯＭとなり、同一チップ内に異なるデバイスを搭載することが必要になるため、製造工程が長くなるという問題が生じる。
また、ワンタイムＲＯＭだとデータの書き換えができないので、製品開発初期でのテスティングによって生じることが多いデータの書き換え要求に対して応えることができないという問題もある。

制御用プログラムを格納するメモリとしてマスクＲＯＭを使用することもできるが、マスクＲＯＭの形成プロセスが必要になり、製造工程が増加する。しかも、製品開発時に要求されるプログラムの急な書き換えができず、開発期間が長くなるとう問題が生じる。

この発明は、半導体メモリ装置における上記のような種々の問題を解決するためになされたものである。
そのため、この発明は、半導体メモリ装置あるいはそれを含むシステムＩＣの製造工程におけるテスティングでメモリデバイスに書き込んだデータの保持を保証し、それを書き換えずに実使用時に使用できるようにし、しかも高耐圧デバイスを混載せずに済むようにすることを目的とする。また、半導体メモリ装置やシステムＩＣの開発段階で、テスティングによってメモリデバイスに書き込んだデータやプログラムの書き換えを容易に行えるようにして、開発期間を短縮できるようにすることも目的とする。

この発明による半導体メモリ装置は上記の目的を達成するため、外部書込み端子と、内部書込み書換え回路と、上記外部書込み端子を通して外部書込み書換え装置を用いてデータが書き込まれ、そのデータを保持する第１の不揮発性メモリデバイスと、上記内部書込み書換え回路によってデータの書き込み及び書き換えが行われる第２の不揮発性メモリデバイスとを備えている。そして、上記第１の不揮発性メモリデバイスと第２の不揮発性メモリデバイスとが同一のデバイス構造である。

上記第１の不揮発性メモリデバイスと第２の不揮発性メモリデバイスとを、単一の不揮発性メモリデバイスにおける異なるメモリ領域よって構成し、その異なるメモリ領域の境界を可変にすることもできる。

上記各不揮発性メモリデバイスのメモリセルはＭＯＮＯＳ型メモリであるとよい。

上記外部書込み端子と内部書込み書換え回路と第１及び第２の不揮発性メモリデバイスとによってシステムＩＣを構成することもできる。その場合、上記内部書込み書換え回路の能動素子は、ＭＯＳ型トランジスタ構造を有するスイッチング素子とし、第１及び第２の不揮発性メモリデバイスのメモリセルは、メモリ膜が多層構造を有する不揮発性メモリ素子とＭＯＳ型トランジスタ構造を有するアドレストランジスタとから構成し、そのアドレストランジスタは、上記内部書込み書換え回路の能動素子を構成するスイッチング素子と同一構造にするとよい。

上記外部書込み端子を通して外部書込み書換え装置を用いて上記第１の不揮発性メモリデバイスにデータが書き込まれた後、上記外部書込み端子を使用できないようにするのが望ましい。

上記いずれかの半導体メモリ装置とその制御回路をワンチップの半導体上に集積して形成したシステムＩＣも提供する。

この発明によるデータ書込み方法は、上述した半導体メモリ装置へのデータ書込み方法であり、上記外部書込み端子を通して上記書込み書換え装置を用いて上記１の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をＶｗｏ、書込み時間をＴｗｏとし、上記内部書込み書換え回路によって上第２の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をＶｗｉ、書込み時間をＴｗｉとすると、
Ｖｗｏ＞Ｖｗｉ 及び Ｔｗｏ＜Ｔｗｉ
の条件を満たすようにする。

また、この発明によるデータ消去方法は、上述した半導体メモリ装置に書き込んだデータを消去する方法であり、上記外部書込み端子を通して上記書込み書換え装置を用いて上記第１の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をＶｗｏ、データを消去するときの消去電圧値をＶｅｏ、消去時間をＴｅｏとし、
上記内部書込み書換え回路によって上記第２の不揮発性メモリデバイスにデータを書込むときの書込み電圧値をＶｗｉ、データを消去するときの消去電圧値をＶｅｉ、消去時間をＴｅｉとすると、
Ｖｅｏ＞Ｖｅｉ 及び Ｔｅｏ＜Ｔｅｉ
の条件を満たし、さらに、
Ｖｗｏ＞Ｖｅｏ 及び Ｖｗｉ＝Ｖｅｉ
の条件を満たすことを特徴とする。

このデータ書込み方法において、データ書込み後のデータ保持特性を保証する閾値電圧Ｖｔｈは、前記いずれの書込みによってもほぼ同一の値になるようにするのが望ましい。

この発明による半導体メモリ装置及びシステムＩＣ、ならびにそのデータ書込み方法とデータ消去方法によれば、製造工程におけるテスティングの際にメモリデバイスに書き込んだデータを保持し、それを書き換えずに実使用時に使用することができ、しかも高耐圧デバイスを混載せずに済む。また、半導体メモリ装置やシステムＩＣの開発段階で、テスティングによってメモリデバイスに書き込んだデータやプログラムの書き換えを容易に行うことができ、開発期間を短縮することができる。

以下、この発明を実施するための最良の形態を図面に基づいて具体的に説明する。
〔第１実施例〕
図１は、この発明による半導体メモリ装置を含むシステムＩＣ（半導体集積回路）の第１実施例の構成を示すブロック図である。
この図１に示すシステムＩＣ１は、外部書込み端子１５と、内部書込み書換え回路１７と、第１の不揮発性メモリデバイス１１及び第２の不揮発性メモリデバイス２１を含む半導体メモリ装置と、ＣＰＵによる制御回路１０と、それに制御される周辺回路１８とを備えている。

このシステムＩＣ１にはさらに、第１の不揮発性メモリデバイス１１及び第２の不揮発性メモリデバイス２１に対して、それぞれアドレスバッファ１２，２２、行デコーダ１３，２３、及び列デコーダ１４，２４を設けている。
第１の不揮発性メモリデバイス１１は、外部書込み端子１５を通して外部書込み書換え装置３を用いてデータを書き込まれ、そのデータを保持するメモリセルアレイであり、第２の不揮発性メモリデバイス２１は、内部書込み書換え回路１７によってデータの書き込み及び書き換えが行われるメモリセルアレイである。そして、この第１の不揮発性メモリデバイス１１と第２の不揮発性メモリデバイス２１とは同一のデバイス構造である。

アドレスバッファ１２，２２は制御回路１０によって制御され、それぞれ外部書込み書換え装置３を用いてデータを書き込まれるときのアドレスデータと、内部書込み書換え回路１７によってデータの書き込み及び書き換えが行われるときのアドレスデータを保持する。そして、そのアドレスデータに応じて行デコーダ１３と列デコーダ１４によって、第１の不揮発性メモリデバイス１１の行と列のアドレスを指定し、行デコーダ２３と列デコーダ２４によって、第２の不揮発性メモリデバイス２１の行と列のアドレスを指定する。

第１，第２の不揮発性メモリデバイス１１，２１のメモリセルはＭＯＮＯＳ型メモリであるのが望ましい。後述する第２実施例における不揮発性メモリデバイス３０についても同様である。
ＭＯＮＯＳ型メモリは、金属（metal）−酸化膜（Oxide）−窒化膜（Nitride）−酸化膜（Oxide）−半導体（Semiconductor）という構成の不揮発性メモリである。
このＭＯＮＯＳ型メモリの構造を図３に模式的な断面図で示す。ＭＯＮＯＳ型メモリ４０は、半導体基板であるシリコン基板４１上に、シリコン酸化膜からなるトンネル酸化膜４２、電荷を蓄積するシリコン窒化膜からなる窒化膜４３、シリコン酸化膜からなるトップ酸化膜４４を順次積層してＯＮＯ膜４５を形成し、そのトップ酸化膜４４上にポリシリコン等によるメモリゲート電極４６を形成している。

そして、シリコン基板４１の上面のトンネル酸化膜４２の両端部に接する部分から外側の内部にソース（Ｓ）４７とドレイン（Ｄ）４８とを設けている。
このＭＯＮＯＳ型メモリ４０は、窒化膜４３中のトラップに電荷を蓄積して記憶を保持する。その電荷を蓄積する窒化膜４３は絶縁膜であり、それがさらに絶縁膜であるトンネル酸化膜４２とトップ酸化膜４４に挟まれているので、薄いトンネル酸化膜４２に欠陥が生じても電荷は殆ど漏れることがなく、堅牢で信頼性の高いメモリセルである。
不揮発性メモリデバイスは、このようなＭＯＮＯＳ型メモリによるメモリセルを共通のシリコン基板上に多数配列して形成したメモリセルアレイである。

このような構成を有するＭＯＮＯＳ型メモリへのデータの書込み及び消去は、メモリゲート電極４６、ソース４７、ドレイン４８及びシリコン基板４１への印加電圧を変化させることにより行う。
例えば、書込み時には、メモリゲート電極４６に書込み電圧Ｖｗを印加し、ソース４７、ドレイン４８及びシリコン基板４１を接地電位とすることにより、シリコン基板４１の表面近傍の電荷がトンネル酸化膜４２を通過し、窒化膜４３へ蓄積される。
そして、消去時には、メモリゲート電極４６を接地電位とし、ソース４７、ドレイン４８及びシリコン基板４１に消去電圧Ｖｅを印加することにより、窒化膜４３に蓄積されている電荷がトンネル酸化膜４２を通過し、シリコン基板４１へ引き抜かれる。

ところで、外部書込み端子１５と内部書込み書換え回路１７と第１及び第２の不揮発性メモリデバイス１１，２１とによってシステムＩＣを構成することもできる。その内部書込み書換え回路１７の能動素子は、ＭＯＳ型トランジスタ構造を有するスイッチング素子とする。
第１及び第２の不揮発性メモリデバイス１１，２１のメモリセルは、メモリ膜が多層構造を有する不揮発性メモリ素子（例えば、図３に示したＭＯＮＯＳ型メモリ）と、ＭＯＳ型トランジスタ構造を有するアドレストランジスタとから構成され、そのアドレストランジスタは、内部書込み書換え回路１７の能動素子を構成するスイッチング素子と同一構造で構成する。
なぜならば、図３で示したＭＯＮＯＳ型メモリを使用する場合、書込み電圧を低電圧（例えば、１０Ｖ以下）にすることが可能となるため、システムを構成するＭＯＳ型トランジスタを特殊な高耐圧構造とする必要性がないという効果が得られる。このため、内部書込み回路１７は、通常のＭＯＳ型トランジスタを用いた昇圧回路を使用することができる。

図４は、この場合の不揮発性メモリデバイスのメモリセルの構造例を示す模式的な断面図である。これは多機能ＩＣ対応のメモリセルである。ここで、図３と対応する部分には同一の符号を付してある。
このメモリセルは、シリコン基板４１のｐウエル上に、フィールド酸化膜６３で仕切られた素子エリアを設け、そこに前述した多層膜構造のメモリ膜であるＯＮＯ膜４５とメモリゲート電極４６とからなるＭＯＮＯＳ型メモリ４０と、ゲート酸化膜６１とアドレスゲート電極６２とからなるＭＯＳ型トランジスタ構造を有するアドレストランジスタ６０とを形成している。そのＭＯＮＯＳ型メモリ４０がメモリ多層構造を有する不揮発性メモリ素子である。

シリコン基板４１の上部にはアドレストランジスタ６０のドレイン６４、アドレストランジスタ６０のソースとＭＯＮＯＳ型メモリ４０のドレインの共通電極部６５と、ＭＯＮＯＳ型メモリ４０のソース６６が設けられている。
内部書込み書換え回路１７の能動素子も、アドレストランジスタ６０と同様なＭＯＳ型トランジスタ構造を有するスイッチング素子で構成する。

図５は、同じく不揮発性メモリデバイスのメモリセルの他の構造例を示す模式的な断面図である。これは高集積化ＩＣ対応のメモリセルである。ここでも、図３と対応する部分には同一の符号を付しシリコン基板４１のｐウエル上に、フィールド酸化膜６３で仕切られた素子エリアを設け、そこに前述した多層膜構造のメモリ膜であるＯＮＯ膜４５とメモリゲート電極４６とからなるＭＯＮＯＳ型メモリ４０と、ゲート酸化膜６１とアドレスゲート電極６２とからなるＭＯＳ型トランジスタ構造を有するアドレストランジスタ６０とを形成している。但し、そのＭＯＮＯＳ型メモリ４０とアドレストランジスタ６０とを極めて近接させて配設し、メモリゲート電極４６の一部をアドレストランジスタ６０のアドレスゲート電極６２上に絶縁膜６７を介してオーバラップさせている。

シリコン基板４１の上部にはアドレストランジスタ６０のドレイン６８とＭＯＮＯＳ型メモリ４０のソース６９とが設けられている。
このようなメモリセルを共通のシリコン基板上に多数配列してメモリセルアレイを構成すると、高集密化することができる。

以上説明してきたような半導体メモリ装置を含むシステムＩＣの製造工程において、外部書込み端子１５を通して、外部書込み書換え装置３を用いて第１の不揮発性メモリデバイス１１に制御用プログラムや固定データ等のデータが書き込まれた後、外部書込み端子１５を使用できないようにする。それによって、第１の不揮発性メモリデバイス１１に書き込まれたデータを確実に保持し、実動作時にそのデータを使用することができる。

外部書込み端子１５を使用できないようにする方法としては、次のような手段がある。
（１）外部書込み端子１５を通してデータの書き込みを行った後、基板への実装工程の１工程であるバンプ形成工程で、外部書込み端子１５をマスクし、バンプが形成されないようにする。
（２）外部書込み端子１５をレーザトリミングが可能なように、アルミニウム又は多結晶シリコンで配線を形成しておき、書き込み後にはその部分をレーザで切断する。
（３）ＩＣを基板に実装する場合に、基板側で接点を設けないような配線とする。

この実施例では、第１、第２の不揮発性メモリデバイス１１，２１と内部書込み書換え回路１７を含む半導体メモリ装置とそれを制御する制御回路１０等、図１に示す全てをワンチップの半導体上に集積して形成して、ワンチップのシステムＩＣを構成している。

〔第２実施例〕
図２は、この発明による半導体メモリ装置を含むシステムＩＣ（半導体集積回路）の第２実施例の構成を示すブロック図である。この図において、図１と対応する部分には同一の符号を付してあり、それらの説明は省略する。
この第２実施例では、図１に示した第１実施例における第１の不揮発性メモリデバイス１１と第２の不揮発性メモリデバイス２１に代えて、単一のメモリセルアレイによる不揮発性メモリデバイス３０の異なるメモリ領域にその機能を持たせている。

この不揮発性メモリデバイス３０のメモリ領域は、制御用プログラムを格納するプログラム領域３１と、固定データを格納する書換え不可データ領域３２と、任意のデータを書き込み及び書き換えできる書換え可能データ領域３３とに分けられている。そのプログラム領域３１と書換え不可データ領域３２とが第１の不揮発性メモリデバイス１１に相当し、書換え可能データ領域３３が第２の不揮発性メモリデバイス２１に相当する。
この不揮発性メモリデバイス３０のアドレス制御のために、アドレスバッファ３５、行デコーダ３６、及び列デコーダ／マルチプレクサ３７が設けられ、その列デコーダ／マルチプレクサ３７は読み出し回路３８にも接続されている。

読み出し回路３８によって不揮発性メモリデバイス３０から読み出したデータは、出力バッファ３９を通して外部出力部４に出力される。
この実施例では、システムＩＣの製造後に、外部書込み端子１５を通して外部書込み書換え装置３を用いて、不揮発性メモリデバイス３０のプログラム領域３１と書換え不可データ領域３２とに、それぞれ制御用プログラムとセンサ補正データ等の固定データを書き込む。

その制御用プログラムの中に、読み出し回路３８によるデータ読み出し時に必要なメモリセルの位置を指定する行アドレス、列アドレス及び読み出し制御信号を含めておく。また、書換え可能データ領域３３についても、制御用プログラムの中に書込み制御信号を含める。
これにより、不揮発性メモリデバイス３０のメモリセルに対して、個別のアドレスが割り当てられることになり、制御用プログラムの格納によって、プログラム領域３１及び書換え不可データ領域３２と、書換え可能データ領域３３とを自由に分けることができる。すなわち異なるメモリ領域の境界が可変になり、１個のシステムＩＣで用途が広がる。

第１実施例において説明した不揮発性メモリデバイスの各種のメモリセル構造や、アドレストランジスタ及び内部書込み書換え回路のスイッチング素子の構造なども、この第２実施例にも適用できる。
内部書込み書換え回路１７の低電圧仕様を満足させるには、不揮発性メモリデバイスのメモリセルとしては、ＭＯＮＯＳ型メモリが最適であるが、デザインルールの制約等を考慮しなければ、一般的なフローティングゲート型メモリや、強誘電体メモリなどを使用することも可能である。

〔データ書込み方法とデータ消去方法〕
次に、上述した各実施例の半導体メモリ装置に対するデータ書込み方法とデータ消去方法について説明する。
外部書込み端子１５を通して外部書込み書換え装置３を用いて、第１の不揮発性メモリデバイス１１あるいは不揮発性メモリデバイス３０の領域３１，３２にデータを書き込むときの書込み電圧値をＶｗｏ、書込み時間をＴｗｏとし、内部書込み書換え回路１７によって第２の不揮発性メモリデバイス２１あるいは不揮発性メモリデバイス３０の領域３３にデータを書き込むときの書込み電圧値をＶｗｉ、書込み時間をＴｗｉとすると、
Ｖｗｏ＞Ｖｗｉ 及び Ｔｗｏ＜Ｔｗｉ
の条件を満たすようにする。

また、外部書込み端子１５を通して外部書込み書換え装置３を用いて、第１の不揮発性メモリデバイス１１あるいは不揮発性メモリデバイス３０の領域３１，３２にデータを書き込むときの書込み電圧値をＶｗｏ、データを消去するときの消去電圧値をＶｅｏ、消去時間をＴｅｏとし、
内部書込み書換え回路１７によって、第２の不揮発性メモリデバイス２１あるいは不揮発性メモリデバイス３０の領域３３にデータを書き込むときの書込み電圧値をＶｗｉ、データを消去するときの消去電圧値をＶｅｉ、消去時間をＴｅｉとすると、
Ｖｅｏ＞Ｖｅｉ 及び Ｔｅｏ＜Ｔｅｉ
の条件を満たし、さらに、
Ｖｗｏ＞Ｖｅｏ 及び Ｖｗｉ＝Ｖｅｉ
の条件を満たすようにする。
上記各電圧値は、メモリセルに印加する端子電圧である。

図６は、前述した不揮発性メモリデバイス１１，２１，あるいは３０にデータの書き込みを行なった場合の書込みスピード特性を示す線図である。
横軸に書込み時間を示し、縦軸にデータ書き込み後の閾値電圧Ｖｔｈを示している。
この図６は、消去状態から、書込み電圧をパラメータとして、書込み時間によるＶｔｈの変化を示している。これより、データ保持特性を保証する充分な書込みＶｔｈである１．０Ｖとするためには、９Ｖ書き込みの場合の書込み時間は１ｍｓｅｃとなり、７Ｖ書き込みの場合の書込み時間は２００ｍｓｅｃとなる。

図７は、前述した不揮発性メモリデバイス１１，２１，あるいは３０にデータの消去を行なった場合の消去スピード特性を示す線図である。
横軸に消去時間を示し、縦軸にデータ消去後の閾値電圧Ｖｔｈを示している。
この図７は、書込み状態から、消去電圧をパラメータとして、消去時間によるＶｔｈの変化を示している。これより、データ保持特性を保証する充分な消去Ｖｔｈである−０．５Ｖとするためには、９Ｖ消去の場合の消去時間は２００ｍｓｅｃとなり、７Ｖ消去の場合の消去時間は１ｓｅｃとなる。

外部書込み書換え装置３によるデータの書き込み又は消去と、内部書込み書換え回路１７によるデータの書き込み又は消去とでは、書込み電圧値又は消去電圧値は異なるが、書き込み又は消去後の閾値電圧Ｖｔｈは、データ保持特性を保証する値以上のほぼ同一の電圧値となるように書込み又は消去時間を調整する。ここでいうほぼ同一の電圧値とは、若干のばらつきなど多少の違いを含むものである。

この発明による半導体メモリ装置及びシステムＩＣと、そのデータ書込み方法並びにデータ消去方法は、マイクロコンピュータ等の各種システムＩＣ、並びにそれを搭載する電子機器その他の各種機器に広範に利用できる。
そして、半導体メモリ装置の効率的な使用と、信頼性の向上、小型化、及びシステムＩＣの開発期間短縮などを実現することができる。

この発明による半導体メモリ装置を含むシステムＩＣの第１実施例の構成を示すブロック図である。 この発明による半導体メモリ装置を含むシステムＩＣの第２実施例の構成を示すブロック図である。 この発明に用いる不揮発性メモリデバイスにおけるＭＯＮＯＳ型メモリの基本的な構造を示す模式的な断面図である。 同じく不揮発性メモリデバイスのメモリセルの他の構造例を示す模式的な断面図である。 同じく不揮発性メモリデバイスのメモリセルのさらに他の構造例を示す模式的な断面図である。 この発明による半導体メモリ装置における不揮発性メモリデバイスにデータの書き込みを行なった場合の書込みスピード特性を示す線図である。 この発明による半導体メモリ装置における不揮発性メモリデバイスにデータの消去を行なった場合の消去スピード特性を示す線図である。 従来の一般的なマイクロコンピュータの構成例を示すブロック図である。

符号の説明

１，２：システムＩＣ ３：外部書込み書換え装置 ４：外部出力部
１０：制御回路（ＣＰＵ） １１：第１の不揮発性メモリデバイス
２１：第２の不揮発性メモリデバイス ３０：不揮発性メモリデバイス
１２，２２，３５：アドレスバッファ １３，２３，３６：行デコーダ
１４，２４：列デコーダ １５：外部書込み端子
１７：内部書込み書換え回路 １８：周辺回路
３１：プログラム領域 ３２：書換え不可データ領域
３３：書換え可能データ領域 ３７：列デコーダ／マルチプレクサ
３８：読み出し回路 ３９：出力バッファ
４０：ＭＯＮＯＳ型メモリ ６０：アドレストランジスタ

Claims (9)

1. 外部書込み端子と、内部書込み書換え回路と、前記外部書込み端子を通して外部書込み書換え装置を用いてデータを書き込まれ、該データを保持する第１の不揮発性メモリデバイスと、前記内部書込み書換え回路によってデータの書き込み及び書き換えが行われる第２の不揮発性メモリデバイスとを備え、前記第１の不揮発性メモリデバイスと前記第２の不揮発性メモリデバイスとが同一のデバイス構造であることを特徴とする半導体メモリ装置。
2. 前記第１の不揮発性メモリデバイスと前記第２の不揮発性メモリデバイスとが単一の不揮発性メモリデバイスにおける異なるメモリ領域により構成され、該異なるメモリ領域の境界が可変であることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記各不揮発性メモリデバイスのメモリセルはＭＯＮＯＳ型メモリであることを特徴とする請求項１又は２に記載の半導体メモリ装置。
4. 前記外部書込み端子と前記内部書込み書換え回路と前記第１及び第２の不揮発性メモリデバイスとによってシステムＩＣを構成し、
   前記内部書込み書換え回路の能動素子は、ＭＯＳ型トランジスタ構造を有するスイッチング素子であり、
   前記第１及び第２の不揮発性メモリデバイスのメモリセルは、メモリ膜が多層構造を有する不揮発性メモリ素子とＭＯＳ型トランジスタ構造を有するアドレストランジスタとから構成され、該アドレストランジスタは、前記内部書込み書換え回路の能動素子を構成するスイッチング素子と同一構造であることを特徴とする請求項１又は２に記載の半導体メモリ装置。
5. 前記外部書込み端子を通して外部書込み書換え装置を用いて前記第１の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をＶｗｏ、書込み時間をＴｗｏとし、前記内部書込み書換え回路によって前記第２の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をＶｗｉ、書込み時間をＴｗｉとすると、
   Ｖｗｏ＞Ｖｗｉ 及び Ｔｗｏ＜Ｔｗｉ
   の条件を満たすことを特徴とする請求項１から４のいずれか一項に記載の半導体メモリ装置へのデータ書込み方法。
6. 前記外部書込み端子を通して外部書込み書換え装置を用いて前記第１の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をＶｗｏ、データを消去するときの消去電圧値をＶｅｏ、消去時間をＴｅｏとし、
   前記内部書込み書換え回路によって前記第２の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をＶｗｉ、データを消去するときの消去電圧値をＶｅｉ、消去時間をＴｅｉとすると、
   Ｖｅｏ＞Ｖｅｉ 及び Ｔｅｏ＜Ｔｅｉ
   の条件を満たし、さらに、
   Ｖｗｏ＞Ｖｅｏ 及び Ｖｗｉ＝Ｖｅｉ
   の条件を満たすことを特徴とする請求項１から４のいずれか一項に記載の半導体メモリ装置のデータ消去方法。
7. 請求項５記載のデータ書込み方法において、データ書込み後のデータ保持特性を保証する閾値電圧Ｖｔｈは、前記いずれの書込みによってもほぼ同一の値になるようにすることを特徴とするデータ書込み方法。
8. 前記外部書込み端子を通して外部書込み書換え装置を用いて前記第１の不揮発性メモリデバイスにデータが書き込まれた後、前記外部書込み端子を使用できないようにされたことを特徴とする半導体メモリ装置。
9. 請求項１から４及び８のいずれか一項に記載の半導体メモリ装置とその制御回路をワンチップの半導体上に集積して形成したことを特徴とするシステムＩＣ。
   

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