JP2005268402A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】 ゲート間絶縁膜の絶縁耐圧を維持しつつ、微細化が可能なスタック型メモリセル構造の不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】 半導体基板１上に絶縁膜を形成する工程と、絶縁膜上に第１の不純物濃度の不純物を含む導電膜を形成する工程と、導電膜上に所定領域が開口されたマスクパターンを形成する工程と、マスクパターンの開口部から導電膜中に第２の不純物濃度の不純物を導入し、導電膜における開口部領域の不純物濃度を第１の不純物濃度よりも低くする工程と、マスクパターンを用いて導電膜および絶縁膜をパターニングし、第１のゲート電極７および第１のゲート絶縁膜６を形成する工程と、マスクパターンを除去する工程と、第１のゲート電極７上に第２のゲート絶縁膜９を形成する工程と、第２のゲート絶縁膜９の上から基板１上に第２のゲート電極１０を形成する工程とを含む。
【選択図】 図１

Description

この発明は、不揮発性半導体記憶装置およびその製造方法、特にスタック型メモリセル構造を有する不揮発性半導体記憶装置およびその製造方法に関する。
近年、ＥＥＰＲＯＭ等の２層ゲート電極構造の不揮発性半導体記憶装置において、微細化が進んでいる。また、微細化とともに、第１のゲート電極（フローティングゲート）と第２のゲート電極（コントロールゲート）の間にある絶縁膜が１０ｎｍ程度に薄膜化する傾向にある。このように絶縁膜が薄くなると、第１のゲート電極に注入された電荷が抜けてデータが失われるという問題が発生する。特に、従来の第１のゲート電極のエッジ上部では、角がとがっているため、この箇所で電界集中が生じ、ゲート間絶縁膜の真性破壊耐圧を十分確保できなくなっている。従って、ゲート間絶縁膜の絶縁耐圧を向上させることは重要である。
従来の技術では、第１のゲート電極エッジ上部での電界集中を緩和させるために、第１のゲート電極の上端にリン注入を行い、増速酸化させることで角を丸めている（例えば特許文献１参照）。
以下、従来のメモリセル形成方法について説明する。
図６および図７は、従来のメモリセルの製造方法を説明する図である。
図６および図７において、１は半導体基板、２は保護酸化膜（ＳｉＯ2）、3は窒化膜（Ｓｉ3Ｎ4）、４は溝加工用マスク、５は溝型分離素子、６はゲート絶縁膜、７は第１のゲート電極、８は第１のゲート電極加工用マスク、１０は第２のゲート電極、１０２はリン注入領域、１０3は熱酸化により形成したゲート間絶縁膜である。
まず図６（ａ）に示すように、半導体基板１上に保護酸化膜（ＳｉＯ2）２を１０ｎｍ及び窒化膜（Ｓｉ3Ｎ4）３を２００ｎｍ成長する。次に図６（ｂ）に示すように、溝加工用マスク４をリソグラフィー技術により形成し、ドライエッチング技術により第１の溝を深さ１８０ｎｍに加工する。その後、マスクを除去する。次に図６（ｃ）に示すように、形成された溝をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、埋め込み酸化膜（ＳｉＯ2）を６００ｎｍ程度堆積して埋め込む。その後、ＣＭＰ（Ｃｈｅｍｉｃａl Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）技術により、窒化膜が露出するまで、基板表面を研磨し、その後、窒化膜を除去して溝型分離素子５を形成する。
次に図６（ｄ）に示すように、必要なイオン種の注入を行い、ウェル形成を行った後、保護酸化膜２を除去し、ゲート絶縁膜６を熱酸化により形成する。次に図６（ｅ）に示すように、第１のゲート電極７をＣＶＤ技術により堆積する。次に図７（ａ）に示すように、第１のゲート電極加工用マスク８をリソグラフィー技術により形成し、ドライエッチング技術により加工する。
次に図７（ｂ）に示すように、エッチングにより露出した第１のゲート電極７の側面にリン等の酸化を加速する不純物などを３〜４×１０20ｃｍ-3程度注入し、リン注入領域１０２を形成する。次に図７（ｃ）に示すように、熱酸化技術により２５ｎｍ程度のゲート間絶縁膜１０３を形成する。このとき、第１のゲート電極７の上端では不純物濃度が高いため、酸化速度が速くなり、ゲート間絶縁膜が厚くなり第１のゲート電極７の角が丸くなる。
次に図７（ｄ）に示すように、ＣＶＤ技術により第２のゲート電極１０を堆積し、ドライエッチング技術によりコントロールゲートを形成し、メモリセルを得る。その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用の酸化膜（ＳｉＯ2）がＣＶＤ法により形成され、次いで、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部及び絶縁膜の表面に導電性金属による必要な電気配線を施すことにより半導体装置を得る。
特開平６−１８８４２６号公報
しかしながら、上記、従来の半導体装置の製造方法では、０．１８μｍレベルよりも微細なＦｌａｓｈメモリへの対応が困難であるという課題を有している。
なぜならば、従来の技術では、角に丸みをつけるために１０００℃程度の熱酸化によりゲート間絶縁膜を２５ｎｍ程度形成しなければならない。１０００℃程度の熱処理で２５ｎｍ程度の熱酸化工程を行うと微細な活性領域で結晶欠陥を誘発し、５％程度歩留を落としてしまう。さらに、熱酸化工程によりゲート間絶縁膜を形成しているため、微細化に伴うゲート絶縁膜の薄膜化による１ｎｍ以下の膜厚ばらつきの制御が厳しくなってくる。以上のことから、従来の技術は半導体装置の微細化に対して不利となる。
したがって、この発明の目的は、上記課題を解決するものであり、ゲート間絶縁膜の絶縁耐圧を維持しつつ、０．１８μｍレベルの微細化が可能なＦｌａｓｈメモリ等の不揮発性半導体記憶装置およびその製造方法を提供することである。
上記課題を解決するためにこの発明の請求項１記載の不揮発性半導体記憶装置は、半導体基板上に下方より順に積層された第１のゲート絶縁膜および所定濃度の不純物を含む第１のゲート電極と、前記第１のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上から前記基板上に積層された第２のゲート電極とを備えた２層ゲート電極構造の不揮発性半導体記憶装置であって、前記第１のゲート電極上面の端部が局所的に前記所定濃度よりも低い不純物濃度である。
請求項２記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１の不純物濃度の不純物を含む導電膜を形成する工程と、前記導電膜上に所定領域が開口されたマスクパターンを形成する工程と、前記マスクパターンの開口部から前記導電膜中に第２の不純物濃度の不純物を導入し、前記導電膜における前記開口部領域および前記マスクパターン端部下の不純物濃度を前記第１の不純物濃度よりも低くする工程と、前記マスクパターンを用いて前記導電膜および絶縁膜をパターニングし、第１のゲート電極および第１のゲート絶縁膜を形成する工程と、前記マスクパターンを除去する工程と、前記第１のゲート電極上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜の上から前記基板上に第２のゲート電極を形成する工程とを含む。
請求項３記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１の不純物濃度の不純物を含む導電膜を形成する工程と、前記導電膜上に所定領域が開口されたマスクパターンを形成する工程と、前記マスクパターンを用いて前記導電膜および絶縁膜をパターニングし、第１のゲート電極および第１のゲート絶縁膜を形成する工程と、前記パターニングで露出した第１のゲート電極の側面領域に第２の不純物濃度の不純物を導入し、前記第１のゲート電極の側面領域の少なくとも上端部の不純物濃度を前記第１の不純物濃度よりも低くする工程と、前記マスクパターンを除去する工程と、前記第１のゲート電極上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜の上から前記基板上に第２のゲート電極を形成する工程とを含む。
請求項４記載の不揮発性半導体記憶装置の製造方法は、請求項２または３記載の不揮発性半導体記憶装置の製造方法において、前記第２の不純物濃度の不純物を導入する工程と、前記第２のゲート絶縁膜を形成する工程との間に、８００度以上の熱処理を行う工程を含まない。
この発明の請求項１記載の不揮発性半導体記憶装置によれば、第１のゲート電極上面の端部が局所的に所定濃度よりも低い不純物濃度であるので、第２のゲート電極に正の電圧を加えた際に、第１のゲート電極端の上部で電子の集中が抑制される。すなわち、第１のゲート電極端の上部は電界集中が緩和される構造となって耐圧を確保することができる。また、従来技術のような高温熱処理工程が不要となるため、熱酸化工程での影響による歩留り低下を抑制でき、半導体装置の微細化が可能となる。
この発明の請求項２記載の不揮発性半導体記憶装置の製造方法によれば、２層ゲート電極構造の不揮発性半導体記憶装置の製造方法において、マスクパターンの開口部から導電膜中に第２の不純物濃度の不純物を導入し、導電膜における開口部領域の不純物濃度を第１の不純物濃度よりも低くする工程を含むので、第２のゲート電極に正の電圧を加えた際に、第１のゲート電極端の上部では局所的に低濃度となっていることにより、電子の集中が抑制される。すなわち、第１のゲート電極端の上部は電界集中が緩和される構造となって耐圧を確保することができる。また、従来技術のように第１のゲート電極の角に丸みをつけるために高温で熱酸化により第２のゲート絶縁膜を厚く形成する高温熱処理工程が不要となるため、熱酸化工程での影響による歩留り低下を抑制できる。このため、ゲート絶縁膜の薄膜化による１ｎｍ以下の膜厚ぱらつきの制御ができ、半導体装置の微細化に対して有効である。
この発明の請求項３記載の不揮発性半導体記憶装置の製造方法によれば、２層ゲート電極構造の不揮発性半導体記憶装置の製造方法において、パターニングで露出した第１のゲート電極の側面領域に第２の不純物濃度の不純物を導入し、第１のゲート電極の側面領域の少なくとも上端部の不純物濃度を第１の不純物濃度よりも低くする工程を含むので、第２のゲート電極に正の電圧を加えた際に、第１のゲート電極端の上部では局所的に低濃度となっていることにより、電子の集中が抑制される。すなわち、第１のゲート電極端の上部は電界集中が緩和される構造となって耐圧を確保することができる。また、従来技術のように第１のゲート電極の角に丸みをつけるために高温で熱酸化により第２のゲート絶縁膜を厚く形成する高温熱処理工程が不要となるため、熱酸化工程での影響による歩留り低下を抑制できる。このため、ゲート絶縁膜の薄膜化による１ｎｍ以下の膜厚ぱらつきの制御ができ、半導体装置の微細化に対して有効である。
請求項４では、第２の不純物濃度の不純物を導入する工程と、第２のゲート絶縁膜を形成する工程との間に、８００度以上の熱処理を行う工程を含まないので、微細な活性領域で結晶欠陥を誘発することを抑制できる。
この発明の第１の実施の形態を図１〜図３に基づいて説明する。図１は、本発明の実施形態による上端がＰ型にドープされた第１のゲート電極を備えた半導体装置の構造断面図である。
ここで、１は半導体基板、５は溝型分離素子、６はゲート絶縁膜（第１のゲート絶縁膜）、７は第１のゲート電極、８は第１のゲート電極加工用マスク、９はゲート間絶縁膜（第２のゲート絶縁膜）、１０は第２のゲート電極、１０１はＰ型領域である。
図１に示すように、半導体基板１上に下方より順に第１のゲート絶縁膜６および所定濃度の不純物を含む第１のゲート電極７が積層されている。また、第１のゲート電極７上に第２のゲート絶縁膜９が形成され、第２のゲート絶縁膜９の上から基板１上に第２のゲート電極１０が積層されている。この構成において、第１のゲート電極７上面の端部が局所的に所定濃度よりも低い不純物濃度である。
図２および図３は、本発明の第１の実施形態の製造方法を説明するプロセスフローの工程断面図である。
まず、図２（ａ）に示すように、半導体基板１上に保護酸化膜（ＳｉＯ2）２を及び窒化膜（Ｓｉ3Ｎ4）3を成長する。次に図２（ｂ）に示すように、溝加工用マスク４をリソグラフィー技術により形成し、ドライエッチング技術により第１の溝を深さ１８０ｎｍに加工する。その後、マスクを除去する。次に、図２（ｃ）に示すように、形成された溝をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、埋め込み酸化膜（ＳｉＯ2）を６００ｎｍ程度堆積して埋め込む。その後、ＣＭＰ（Ｃｈｅｍｉｃａl Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）技術により、窒化膜が露出するまで、基板表面を研磨し、その後、窒化膜を除去して溝型分離素子５を形成する。
次に、図２（ｄ）に示すように、必要なイオン種の注入を行い、ウェル形成を行った後、保護酸化膜２を除去し、１１ｎｍ程度のゲート絶縁膜６を熱酸化により形成する。次に、図２（ｅ）に示すように、第１のゲート電極７を２００ｎｍ程度ＣＶＤ技術により堆積する。ここで第１のゲート電極７は２Ｅ２０ｃｍ-3程度にリンがドープされた材料である。
次に、図３（ａ）に示すように、第１のゲート電極加工用マスク８をリソグラフィー技術により形成し、まず、Ｐ型のイオン種、例えばボロン注入を注入技術により、ドーズ量２×１０-14ｃｍ-2程度、注入エネルギー１０ｋｅＶ程度、注入深さ５０ｎｍ程度の条件で、第１のゲート電極７に注入し、Ｐ型領域１０１を形成する。このとき、ボロンイオンは第１のゲート電極加工用マスク８の端部とオーバーラップするように横方向に少し広がる。
次に、図３（ｂ）に示すように、第１のゲート電極加工用マスク８をマスクにして、ドライエッチング技術により加工し、第１のゲート電極７を形成する。その後、マスクを除去する。これにより、第１のゲート電極７端の上部にはボロンイオンがイオン注入された領域が残る。
次に、図３（ｃ）に示すように、１５ｎｍ程度のゲート間絶縁膜９を熱酸化技術、またはＣＶＤ技術により形成する。ここで、ゲート電極材料の注入工程からゲート間絶縁膜形成工程までの間では、８００℃以上の熱処理工程を行わない。これは、ボロンのゲート電極材料における拡散速度が速いため、８００℃以上の熱処理工程を行うと、第１のゲート電極７端の上部に注入したボロンが第１のゲート電極７の中央部に向かって必要以上に拡散してしまうためである。
次に、図３（ｄ）に示すように、ＣＶＤ技術により第２のゲート電極１０を２００ｎｍ程度堆積し、ドライエッチング技術によりコントロールゲートを形成し、メモリセルを得る。その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用の酸化膜（ＳｉＯ2）がＣＶＤ法により形成され、次いで、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部及び絶縁膜の表面に導電性金属による必要な電気配線を施すことにより半導体装置を得る。
本実施形態による不揮発性半導体記憶装置によれば、コントロールゲートに正の電圧を加えた際に、第１のゲート電極端の上部では、Ｐ型となり局所的に低濃度となっているため、電子の集中が抑制される。すなわち、電界集中が抑制される構造となり、耐圧を確保することができる。
また、従来の方法のような高温熱処理工程が不要となるため、熱酸化工程での影響による歩留低下を抑制でき、半導体装置の微細化が可能となり、０．１８μｍレベルＦｌａｓｈメモリの形成可能とする。
この発明の第２の実施の形態を図４および図５に基づいて説明する。本実施形態の最終構造は第１の実施形態とほぼ同様であるため、図１を用いて説明する。図１は、本発明による上端がＰ型にドープされた第１のゲート電極を備えた半導体装置の構造断面図である。ここで、１は半導体基板、５は溝型分離素子、６はゲート絶縁膜、７は第１のゲート電極、８は第１のゲート電極加工用マスク、９はゲート間絶縁膜、１０は第２のゲート電極、１０１はＰ型領域である。
図４および図５は、本発明の第２の実施形態の製造方法を説明するプロセスフローの工程断面図である。
まず、図４（ａ）に示すように、半導体基板１上に保護酸化膜（ＳｉＯ2）２を及び窒化膜（Ｓｉ3Ｎ4）3を成長する。次に、図４（ｂ）に示すように、溝加工用マスク４をリソグラフィー技術により形成し、ドライエッチング技術により第１の溝を深さ１８０ｎｍに加工する。その後、マスクを除去する。次に、図４（ｃ）に示すように、形成された溝をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、埋め込み酸化膜（ＳｉＯ2）を６００ｎｍ程度堆積して埋め込む。その後、ＣＭＰ（Ｃｈｅｍｉｃａl Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）技術により、窒化膜が露出するまで、基板表面を研磨し、その後、窒化膜を除去して溝型分離素子５を形成する。
次に、図４（ｄ）に示すように、必要なイオン種の注入を行い、ウェル形成を行った後、保護酸化膜２を除去し、１１ｎｍ程度のゲート絶縁膜６を熱酸化により形成する。次に、図４（ｅ）に示すように、第１のゲート電極７を２００ｎｍ程度ＣＶＤ技術により堆積する。ここで第１のゲート電極７は２Ｅ２０ｃｍ-3程度にリンがドープされた材料である。
次に、図５（ａ）に示すように、第１のゲート電極加工用マスク８をリソグラフィー技術により形成し、ドライエッチング技術により加工する。
次に、図５（ｂ）に示すように、第１のゲート電極加工用マスク８をマスクにして、Ｐ型のイオン種、例えばボロン注入を注入技術により、ドーズ量２×１０-14ｃｍ-2程度、注入エネルギー１０ｋｅＶ程度、注入深さ５０ｎｍ程度、注入角度７度程度の角度注入を少なくとも2方向から第１のゲート電極７にイオン注入する。これにより、ボロンイオンは第１のゲート電極７端の少なくとも上部にイオン注入され、Ｐ型領域１０１が形成される。その後、マスクを除去する。
次に、図５（ｃ）に示すように、１５ｎｍ程度のゲート間絶縁膜９を熱酸化技術、またはＣＶＤ技術により形成する。ここで、ゲート電極材料の注入工程からゲート間絶縁膜形成工程までの間では、８００℃以上の熱処理工程を行わない。これは、ボロンのゲート電極材料における拡散速度が速いため、８００℃以上の熱処理工程を行うと、第１のゲート電極７端の上部に注入したボロンが第１のゲート電極７の中央部に向かって必要以上に拡散してしまうためである。
次に、図５（ｄ）に示すように、ＣＶＤ技術により第２のゲート電極１０を２００ｎｍ程度堆積し、ドライエッチング技術によりコントロールゲートを形成し、メモリセルを得る。その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用の酸化（ＳｉＯ2）がＣＶＤ法により形成され、次いで、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部及び絶縁膜の表面に導電性金属による必要な電気配線を施すことにより半導体装置を得る。
本実施形態による不揮発性半導体記憶装置によれば、コントロールゲートに正の電圧を加えた際に、第１のゲート電極端の上部では、Ｐ型となり局所的に低濃度となっているため、電子の集中が抑制される。すなわち、電界集中が抑制される構造となり、耐圧を確保することができる。
また、従来の方法のような高温熱処理工程が不要となるため、熱酸化工程での影響による歩留低下を抑制でき、半導体装置の微細化が可能となり、０．１８μｍレベルＦｌａｓｈメモリの形成可能とする。
本発明にかかる不揮発性半導体記憶装置およびその製造方法は、ゲート間絶縁膜の絶縁耐圧を維持しつつ、微細化されたＦｌａｓｈメモリを製造可能とするものであり、スタック型メモリセル構造を有する不揮発性半導体記憶装置およびその製造方法等に有用である。
本発明の第１および第２の実施形態における構造断面図である。 （ａ）〜（ｅ）は本発明の第１の実施形態における製造工程を示す工程断面図である。 （ａ）〜（ｄ）は本発明の第１の実施形態における製造工程を示す工程断面図である。 （ａ）〜（ｅ）は本発明の第２の実施形態における製造工程を示す工程断面図である。 （ａ）〜（ｄ）は本発明の第２の実施形態における製造工程を示す工程断面図である。 （ａ）〜（ｅ）は従来技術による半導体装置の製造工程を示す工程断面図である。 （ａ）〜（ｄ）は従来技術による半導体装置の製造工程を示す工程断面図である。
符号の説明
１ 半導体基板
２ 保護酸化膜（ＳｉＯ2）
３ 窒化膜（Ｓｉ3Ｎ4）
４ 溝加工用マスク
５ 溝型分離素子
６ ゲート絶縁膜
７ 第１のゲート電極
８ 第１のゲート電極加工用マスク
９ ゲート間絶縁膜
１０ 第２のゲート電極
１０１ Ｐ型領域
１０２ リン注入領域
１０３ 熱酸化により形成したゲート間絶縁膜

Claims (4)

  1. 半導体基板上に下方より順に積層された第１のゲート絶縁膜および所定濃度の不純物を含む第１のゲート電極と、前記第１のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上から前記基板上に積層された第２のゲート電極とを備えた２層ゲート電極構造の不揮発性半導体記憶装置であって、
    前記第１のゲート電極上面の端部が局所的に前記所定濃度よりも低い不純物濃度であることを特徴とする不揮発性半導体記憶装置。
  2. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に第１の不純物濃度の不純物を含む導電膜を形成する工程と、
    前記導電膜上に所定領域が開口されたマスクパターンを形成する工程と、
    前記マスクパターンの開口部から前記導電膜中に第２の不純物濃度の不純物を導入し、前記導電膜における前記開口部領域および前記マスクパターン端部下の不純物濃度を前記第１の不純物濃度よりも低くする工程と、
    前記マスクパターンを用いて前記導電膜および絶縁膜をパターニングし、第１のゲート電極および第１のゲート絶縁膜を形成する工程と、
    前記マスクパターンを除去する工程と、
    前記第１のゲート電極上に第２のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜の上から前記基板上に第２のゲート電極を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
  3. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に第１の不純物濃度の不純物を含む導電膜を形成する工程と、
    前記導電膜上に所定領域が開口されたマスクパターンを形成する工程と、
    前記マスクパターンを用いて前記導電膜および絶縁膜をパターニングし、第１のゲート電極および第１のゲート絶縁膜を形成する工程と、
    前記パターニングで露出した第１のゲート電極の側面領域に第２の不純物濃度の不純物を導入し、前記第１のゲート電極の側面領域の少なくとも上端部の不純物濃度を前記第１の不純物濃度よりも低くする工程と、
    前記マスクパターンを除去する工程と、
    前記第１のゲート電極上に第２のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜の上から前記基板上に第２のゲート電極を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
  4. 前記第２の不純物濃度の不純物を導入する工程と、前記第２のゲート絶縁膜を形成する工程との間に、８００度以上の熱処理を行う工程を含まないことを特徴とする請求項２または３記載の不揮発性半導体記憶装置の製造方法。
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