CN107851657B - 具有浮栅、字线、擦除栅的分裂栅非易失性存储器单元 - Google Patents

具有浮栅、字线、擦除栅的分裂栅非易失性存储器单元 Download PDF

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Abstract

本发明公开了一种存储器设备，所述存储器设备包括硅半导体衬底，形成于所述衬底中且其间具有沟道区的间隔开的源极区和漏极区，以及设置在所述沟道区的第一部分和所述源极区的第一部分上方的导电浮栅。擦除栅包括第一部分和第二部分，所述第一部分与所述浮栅横向相邻且在所述源极区上方，并且所述第二部分向上且在所述浮栅上方延伸。导电字线栅设置在所述沟道区的第二部分上方。所述字线栅与所述浮栅横向相邻地设置，并且不包括设置在所述浮栅上方的部分。将所述字线栅与所述沟道区的第二部分分开的绝缘厚度小于将所述浮栅与所述擦除栅分开的绝缘厚度。

Description

具有浮栅、字线、擦除栅的分裂栅非易失性存储器单元
相关专利申请
本申请要求2015年7月10日提交的美国临时申请62/191,047的权益，并且该临时申请以引用方式并入本文。
技术领域
本发明涉及分裂栅闪存单元设计和操作。
背景技术
分裂栅非易失性闪存设备是已知的。图1示出了2-栅极单元，该单元包括两个栅极（字线栅WL和浮栅FG），并因此包括三个端子（字线WL、源极S和漏极D）。漏极D可另外称为位线BL，并且字线WL可另外称为控制栅。浮栅FG部分地位于源极S上方和沟道区CR（其在源极S与漏极D之间延伸）的一部分上方并与它们绝缘，并且字线WL位于沟道区CR的其他部分上方并与之绝缘。浮栅FG具有终止于尖锐边缘的上表面，该尖锐边缘面向字线WL（以有利于擦除操作）。美国专利5,029,130公开了这种存储器单元，其以引用方式并入本文以用于所有目的。
图2示出了延伸源极2-栅极单元，该单元与图1的存储器设备类似，不同的是其还包括形成于源极S上方并与之接触的延伸源极线ESL。延伸源极线ESL提供了经由延伸源极线ESL从源极S到浮栅的增强电压耦合。
图3示出了4-栅极、5-端子单元，该单元与图1的存储器设备类似，不同的是其还包括位于源极区S上方并与之绝缘的擦除栅EG，以及位于浮栅FG上方并与之绝缘的耦合栅CG。擦除操作使用浮栅FG的上表面边缘，该上表面边缘面向擦除栅EG。因此，该存储器单元具有四个栅极（WL、CG、FG、EG）和5个端子（S、D、WL、CG、EG）。美国专利6,747,310和7,868,375公开了这种存储器单元，其以引用方式并入本文以用于所有目的。
希望实现4-栅极设备的功能和性能优点，但使设备几何形状更小且制造期间的掩蔽步骤更少。
发明内容
上述需求通过一种存储器设备解决，该存储器设备包括硅半导体衬底，形成于硅半导体衬底中且其间具有沟道区的间隔开的源极区和漏极区，设置在沟道区的第一部分和源极区的第一部分上方并与它们绝缘的导电浮栅，以及导电擦除栅。擦除栅包括第一部分和第二部分，该第一部分与浮栅横向相邻并与之绝缘，且在源极区上方并与之绝缘，并且该第二部分向上且在浮栅上方延伸并与之绝缘。导电字线栅设置在沟道区的第二部分上方并与之绝缘。字线栅与浮栅横向相邻地设置，并且不包括设置在浮栅上方的部分。将字线栅与沟道区的第二部分分开的绝缘厚度小于将浮栅与擦除栅分开的绝缘厚度。
一种读取存储器单元的方法，该存储器单元包括间隔开的源极区和漏极区、浮栅、擦除栅、以及字线栅。所述间隔开的源极区和漏极区形成于硅半导体衬底中且其间具有沟道区，所述浮栅设置在沟道区的第一部分上方并与之绝缘且部分地位于源极区上方，所述擦除栅设置在源极区上方并与之绝缘，所述字线栅设置在沟道区的第二部分上方并与之绝缘，其中擦除栅包括与浮栅横向相邻的第一部分以及向上且在浮栅上方延伸的第二部分，并且其中字线栅与浮栅横向相邻地设置且不包括设置在浮栅上方的部分。该方法包括向字线栅施加正电压，向漏极区施加正电压，向擦除栅施加零电压，以及向源极区施加零电压。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1是常规两栅极、三端子非易失性存储器设备的侧剖视图。
图2是具有延伸源极线的常规两栅极、三端子非易失性存储器设备的侧剖视图。
图3是常规四栅极、五端子非易失性存储器设备的侧剖视图。
图4是三栅极、四端子非易失性存储器设备的侧剖视图。
图5是具有金属字线栅和高K介电的三栅极、四端子非易失性存储器设备的侧剖视图。
图6是示出第一实施例中存储器单元的操作电压的表格。
图7是示出第二实施例中存储器单元的操作电压的表格。
图8是示出第三实施例中存储器单元的操作电压的表格。
图9A-图9F是示出形成非易失性存储器单元中的步骤的侧剖视图。
图10是示出非易失性存储器单元的替代实施方案的侧剖视图。
具体实施方式
本发明是如图4和图5所示的3-栅极、4-端子非易失性存储器单元设备、制造此类存储器单元设备的方法以及操作此类存储器设备的方法。如图4所示，源极区12和漏极区14形成于硅衬底10中，且其间具有衬底的沟道区16。浮栅18优选地为多晶硅，并且形成于源极区12和沟道区16的第一部分上方并与它们绝缘。字线栅20可为多晶硅，并且形成于沟道区16的第二部分上方并与之绝缘。擦除栅22优选地为多晶硅，并且形成于源极区12上方并与之绝缘。擦除栅22具有与浮栅18横向相邻的第一部分，以及向上且在浮栅18上方延伸的第二部分。与上述四栅极设备不同，图4中的存储器单元不具有耦合栅。图5的存储器单元设备与图4相同，不同的是多晶硅字线栅20被替换为金属栅21，并且由高K介电24（即，介电常数K大于氧化物诸如HfO2、ZrO2、TiO2、Ta2O5或其他适宜材料等的介电常数）围绕。
图4和图5的三栅极存储器单元配置具有许多优点。具体地讲，它们在编程期间利用了擦除栅22与浮栅18之间的电容耦合，使得不需要单独的耦合栅。字线栅20的长度以及字线栅20与衬底10之间的氧化物层26的厚度可收缩，同时保持高单元电流和速度。浮栅18与擦除栅22之间的隧道氧化物层28由（缠绕隧道氧化物的）擦除栅22保护，以防止在后续芯片处理期间劣化，从而确保良好擦除能力和耐久性。可调节总单元高度以及擦除栅与字线栅高度，以符合形成于相同芯片上的逻辑栅的高度。可通过自对准工艺形成浮栅18和源极线12的宽度和长度。由于消除了耦合栅，工艺、带布局和金属连接布局将会更简单。金属连接将更容易填充先进技术中的小Y间距，诸如40nm、28和20nm技术节点。
图6示出了根据第一实施例用于本发明3-栅极存储器单元阵列的已选线和未选线的单元操作电压。已选线（已选）包括所操作的一个或多个存储器单元，并且未选线（未选）是不包括所操作的一个或多个存储器单元的那些。
图7示出了根据第二实施例用于本发明3-栅极存储器单元阵列的已选线和未选线的单元操作电压。在该实施例中，擦除栅上的正电压用于擦除操作。
图8示出了根据第三实施例用于本发明3-栅极存储器单元阵列的已选线和未选线的单元操作电压。在该实施例中，源极线上的负电压用于擦除操作。
图9A-图9F示出了形成3-栅极存储器设备中的步骤。在有源区之间形成STI隔离区之后，形成以下层：衬底10上的二氧化硅（氧化物）40、氧化物40上的多晶硅（多晶硅）42、多晶硅42上的氧化物44、以及氧化物44上的氮化硅（氮化物）46。用沟槽48对氮化物46进行图案化（例如，光刻掩蔽工艺）。在沟槽48内部和多晶硅层42上方形成氧化物间隔物50。通过多晶硅蚀刻来移除间隔物50之间的多晶硅层42的暴露部分，从而暴露氧化物层40。通过氧化物蚀刻来移除氧化物层40的暴露部分。所得结构示于图9A中。优选地，多晶硅层42的经蚀刻的侧壁将向内倾斜（参见倾斜部分42a），从而为多晶硅层42生成更尖锐的上边缘。
执行注入以在沟槽48下面的衬底中形成源极区12。执行氧化物蚀刻和形成以形成沿着倾斜部分42a并在这些倾斜部分的顶部上方（即，在多晶硅42的暴露末端部分上）延伸的隧道氧化物28。使用多晶硅沉积和蚀刻在沟槽48的底部中形成多晶硅，该多晶硅构成擦除栅22。使用氧化物和回蚀在沟槽48中填充氧化物（在擦除栅22上方）。所得结构示于图9B中。
移除氮化物46，并且使用氧化物蚀刻来暴露多晶硅层42的外部分，这些外部分通过多晶硅蚀刻来移除以限定浮栅18的外边缘。用氧化物覆盖浮栅18的外边缘，如图9C所示。氧化物蚀刻移除衬底上的氧化物层，并且在衬底上与浮栅18的外边缘相邻地形成氧化物薄层52。氧化物层52可比隧道氧化物层28薄得多。氮化氧化物(SiON)层可代替氧化物层52形成，或可在氧化物层52上另外形成。存储器单元部分覆盖有多晶硅层54以及多晶硅层54上的氧化物层56，而设备的逻辑部分包括嵌入在多晶硅层54中的SiN（氮化硅）58，其中SiN 58下方的多晶硅层54的该部分充当逻辑栅多晶硅，并且上方的该部分充当伪多晶硅，如图9D所示。然后使用多晶硅蚀刻，留下字线WL多晶硅栅20和逻辑设备多晶硅栅60，如图9E所示。处理继续，包括形成漏极区14和保护性氧化物62的注入，如图9F所示。
在替代实施方案中，可使用多晶硅蚀刻来移除多晶硅字线栅20，并且将其替换为在至少两个侧面上由高K介电24围绕的金属字线栅21，如图10所示。
对于任一实施方案，可调节总单元高度（即，擦除栅22和WL栅20高度），以符合逻辑栅高度要求。通过自对准工艺来限定浮栅宽度、浮栅长度和源极线。由于消除了控制栅，工艺、带布局和金属连接布局将比4-栅极设备更简单。金属连接将更容易填充小Y间距先进设备技术。与上文讨论的常规2和4栅极设备相比，需要更少光刻掩蔽步骤。考虑到相对于隧道氧化物28的薄氧化物层52（由于擦除栅22用于高电压擦除，并且字线栅仅用作选择栅）、字线栅20和擦除栅22的平坦上表面，并且字线栅20不需要形成与浮栅18的任何垂直重叠，因此可显著降低单元高度。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序执行，而是需要以允许本发明的存储器单元的适当形成的任意顺序来执行。最后，单个材料层可以被形成为多个这种或类似材料层，反之亦然。
应该指出的是，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”（之间未设置中间材料、元件或空间）和“间接在…上”（之间设置有中间材料、元件或空间）。类似地，术语“相邻”包括“直接相邻”（之间没有设置中间材料、元件或空间）和“间接相邻”（之间设置有中间材料、元件或空间），“被安装到”包括“被直接安装到”（之间没有设置中间材料、元件或空间）和“被间接安装到”（之间设置有中间材料、元件或空间），并且“被电耦合至”包括“被直接电耦合至”（之间没有将元件电连接在一起的中间材料或元件）和“被间接电耦合至”（之间有将元件电连接在一起的中间材料或元件）。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (4)

1.一种存储器设备，包括：
硅半导体衬底；
间隔开的源极区和漏极区，所述间隔开的源极区和漏极区形成于所述硅半导体衬底中且其间具有沟道区；
导电浮栅，所述导电浮栅设置在所述沟道区的第一部分和所述源极区的第一部分上方并与它们绝缘，其中所述浮栅包括平坦的顶表面和以尖锐边缘终止于所述顶表面处的倾斜侧壁；
导电擦除栅，所述导电擦除栅包括：
第一部分，所述第一部分与所述浮栅横向相邻并与之绝缘，且在所述源极区上方并与之绝缘，以及
第二部分，所述第二部分向上且在所述浮栅上方延伸并与之绝缘，其中所述擦除栅环绕所述尖锐边缘；
导电字线栅，所述导电字线栅设置在所述沟道区的第二部分上方并与之绝缘，其中所述字线栅与所述浮栅横向相邻地设置，并且不包括设置在所述浮栅上方的部分；
其中将所述字线栅与所述沟道区的所述第二部分分开的绝缘厚度小于将所述浮栅与所述擦除栅分开的绝缘厚度；
其中所述擦除栅第二部分是唯一的导电栅或垂直设置在所述浮栅上方的导电栅部分；
其中所述字线栅包括：
面向所述沟道区的所述第二部分的底表面，其中所述底表面是平坦的；以及
与所述底表面相对的顶表面，其中所述顶表面是平坦的；
其中所述擦除栅包括：
面向所述源极区的第二底表面；以及
与所述第二底表面相对的平坦的第二顶表面。
2.根据权利要求1所述的存储器设备，其中所述字线栅包括：
金属材料；以及
高K介电材料层，所述高K介电材料层设置在所述金属材料与所述沟道区的所述第二部分之间。
3.根据权利要求1所述的存储器设备，其中所述字线栅包括：
多晶硅；以及
氮化氧化物层，所述氮化氧化物层设置在所述多晶硅与所述沟道区的所述第二部分之间。
4.一种读取存储器单元的方法，所述存储器单元包括间隔开的源极区和漏极区、浮栅、擦除栅、以及字线栅，
所述间隔开的源极区和漏极区形成于硅半导体衬底中且其间具有沟道区，所述浮栅设置在所述沟道区的第一部分上方并与之绝缘且部分地位于所述源极区上方，
其中所述浮栅包括平坦的顶表面和以尖锐边缘终止于所述顶表面处的倾斜侧壁，所述擦除栅设置在所述源极区上方并与之绝缘，
所述字线栅设置在所述沟道区的第二部分上方并与之绝缘，
其中所述擦除栅包括与所述浮栅横向相邻的第一部分以及向上且在所述浮栅上方延伸的第二部分，且其中所述擦除栅环绕所述尖锐边缘，并且其中所述字线栅与所述浮栅横向相邻地设置且不包括设置在所述浮栅上方的部分，其中将所述字线栅与所述沟道区的所述第二部分分开的绝缘厚度小于将所述浮栅与所述擦除栅分开的绝缘厚度；其中所述擦除栅第二部分是唯一的导电栅或垂直设置在所述浮栅上方的导电栅部分；其中所述字线栅包括：面向所述沟道区的所述第二部分的平坦的底表面；以及与所述底表面相对的平坦的顶表面；其中所述擦除栅包括：面向所述源极区的第二底表面；以及与所述第二底表面相对的平坦的第二顶表面，
所述方法包括：
向所述字线栅施加正电压；
向所述漏极区施加正电压；
向所述擦除栅施加零电压；以及
向所述源极区施加零电压。
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