CN111863949A - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

Info

Publication number
CN111863949A
CN111863949A CN201910359449.XA CN201910359449A CN111863949A CN 111863949 A CN111863949 A CN 111863949A CN 201910359449 A CN201910359449 A CN 201910359449A CN 111863949 A CN111863949 A CN 111863949A
Authority
CN
China
Prior art keywords
sidewall
gate structure
insulating layer
substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910359449.XA
Other languages
English (en)
Inventor
马处铭
黄鸿期
钟贤达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201910359449.XA priority Critical patent/CN111863949A/zh
Priority to US16/425,960 priority patent/US10950712B2/en
Publication of CN111863949A publication Critical patent/CN111863949A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一基底、一栅极结构位于该基底上、一栅极介电层位于该基底以及该栅极结构之间。该栅极结构包含一第一侧壁以及相对于该第一侧壁的一第二侧壁。一第一绝缘层位于该第一侧壁以及该栅极介电层上，该第一绝缘层包含一第一鸟喙部覆盖在该栅极结构的一圆化底角上。一对间隙壁分别位于该第一绝缘层以及该第二侧壁上。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，特别是涉及一种具有非对称栅极结构的半导体元件及其制作方法。
背景技术
在具有高压处理能力的功率元件中，双扩散金属氧化物半导体(double-diffusedmetal-oxide-semiconductor,DMOS)元件持续受到重视。常见的DMOS元件有垂直双扩散金属氧化物半导体(VDMOS)元件与横向双扩散金属氧化物半导体(LDMOS)元件，其中LDMOS元件主要特征为包含一低掺杂浓度、大面积的漂移区(drift region)以缓冲漏极区(drainregion)的高电压，使LDMOS元件可承受较高的工作电压。另外，由于LDMOS元件具有易与其他集成电路元件整合制作的平面结构，现已被广泛的被应用在高电压处理元件中，例如中央处理器电源供应(CPU power supply)、电源管理系统(power management system)、直流/交流转换器(AC/DC converter)以及高功率或高频段的功率放大器等等。
为了使元件可承受的最高电压(或称为击穿电压)符合设计需求，LDMOS的漂移区通常会占用一定的面积，不利于元件尺寸的微缩。因此，如何在元件微缩的情况下维持符合设计需求的耐压表现，仍为本领域持续研究的重要课题。
发明内容
本发明提供一种半导体元件及其制作方法，利用选择性氧化制作工艺以于栅极结构接近漏极区的侧壁上形成一绝缘层并同时圆化栅极结构的底角，可提高半导体元件的击穿电压。
根据本发明一实施例提供的半导体元件，包含一基底、一栅极结构位于该基底上，其中该栅极结构包含一第一侧壁以及相对于该第一侧壁的一第二侧壁、一栅极介电层，位于该基底以及该栅极结构之间、一第一绝缘层，位于该第一侧壁以及该栅极介电层上，其中该第一绝缘层包含一第一鸟喙部覆盖在该栅极结构的一圆化底角上，以及一对间隙壁，分别位于该第一绝缘层以及该第二侧壁上。
根据本发明另一实施例的半导体元件的制作方法，包含首先提供一基底，接着于该基底上形成一栅极结构，其中该栅极结构包含一第一侧壁以及相对于该第一侧壁的一第二侧壁，然后形成一掩模层完全覆盖该基底以及该栅极结构，并图案化该掩模层以形成一开口暴露出该栅极结构的该第一侧壁。后续，进行一氧化制作工艺，以于该第一侧壁上形成一第一绝缘层，然后移除该掩模层，再形成一对间隙壁，分别位于该第一绝缘层以及该第二侧壁上。
附图说明
图1至图6为本发明第一实施例的半导体元件的制作方法步骤剖面示意图，其中:
图1为一半导体元件于该方法之初的剖面示意图；
图2为一半导体元件于形成一掩模层后的剖面示意图；
图3为一半导体元件于形成一图案化掩模层后的剖面示意图；
图4为一半导体元件于形成一绝缘层后的剖面示意图；
图5为一半导体元件于形成一对间隙壁后的剖面示意图；以及
图6为一半导体元件于形成一层间介电层以及接触插塞后的剖面示意图；
图7至图10为本发明第二实施例的半导体元件的制作方法步骤剖面示意图，其中:
图7为一半导体元件于形成一图案化掩模层后的剖面示意图；
图8为一半导体元件于形成一绝缘层后的剖面示意图；以及
图9为一半导体元件于形成一对间隙壁后的剖面示意图；以及
图10为一半导体元件于形成一层间介电层以及接触插塞后的剖面示意图。
主要元件符号说明
X 方向 10a 主表面
Y 方向 10b 圆化顶角
10 基底 18a 第一部分
12 阱区 18b 第二部分
14 漂移区 22a 第一顶角
16 体区 22b 第一底角
18 栅极介电层 23a 圆化顶角
20 栅极结构 23b 圆化底角
22 第一侧壁 24a 第二顶角
23 第一侧壁 24b 第二底角
24 第二侧壁 40a 第二鸟喙部
26 顶面 40b 第一鸟喙部
30 掩模层 42a 第三鸟喙部
32 开口 42b 底面
34 开口 42c 顶面
40 绝缘层 50a 间隙壁
42 绝缘层 50b 间隙壁
52 漏极区 D1 宽度
53 部分 D2 宽度
54 源极区 P1 氧化制作工艺
60 层间介电层 T1 厚度
62 接触插塞 T2 厚度
140 交接面
160 交接面
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例并配合所附的附图作详细说明。所附的附图均为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记描述。文中所述实施例与附图仅供参考与说明用，并非用来对本发明加以限制。本发明涵盖的范围由权利要求界定。与本发明权利要求具同等意义者，也应属本发明涵盖的范围。下文以制作高压金属氧化物半导体元件为例进行说明，应理解本发明的半导体元件及方法也可用于其他半导体元件。
图1至图6为本发明第一实施例的半导体元件的制作方法的步骤剖面示意图。图中所示剖面为在由X方向和Y方向定义的平面上的剖面。X方向和Y方向互相垂直。如图1所示，首先提供一基底10，例如是硅基底、外延硅基底、硅锗半导体基底、碳化硅基底或硅覆绝缘(SOI)基底等，但不限于此。基底10具有一与Y方向垂直的主表面10a，以及形成在主表面10a下方的一阱区12。阱区12可是利用离子注入制作工艺将掺杂物自主表面10a注入至基底10中而形成的一掺杂区，或者是基底10的一含掺杂外延层。根据本发明一实施例，阱区12可具有第一导电型，例如是N型，而基底10可具有与第一导电型互补的第二导电型，例如是P型。需特别说明的是，本文提及的「第一导电型」和「第二导电型」是用来描述半导体材料的互补的导电类型。在本实施例中，「第一导电型」和「第二导电型」分别对应至N型以及P型，应可理解在其他实施例中也可分别对应至P型以及N型。
如图1所示，一栅极结构20形成在基底12的主表面10a上，与基底10之间由栅极介电层18区隔开。栅极结构20在沿着X方向的相对两侧分别具有一第一侧壁22和一第二侧壁24，第一侧壁22介于栅极结构20的第一顶角22a和第一底角22b之间，第二侧壁24介于第二顶角24a和第二底角24b之间。栅极结构20还包含一顶面26位于第一侧壁22和第二侧壁24之间。在一些实施例中，栅极结构20可包含导电材料，例如多晶硅，但不限于此。栅极介电层18可包含绝缘材料，例如氧化硅、氮化硅、高介电常数介电层等，但不限于此。形成栅极结构20和栅极介电层18的方法例如全面性的在基底10上形成一栅极介电材料层(例如氧化硅)，然后在栅极介电材料层上沉积一栅极材料层(例如多晶硅)，再利用图案化制作工艺(例如光刻暨蚀刻制作工艺)蚀刻移除部分栅极材料层和栅极介电材料层，形成如图1所示的栅极介电层18和栅极结构20。
请继续参考图1，一漂移区(drift region)14和一体区(body region)16分别形成在邻近第一侧壁22和第二侧壁24的基底10中，两者之间由阱区12区隔开而不直接接触。漂移区14具有和阱区12相同的第一导电型，例如N型。体区16具有第二导电型，例如P型。栅极结构20的第一侧壁22位于漂移区14和阱区12的交接面140的正上方附近，可如图1所示和交接面140在Y方向上对齐，或者可略沿着X方向位移而位于漂移区14或阱区12的正上方。栅极结构20横跨过体区16和阱区12的交接面160的正上方，使栅极结构20与体区16在Y方向上部分重叠。
请参考图2。接着于基底10上全面性地沉积掩模层30，共型地覆盖基底10主表面10a、栅极结构20的第一侧壁22、第二侧壁24和顶面26。在一些实施例中，掩模层30例如是利用等离子体化学气相沉积(PECVD)或次大气压化学气相沉积(SACVD)制作工艺形成的一氮化硅层，其厚度T2较佳约为栅极结构20厚度T1的百分之25。例如，栅极结构20厚度T1约是800埃
Figure BDA0002046421670000051
时，掩模层30的厚度T2较佳约是
Figure BDA0002046421670000052
掩模层30的厚度太厚会造成后续选择性移除部分掩模层30以图案化掩模层30的困难，厚度不足则无法于后续的氧化制作工艺P1(参考图4)确保其覆盖的区域不会被氧化。
请参考图3。接着可对掩模层30进行图案化制作工艺，例如进行一光刻暨蚀刻制作工艺以移除部分掩模层30，于掩模层30中形成一开口32显露出栅极结构20的第一侧壁22、第一顶角22a以及部分顶面26。需注意，图案化掩模层30后，栅极结构20的其余部分以及基底10的主表面10a仍完全被掩模层30覆盖住，并未显露出来。
请参考图4。接着进行一氧化制作工艺P1，自开口32对栅极结构20进行氧化，以将部分栅极结构20氧化成绝缘层40，覆盖在被氧化后的栅极结构20的第一侧壁23以及栅极介电层18上。氧化制作工艺P1可以是使用氧气(O2)和氮气(N2)的干氧化制作工艺，或是使用氧气(O2)、氢气(H2)和氮气(N2)的湿氧化制作工艺。在一些实施例中，当栅极结构20包含多晶硅时，绝缘层40则包含氧化硅。在一些实施例中，由于氧化制作工艺P1的气体(例如氧)较容易沿着异质材料的交界处渗透，例如沿着栅极结构20与栅极介电层18的交界处渗透而使得接近交界处的栅极结构20具有略高的氧化速率，因此绝缘层40接近栅极介电层18的部分会形成一第一鸟喙部40b覆盖在氧化后的栅极结构20的圆化底角23b上。类似的，在一些实施例中，栅极结构20的顶面26也会具有略高的氧化速率，使得绝缘层40接近顶面26的部分会形成一第二鸟喙部40a覆盖在栅极结构20的一圆化顶角23a上。在一些实施例中，氧化制作工艺P1中的气体，例如氧、氢或氮等气体会扩散至栅极介电层18位于绝缘层40正下方的一第一部分18a，因此第一部分18a的成分会不同于栅极介电层18位于栅极结构20正下方的第二部分18b的成分。例如，第一部分18a相较于第二部分18b可具有较高的氧、氢或氮含量。如图4所示，第一部分18a与第二部分18b之间的交界与第一鸟喙部40b在Y方向上大致上对齐。在一些实施例中，可控制图3所示开口32的宽度D1以及氧化制作工艺P1的时间来控制绝缘层40沿着X方向的厚度。
请参考图5。完成氧化制作工艺P1之后，接着移除掩模层30以显露出栅极结构20的顶面和第二侧壁22以及基底的主表面10a，然后形成一对间隙壁50a和50b，分别位于栅极结构20两侧的绝缘层40和第二侧壁24上。可利用现有的自对准间隙壁制作工艺来制作间隙壁50a和50b，例如先在基底10上全面性的沉积一间隙壁材料层(图未示)，再进行一各向异性蚀刻制作工艺(例如干蚀刻制作工艺)移除部分间隙壁材料层，使间隙壁材料层自对准的剩余在栅极结构20的侧壁，形成剖视图所示位于栅极结构20两侧的间隙壁50a和50b。熟悉本领域技术者应可理解，可通过沉积单层或多层的间隙壁材料层并搭配单次或多次的各向异性蚀刻制作工艺而制作出单层或多层的间隙壁50a和50b。在一些实施例中，移除掩模层30之后、形成间隙壁50a和50b之前的期间可另包含一道或多道制作工艺步骤，例如可包含一道或多道轻掺杂离子注入制作工艺，利用栅极结构20和绝缘层40为掩模将掺杂注入栅极结构20两侧的基底10中以形成轻掺杂区(图未示)。如图6所示，本发明选择性的氧化了栅极结构20邻近漏极区52的部分，因此位于间隙壁50a和50b之间的栅极结构20会具有非对称的剖面形状，其邻近漏极区52的顶角和底角(即圆化顶角23a和圆化底角23b)相较于邻近源极区54的顶角和底角(即第二顶角24a和第二底角24b)具有较圆滑的剖面形状。
请参考图6。接着进行一注入制作工艺，利用栅极结构20、绝缘层40、间隙壁50a和50b作为掩模，将掺杂注入栅极结构20两侧的基底10中，形成分别自对准于间隙壁50a和50b外侧的漏极区52和源极区54，然后再全面性的形成一层间介电层60覆盖住基底10和栅极结构20，接着在层间介电层60中形成分别电连接至栅极结构20、漏极区52和源极区54的接触插塞62，获得本发明的半导体元件100。在本实施例中，漏极区52和源极区54均具有第一导电型，例如N型。漏极区52完全位于漂移区14中，与栅极结构20的圆化底角23b通过间隙壁50a、栅极介电层18的第一部分18a和绝缘层40分隔开。源极区54完全位于体区16中，与栅极结构20的第二底角24b通过间隙壁50b和栅极介电层18的第二部分18b分隔开。半导体元件100的通道区L位于栅极结构20正下方接近基底10主表面10a的体区16中，位于体区16与阱区12的交接面160和源极区54之间，通道区L的通道长度于制作工艺上会受到栅极结构20与体区16重叠的宽度以及源极区54(或轻掺杂区，图未示)与栅极结构20侧壁的距离的影响。通过漂移区14和栅极结构20正下方的阱区12的分压，使漏极区52的高电压在抵达通道区L时已被降至足够低，避免漏极区52和源极区54之间的击穿。
如图6所示，本发明通过掩模层30搭配氧化制作工艺P1来选择性地将栅极结构20邻近漏极区52的部分氧化成为绝缘层40，可使氧化后的栅极结构20的导电部分(例如多晶硅部分)更远离漏极区52，由此可在避免对半导体元件100的源极区54和通道区L以及其他与半导体元件100整合制作的元件的电性产生不预期的影响情况下，显著地提升了栅极结构20和漏极区52之间的电性绝缘。另一方面，本发明通过氧化制作工艺P1来圆化栅极结构20邻近漏极区52的底角，形成圆化底角23b，其相较于未圆化的第一底角22b可进一步降低栅极结构20底角附近的电场强度。再另一方面，本发明通过使氧化制作工艺P1的气体扩散至栅极介电层18，可达到修补栅极介电层18中由于制作工艺(例如图案化栅极结构20和栅极介电层18的蚀刻制作工艺)而产生的缺陷的效果，即栅极介电层18的第一部分18a可具有较少的缺陷，具有较佳的介电品质。综合以上特征，本发明的半导体元件100可有效降低栅极-漏极击穿的可能，具有较高的栅极-漏极击穿电压。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，用以方便在各实施例间互相对照。
图7至图10说明本发明第二实施例的半导体元件的制作方法的步骤剖面示意图。与前文第一实施例的不同处在于，如图7所示，图案化掩模层30后的开口34显露出栅极结构20的第一侧壁22、第一顶角22a以及部分顶面26，还显露出基底10邻近第一侧壁22的部分的主表面10a。相同的，栅极结构20的其余部分以及基底10的其余部分仍完全被掩模层30覆盖住，并未显露出来。
请参考图8。接着进行氧化制作工艺P1，自开口34栅极结构20和基底10显露出来的部分，以形成绝缘层40覆盖在氧化后的栅极结构20的第一侧壁23上以及绝缘层42位于邻近第一侧壁23的基底10中。在一些实施例中，当基底10包含硅时，绝缘层42则包含氧化硅。绝缘层42的底面42b低于基底10的主表面10a。在一些实施例中，绝缘层42的厚度大致上约等于绝缘层40的厚度。在一些实施例中，绝缘层42在基底10主表面10a附近可包含一第三鸟喙部42a，其端部沿着基底10的主表面10a延伸，覆盖在基底10的一圆化顶角上10b。与第一实施例相同，本实施例的栅极介电层18邻近第一侧壁22的第一部分18a也会在氧化制作工艺P1中被进一步氧化成第一部分18a，其氧含量可高于栅极介电层18位于栅极结构20正下方的第二部分18b。如图8所示，绝缘层40、栅极介电层18的第一部分18a和绝缘层42共同构成一L型绝缘层。相同的，在一些实施例中，可控制开口34的宽度D1以及氧化制作工艺P1的时间来控制绝缘层40沿着X方向的厚度以及绝缘层42沿着Y方向的厚度。
请参考图9。接着移除掩模层30，显露出栅极结构20的顶面和第二侧壁22以及基底的主表面10a，然后形成一对间隙壁50a和50b，分别位于栅极结构20两侧的L型绝缘层以及第二侧壁24上。在一些实施例中，可控制图8所示开口34的宽度D2来控制绝缘层42沿着X方向的长度大于间隙壁50a的宽度，使间隙壁50a的底部完全位于绝缘层42上，并显露出绝缘层42的部分顶面42c。
请参考图10。接着进行一注入制作工艺，利用栅极结构20、绝缘层40、间隙壁50a和50b作为掩模，将掺杂注入栅极结构20两侧的基底10中，形成分别自对准于间隙壁50a和50b外侧的漏极区52和源极区54，然后再全面性的形成一层间介电层60覆盖住基底10和栅极结构20，接着在层间介电层60中形成分别电连接至栅极结构20、漏极区52和源极区54的接触插塞62，获得本发明的半导体元件100。值得注意的是，在一些实施例中，由于绝缘层42的部分阻挡，使漏极区52位于绝缘层42下方、较接近栅极结构20的部分53具有较低的掺杂浓度，可降该区域的电场强度，进一步提升半导体元件100的耐压性。
综上所述，本发明一实施例利用选择性氧化栅极结构邻近漏极区的侧壁，形成一第一绝缘层，使氧化后的栅极结构的导电区域更远离漏极区，同时使栅极结构靠近漏极区的底角圆化，由此可有效提高栅极-漏极之间的击穿电压。本发明另一实施例还氧化了基底邻近该侧壁的部分而形成一第二绝缘层，通过第二绝缘层对源/漏极注入制作工艺的部分阻挡效果，使漏极区接近栅极结构20的部分具有较低的掺杂浓度，可更进一步提高栅极-漏极之间的击穿电压。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件，其特征在于，该半导体元件包含：
基底；
栅极结构，位于该基底上，该栅极结构包含第一侧壁以及相对于该第一侧壁的第二侧壁；
栅极介电层，位于该基底以及该栅极结构之间；
第一绝缘层，位于该第一侧壁以及该栅极介电层上，其中该第一绝缘层包含第一鸟喙部，覆盖在该栅极结构的圆化底角上；以及
一对间隙壁，分别位于该第一绝缘层以及该第二侧壁上。
2.如权利要求1所述的半导体元件，其中该第二侧壁与该间隙壁直接接触，该第一侧壁与另一该间隙壁之间由该第一绝缘层而完全区隔开。
3.如权利要求1所述的半导体元件，其中该第一绝缘层另包含第二鸟喙部，覆盖在该栅极结构的圆化顶角上。
4.如权利要求1所述的半导体元件，其中该栅极介电层包含位于该第一绝缘层正下方的第一部分以及位于该栅极结构正下方的第二部分，该第一部分与该第二部分之间的一交界与该第一鸟喙部在垂直方向上大致上对齐。
5.如权利要求4所述的半导体元件，其中该栅极介电层的该第一部分与该第二部分包含不同的组成。
6.如权利要求1所述的半导体元件，另包含第二绝缘层，位于邻近该第一侧壁的该基底中。
7.如权利要求6所述的半导体元件，其中该第二绝缘层的底面低于该基底的顶面。
8.如权利要求7所述的半导体元件，其中该第二绝缘层包含第三鸟喙部，邻近该基底的该顶面。
9.如权利要求7所述的半导体元件，其中该第二绝缘层的顶面自一该间隙壁的底部显露出来。
10.如权利要求1所述的半导体元件，另包含:
阱区，位于该基底中，该阱区具有第一导电型；
漂移区，位于该阱区中并且邻近该栅极结构的该第一侧壁，该漂移区具有该第一导电型；
体区，位于该阱区中并且邻近该栅极结构的该第二侧壁，该体区具有与该第一导电型互补的第二导电型，该栅极结构横跨过该体区与该阱区的一交界；
漏极区，位于该第一绝缘层上的一该间隙壁外侧的该漂移区中；以及
源极区，位于该第二侧壁上的另一该间隙壁外侧的该体区中。
11.一种半导体元件的制作方法，包含:
提供基底；
在该基底上形成栅极结构，该栅极结构包含第一侧壁以及相对于该第一侧壁的第二侧壁；
形成掩模层完全覆盖该基底以及该栅极结构；
图案化该掩模层以形成开口暴露出该栅极结构的该第一侧壁；
进行氧化制作工艺，以于该第一侧壁上形成第一绝缘层；
移除该掩模层；以及
形成一对间隙壁，分别位于该第一绝缘层以及该第二侧壁上。
12.如权利要求11所述的制作方法，其中该氧化制作工艺包含氧化该栅极结构以形成该第一绝缘层。
13.如权利要求11所述的制作方法，其中该栅极结构包含多晶硅，该第一绝缘层包含氧化硅。
14.如权利要求11所述的制作方法，其中该掩模层包含氮化硅。
15.如权利要求11所述的制作方法，其中该基底邻近该第一侧壁的部分自该掩模层的该开口显露出来。
16.如权利要求15所述的制作方法，其中该氧化制作工艺包含:
氧化该第一侧壁以形成该第一绝缘层；以及
氧化该基底显露的部分以形成第二绝缘层。
17.如权利要求16所述的制作方法，其中该第二绝缘层包含底面，该底面低于该基底的主表面。
18.如权利要求16所述的制作方法，其中该第二绝缘层的顶面自一该间隙壁的底部显露出来。
19.如权利要求11所述的制作方法，其中形成该栅极结构之前，另包含:
在该基底中形成阱区，具有第一导电型；
在该阱区中形成漂移区和体区，该漂移区和该体区由该阱区分隔开而不直接接触，该漂移区具有该第一导电型，该体区具有与该第一导电型互补的第二导电型，该栅极结构横跨过该体区与该阱区的一交界。
20.如权利要求19所述的制作方法，其中形成该对间隙壁之后，另包含:
以该对间隙壁为掩模对该基底进行注入制作工艺，形成自对准于该对间隙壁的漏极区和源极区，该漏极区位于该漂移区中且包含该第一导电型，该源极区位于该体区中且包含该第一导电型。
CN201910359449.XA 2019-04-30 2019-04-30 半导体元件及其制作方法 Pending CN111863949A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910359449.XA CN111863949A (zh) 2019-04-30 2019-04-30 半导体元件及其制作方法
US16/425,960 US10950712B2 (en) 2019-04-30 2019-05-30 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910359449.XA CN111863949A (zh) 2019-04-30 2019-04-30 半导体元件及其制作方法

Publications (1)

Publication Number Publication Date
CN111863949A true CN111863949A (zh) 2020-10-30

Family

ID=72965503

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910359449.XA Pending CN111863949A (zh) 2019-04-30 2019-04-30 半导体元件及其制作方法

Country Status (2)

Country Link
US (1) US10950712B2 (zh)
CN (1) CN111863949A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355442B2 (en) * 2019-05-10 2022-06-07 International Business Machines Corporation Forming self-aligned multi-metal interconnects

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020195660A1 (en) * 2001-06-25 2002-12-26 Hynix Semiconductor Inc. Transistor in semiconductor device and method of manufacturing the same
CN1453880A (zh) * 2002-04-24 2003-11-05 华邦电子股份有限公司 金氧半场效应晶体管及其制造方法
CN1877797A (zh) * 2005-06-09 2006-12-13 台湾积体电路制造股份有限公司 随机存取存储器及其制造方法
US20060292768A1 (en) * 2005-06-23 2006-12-28 Moon Jae Yuhn Semiconductor device and manufacturing method thereof
KR20080062066A (ko) * 2006-12-29 2008-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US20090108347A1 (en) * 2007-10-26 2009-04-30 Adkisson James W Lateral diffusion field effect transistor with asymmetric gate dielectric profile
CN102738209A (zh) * 2011-04-06 2012-10-17 旺宏电子股份有限公司 半导体元件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252278B1 (en) 1998-05-18 2001-06-26 Monolithic Power Systems, Inc. Self-aligned lateral DMOS with spacer drift region
TWI506790B (zh) 2013-02-07 2015-11-01 Vanguard Int Semiconduct Corp 高電壓半導體元件及其製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020195660A1 (en) * 2001-06-25 2002-12-26 Hynix Semiconductor Inc. Transistor in semiconductor device and method of manufacturing the same
CN1453880A (zh) * 2002-04-24 2003-11-05 华邦电子股份有限公司 金氧半场效应晶体管及其制造方法
CN1877797A (zh) * 2005-06-09 2006-12-13 台湾积体电路制造股份有限公司 随机存取存储器及其制造方法
US20060292768A1 (en) * 2005-06-23 2006-12-28 Moon Jae Yuhn Semiconductor device and manufacturing method thereof
KR20080062066A (ko) * 2006-12-29 2008-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US20090108347A1 (en) * 2007-10-26 2009-04-30 Adkisson James W Lateral diffusion field effect transistor with asymmetric gate dielectric profile
CN102738209A (zh) * 2011-04-06 2012-10-17 旺宏电子股份有限公司 半导体元件及其制造方法

Also Published As

Publication number Publication date
US20200350419A1 (en) 2020-11-05
US10950712B2 (en) 2021-03-16

Similar Documents

Publication Publication Date Title
US7345341B2 (en) High voltage semiconductor devices and methods for fabricating the same
US6620688B2 (en) Method for fabricating an extended drain metal oxide semiconductor field effect transistor with a source field plate
US6852597B2 (en) Method for fabricating power semiconductor device having trench gate structure
US8114750B2 (en) Lateral diffusion field effect transistor with drain region self-aligned to gate electrode
US7371632B2 (en) Semiconductor device having high-voltage transistor and PIP capacitor and method for fabricating the same
JP2002299619A (ja) 半導体装置およびその製造方法
CN111048420B (zh) 横向双扩散晶体管的制造方法
CN112864018A (zh) 沟槽型场效应晶体管结构及其制备方法
KR20040051931A (ko) 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100669597B1 (ko) 균일한 채널 농도 분포를 갖는 수평형 디모스 트랜지스터
CN110957370B (zh) 横向双扩散晶体管的制造方法
JP2011071232A (ja) 半導体装置およびその製造方法
KR100289049B1 (ko) 이중필드판구조를갖는전력소자
KR100790261B1 (ko) 디모스 소자 제조 방법
CN111863949A (zh) 半导体元件及其制作方法
TW200952176A (en) Semiconductor devices and methods for fabricating the same
CN114429985B (zh) 具有栅场板结构的横向功率器件及其制备方法
CN111987165B (zh) 横向双扩散晶体管的制造方法
CN112490293B (zh) 半导体器件及其制造方法
CN113809162A (zh) 功率元件
KR100866260B1 (ko) 비대칭 엘디디 모스펫의 제조방법
KR100298194B1 (ko) 트렌치 게이트 구조를 갖는 전력소자
KR20110078531A (ko) 고전압 반도체 소자 및 고전압 반도체 소자의 제조 방법
KR20110078978A (ko) 반도체 소자 및 그 제조 방법
CN114759091A (zh) 高压元件、高压控制元件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination