TWI622133B - 記憶體結構及其製作方法 - Google Patents
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Abstract
一種記憶體結構，包含半導體基底、至少二個淺溝槽隔離、主動區、第一介電層、浮置閘極、第二介電層以及控制閘極。淺溝槽隔離相鄰設置於半導體基底中。主動區設置於半導體基底中且位於該等淺溝槽隔離之間。第一介電層設置於主動區表面。浮置閘極設置於半導體基底上且具有階梯狀側壁，並包含上層部和下層部，其中上層部寬度小於下層部寬度，下層部橫跨主動區且延伸至淺溝槽隔離上並部分覆蓋淺溝槽隔離。第二介電層覆蓋浮置閘極。控制閘極設置於第二介電層上。
Description
本發明係關於一種記憶體結構以及記憶體結構的製作方法，尤指浮置閘極能有效遮蔽主動區的一種記憶體結構及相關的製作方法。
非揮發性記憶體是一種在無電力供應時仍可保留儲存資訊的記憶體，例如快閃記憶體和其他半導體類的記憶體元件。隨著記憶體結構的微縮，浮置閘極和主動區之間的重疊偏移問題對元件的影響越來越明顯。一般而言，當重疊偏移過大時，浮置閘極的底部邊緣無法有效遮蔽主動區，使得控制閘極與主動區的距離過近，造成局部電場不均勻，進而影響浮置閘極存儲電荷的可靠度。傳統上，可以增加浮置閘極的寬度以確保其有效遮蔽並隔絕主動區與控制閘極。然而，當浮置閘極寬度較大而使得相鄰浮置閘極之間的間隙太小時，將使控制閘極難以有效填入浮置閘極之間的間隙。因此，設計出可同時改善浮置閘極遮蔽效果以及控制閘極填隙能力的結構實為目前所需。
因此，本發明之主要目的在於提供一種記憶體結構以及記憶體結構的製作方法，以解決前述問題。
本發明之一實施例提供了一種記憶體結構，其包含半導體基底、至少二淺溝槽隔離（shallow trench isolation，STI）、主動區、第一介電層、浮置閘極、第二介電層以及控制閘極。其中淺溝槽隔離相鄰設置於半導體基底中，主動區設置於該半導體基底中且位於該等淺溝槽隔離之間，而第一介電層設置在主動區表面。浮置閘極設置於半導體基底上，具有階梯狀側壁並包含上層部和下層部，其中上層部的寬度小於下層部的寬度，下層部橫跨主動區且延伸至淺溝槽隔離上並部分覆蓋淺溝槽隔離。再者，第二介電層覆蓋於浮置閘極上，而控制閘極設置於第二介電層上。
本發明之一實施例，另提供了一種記憶體結構的製作方法。首先提供一半導體基底，於半導體基底中形成至少二個相鄰的淺溝槽隔離，且該等淺溝槽隔離之間的區域定義為主動區。其後，於半導體基底表面形成一第一介電層，覆蓋主動區內表面。然後，於半導體基底上形成一浮置閘極，浮置閘極具有階梯狀側壁並包括上層部和下層部，其中上層部的寬度小於下層部的寬度，下層部橫跨主動區且延伸至該等淺溝槽隔離上，並部分覆蓋該等淺溝槽隔離。接著，於浮置閘極上形成一第二介電層，覆蓋浮置閘極，其後，於第二介電層上形成控制閘極。
為使熟習本發明所屬技術領域之一般技藝者能更進一步瞭解本發明，下文特列舉較佳實施例，並配合所附圖式，詳細說明本發明記憶體結構與製作方法及所欲達成的功效。
第1圖至第5圖為本發明記憶體結構的製作方法之第一實施例的製程示意圖，其中第5圖繪示了本發明記憶體結構之第一實施例的剖面示意圖，本發明之記憶體結構舉例為快閃記憶體，但亦可應用於其他種類的記憶體裝置中。如第1圖所示，首先，提供一半導體基底102，其例如為矽基底、磊晶矽基底、矽鍺基底、碳化矽基底或絕緣層覆矽(silicon-on-insulator，SOI)基底。接著在半導體基底102中形成至少二個淺溝槽隔離（shallow trench isolation，STI）104，相鄰設置於半導體基底102中，製作淺溝槽隔離104的方法可例如為先於半導體基底102上形成遮罩，接著進行蝕刻製程，以於半導體基底102中形成溝槽，再於溝槽中填入絕緣材料(例如氧化矽)，之後移除遮罩。在形成淺溝槽隔離104後，相鄰兩個淺溝槽隔離104之間的區域定義為主動區106，其中主動區106可選擇性的包括摻雜區，但本發明不以此為限。接著，於主動區106的半導體基底102表面形成第一介電層108，例如（但不限於）藉由進行一氧化製程而形成。其中，第一介電層108的材料可包含絕緣材料或具低介電常數之介電材料(low-K dielectric material)，例如氧化矽，但不以此為限。然後，於半導體基底102上全面性地形成一導電層110，其材料舉例為多晶矽材料，但不以此為限。
如第2圖所示，於導電層110上形成一圖案化之硬遮罩層112，且硬遮罩層112至少覆蓋主動區106。在本實施例中，硬遮罩層寬度W1大於主動區106的上表面寬度W2。舉例而言，主動區106的上表面寬度W2可為約90奈米至約110奈米，而硬遮罩層寬度W1比主動區106的上表面寬度W2寬約40奈米至約60奈米，因此硬遮罩層寬度W1可為約130奈米至170奈米，但不以此為限。接著，部分移除被硬遮罩層112所暴露出的導電層110，以使導電層110的表面具有高低落差而具有第一表面S1、第二表面S2與側壁SW，其中側壁SW設於第一表面S1與第二表面S2之間並與第一表面S1和第二表面S2相接。在本實施例中，部分移除硬遮罩層112所暴露出的導電層110的步驟係移除一半厚度的導電層110，換句話說，原導電層110的厚度以符號「T」表示，而此步驟係將約1/2T厚度的導電層110移除。舉例而言，此步驟是以硬遮罩層112當作蝕刻遮罩，對導電層110進行一蝕刻製程，例如乾蝕刻製程，當被硬遮罩層112所曝露出的導電層110的一半厚度被移除時，便可停止蝕刻製程，以形成第2圖所示的導電層110’，此時被曝露出的部分導電層110’的厚度t約為1/2T。但本發明不以此為限，在不同實施例中，厚度t與厚度T的比例可不為1/2。
接著於導電層110’的側壁SW表面形成氧化層114，如第3圖所示，本實施例的方法係利用再氧化法（re-oxidation）將導電層110’被暴露出的表層區域氧化，以形成氧化層114，因此氧化層114會形成在第2圖所示的導電層110’的側壁SW與第二表面S2表面。此外，本實施例的氧化層114的厚度為約5奈米至約15奈米，但本發明不以此為限，且氧化層114在側壁SW與第二表面S2上可具有不同厚度。需注意的是，由於導電層110’的表層區域被氧化而形成氧化層114，因此第3圖以導電層110’與氧化層114的交界處表示導電層110’在再氧化製程後的側壁SW與第二表面S2。需注意的是，在形成氧化層114後，被硬遮罩層112覆蓋之部分導電層110’的寬度W
L1會小於硬遮罩層寬度W1。
然後如第4圖所示，以硬遮罩層112當作蝕刻遮罩，進行一蝕刻製程，移除未被硬遮罩層112覆蓋的部分氧化層114，以於導電層110’的側壁SW表面形成側壁子116，同時移除被硬遮罩層112或側壁子116所暴露出的部分導電層110’，剩下的導電層110’即為浮置閘極FG。
接著如第5圖所示，依序移除硬遮罩層112和側壁子116。需注意的是，在此移除步驟中，沒有被浮置閘極FG所覆蓋的部分淺溝槽隔離104表面可能會形成凹槽120，但在其他實施例中，也可能因製程條件而使淺溝槽隔離104表面幾乎不具有凹槽120。然後，在半導體基底102表面全面性的形成第二介電層118，覆蓋浮置閘極FG與淺溝槽隔離104表面，其中第二介電層118的材料選擇可為絕緣材料或低介電常數之介電材料，舉例如氧化矽，但不以此為限。之後，再於第二介電層118上形成一導電層，以作為控制閘極CG，其材料舉例為多晶矽，但不以此為限。如此，便完成本發明記憶體結構100之主要元件的製作。
如第5圖所示，本發明第一實施例之記憶體結構100包含一半導體基底102、至少二個淺溝槽隔離104、一主動區106、一第一介電層108、一浮置閘極FG、一第二介電層118以及一控制閘極CG。其中，淺溝槽隔離104係相鄰設置於半導體基底102中，而主動區106設置於半導體基底102中且位於相鄰的淺溝槽隔離104之間，而第一介電層108設置於主動區106表面。再者，浮置閘極FG設置在半導體基底102上，具有階梯狀側壁S3並包含上層部L1和下層部L2，其中上層部寬度W
L1小於下層部寬度W
L2，下層部L2橫跨主動區106且延伸至與主動區106相鄰的淺溝槽隔離104上，並部分覆蓋淺溝槽隔離104。再者，浮置閘極FG的上層部寬度W
L1大於主動區106的上表面寬度W2，例如，浮置閘極FG的上層部寬度W
L1比主動區106的上表面寬度W2寬約20奈米至60奈米。再者，第二介電層118覆蓋於浮置閘極FG以及淺溝槽隔離104表面，而控制閘極CG設置於第二介電層118上，其中第二介電層118使浮置閘極FG和控制閘極CG彼此電性絕緣。此外，淺溝槽隔離104被浮置閘極FG所暴露出的部分可選擇性的具有凹槽120，位於浮置閘極FG兩側。
本發明之記憶體結構及其製作方法並不以上述實施例為限。下文將繼續揭示本發明之其它實施例，為了簡化說明並突顯各實施例或變化形之間的差異，下文中使用相同標號標注相同元件，並不再對重覆部分作贅述。
請參考第6圖至第9圖，第6圖至第9圖為本發明記憶體結構製作方法之第二實施例之製程意圖，其中第6圖係接續第1圖之製程。如第6圖所示，在形成導電層110後，於導電層110上形成一圖案化之硬遮罩層112，其中硬遮罩層112至少覆蓋主動區106，且硬遮罩層寬度W3實質上相同於主動區106的上表面寬度W2。舉例而言，硬遮罩層寬度W3與主動區106的上表面寬度W2可約為90奈米至110奈米，但不以此為限。
如第7圖所示，接著，部分移除被硬遮罩層112所暴露出的導電層110，以形成導電層110’’。其中，導電層110’’的表面具有高低落差而具有第一表面S1、第二表面S2與側壁SW，其中側壁SW設於第一表面S1與第二表面S2之間並與第一表面S1和第二表面S2相接。在本實施例中，可進行一蝕刻製程以移除被曝露出的導電層110，並且，部分移除硬遮罩層112所暴露出的導電層110的步驟係移除一半厚度的導電層110以形成導電層110’’，因此在蝕刻製程後，未被硬遮罩層112覆蓋的部分導電層110”的厚度t為硬遮罩層112覆蓋之導電層110”的厚度T的一半，但本發明不以此為限。其後，於導電層110’’的側壁SW表面以沉積製程形成氧化層114’，本實施例形成氧化層114’的方法舉例為化學氣相（CVD）製程、沉積製程或電漿原子層（atomic layer depostion）沉積製程，但不以此為限。詳細而言，所形成的氧化層114’會同時覆蓋硬遮罩層112以及導電層110’’表面，且氧化層114’的厚度舉例為約5奈米至約15奈米，但不以此為限。
然後如第8圖所示，移除部分氧化層114’，例如（但不限於）進行一乾蝕刻製程，以於導電層110”的側壁SW表面形成側壁子116’，同時移除被硬遮罩層112或側壁子116’所暴露出的部分導電層110”，剩下的導電層110”即形成浮置閘極FG。
接著，如第9圖所示，依序移除硬遮罩層112和側壁子116’。需注意的是，在移除硬遮罩層112和側壁子116’的同時，未被導電層110”所覆蓋的淺溝槽隔離104表面可能會被部分移除而形成凹槽120。接著，於浮置閘極FG表面形成第二介電層118以覆蓋浮置閘極FG，然後再於第二介電層118上形成控制閘極CG。其中，第二介電層118將浮置閘極FG和控制閘極CG彼此電性絕緣。如此，便完成本發明第二實施例之記憶體結構100’的製作。
如第9圖所示，在本發明第二實施例之記憶體結構100’中，浮置閘極FG包括上層部L1與下層部L2，上層部寬度W
L1小於下層部寬度W
L2，下層部L2會橫跨主動區106且延伸至主動區106兩側的淺溝槽隔離104上，並部分覆蓋淺溝槽隔離104。本實施例與第一實施例的不同處在於記憶體結構100’之浮置閘極FG的上層部寬度W
L1和主動區106的上表面寬度W2會實質上相同，或大約具有相同之寬度，亦即為第6圖所示硬遮罩層112的寬度。
根據本發明記憶體結構的製作方法，能製作出具有特別結構的浮置閘極，其具有階梯狀側壁而具有上層部與下層部，且浮置閘極的上層部寬度小於下層部寬度。由於浮置閘極的下層部都會橫跨主動區而覆蓋兩側的淺溝槽隔離，因此也會覆蓋淺溝槽隔離與主動區之間具有凹陷的交界區，能有效避免在習知製程中因浮置閘極和主動區的重疊偏移問題而造成控制閘極填入凹陷之缺陷情況，改善習知記憶體結構的電性問題。再者，因為本發明浮置閘極的上層部小於下層部，使得相鄰浮置閘極之間有足夠大的間距，因此後續形成的控制閘極可以有效填入相鄰浮置閘極之間，不易在填入時形成空洞。由上述可知，本發明記憶體結構的製作方法與記憶體結構能有效解決習知浮置閘極和主動區的重疊偏移問題，提供具有良好電性與信賴性的記憶體裝置。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、100’‧‧‧記憶體結構
102‧‧‧半導體基底
104‧‧‧淺溝槽隔離
106‧‧‧主動區
108‧‧‧第一介電層
110、110’、110’’‧‧‧導電層
112‧‧‧硬遮罩層
114、114’‧‧‧氧化層
116、116’‧‧‧側壁子
118‧‧‧第二介電層
120‧‧‧凹槽
CG‧‧‧控制閘極
FG‧‧‧浮置閘極
L1‧‧‧上層部
L2‧‧‧下層部
S1‧‧‧第一表面
S2‧‧‧第二表面
S3‧‧‧階梯狀側壁
SW‧‧‧側壁
T、t‧‧‧厚度
W1、W3‧‧‧硬遮罩層寬度
W2‧‧‧上表面寬度
W<sub>L1</sub>‧‧‧上層部寬度
W<sub>L2</sub>‧‧‧下層部寬度
第1圖至第5圖所示為本發明記憶體結構製作方法之第一實施例的製程示意圖。 第6圖至第9圖所示為本發明記憶體結構製作方法之第二實施例的製程示意圖。
Claims (12)
- 一種記憶體結構，包含：一半導體基底；至少二個淺溝槽隔離(shallow trench isolation，STI)，相鄰設置於該半導體基底中；一主動區，設置於該半導體基底中且位於該等淺溝槽隔離之間；一第一介電層，設置於該主動區表面；一浮置閘極，設置於該半導體基底上，該浮置閘極具有階梯狀側壁並包含一上層部和一下層部，其中該上層部的寬度小於該下層部的寬度，該下層部橫跨該主動區且延伸至該等淺溝槽隔離上，並部分覆蓋該等淺溝槽隔離；一第二介電層，覆蓋該浮置閘極；以及一控制閘極，設置於該第二介電層上；其中該等淺溝槽隔離被該浮置閘極所暴露出的部分具有一凹槽。
- 如請求項1所述記憶體結構，其中該浮置閘極的該上層部的寬度和該主動區上表面的寬度實質相同。
- 如請求項1所述記憶體結構，其中該浮置閘極的該上層部的寬度大於該主動區上表面的寬度。
- 如請求項3所述記憶體結構，其中該浮置閘極的該上層部的寬度比該主動區的上表面寬度寬約20奈米至60奈米。
- 一種記憶體結構的製作方法，包含： 提供一半導體基底；於該半導體基底中形成至少二個相鄰的淺溝槽隔離，且該等淺溝槽隔離之間的區域定義為一主動區；於該半導體基底表面形成一第一介電層，覆蓋該主動區表面；於該半導體基底上形成一浮置閘極，該浮置閘極具有階梯狀側壁並包括一上層部和一下層部，其中該上層部的寬度小於該下層部的寬度，該下層部橫跨該主動區且延伸至該等淺溝槽隔離上，並部分覆蓋該等淺溝槽隔離，並且在沒有被該浮置閘極所覆蓋的部分該等淺溝槽隔離表面形成一凹槽；於該浮置閘極上形成一第二介電層，覆蓋該浮置閘極；以及於該第二介電層上形成一控制閘極。
- 如申請專利範圍第5項所述之記憶體結構的製作方法，其中形成該浮置閘極的步驟包含：於該半導體基底上形成一導電層；於該導電層上形成一圖案化之硬遮罩層，且該硬遮罩層至少覆蓋該主動區；部分移除被該硬遮罩層所暴露出的該導電層，以使該導電層的表面具有高低落差而具有一第一表面、一第二表面與一側壁，其中該側壁設於該第一表面與該第二表面之間並與該第一表面和該第二表面相接；於該導電層的該側壁表面形成一氧化層；進行一蝕刻製程，移除部分該氧化層，以於該導電層的該側壁表面形成一側壁子，同時移除被該硬遮罩層或該側壁子所暴露出的部分該導電層；以及依序移除該硬遮罩層和該側壁子。
- 如申請專利範圍第6項所述之記憶體結構的製作方法，其中部分移除 該硬遮罩層所暴露出的該導電層的步驟係移除一半厚度的該導電層。
- 如申請專利範圍第6項所述之記憶體結構的製作方法，其中該硬遮罩層的寬度大於該主動區的上表面寬度。
- 如申請專利範圍第8項所述之記憶體結構的製作方法，其中該硬遮罩層的寬度比該主動區的上表面寬度寬約40奈米至60奈米。
- 如申請專利範圍第8項所述之記憶體結構的製作方法，其中形成該氧化層的方法包括再氧化(re-oxidation)法。
- 如申請專利範圍第6項所述之記憶體結構的製作方法，其中該硬遮罩層的寬度實質上相同於該主動區上表面的寬度。
- 如申請專利範圍第11項所述之記憶體結構的製作方法，其中形成該氧化層的方法包括沉積法，且該氧化層覆蓋該硬遮罩層。
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