CN116249347A - 半导体存储器件 - Google Patents

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CN116249347A CN202211547941.8A CN202211547941A CN116249347A CN 116249347 A CN116249347 A CN 116249347A CN 202211547941 A CN202211547941 A CN 202211547941A CN 116249347 A CN116249347 A CN 116249347A
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姜泰逵
金根楠
朴成珉
安泰炫
李常铉
张殷硕
郑文泳
郑义撤
崔贤根
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Abstract

一种半导体存储器件包括：字线，平行于半导体基板的顶表面延伸；沟道图案，与字线交叉并具有平行于所述顶表面的长轴；位线，垂直于所述顶表面延伸并与沟道图案的第一侧表面接触；以及数据存储元件，与沟道图案的与第一侧表面相反的第二侧表面接触。沟道图案包括与位线相邻的第一掺杂区域、与数据存储元件相邻的第二掺杂区域以及在第一掺杂区域和第二掺杂区域之间并与字线重叠的沟道区域。第一掺杂区域和第二掺杂区域中的至少一个包括与沟道区域相邻的低浓度区域和与沟道区域间隔开的高浓度区域。

Description

半导体存储器件
技术领域
实施方式涉及一种半导体存储器件。
背景技术
需要半导体器件的更高的集成以满足消费者对优异性能和低廉价格的需求。在半导体器件的情况下，由于它们的集成是决定产品价格的重要因素，所以特别需要提高集成。在二维或平面半导体器件的情况下，由于它们的集成主要由单位存储单元所占据的面积决定，所以集成受到精细图案形成技术的水平的很大影响。然而，提高图案精细度所需的极其昂贵的工艺设备对提高二维或平面半导体器件的集成设置了实际限制。因此，最近已经提出包括三维排列的存储单元的三维半导体存储器件。
发明内容
根据一实施方式，一种半导体存储器件可以包括：字线，在平行于半导体基板的顶表面的第一方向上延伸；沟道图案，被提供为与字线交叉并具有在平行于半导体基板的顶表面的第二方向上的长轴；位线，在垂直于半导体基板的顶表面的第三方向上延伸并与沟道图案的第一侧表面接触；以及数据存储元件，与沟道图案的与第一侧表面相反的第二侧表面接触。沟道图案可以包括与位线相邻的第一掺杂区域、与数据存储元件相邻的第二掺杂区域以及提供在第一掺杂区域和第二掺杂区域之间并与字线重叠的沟道区域。第一掺杂区域和第二掺杂区域中的至少一个可以包括与沟道区域相邻的低浓度区域和与沟道区域间隔开的高浓度区域。
根据一实施方式，一种半导体存储器件可以包括：堆叠(stack)，包括交替堆叠在半导体基板上的字线和层间绝缘图案，字线在平行于半导体基板的顶表面的第一方向上延伸；沟道图案，被提供为与字线交叉并具有在第二方向上的长轴，并且设置在半导体基板上以在第一方向上和在垂直于半导体基板的顶表面的第三方向上彼此间隔开；位线，在第三方向上延伸并在第一方向上彼此间隔开，并且每条位线与在第三方向上彼此间隔开的沟道图案的第一侧表面接触；以及数据存储元件，分别提供在层间绝缘图案中的垂直相邻的层间绝缘图案之间并与沟道图案的与第一侧表面相反的第二侧表面接
触。每个沟道图案可以包括与位线相邻的第一掺杂区域、与数据存储元件相5邻的第二掺杂区域以及提供在第一掺杂区域和第二掺杂区域之间并与字线
重叠的沟道区域。第二掺杂区域可以包括与沟道区域相邻的低浓度区域和与数据存储元件接触的高浓度区域。当在第二方向上测量时，低浓度区域的长度可以大于高浓度区域的长度。
根据一实施方式，一种半导体存储器件可以包括：设置在半导体基板上的第一堆叠和第二堆叠，第一堆叠和第二堆叠中的每个包括多条字线，所述
多条字线在第一方向上延伸并堆叠在半导体基板上且使层间绝缘图案插设在其间；沟道图案，被提供为与字线交叉并具有在第二方向上的长轴，并且设置在半导体基板上以在第一方向和第二方向上以及在垂直于半导体基板
的顶表面的第三方向上彼此间隔开；位线，在第三方向上延伸并在第一方向上彼此间隔开，位线包括与第一堆叠的字线交叉的第一位线以及与第二堆叠
的字线交叉的第二位线；第一存储电极，分别提供在第一堆叠的层间绝缘图案之间；第二存储电极，分别提供在第二堆叠的层间绝缘图案之间；板电极，提供在第一堆叠和第二堆叠之间以共同覆盖第一存储电极和第二存储电极；
电介质层，在第一存储电极与板电极之间和在第二存储电极与板电极之间；第一绝缘隔离图案，在第一方向上彼此间隔开并提供在第一位线之间和在第二位线之间；以及第二绝缘隔离图案，在第一方向上彼此间隔开并提供在第一存储电极之间和在第二存储电极之间。每个沟道图案可以包括与位线相邻的第一掺杂区域、与数据存储元件相邻的第二掺杂区域以及提供在第一掺杂
区域和第二掺杂区域之间并与字线重叠的沟道区域。第一掺杂区域和第二掺杂区域中的至少一个可以包括与沟道区域相邻的低浓度区域和与沟道区域
间隔开的高浓度区域。
附图说明
通过参照附图详细描述实施方式，特征对于本领域技术人员将变得明显，附图中：
图1是示出根据一示例实施方式的半导体存储器件的框图。
图2A是示出根据一示例实施方式的半导体存储器件的平面图。
图2B是沿着图2A的线A-A'和B-B'截取的截面图，以示出根据一示例实施方式的半导体存储器件的单元阵列结构。
图2C是沿着图2A的线C-C'和D-D'截取的截面图，以示出根据一示例实施方式的半导体存储器件的单元阵列结构。
图3A和图3B是示出图2B的部分“P”的放大截面图。
图4是示出根据一示例实施方式的半导体存储器件的一部分的透视图。
图5A至图13A是示出根据一示例实施方式的制造半导体存储器件的方法的平面图。
图5B至图13B是分别沿着图5A至图13A的线A-A'和B-B'截取的截面图，以示出根据一示例实施方式的制造半导体存储器件的方法。
图5C至图13C是分别沿着图5A至图13A的线C-C'和D-D'截取的截面图，以示出根据一示例实施方式的制造半导体存储器件的方法。
图5D至图13D是示出根据一示例实施方式的制造半导体存储器件的方法的透视图。
图14A至图14E是示出根据一示例实施方式的形成半导体存储器件的掺杂区域的方法并对应于图13B的部分“R”的截面图。
具体实施方式
图1是示出根据一示例实施方式的半导体存储器件的框图。
参照图1，半导体存储器件可以包括存储单元阵列1、行解码器2、感测放大器3、列解码器4和控制逻辑5。
存储单元阵列1可以包括三维排列的多个存储单元MC。每个存储单元MC可以提供在设置为彼此交叉的字线WL和位线BL之间并且连接到字线WL和位线BL。
每个存储单元MC可以包括彼此串联电连接的选择元件TR和数据存储元件DS。选择元件TR可以是场效应晶体管(FET)，数据存储元件DS可以通过电容器、可变电阻器等来实现。作为一示例，选择元件TR可以包括晶体管，该晶体管的栅电极连接到字线WL并且该晶体管的漏极/源极端子分别连接到位线BL和数据存储元件DS。
行解码器2可以配置为解码从外部输入的地址信息，并基于解码的地址信息选择存储单元阵列1的字线WL中的一条。由行解码器2解码的地址信息可以被提供给行驱动器(未示出)，并且在这种情况下，行驱动器可以响应于控制电路的控制向字线WL中的被选择的一条和字线WL中的未被选择的字线提供相应的电压。
感测放大器3可以配置为感测、放大和输出位线BL中的基于由列解码器4解码的地址信息而选择的一条位线与参考位线之间的电压差。
列解码器4可以提供在感测放大器3和外部装置(例如存储器控制器)之间的数据传输路径。列解码器4可以配置为解码从外部输入的地址信息并基于解码的地址信息选择位线BL中的一条。
控制逻辑5可以配置为生成控制信号，该控制信号用于控制对存储单元阵列1的数据写入操作或数据读取操作。
图2A是示出根据一示例实施方式的半导体存储器件的平面图。图2B是沿着图2A的线A-A'和B-B'截取的截面图。图2C是沿着图2A的线C-C'和D-D'截取的截面图。图3A和图3B是示出图2B的部分“P”的放大截面图。图4是示出根据一示例实施方式的半导体存储器件的一部分的透视图。
参照图2A、图2B和图2C，半导体存储器件可以包括设置在半导体基板100上的第一堆叠和第二堆叠。
半导体基板100可以由半导体材料(例如硅)、绝缘材料(例如玻璃)以及覆盖有绝缘材料的半导体或导电材料中的至少一种形成，或者包括半导体材料(例如硅)、绝缘材料(例如玻璃)以及覆盖有绝缘材料的半导体或导电材料中的至少一种。
第一堆叠可以在第一方向D1上延伸并可以包括第一字线WLa，第一字线WLa设置在半导体基板100上使层间绝缘图案ILD插设在其间并在第三方向D3上堆叠。第二堆叠可以在第二方向D2上与第一堆叠间隔开并可以在第一方向D1上延伸。第二堆叠可以包括第二字线WLb，第二字线WLb设置在半导体基板100上使层间绝缘图案ILD插设在其间并在第三方向D3上堆叠。第一堆叠和第二堆叠中的每个可以包括覆盖第一字线WLa和第二字线WLb中的最上面的字线的上绝缘层TIL。
在一示例实施方式中，如图4所示，第一字线WLa和第二字线WLb中的每条可以具有面对沟道图案SP的顶表面和底表面的双栅极结构。在另一实现方式中，第一字线WLa和第二字线WLb中的每条可以具有完全围绕沟道图案SP的结构(例如，全环绕栅极结构)。
第一字线WLa和第二字线WLb中的每条可以包括在平行于半导体基板100的顶表面的第一方向D1上延伸的线部分以及从线部分在第二方向D2上延伸的栅电极部分，如图4所示。这里，线部分可以设置在第一绝缘隔离图案STI1和第二绝缘隔离图案STI2之间。此外，当在第二方向D2上测量时，栅电极部分的宽度可以大于线部分的宽度。当在平面图中观看时，成一对的第一字线WLa和第二字线WLb可以设置为具有关于板电极PE的镜像对称性。
第一字线WLa和第二字线WLb可以由掺杂的半导体材料(例如掺杂的硅、掺杂的锗等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)、金属材料(例如钨、钛、钽等)以及金属-半导体化合物(例如钨硅化物、钴硅化物、钛硅化物等)中的至少一种形成，或者包括上述材料中的至少一种。
沟道图案SP可以在第三方向D3上堆叠，并可以在第一方向D1和第二方向D2上彼此间隔开。因此，沟道图案SP可以三维地布置在半导体基板100上。参照图4，每个沟道图案SP可以被提供为与第一字线WLa或第二字线WLb交叉，并可以是具有平行于第二方向D2的长轴的条形图案。在第一字线WLa和第二字线WLb具有双栅极结构的情况下，虚设绝缘图案DIP可以设置于在第一方向D1上排列的沟道图案SP之间以及在一对栅极之间。
沟道图案SP可以由硅(Si)、锗(Ge)以及硅锗(SiGe)中的至少一种形成，或包括硅(Si)、锗(Ge)以及硅锗(SiGe)中的至少一种。作为一示例，沟道图案SP可以由单晶硅形成或包括单晶硅。在一示例实施方式中，沟道图案SP可以具有比硅的带隙能量大的带隙能量。例如，沟道图案SP可以具有约1.5eV至5.6eV的带隙能量。例如，当沟道图案SP具有约2.0eV至4.0eV的带隙能量时，沟道图案SP可以具有优化的沟道性能。作为一示例，沟道图案SP可以由氧化物半导体材料(例如ZnxSnyO(ZTO)、InxZnyO(IZO)、ZnxO、InxGayZnzO(IGZO)、InxGaySizO(IGSO)、InxWyO(IWO)、InxO、SnxO、TixO、ZnxONz、MgxZnyO、ZrxInyZnzO、HfxInyZnzO、SnxInyZnzO、AlxSnyInzZnaO、SixInyZnzO、AlxZnySnzO、GaxZnySnzO、ZrxZnySnzO以及其组合)中的至少一种形成，或包括所述氧化物半导体材料中的至少一种。
第一位线BLa和第二位线BLb可以在垂直于半导体基板100的顶表面的第三方向D3上延伸。第一位线BLa和第二位线BLb可以被提供为交叉第一字线WLa和第二字线WLb。第一位线BLa可以在第一方向D1上彼此间隔开，第一绝缘隔离图案STI1可以分别设置于在第一方向D1上彼此相邻的第一位线BLa之间。第一绝缘隔离图案STI1可以在第三方向D3上延伸。第一绝缘隔离图案STI1可以由硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种形成，或包括硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种。
第二位线BLb可以在第二方向D2上与第一位线BLa间隔开，并可以在第一方向D1上彼此间隔开。第一绝缘隔离图案STI1可以分别设置于在第一方向D1上彼此相邻的第二位线BLb之间。
第一位线BLa和第二位线BLb中的每条可以与在第三方向D3上彼此间隔开的沟道图案SP的第一侧表面接触。因此，第一位线BLa和第二位线BLb中的每条可以连接到在第三方向D3上堆叠的沟道图案SP的第一掺杂区域。
数据存储元件DS可以与每个沟道图案SP的第二侧表面接触。在一示例实施方式中，数据存储元件DS可以是电容器，数据存储元件DS可以包括存储电极SE、板电极PE以及在存储电极SE和板电极PE之间的电容器电介质层CIL。
存储电极SE可以与每个沟道图案SP的第二侧表面接触。存储电极SE可以位于与沟道图案SP基本上相同的水平处。因此，存储电极SE可以在第三方向D3上堆叠并可以具有平行于第二方向D2的长轴。存储电极SE可以分别设置在层间绝缘图案ILD中的垂直相邻的层间绝缘图案之间。
电容器电介质层CIL可以被提供为共形地覆盖存储电极SE。板电极PE可以被提供为填充被电容器电介质层CIL覆盖的存储电极SE的内部空间。
第二绝缘隔离图案STI2可以分别设置于在第一方向D1上彼此相邻的存储电极SE之间。第二绝缘隔离图案STI2可以在第三方向D3上延伸。第二绝缘隔离图案STI2可以由硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种形成，或包括硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种。
第一间隔物绝缘图案SS1可以分别设置在字线WL和位线BL之间以及在层间绝缘图案ILD中的垂直相邻的层间绝缘图案之间。第一间隔物绝缘图案SS1可以被提供为围绕沟道图案SP的第一掺杂区域SD1。
第二间隔物绝缘图案SS2可以分别设置在字线WL和数据存储元件DS之间以及在层间绝缘图案ILD中的垂直相邻的层间绝缘图案之间。第二间隔物绝缘图案SS2可以被提供为围绕沟道图案SP的第二掺杂区域SD2。当在第二方向D2上测量时，第二间隔物绝缘图案SS2的宽度可以大于第一间隔物绝缘图案SS1的宽度。
绝缘间隙填充图案110可以提供在半导体基板100上，并可以在第一方向D1上延伸。绝缘间隙填充图案110可以覆盖第一位线BLa的侧表面和第二位线BLb的侧表面以及第一绝缘隔离图案STI1的侧表面。绝缘间隙填充图案110可以由硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种形成，或包括硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种。
参照图3A和图3B，每个沟道图案SP可以包括彼此间隔开的第一掺杂区域SD1和第二掺杂区域SD2以及在第一掺杂区域SD1和第二掺杂区域SD2之间的沟道区域CH。每个沟道图案SP的第一掺杂区域SD1和第二掺杂区域SD2可以包含第一导电类型的掺杂剂(例如磷或硼)。
当在第二方向D2上测量时，第一掺杂区域SD1的长度可以小于第二掺杂区域SD2的长度。沟道区域CH可以与字线WLa重叠。当在第二方向D2上测量时，沟道区域CH的长度可以小于或基本上等于字线WLa的宽度。
参照图3A，第一掺杂区域SD1可以包括第一低浓度区域LDR1和第一高浓度区域HDR1。第一导电类型的掺杂剂的浓度可以在第一高浓度区域HDR1中比在第一低浓度区域LDR1中高。第一高浓度区域HDR1可以与位线BLa直接接触，从而形成欧姆接触。当在第二方向D2上测量时，第一低浓度区域LDR1的长度可以大于第一高浓度区域HDR1的长度。由于第一掺杂区域SD1中的掺杂剂的扩散，第一低浓度区域LDR1可以与字线WLa的一部分重叠。
第二掺杂区域SD2可以包括第二低浓度区域LDR2和第二高浓度区域HDR2。第一导电类型的掺杂剂的浓度可以在第二高浓度区域HDR2中比在第二低浓度区域LDR2中高。第二高浓度区域HDR2可以与存储电极SE直接接触，从而形成欧姆接触。当在第二方向D2上测量时，第二低浓度区域LDR2的长度可以大于第二高浓度区域HDR2的长度。第二低浓度区域LDR2可以与字线WLa的一部分重叠，像第一低浓度区域LDR1一样。在一实施方式中，第一低浓度区域LDR1可以与字线WLa的第一部分重叠，第二低浓度区域LDR2可以与字线WLa的第二部分重叠，并且当在第二方向D2上测量时，第一部分的长度可以大于第二部分的长度。
另外，根据图3B的实施方式，第一掺杂区域SD1可以被提供为具有掺杂剂浓度的非零梯度。到位线BLa的距离越小，第一掺杂区域SD1中的掺杂剂浓度越高。此外，第一掺杂区域SD1中的掺杂剂浓度可以高于第二低浓度区域LDR2中的掺杂剂浓度，并可以低于第二高浓度区域HDR2中的掺杂剂浓度。
作为另一示例，第一掺杂区域SD1可以包括第一低浓度区域和第一高浓度区域，第二掺杂区域SD2可以被提供为具有掺杂剂浓度的非零梯度。到存储电极SE的距离越小，第二掺杂区域SD2中的掺杂剂浓度越高。在另一实施方式中，在第一掺杂区域SD1中的掺杂剂的浓度可以基本上等于在第二掺杂区域SD2的低浓度区域中的掺杂剂的浓度。
栅极绝缘层Gox可以插设在沟道图案SP和字线WL之间。栅极绝缘层Gox可以被提供为以均一的厚度覆盖每条字线WL的顶表面、底表面和侧表面。栅极绝缘层Gox可以包括高k电介质层、硅氧化物层、硅氮化物层、硅氮氧化物层以及其组合中的至少一种，并可以具有单层或多层结构。这里，高k电介质层可以由例如铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物以及铌酸铅锌中的至少一种形成，或包括上述材料中的至少一种。
图5A至图13A是示出根据一示例实施方式的制造半导体存储器件的方法的平面图。图5B至图13B是分别沿着图2A至图13A的线A-A'和B-B'截取的截面图。图5C至图13C是分别沿着图2A至图13A的线C-C'和D-D'截取的截面图。图5D至图13D是示出根据一示例实施方式的制造半导体存储器件的方法的透视图。
参照图5A、图5B、图5C和图5D，可以形成包括交替堆叠在半导体基板100上的第一半导体层10和第二半导体层20的第一模结构MS1。
第一半导体层10可以由相对于第二半导体层20具有蚀刻选择性的材料形成，或包括相对于第二半导体层20具有蚀刻选择性的材料。例如，第一半导体层10可以由硅锗、硅氧化物、硅氮化物以及硅氮氧化物中的至少一种形成，或包括硅锗、硅氧化物、硅氮化物以及硅氮氧化物中的至少一种。在一示例实施方式中，第一半导体层10可以由半导体材料(例如硅锗)形成或包括半导体材料(例如硅锗)。当形成第一模结构MS1时，每个第一半导体层10的厚度可以小于每个第二半导体层20的厚度。
第二半导体层20可以由例如硅、锗、硅锗以及铟镓锌氧化物(IGZO)中的至少一种形成，或包括例如硅、锗、硅锗以及铟镓锌氧化物(IGZO)中的至少一种。在一示例实施方式中，第二半导体层20可以由与半导体基板100相同的半导体材料形成，或包括与半导体基板100相同的半导体材料。例如，第二半导体层20可以是单晶硅层或多晶硅层。
在一示例实施方式中，可以通过执行外延生长工艺来形成第一半导体层10和第二半导体层20。第二半导体层20可以是单晶硅层，牺牲层可以是具有超晶格结构的硅锗层。
上绝缘层TIL可以形成在第一模结构MS1上以覆盖第二半导体层20中的最上面的一个。上绝缘层TIL可以由相对于第一半导体层10和第二半导体层20具有蚀刻选择性的绝缘材料形成，或包括相对于第一半导体层10和第二半导体层20具有蚀刻选择性的绝缘材料。例如，上绝缘层TIL可以是硅氧化物层。
第一牺牲线图案103和第二牺牲线图案105可以形成为穿透第一模结构MS1并在第一方向D1上延伸。第二牺牲线图案105可以形成在一对第一牺牲线图案103之间。第一牺牲线图案103和第二牺牲线图案105可以覆盖第一半导体层10的侧表面和第二半导体层20的侧表面。
第一牺牲线图案103和第二牺牲线图案105的形成可以包括：图案化第一模结构MS1以形成暴露第一半导体层10的侧表面和第二半导体层20的侧表面的沟槽；形成填充沟槽的绝缘间隙填充层；以及平坦化绝缘间隙填充层以暴露上绝缘层TIL的顶表面。绝缘间隙填充层的平坦化可以使用平坦化技术(例如化学机械抛光技术或回蚀刻技术)来执行。
第一牺牲线图案103和第二牺牲线图案105可以由例如硅氧化物、硅氮化物以及硅氮氧化物中的至少一种形成，或包括例如硅氧化物、硅氮化物以及硅氮氧化物中的至少一种。第一牺牲线图案103和第二牺牲线图案105可以具有单层或多层结构。
接下来，可以图案化上绝缘层TIL和第一模结构MS1以形成暴露半导体基板100的第一开口OP1和第二开口OP2。
第一开口OP1和第二开口OP2的形成可以包括在第一模结构MS1上形成具有对应于第一开口OP1和第二开口OP2的开口的掩模图案(未示出)以及使用该掩模图案作为蚀刻掩模各向异性地蚀刻第一模结构MS1。
第一开口OP1和第二开口OP2可以形成为暴露半导体基板100的顶表面。在以过蚀刻方式进行各向异性蚀刻工艺的情况下，半导体基板100的暴露于第一开口OP1和第二开口OP2的顶表面可以凹陷。
第一开口OP1和第二开口OP2可以分别形成在彼此相邻的第一牺牲线图案103和第二牺牲线图案105之间。第一开口OP1可以形成为在第一方向D1上彼此间隔开。第二开口OP2可以在第一方向D1上彼此间隔开。第二开口OP2可以在第二方向D2上与第一开口OP1间隔开。第一开口OP1可以与第一牺牲线图案103相邻。第二开口OP2可以与第二牺牲线图案105相邻。
当在第一方向D1上测量时，第一开口OP1和第二开口OP2可以具有相同的宽度。当在第二方向D2上测量时，第一开口OP1可以具有第一长度，第二开口OP2可以具有大于第一长度的第二长度。
当在第一方向D1上测量时，第一开口OP1可以彼此间隔开第一距离，第二开口OP2可以彼此间隔开第一距离。当在第二方向D2上测量时，第一开口OP1可以与第二开口OP2间隔开小于第一距离的第二距离。
参照图6A、图6B、图6C和图6D，可以去除暴露于第一开口OP1和第二开口OP2的第一半导体层10以在第二半导体层20中的垂直相邻的第二半导体层之间形成第一水平区域HR1。
第一水平区域HR1的形成可以包括通过执行相对于半导体基板100、第二半导体层20以及第一牺牲线图案103和第二牺牲线图案105具有蚀刻选择性的蚀刻工艺来各向同性地蚀刻第一半导体层10。当去除第一半导体层10时，通过第一牺牲线图案103和第二牺牲线图案105，第二半导体层20可以不倒塌，因此，在形成第一水平区域HR1之后，第二半导体层20可以彼此垂直地间隔开。
第一水平区域HR1的垂直厚度(即在第二半导体层20中的相邻的第二半导体层之间的垂直距离)可以基本上等于第一半导体层10的厚度。
参照图7A、图7B、图7C和图7D，可以执行修整工艺以减小暴露于第一水平区域HR1的第二半导体层20的厚度。修整工艺可以包括蚀刻第二半导体层20的暴露于第一水平区域HR1的顶表面和底表面。作为一示例，修整工艺可以包括执行各向同性蚀刻工艺，该各向同性蚀刻工艺被选择为相对于上绝缘层TIL以及第一牺牲线图案103和第二牺牲线图案105具有蚀刻选择性。
作为修整工艺的结果，可以减小每个第二半导体层20的厚度以形成初始沟道层21。此外，可以增大第一水平区域HR1的垂直厚度，并且在这种情况下，可以分别在初始沟道层21中的垂直相邻的初始沟道层之间形成第二水平区域HR2。
参照图8A、图8B、图8C和图8D，可以在初始沟道层21的表面上依次沉积牺牲层和层间绝缘层，并可以对层间绝缘层和牺牲层进行部分蚀刻工艺以在半导体基板100上形成第二模结构MS2。第二模结构MS2可以包括初始沟道层21、提供在初始沟道层21中的垂直相邻的初始沟道层之间的牺牲图案30以及提供在牺牲图案30中的垂直相邻的牺牲图案之间的层间绝缘图案ILD。
更详细地，当形成第二模结构MS2时，牺牲层可以沉积为具有比第二水平区域HR2的垂直厚度的一半小的厚度。在这种情况下，在沉积牺牲层之后，可以在初始沟道层21中的垂直相邻的初始沟道层之间限定间隙区域。接下来，可以在牺牲层上形成层间绝缘层以填充提供有牺牲层的第二水平区域HR2。
在形成层间绝缘层之后，可以通过蚀刻层间绝缘层的暴露于第一开口OP1和第二开口OP2的部分来形成层间绝缘图案ILD。层间绝缘图案ILD可以通过各向同性地蚀刻层间绝缘层直到牺牲层暴露于第一开口OP1和第二开口OP2来形成。层间绝缘图案ILD可以通过各向同性蚀刻工艺彼此垂直地分离。
接下来，可以通过经由第一开口OP1和第二开口OP2对牺牲层执行各向同性蚀刻工艺而形成彼此垂直地间隔开的牺牲图案30。可以对牺牲层执行各向同性蚀刻工艺，直到初始沟道层21的侧表面暴露于第一开口OP1和第二开口OP2。因此，在形成第二模结构MS2之后，初始沟道层21的侧表面、牺牲图案30的侧表面以及层间绝缘图案ILD的侧表面可以暴露于第一开口OP1和第二开口OP2。
牺牲图案30可以通过沉积相对于半导体基板100和初始沟道层21具有蚀刻选择性的材料来形成。例如，牺牲图案30可以由硅氧化物、硅氮化物以及硅氮氧化物中的至少一种形成，或者包括硅氧化物、硅氮化物以及硅氮氧化物中的至少一种。
层间绝缘图案ILD可以由相对于牺牲图案30和半导体基板100具有蚀刻选择性的绝缘材料形成，或包括相对于牺牲图案30和半导体基板100具有蚀刻选择性的绝缘材料。作为一示例，层间绝缘图案ILD可以由硅氧化物形成或者包括硅氧化物。
参照图9A、图9B、图9C和图9D，可以对初始沟道层21的暴露于第一开口OP1和第二开口OP2的部分执行蚀刻工艺。因此，可以形成在第一方向D1上彼此间隔开的沟道图案SP。
沟道图案SP的形成可以包括各向同性地蚀刻暴露于第一开口OP1和第二开口OP2的初始沟道层21。例如，可以通过第一开口OP1和第二开口OP2供应蚀刻剂材料以在横向方向(例如第一方向D1和第二方向D2)上蚀刻初始沟道层21。在这种情况下，由于在第一开口OP1之间的距离和在第二开口OP2之间的距离大于在第一开口OP1和第二开口OP2之间的距离，所以初始沟道层21的部分可以在第一方向D1上彼此分离以形成沟道图案SP。作为各向同性蚀刻工艺的结果，每个沟道图案SP在第一方向D1上的宽度可以在其中心部分中比在其边缘部分中更大。在另一实现方式中，每个沟道图案SP可以在第一方向D1上具有均一的宽度。
在通过上述方法形成沟道图案SP的情况下，可以在牺牲图案30之间形成暴露沟道图案SP的侧表面的第三水平区域HR3。第三水平区域HR3可以对应于通过蚀刻初始沟道层21形成的空的区域。
参照图10A、图10B、图10C和图10D，在形成沟道图案SP之后，可以形成第一绝缘隔离图案STI1和第二绝缘隔离图案STI2以分别填充第一开口OP1和第二开口OP2。
第一绝缘隔离图案STI1和第二绝缘隔离图案STI2可以与半导体基板100接触。第一绝缘隔离图案STI1和第二绝缘隔离图案STI2可以由硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种形成，或包括硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种。第一绝缘隔离图案STI1和第二绝缘隔离图案STI2可以通过沉积绝缘隔离层以填充第一开口OP1和第二开口OP2并平坦化绝缘隔离层以暴露上绝缘层TL的顶表面来形成。
在形成第一绝缘隔离图案STI1和第二绝缘隔离图案STI2期间，第三水平区域HR3可以用绝缘材料填充。因此，可以在沿第一方向D1彼此相邻的沟道图案SP之间形成虚设绝缘图案DIP。
接下来，可以在上绝缘层TIL上形成掩模图案MP以暴露第一牺牲线图案103。
此后，可以通过使用掩模图案MP作为蚀刻掩模蚀刻第一牺牲线图案103来形成暴露半导体基板100的第一沟槽T1。这里，第一沟槽T1可以形成为暴露沟道图案SP的侧表面、牺牲图案30的侧表面以及层间绝缘图案ILD的侧表面。
接下来，通过各向同性地蚀刻牺牲图案30的暴露于第一沟槽T1的部分，可以分别在沟道图案SP和层间绝缘图案ILD之间形成第四水平区域HR4。
第四水平区域HR4可以通过使用相对于沟道图案SP和层间绝缘图案ILD具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲图案30来形成。作为一示例，在牺牲图案30和层间绝缘图案ILD分别由硅氮化物和硅氧化物形成的情况下，各向同性蚀刻牺牲图案30以形成第四水平区域HR4可以使用包含磷酸的蚀刻溶液来执行。第四水平区域HR4可以在第一绝缘隔离图案STI1和第二绝缘隔离图案STI2之间在第一方向D1上延伸。
作为形成第四水平区域HR4的结果，牺牲图案30可以被部分地留下以形成第一牺牲图案31。第一牺牲图案31可以通过第二绝缘隔离图案STI2在第一方向D1上彼此分隔开。
参照图11A、图11B、图11C和图11D，可以形成缓冲图案40以填充第四水平区域HR4的部分。
缓冲图案40可以通过沉积绝缘层以填充第四水平区域HR4并部分蚀刻该绝缘层使得该绝缘层的部分留在第四水平区域HR4中来形成。缓冲图案40可以通过第二绝缘隔离图案STI2而在第一方向D1上彼此分隔开。缓冲图案40可以由相对于第一牺牲图案31具有蚀刻选择性的材料形成，或包括相对于第一牺牲图案31具有蚀刻选择性的材料。例如，缓冲图案40可以由硅氧化物形成或包括硅氧化物。
此后，可以在提供有缓冲图案40的第四水平区域HR4中依次形成栅极绝缘层Gox和字线WL。
栅极绝缘层Gox和字线WL的形成可以包括：形成栅极绝缘层Gox以共形地覆盖提供有缓冲图案40的第四水平区域HR4；在栅极绝缘层Gox上形成栅极导电层以填充第四水平区域HR4；以及从第一沟槽T1去除栅极导电层以形成彼此垂直地分隔开的字线WL。这里，字线WL可以形成为具有相对于沟道图案SP的侧表面进一步向内凹陷的侧表面，从而部分地填充第四水平区域HR4。字线WL可以形成在沟道图案SP的中心部分(即沟道部分)的顶表面和底表面上，并可以在第一方向D1上延伸。因此，两条字线WL可以被提供为分别面对沟道图案SP的顶表面和底表面，或者具有双栅极结构。在另一实现方式中，字线WL可以被提供为完全围绕沟道图案SP的中心部分(即沟道部分)，或者被提供为具有全环绕栅极结构。
在靠近第二绝缘隔离图案STI2的侧表面的区域中，字线WL可以具有与第二绝缘隔离图案STI2基本上相同的侧壁轮廓。因此，当在第二方向D2上测量时，每条字线WL可以具有非均一的宽度。
参照图12A、图12B、图12C和图12D，可以在提供有字线WL的第四水平区域HR4中形成第一间隔物绝缘图案SS1。第一间隔物绝缘图案SS1可以形成为部分地暴露沟道图案SP。
第一间隔物绝缘图案SS1的形成可以包括在第一沟槽T1的内表面上形成覆盖绝缘层以填充第四水平区域HR4以及从第一沟槽T1去除覆盖绝缘层以暴露层间绝缘图案ILD的侧表面。覆盖绝缘层可以通过相对于层间绝缘图案ILD和沟道图案SP具有蚀刻选择性的各向同性蚀刻工艺来蚀刻。当形成第一间隔物绝缘图案SS1时，在层间绝缘图案ILD的侧表面上的栅极绝缘层Gox可以被部分地蚀刻。
在形成第一间隔物绝缘图案SS1之前或之后，沟道图案SP的暴露于第一沟槽T1的部分可以用杂质掺杂。因此，可以在沟道图案SP中形成第一掺杂区域(例如，见图3A和图3B的SD1)。第一掺杂区域可以通过经由第一沟槽T1执行气相掺杂(GPD)工艺或等离子体辅助掺杂(PLAD)工艺而形成。
参照图13A、图13B、图13C和图13D，在形成第一间隔物绝缘图案SS1之后，可以在第一沟槽T1中形成位线BL。
位线BL的形成可以包括：在第一沟槽T1的内表面上沉积导电层以填充在第一绝缘隔离图案STI1之间的空间；以及去除在第一沟槽T1的内表面上的导电层以暴露第一绝缘隔离图案STI1的侧表面。
通过上述方法形成的位线BL可以在垂直于半导体基板100的顶表面的第三方向D3上延伸，并可以通过第一绝缘隔离图案STI1在第一方向D1上彼此间隔开。每条位线BL可以与沟道图案SP的第一掺杂区域接触。位线BL可以由被掺杂的硅、金属材料、金属氮化物以及金属硅化物中的至少一种形成，或包括被掺杂的硅、金属材料、金属氮化物以及金属硅化物中的至少一种。例如，位线BL可以由钽氮化物或钨形成，或包括钽氮化物或钨。在形成位线BL之后，可以去除掩模图案MP。
在形成位线BL之后，可以在第一沟槽T1中形成绝缘间隙填充图案110。绝缘间隙填充图案110可以在半导体基板100上在第一方向D1上延伸。绝缘间隙填充图案110可以覆盖位线BL的侧表面和第一绝缘隔离图案STI1的侧表面。绝缘间隙填充图案110可以由硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种形成，或包括硅氧化物、硅氮氧化物以及使用旋涂玻璃(SOG)技术形成的绝缘材料中的至少一种。
在形成绝缘间隙填充图案110之后，可以通过去除第二牺牲线图案105来形成第二沟槽T2。这里，第一牺牲图案31的侧表面、沟道图案SP的侧表面以及层间绝缘图案ILD的侧表面可以暴露于第二沟槽T2。
接下来，暴露于第二沟槽T2的第一牺牲图案31可以被去除以形成暴露缓冲图案40的第五水平区域HR5。
第五水平区域HR5的形成可以包括使用相对于半导体基板100、沟道图案SP和层间绝缘图案ILD具有蚀刻选择性的蚀刻工艺各向同性地蚀刻第一牺牲图案31。在第一牺牲图案31的各向同性蚀刻期间，缓冲图案40可以用作蚀刻停止层。
第五水平区域HR5可以在垂直方向上在层间绝缘图案ILD和沟道图案SP之间形成并且在水平方向上在第二绝缘隔离图案STI2之间形成。
接下来，沟道图案SP的暴露于第五水平区域HR5的部分可以用第一导电类型的杂质(例如磷或硼)掺杂。因此，可以在沟道图案SP中形成第二掺杂区域(例如，见图3A和图3B的SD2)。将参照图14A至图14E更详细地描述形成第二掺杂区域的工艺和后续工艺。
图14A至图14E是示出根据一示例实施方式的形成半导体存储器件的掺杂区域的方法并对应于图13B的部分“R”的截面图。
参照图14A，可以在层间绝缘图案ILD和沟道图案SP之间形成第五水平区域HR5以暴露缓冲图案40，如先前参照图13A、图13B、图13C和图13D所述。
接下来，可以蚀刻沟道图案SP的暴露于第五水平区域HR5的部分以减小沟道图案SP在第二方向D2上的长度。因此，在形成第五水平区域HR5之后，沟道图案SP的部分可以被各向同性地蚀刻。因此，沟道图案SP可以具有与缓冲图案40的侧表面对准的侧表面。
参照图14B，在减小沟道图案SP的长度之后，可以去除缓冲图案40以形成暴露沟道图案SP的部分的顶表面和底表面并暴露栅极绝缘层Gox的第六水平区域HR6。
参照图14C，可以执行第一掺杂工艺DP1以用第一导电类型的掺杂剂(例如磷(P)或硼(B))来掺杂沟道图案SP的暴露于第六水平区域HR6的部分。因此，可以在沟道图案SP的该部分中形成低浓度掺杂区域LDR。
可以执行第一掺杂工艺DP1以通过第二沟槽T2和第六水平区域HR6将具有第一导电类型并以气体或离子形式提供的掺杂剂注入到沟道图案SP中。低浓度掺杂区域LDR可以通过第一掺杂工艺DP1而与栅极绝缘层Gox的侧表面自对准。
在一示例实施方式中，第一掺杂工艺DP1可以从气相掺杂(GPD)工艺、束线离子注入工艺以及等离子体辅助掺杂(PLAD)工艺中选择。
参照图14D，在形成低浓度掺杂区域LDR之后，可以形成第二间隔物绝缘图案SS2以填充第六水平区域HR6。第二间隔物绝缘图案SS2的形成可以包括：在第二沟槽T2的内侧表面上形成间隔物绝缘层以填充第六水平区域HR6；以及从第二沟槽T2去除间隔物绝缘层以暴露沟道图案SP的侧表面。间隔物绝缘层可以通过相对于层间绝缘图案ILD和沟道图案SP具有蚀刻选择性的各向同性蚀刻工艺蚀刻。
在形成第二间隔物绝缘图案SS2之后，可以执行第二掺杂工艺DP2以将第一导电类型的掺杂剂(例如磷(P)或硼(B))注入到沟道图案SP的暴露于第二沟槽T2的部分中。第二掺杂工艺DP2中的掺杂剂可以与第一掺杂工艺DP1中的掺杂剂相同，并且第二掺杂工艺DP2中的掺杂剂浓度可以高于第一掺杂工艺DP1中的掺杂剂浓度。因此，可以在低浓度掺杂区域LDR的与第二沟槽T2相邻的部分中形成高浓度掺杂区域HDR。
第二掺杂工艺DP2可以从气相掺杂(GPD)工艺、束线离子注入工艺以及等离子体辅助掺杂(PLAD)工艺中选择。
参照图14E，在形成高浓度掺杂区域HDR之后，可以在第五水平区域HR5中局部地形成存储电极SE。
存储电极SE的形成可以包括：沉积导电层以共形地覆盖第五水平区域HR5的内表面和第二沟槽T2的内表面；以及去除导电层的沉积在第二沟槽T2的内表面上的部分以在第五水平区域HR5中局部地留下导电图案。
存储电极SE可以在第一方向D1、第二方向D2和第三方向D3上彼此间隔开。存储电极SE可以与暴露在第五水平区域HR5中的沟道图案SP接触。每个存储电极SE可以在第五水平区域HR5中限定空的空间。因此，每个存储电极SE可以具有平行于第二方向D2的长轴并可以具有空心圆筒形状。在另一实现方式中，存储电极SE可以是具有平行于第二方向D2的长轴的柱形图案。存储电极SE可以由金属材料、金属氮化物材料以及金属硅化物材料中的至少一种形成，或包括金属材料、金属氮化物材料以及金属硅化物材料中的至少一种。
此后，可以形成电容器电介质层CIL以共形地覆盖提供有存储电极SE的第五水平区域HR5，并且可以形成板电极PE以填充第二沟槽T2和其中形成有存储电极SE和电容器电介质层CIL的第五水平区域HR5。
如上所述，实施方式涉及可提供提高的可靠性和增大的集成密度的三维半导体存储器件。
根据一示例实施方式，在三维排列的沟道图案的每个中，与导电材料接触的掺杂区域可以包括高浓度区域和低浓度区域。因此，可以在三维结构的存储单元阵列的单位存储单元中防止或抑制栅极诱导漏极泄漏(GIDL)和/或防止有效沟道长度增大。
这里已经公开了示例实施方式，并且尽管特定的术语被采用，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，如在提交本申请时对于本领域普通技术人员将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用，或与结合其它实施方式描述的特征、特性和/或元件结合地使用，除非另外地特别指示。因此，本领域技术人员将理解，可以在不脱离如权利要求中阐述的本发明的精神和范围的情况下进行形式和细节上的各种改变。
本申请要求于2021年12月7日在韩国知识产权局提交的韩国专利申请第10-2021-0174178号的优先权，该韩国专利申请的全部内容通过引用结合于此。

Claims (20)

1.一种半导体存储器件，包括：
字线，在平行于半导体基板的顶表面的第一方向上延伸；
沟道图案，被提供为与所述字线交叉并具有在平行于所述半导体基板的所述顶表面的第二方向上的长轴；
位线，在垂直于所述半导体基板的所述顶表面的第三方向上延伸并与所述沟道图案的第一侧表面接触；以及
数据存储元件，与所述沟道图案的与所述第一侧表面相反的第二侧表面接触，其中：
所述沟道图案包括与所述位线相邻的第一掺杂区域、与所述数据存储元件相邻的第二掺杂区域以及提供在所述第一掺杂区域和所述第二掺杂区域之间并与所述字线重叠的沟道区域，以及
所述第一掺杂区域和所述第二掺杂区域中的至少一个包括与所述沟道区域相邻的低浓度区域和与所述沟道区域间隔开的高浓度区域。
2.如权利要求1所述的半导体存储器件，其中当在所述第二方向上测量时，所述第一掺杂区域的长度小于所述第二掺杂区域的长度。
3.如权利要求1所述的半导体存储器件，其中当在所述第二方向上测量时，所述低浓度区域的长度大于所述高浓度区域的长度。
4.如权利要求1所述的半导体存储器件，其中所述低浓度区域与所述字线的一部分重叠。
5.如权利要求1所述的半导体存储器件，其中当在所述第二方向上测量时，所述沟道区域的长度小于所述字线的宽度。
6.如权利要求1所述的半导体存储器件，其中所述第一掺杂区域和所述第二掺杂区域包括相同导电类型的掺杂剂。
7.如权利要求1所述的半导体存储器件，其中一对所述字线被提供为越过所述沟道图案的所述沟道区域的顶表面和底表面，或者一条所述字线被提供为完全围绕所述沟道图案的所述沟道区域。
8.如权利要求1所述的半导体存储器件，其中：
所述第一掺杂区域包括第一低浓度区域和与所述位线接触的第一高浓度区域，以及
所述第二掺杂区域包括第二低浓度区域和与所述数据存储元件接触的第二高浓度区域。
9.如权利要求8所述的半导体存储器件，其中：
所述第一低浓度区域与所述字线的第一部分重叠，
所述第二低浓度区域与所述字线的第二部分重叠，以及
当在所述第二方向上测量时，所述第一部分的长度大于所述第二部分的长度。
10.如权利要求1所述的半导体存储器件，还包括：
第一间隔物图案，提供在所述位线和所述字线之间以围绕所述沟道图案的所述第一掺杂区域；和
第二间隔物图案，提供在所述数据存储元件和所述字线之间以围绕所述沟道图案的所述第二掺杂区域。
11.一种半导体存储器件，包括：
堆叠，包括交替堆叠在半导体基板上的字线和层间绝缘图案，所述字线在平行于所述半导体基板的顶表面的第一方向上延伸；
沟道图案，被提供为与所述字线交叉并具有在第二方向上的长轴，并且设置在所述半导体基板上以在所述第一方向上和在垂直于所述半导体基板的所述顶表面的第三方向上彼此间隔开；
位线，在所述第三方向上延伸并在所述第一方向上彼此间隔开，每条所述位线与在所述第三方向上彼此间隔开的所述沟道图案的第一侧表面接触；以及
数据存储元件，分别提供在所述层间绝缘图案中的垂直相邻的层间绝缘图案之间，并与所述沟道图案的与所述第一侧表面相反的第二侧表面接触，其中：
每个所述沟道图案包括与所述位线相邻的第一掺杂区域、与所述数据存储元件相邻的第二掺杂区域以及提供在所述第一掺杂区域和所述第二掺杂区域之间并与所述字线重叠的沟道区域，
所述第二掺杂区域包括与所述沟道区域相邻的低浓度区域和与所述数据存储元件接触的高浓度区域，以及
当在所述第二方向上测量时，所述低浓度区域的长度大于所述高浓度区域的长度。
12.如权利要求11所述的半导体存储器件，其中当在所述第二方向上测量时，所述第一掺杂区域的长度小于所述第二掺杂区域的长度。
13.如权利要求12所述的半导体存储器件，其中在所述第一掺杂区域中的掺杂剂的浓度等于在所述第二掺杂区域的所述低浓度区域中的掺杂剂的浓度。
14.如权利要求11所述的半导体存储器件，还包括：
第一间隔物图案，提供在所述位线和所述字线之间以围绕所述沟道图案的所述第一掺杂区域；和
第二间隔物图案，提供在所述数据存储元件和所述字线之间以围绕所述沟道图案的所述第二掺杂区域。
15.如权利要求11所述的半导体存储器件，还包括：
第一绝缘隔离图案，在所述第一方向上彼此间隔开并提供在所述位线之间；和
第二绝缘隔离图案，在所述第一方向上彼此间隔开并提供在所述数据存储元件之间，
其中所述第一绝缘隔离图案和所述第二绝缘隔离图案在所述第三方向上延伸以穿透所述堆叠。
16.如权利要求15所述的半导体存储器件，其中在所述第二方向上测量的每条所述字线的宽度在所述第一绝缘隔离图案和所述第二绝缘隔离图案之间比在所述沟道图案上小。
17.如权利要求11所述的半导体存储器件，其中所述数据存储元件包括：
存储电极，与所述沟道图案的所述第二侧表面接触并平行于所述半导体基板的所述顶表面；
电介质层，共形地覆盖所述存储电极；以及
板电极，在所述电介质层上。
18.一种半导体存储器件，包括：
设置在半导体基板上的第一堆叠和第二堆叠，所述第一堆叠和所述第二堆叠中的每个包括多条字线，所述多条字线在第一方向上延伸并堆叠在所述半导体基板上使层间绝缘图案插设在其间；
沟道图案，被提供为与所述字线交叉并具有在第二方向上的长轴，并且设置在所述半导体基板上以在所述第一方向和所述第二方向上以及在垂直于所述半导体基板的顶表面的第三方向上彼此间隔开；
位线，在所述第三方向上延伸并在所述第一方向上彼此间隔开，所述位线包括与所述第一堆叠的所述字线交叉的第一位线以及与所述第二堆叠的所述字线交叉的第二位线；
第一存储电极，分别提供在所述第一堆叠的所述层间绝缘图案之间；
第二存储电极，分别提供在所述第二堆叠的所述层间绝缘图案之间；
板电极，提供在所述第一堆叠和所述第二堆叠之间以共同覆盖所述第一存储电极和所述第二存储电极；
电介质层，在所述第一存储电极与所述板电极之间以及在所述第二存储电极与所述板电极之间；
第一绝缘隔离图案，在所述第一方向上彼此间隔开，并提供在所述第一位线之间和在所述第二位线之间；以及
第二绝缘隔离图案，在所述第一方向上彼此间隔开，并提供在所述第一存储电极之间和在所述第二存储电极之间，其中：
每个所述沟道图案包括与所述位线相邻的第一掺杂区域、与包括所述第一存储电极和所述第二存储电极的数据存储元件相邻的第二掺杂区域、以及提供在所述第一掺杂区域和所述第二掺杂区域之间并与所述字线重叠的沟道区域，以及
所述第一掺杂区域和所述第二掺杂区域中的至少一个包括与所述沟道区域相邻的低浓度区域和与所述沟道区域间隔开的高浓度区域。
19.如权利要求18所述的半导体存储器件，其中当在所述第二方向上测量时，所述第一掺杂区域的长度小于所述第二掺杂区域的长度。
20.如权利要求18所述的半导体存储器件，还包括：
第一间隔物图案，提供在所述位线和所述字线之间以围绕所述沟道图案的所述第一掺杂区域；和
第二间隔物图案，提供在所述数据存储元件和所述字线之间以围绕所述沟道图案的所述第二掺杂区域。
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