CN115802755A - 半导体存储器件及其制造方法 - Google Patents

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CN115802755A CN202210807591.8A CN202210807591A CN115802755A CN 115802755 A CN115802755 A CN 115802755A CN 202210807591 A CN202210807591 A CN 202210807591A CN 115802755 A CN115802755 A CN 115802755A
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Abstract

一种半导体存储器件包括：堆叠结构，该堆叠结构包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在竖直相邻的字线之间；位线，从半导体衬底竖直延伸并接触半导体图案；封盖绝缘图案，设置在位线与字线之间，并覆盖层间介电图案的侧表面；以及存储元件，分别设置在竖直相邻的层间介电图案之间。半导体图案中每一个包括接触位线的第一源/漏区、直接接触存储元件中的一个存储元件的第二源/漏区、以及位于第一源/漏区与第二源/漏区之间的沟道区。第一源/漏区的最大宽度大于沟道区的宽度。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2021年9月10日在韩国知识产权局递交的韩国专利申请No.10-2021-0120903的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及一种半导体存储器件及其制造方法，并且更具体地，涉及一种包括三维布置的存储单元的半导体存储器件及其制造方法。
背景技术
消费者对具有优异性能和廉价价格的电子设备的需求已经导致半导体器件的集成度增加。在二维或平面半导体器件的情况下，由于集成度主要由单位存储单元所占据的面积确定，因此集成度受精细图案形成技术水平的影响很大。然而，提高图案精细度需要极其昂贵的工艺设备，这对提高二维或平面半导体器件的集成度构成了实际限制。因此，最近已经提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的实施例提供了一种具有提高的可靠性和电特性的半导体存储器件及其制造方法。
根据本发明构思的实施例，一种半导体存储器件包括：堆叠结构，该堆叠结构包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在字线中的竖直相邻的字线之间；位线，从半导体衬底竖直延伸并接触半导体图案；封盖绝缘图案，设置在位线与字线之间，并覆盖层间介电图案的侧表面；以及存储元件分别设置在层间介电图案中的竖直相邻的层间介电图案之间，半导体图案中每一个包括接触位线的第一源/漏区、直接接触存储元件中的一个存储元件的第二源/漏区、以及位于第一源/漏区与第二源/漏区之间的沟道区。第一源/漏区的最大宽度大于沟道区的宽度。
根据本发明构思的实施例，一种半导体存储器件包括：堆叠结构，该堆叠结构包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在字线中的竖直相邻的字线之间；硅化物图案覆盖半导体图案中的每一个的一部分。位线，从半导体衬底竖直延伸并接触半导体图案；封盖绝缘图案，设置在位线与字线之间，并覆盖层间介电图案的侧表面；以及存储电极分别设置在层间介电图案中的竖直相邻的层间介电图案之间。电容器介电层共形地覆盖存储电极的内表面。板电极填充由电容器介电层包围的空间。半导体图案中的每一个包括与位线接触的第一源/漏区、与存储电极中的一个存储电极直接接触的第二源/漏区、以及位于在第一源/漏区与第二源/漏区之间的沟道区。硅化物图案覆盖第一源/漏区的一部分。
根据本发明构思的实施例，一种半导体存储器件包括堆叠结构，该堆叠结构包括交替堆叠在半导体衬底上的字线和层间介电图案。字线沿平行于半导体衬底的顶表面的第一方向延伸。半导体图案设置在半导体衬底上以具有沿与字线交叉的第二方向延伸并且在第一方向和垂直于半导体衬底的顶表面的第三方向上彼此间隔开的长轴。位线沿第三方向延伸并且在第一方向上彼此间隔开。位线中的每一条接触在第三方向上彼此间隔开的半导体图案的第一侧表面。封盖绝缘图案设置在位线与字线之间并沿第三方向延伸以覆盖层间介电图案的侧表面。存储元件分别设置在层间介电图案中的竖直相邻的层间介电图案之间，并直接接触半导体图案的与第一侧表面相对的第二侧表面。第一绝缘隔离图案设置在位线之间并在第一方向上彼此间隔开。第二绝缘分离图案设置在存储元件之间并在第一方向上彼此间隔开。半导体图案中每一个包括接触位线中的一条位线的第一源/漏区、直接接触存储元件中的一个存储元件的第二源/漏区、以及位于第一源/漏区与第二源/漏区之间的沟道区。第一源/漏区的最大宽度大于沟道区的宽度。
附图说明
图1是示意性地示出了根据本发明构思的实施例的半导体存储器件的单元阵列的图。
图2是示出了根据本发明构思的实施例的半导体存储器件的单元阵列的透视图。
图3A是示出了根据本发明构思的实施例的半导体存储器件的平面图。
图3B是示出了根据本发明构思的实施例的半导体存储器件的截面图，并且更具体地，示出了沿图3A的线A-A′和B-B′截取的截面图。
图3C是示出了根据本发明构思的实施例的半导体存储器件的截面图，并且更具体地，示出了沿图3A的线C-C’和D-D’截取的截面图。
图4至图6是示出了根据本发明构思的实施例的半导体存储器件的一部分的放大截面图，并且更具体地，示出了图3B的部分P。
图7A至图15A是示出了根据本发明构思的实施例的制造半导体存储器件的方法的平面图。
图7B至图15B是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图7A至图15A的线A-A'和B-B’截取的截面图。
图7C至图15C是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图7A至图15A的线C-C’和D-D’截取的截面图。
图16和图17是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，示出了沿图15A的线A-A′截取的截面图。
图18和图19是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，示出了沿图15A的线A-A′截取的截面图。
图20A至图24A是示出了根据本发明构思的实施例的制造半导体存储器件的方法的平面图。
图20B至图24B是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图20A至图24A的线A-A′截取的截面图。
具体实施方式
现在将参考附图更全面地描述本发明构思的示例实施例，在附图中示出了非限制性实施例。
图1是示意性地示出了根据本发明构思的实施例的半导体存储器件的单元阵列的图。
参考图1，根据本发明构思的实施例的半导体存储器件可以包括存储单元阵列1、行解码器2、读出放大器3、列解码器4和控制逻辑5。
存储单元阵列1可以包括三维布置的多个存储单元MC。存储单元MC中的每一个可以设置在彼此交叉的字线WL和位线BL之间，并且连接到字线WL和位线BL。
存储单元MC中的每一个可以包括彼此串联电连接的选择元件SW和存储元件DS。存储元件DS可以设置在位线BL与选择元件SW之间并连接到位线BL和选择元件SW，而选择元件SW可以设置在存储元件DS与字线WL之间并连接到存储元件DS和字线WL。在实施例中，选择元件SW可以是场效应晶体管(FET)，而存储元件DS可以用电容器、可变电阻器等来实现。作为示例，选择元件SW可以包括晶体管，该晶体管具有连接到字线WL的栅电极、以及分别与位线BL和存储元件DS连接的漏极/源极端子。
行解码器2可以被配置为：对从外部输入的地址信息进行解码，并且基于解码的地址信息来选择存储单元阵列1的字线WL之一。由行解码器2解码的地址信息可以提供给行驱动器，并且在该实施例中，行驱动器可以响应于控制电路的控制，将各自的电压提供给字线WL中的选择的字线和未选择的字线。
读出放大器3可以被配置为读出、放大以及输出位线BL中的基于由列解码器4解码的地址信息所选择的位线BL与参考位线之间的电压差。
列解码器可以提供读出放大器3与外部设备(例如，存储器控制器)之间的数据传输路径。列解码器4可以被配置为：对从外部输入的地址信息进行解码，并且基于解码的地址信息来选择位线BL之一。
控制逻辑5可以被配置为：产生控制信号，其用于控制对存储单元阵列1的数据写入或数据读取操作。
图2是示出了根据本发明构思的实施例的半导体存储器件的单元阵列的透视图。图3A是示出了根据本发明构思的实施例的半导体存储器件的平面图。图3B是示出了根据本发明构思的实施例的半导体存储器件的截面图，并且更具体地，示出了沿图3A的线A-A′和B-B′截取的截面图。图3C是示出了根据本发明构思的实施例的半导体存储器件的截面图，并且更具体地，示出了沿图3A的线C-C’和D-D’截取的截面图。
参考图2、图3A、图3B和图3C，根据本发明构思的实施例的半导体存储器件可以包括半导体衬底100、以及设置在半导体衬底100上的第一堆叠结构和第二堆叠结构。半导体衬底100的顶表面可以垂直于第三方向D3，该第三方向D3不平行于第一方向D1和第二方向D2。例如，在实施例中，第一方向D1、第二方向D1和第三方向D3可以彼此正交。第一堆叠结构和第二堆叠结构中的每一个可以包括字线WL，该字线WL沿第一方向D1延伸并且堆叠在半导体衬底100上，其中层间介电图案ILD(例如，在第三方向D3上)介于字线WL和半导体衬底100之间。
字线WL和层间介电图案ILD可以在与第一方向D1和第二方向D2正交的第三方向D3上交替重复地堆叠。字线WL中的每一条可以包括沿与半导体衬底100的顶表面平行的第一方向D1延伸的线部分、以及从该线部分延伸以在第二方向D2上突出的栅电极部分。例如，线部分可以设置在第一绝缘分离图案STI1与第二绝缘分离图案STI2之间。当在平面图中观察时，一对字线WL可以设置为关于板电极PE具有镜像对称性。
半导体图案SP可以在第三方向D3上堆叠，并且可以在第一方向D1和第二方向D2上彼此间隔开。例如，半导体图案SP可以三维地布置在半导体衬底100上。半导体图案SP可以由选自硅和锗中的至少一种化合物形成或包括该至少一种化合物。例如，半导体图案SP可以由单晶硅形成或包括单晶硅。然而，本发明构思的实施例不必限于此。
半导体图案SP中的每一个可以是沿第二方向D2伸长的条形图案。半导体图案SP中的每一个可以包括彼此间隔开的第一源/漏区SD1和第二源/漏区SD2、以及(例如，在第二方向D2上)设置在第一源/漏区SD1与第二源/漏区SD2之间的沟道区CH。半导体图案SP中的每一个的第一源/漏区SD1和第二源/漏区SD2可以掺杂有杂质。
半导体图案SP可以在第二方向D2上贯穿字线WL。字线WL中的每一条具有完全围绕半导体图案SP中的每一个半导体图案的沟道区CH的结构(例如，环栅结构)。半导体图案SP可以(例如，在第三方向D3上)分别设置在竖直相邻的字线WL之间。栅极绝缘层Gox可以介于半导体图案SP中的每一个的沟道区CH与字线WL之间。栅极绝缘层Gox可以与封盖绝缘图案CP的侧表面直接接触。栅极绝缘层Gox可以不与半导体图案SP中的每一个的第一源/漏区SD1直接接触。栅极绝缘层Gox的侧表面可以与字线WL的侧表面对齐。
封盖绝缘图案CP可以设置在字线WL中的每一条的一侧处以围绕半导体图案SP中的每一个的第一源/漏区SD1，而间隔物绝缘图案SS可以设置在字线WL中的每一条的相对侧处以围绕半导体图案SP中的每一个的第二源/漏区SD2。封盖绝缘图案CP可以直接接触字线WL的侧表面。间隔物绝缘图案SS可以通过介于其间的栅极绝缘层Gox与字线WL中的每一条间隔开。
半导体图案SP中的每一个的第一侧表面可以直接接触位线BL之一，而半导体图案SP中的每一个的与第一侧表面相对(例如，在第二方向D2上)的第二侧表面可以直接接触存储电极SE之一。位线BL可以沿第三方向D3延伸以与字线WL交叉。在实施例中，位线BL可以在第三方向D3上具有基本相同的长度。位线BL可以布置为在第一方向D1和第二方向D2上彼此间隔开。位线BL中的每一条可以与在第三方向D3上堆叠的半导体图案SP的第一源/漏区SD1连接。
存储元件可以与半导体图案SP中的每一个的第二源/漏区SD2连接。在实施例中，存储元件可以包括电容器CAP，并且电容器CAP的存储电极SE可以分别与半导体图案SP的第二源/漏区SD2连接。存储电极SE中的每一个可以设置在与半导体图案SP中的对应的一个基本相同的水平上。例如，存储电极SE可以在第三方向D3上堆叠并且可以具有沿第二方向D2伸长的形状。存储电极SE可以分别设置在(例如，沿第三方向D3)彼此竖直相邻的相邻层间介电图案ILD之间。
半导体衬底100可以具有位于在第二方向D2上彼此间隔开的位线BL之间的第一凹陷区。半导体衬底100可以具有位于在第二方向D2上彼此间隔开的存储电极SE之间的第二凹陷区。第一凹陷区和第二凹陷区中的每一个可以沿第一方向D1延伸。下保护图案PS可以设置在第一凹陷区中。
电容器介电层CIL可以设置为共形地覆盖存储电极SE的表面。电容器介电层CIL可以设置在存储电极SE与板电极PE之间。板电极PE可以填充存储电极SE中的每一个的内部空间。板电极PE可以覆盖存储电极SE的内表面。
图4是示出了根据本发明构思的实施例的半导体存储器件的一部分的放大截面图，并且更具体地，示出了图3B的部分“P”。
将参考图4更详细地描述包括第一源/漏区SD1和第二源/漏区SD2以及介于其间的沟道区CH的半导体图案SP。在下文中，为了便于描述，将描述半导体图案SP之一、字线WL之一、以及位线BL之一，但半导体图案SP中的其他半导体图案、字线WL中的其他字线、以及位线BL中的其他位线也可以与以下描述的那些具有基本相同的特征。
硅化物图案SC可以设置为覆盖第一源/漏区SD1并直接接触位线BL。硅化物图案SC可以不设置在第一源/漏区SD1的第一侧表面SD1a上。例如，在如图4所示的实施例中，硅化物图案SC可以不介于第一源/漏区SD1与沟道区CH之间。硅化物图案SC可以共形地覆盖第一源/漏区SD1的顶表面、底表面和第二侧表面SD1b。第一源/漏区SD1可以通过硅化物图案SC电连接到位线BL。硅化物图案SC可以通过介于其间的封盖绝缘图案CP与字线WL电分离(例如，电隔离)。硅化物图案SC可以由金属硅化物材料中的至少一种形成或包括金属硅化物材料中的至少一种。在下文中，将描述第一源/漏区SD1包括硅化物图案SC的示例。
沟道区CH可以在第三方向D3上具有第一宽度Ta。例如，在如图4所示的实施例中，整个沟道区CH可以在第三方向D3上具有第一宽度Ta。第一源/漏区SD1在第三方向D3上的宽度可以随着距沟道区CH的距离的增加而变化。第一源/漏区SD1的直接接触沟道区CH的第一端部可以在第三方向D3上具有第二宽度Tb。第一源/漏区SD1的与位线BL相邻且经由硅化物图案SC间接接触位线BL的第二端部可以在第三方向D3上具有第三宽度Tc。这里，第一源/漏区SD1的第一端部和第二端部可以在第二方向D2上彼此相对。第一源/漏区SD1(例如，在第二方向D2上位于相对的第一端部和第二端部之间)的中心部分可以在第三方向D3上具有第四宽度Td。在实施例中，第二宽度Tb可以大于或等于第一宽度Ta。第四宽度Td可以大于第二宽度Tb和第三宽度Tc。随着在第二方向D2上的距离增加，第一源/漏区SD1在第三方向D3上的宽度可以增加到最大值，并且然后可以在最大值之后减小。例如，当在截面图中观察时，第一源/漏区SD1可以具有多边形形状。第一源/漏区SD1可以与字线WL电断开。
封盖绝缘图案CP可以设置为覆盖第一源/漏区SD1的顶表面和底表面、位线BL的侧表面、字线WL的侧表面、以及层间介电图案ILD的侧表面。例如，位线BL可以与层间介电图案ILD间隔开，其中封盖绝缘图案CP介于其间。在实施例中，封盖绝缘图案CP可以具有沿第三方向D3延伸以彼此平行的相对侧表面。封盖绝缘图案CP的相对侧表面中的每一个可以与第一源/漏区SD1的第一侧表面SD1a或第二侧表面SD1b对齐。在实施例中，封盖绝缘图案CP的相对侧表面可以基本上垂直于半导体衬底100的顶表面。
图5是示出了根据本发明构思的实施例的半导体存储器件的一部分的放大截面图，并且更具体地，示出了图3B的部分“P”。在以下描述中，为了使描述简要起见，先前参考图4所述的元件可以由相同的附图标记来标识，而不再赘述。
参考图5，封盖绝缘图案CP可以具有相对于第三方向D3倾斜的第一侧表面CPa和第二侧表面CPb。例如，封盖绝缘图案CP的第一侧表面CPa和第二侧表面CPb可以相对于第一方向D1和第二方向D2倾斜地延伸。即使当在第三方向D3上的竖直水平改变时，封盖绝缘图案CP在第二方向D2(例如，水平方向)上的宽度也可以维持为恒定值。封盖绝缘图案CP的第一侧表面CPa可以直接接触位线BL的侧表面，而封盖绝缘图案CP的第二侧表面CPb可以直接接触字线WL的第一侧表面以及层间介电图案ILD的侧表面。字线WL的与封盖绝缘图案CP相邻的第一侧表面可以相对于字线WL的相对第二侧表面以一定角度倾斜。
图6是示出了根据本发明构思的实施例的半导体存储器件的一部分的放大截面图，并且更具体地，示出了图3B的部分“P”。在以下描述中，为了使描述简要起见，先前参考图4所述的元件可以由相同的附图标记来标识，而不再赘述。
参考图6，封盖绝缘图案CP可以包括朝向字线WL(例如，在第二方向D2上)突出的突出部。封盖绝缘图案CP的突出部的顶表面和底表面可以覆盖有栅极绝缘层Gox。封盖绝缘图案CP的突出部可以在第三方向D3上与半导体图案SP的沟道区CH和层间介电图案ILD重叠。
沟道区CH可以在第三方向D3上具有第一宽度Ta。第一源/漏区SD1的第一端部可以在第三方向D3上具有第二宽度Tb。第一源/漏区SD1的第二端部可以在第三方向D3上具有第三宽度Tc。第一源/漏区SD1的第一端部和第二端部可以在第二方向D2上彼此相对。第一源/漏区SD1(例如，在第二方向D2上位于相对的第一端部和第二端部之间)的中心部分可以在第三方向D3上具有第四宽度Td。第三宽度Tc可以小于第二宽度Tb和第四宽度Td。例如，第一源/漏区SD1的第一侧表面SD1a的面积可以大于第一源/漏区SD1的第二侧表面SD1b的面积。第二宽度Tb和第四宽度Td可以大于或等于第一宽度Ta。第一源/漏区SD1可以与字线WL电断开。
图7A至图15A是示出了根据本发明构思的实施例的制造半导体存储器件的方法的平面图。图7B至图15B是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图7A至图15A的线A-A'和B-B’截取的截面图。图7C至图15C是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图7A至图15A的线C-C’和D-D’截取的截面图。图16和图17是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，示出了沿图15A的线A-A′截取的截面图。
在下文中，将参考图7A至图15C、图16和图17更详细地描述根据本发明构思的实施例的制造半导体存储器件的方法。
参考图7A、图7B和图7C，可以形成第一模塑结构MS1，并且在实施例中，第一模塑结构MS1可以包括(例如，在第三方向D3上)交替重复地堆叠在半导体衬底100上的第一牺牲层10和半导体层20。
第一牺牲层10可以由相对于半导体层20具有蚀刻选择性的材料形成。例如，在实施例中，第一牺牲层10可以由选自硅锗、氧化硅、氮化硅和氮氧化硅中的至少一种化合物形成。然而，本发明构思的实施例不必限于此。当形成第一模塑结构MS1时，第一牺牲层10中的每一个可以形成为具有小于半导体层20中的每一个的厚度的厚度。
在实施例中，半导体层20可以由选自硅、锗、硅-锗和铟镓锌氧化物(IGZO)中的至少一种化合物形成。然而，本发明构思的实施例不必限于此。在实施例中，半导体层20可以由与半导体衬底100相同的半导体材料形成。例如，半导体层20中的每一个可以是单晶硅层或多晶硅层。
在实施例中，第一牺牲层10和半导体层20可以通过外延生长工艺形成。半导体层20可以是单晶硅层，并且第一牺牲层10中的每一个可以是具有超晶格结构的硅锗层。
上绝缘层TIL可以形成在第一模塑结构MS1上以覆盖半导体层20中的最上层。上绝缘层TIL可以由相对于第一牺牲层10和半导体层20具有蚀刻选择性的绝缘材料形成。例如，在实施例中，上绝缘层TIL可以由氧化硅形成。然而，本发明构思的实施例不必限于此。
接下来，上绝缘层TIL和第一模塑结构MS1可以被图案化以形成暴露半导体衬底100的第一开口OPl和第二开口OP2。
第一开口OP1和第二开口OP2的形成可以包括在第一模塑结构MS1上形成具有与第一开口OP1和第二开口OP2相对应的开口的掩模图案、以及使用掩模图案作为蚀刻掩模各向异性地蚀刻第一模塑结构MS1。
第一开口OP1和第二开口OP2可以形成为暴露半导体衬底100的顶表面，并且在以过蚀刻方式执行各向异性蚀刻工艺的实施例中，衬底100的在第一开口OP1和第二开口OP2下方的顶表面可以竖直地凹陷。
第一开口OP1可以在第一方向D1上彼此间隔开。第二开口OP2可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上与第一开口OP1间隔开。在实施例中，一对第二开口OP2可以形成在一对第一开口OP1之间。
第一开口OP1和第二开口OP2可以在第一方向D1上彼此间隔开第一距离。第一开口OP1可以在第二方向D2上与第二开口OP2间隔开小于第一距离的第二距离。
第一开口OP1和第二开口OP2中的每一个可以在第一方向D1上具有第一宽度W1。当在第二方向D2上测量时，第一开口OP1可以具有第一长度L1，而第二开口OP2可以具有大于第一长度L1的第二长度L2。
接下来，第一开口OP1和第二开口OP2可以分别填充有第一绝缘分离图案STI1和第二绝缘分离图案STI2。
第一绝缘分离图案STI1和第二绝缘分离图案STI2可以直接接触半导体衬底100。在实施例中，第一绝缘分离图案STI1和第二绝缘分离图案STI2可以由通过旋涂玻璃(SOG)工艺形成的绝缘材料、氧化硅或氮氧化硅中的至少一种形成。第一绝缘分离图案STI1和第二绝缘分离图案STI2的形成可以包括沉积绝缘分离层以填充第一开口OP1和第二开口OP2、以及平坦化绝缘分离层以暴露上绝缘层TIL的顶表面。
参考图8A、图8B和图8C，第一沟槽T1和第二沟槽T2可以形成为：贯穿第一模塑结构MS1，并暴露第一牺牲层10和半导体层20的侧表面。
在实施例中，第一沟槽T1和第二沟槽T2的形成可以包括在第一模塑结构MS1上形成具有与第一沟槽T1和第二沟槽T2相对应的开口的掩模图案、以及使用掩模图案作为蚀刻掩模来各向异性地蚀刻第一模塑结构MS1。第一沟槽T1和第二沟槽T2可以形成为暴露半导体衬底100的顶表面，并且在以过蚀刻方式执行各向异性蚀刻工艺的实施例中，位于第一沟槽T1和第二沟槽T2下方的半导体衬底100的顶表面可以竖直地凹陷以形成凹陷区。
第一沟槽T1和第二沟槽T2可以沿第一方向D1延伸以彼此平行。在实施例中，第一沟槽T1和第二沟槽T2可以形成为暴露第一牺牲层10的侧表面和半导体层20的侧表面。此外，第一沟槽T1可以沿第一方向D1延伸以暴露第一绝缘分离图案STI1的侧表面。
第二沟槽T2可以形成在第一沟槽T1的两侧处，并且可以沿第一方向D1延伸以暴露第二绝缘分离图案STI2的侧表面。
参考图9A、图9B和图9C，通过第一沟槽T1和第二沟槽T2暴露的第一牺牲层10可以被去除以(例如，在第三方向D3上)在彼此竖直相邻的半导体层20之间形成第一水平区HR1。
在实施例中，第一水平区HR1的形成可以包括使用被选择为相对于半导体衬底100、半导体层20、以及第一绝缘分离图案STI1和第二绝缘分离图案STI2具有蚀刻选择性的蚀刻配方来各向同性地蚀刻第一牺牲层10。由于第一绝缘分离图案STI1和第二绝缘分离图案STI2，在第三方向D3上彼此间隔开的半导体层20在去除第一牺牲层10时不会塌陷。
第一水平区HR1在第三方向D3上的厚度(例如，在第三方向D3上相邻半导体层20之间的距离)可以基本上等于第一牺牲层10中的每一个的厚度。
参考图10A、图10B和图10C，可以执行放大工艺以增加第一水平区HR1的竖直厚度。在实施例中，放大工艺可以包括蚀刻半导体层20的被第一水平区HR1暴露的顶表面和底表面。放大工艺可以包括各向同性蚀刻工艺，其以相对于上绝缘层TIL以及第一绝缘分离图案STI1和第二绝缘分离图案STI2的蚀刻选择性来执行。作为放大工艺的结果，半导体层20中的每一个可以具有减小的厚度。因此，可以形成半导体图案SP，并且可以在沿第三方向D3彼此相邻的半导体图案SP之间分别形成第二水平区HR2。
在实施例中，可以对半导体图案SP执行氧化工艺以在半导体图案SP的暴露表面上形成牺牲氧化物层。此后，可以去除牺牲氧化物层以重新暴露半导体图案SP的表面。在去除牺牲氧化物层之后，可以增加在第三方向D3上彼此相邻的半导体图案SP之间的距离。例如，第二水平区HR2可以(例如，沿第三方向D3)竖直扩展。
参考图11A、图11B和图11C，可以在半导体图案SP的表面上顺序沉积第二牺牲层30和层间绝缘层40。
在实施例中，第二牺牲层30可以通过沉积相对于半导体衬底100和半导体图案SP具有蚀刻选择性的材料来形成。例如，在实施例中，第二牺牲层30可以由选自氧化硅、氮化硅和氮氧化硅中的至少一种化合物形成。第二牺牲层30可以通过原子层沉积法或化学气相沉积法形成。
第二牺牲层30可以被沉积以围绕半导体图案SP中的每一个。在实施例中，第二牺牲层30可以被沉积为具有小于第二水平区HR2中的每一个在第三方向D3上的厚度的一半的厚度。因此，在沉积第二牺牲层30之后，可以在沿第三方向D3彼此相邻的半导体图案SP之间限定间隙区。
此后，层间绝缘层40可以形成在第二牺牲层30上以填充其中形成有第二牺牲层30的第二水平区HR2。层间绝缘层40可以由相对于第二牺牲层30和半导体衬底100具有蚀刻选择性的绝缘材料形成。例如，在实施例中，层间绝缘层40可以由氧化硅形成。然而，本发明构思的实施例不必限于此。
参考图12A、图12B和图12C，可以在层间绝缘层40和第二牺牲层30上顺序执行部分蚀刻工艺以形成第二模塑结构MS2。
例如，在形成层间绝缘层40之后，层间介电图案ILD可以通过蚀刻层间绝缘层40的通过第一沟槽T1和第二沟槽T2暴露的部分来形成。在实施例中，层间介电图案ILD可以通过各向同性地蚀刻层间绝缘层40直到第二牺牲层30通过第一沟槽T1和第二沟槽T2被暴露来形成。作为各向同性蚀刻工艺的结果，层间介电图案ILD可以具有圆角的侧表面。相邻的层间介电图案ILD可以在第三方向D3上彼此间隔开。
接下来，在形成层间介电图案ILD之后，第二牺牲图案35可以通过蚀刻第二牺牲层30的通过第一沟槽T1和第二沟槽T2暴露的部分来形成。第二牺牲图案35可以通过各向同性地蚀刻第二牺牲层30直到半导体图案SP被暴露来形成。作为各向同性蚀刻工艺的结果，第二牺牲图案35可以具有圆角的侧表面。第二牺牲图案35可以在第三方向D3上彼此间隔开，并且半导体图案SP中的每一个可以设置在第二牺牲图案35中在第三方向D3上彼此相邻的对应一对第二牺牲图案之间。
通过上述方法形成的第二模塑结构MS2可以包括层间介电图案ILD、第二牺牲图案35和半导体图案SP。例如，第二模塑结构MS2可以包括多个堆叠结构，并且在本实施例中，堆叠结构中的每一个可以包括(例如，在沿第三方向D3上)顺序堆叠的半导体图案SP、第二牺牲图案35、层间介电图案ILD和第二牺牲图案35。
在形成第二模塑结构MS2之后，第一间隙填充绝缘图案110和第二间隙填充绝缘图案120可以形成为填充第一沟槽T1和第二沟槽T2。在实施例中，第一间隙填充绝缘图案110和第二间隙填充绝缘图案120的形成可以包括形成绝缘间隙填充层以填充第一沟槽T1和第二沟槽T2、以及平坦化绝缘间隙填充层以暴露上绝缘层的顶表面。绝缘间隙填充层的平坦化可以通过诸如化学机械抛光工艺或回蚀工艺之类的平坦化工艺来实现。
第一间隙填充绝缘图案110和第二间隙填充绝缘图案120可以由相对于第一绝缘分离图案STI1和第二绝缘分离图案STI2具有蚀刻选择性的绝缘材料形成。例如，在实施例中，第一间隙填充绝缘图案110和第二间隙填充绝缘图案120可以由选自氧化硅、氮化硅和氮氧化硅中的至少一种化合物形成。第一间隙填充绝缘图案110和第二间隙填充绝缘图案120中的每一个可以具有单层结构或多层结构。
在形成第一间隙填充绝缘图案110和第二间隙填充绝缘图案120之后，第一开口OP1和第二开口OP2可以通过去除第一绝缘分离图案STI1和第二绝缘分离图案STI2来重新形成。这里，第一开口OP1和第二开口OP2可以形成为暴露半导体图案SP的侧表面、第二牺牲图案35的侧表面、层间介电图案ILD的侧表面、以及半导体衬底100的顶表面的部分。
在实施例中，第一绝缘分离图案STI1和第二绝缘分离图案STI2的去除可以包括以相对于半导体衬底100、第二牺牲图案35、半导体图案SP、以及第一间隙填充绝缘图案110和第二间隙填充绝缘图案120的蚀刻选择性来执行蚀刻工艺。例如，在第一绝缘分离图案STI1和第二绝缘分离图案STI2由氧化硅形成或包括氧化硅的实施例中，可以对第一绝缘分离图案STI1和第二绝缘分离图案STI2执行干法蚀刻工艺、化学蚀刻工艺或湿法蚀刻工艺。在实施例中，在湿法蚀刻工艺中，缓冲氧化物蚀刻剂(BOE)或氟化氢(HF)可以用于蚀刻第一绝缘分离图案STI1和第二绝缘分离图案STI2。在干法蚀刻工艺中，CF4、NH3、CHF3、C2F6或BF3气体可以用于蚀刻第一绝缘分离图案STI1和第二绝缘分离图案STI2。然而，本发明构思的实施例不必限于此。
可以对半导体图案SP的通过第一开口OP1和第二开口OP2暴露的部分执行蚀刻工艺。因此，半导体图案SP可以在第一方向D1上彼此间隔开。
可以对通过第一开口OP1和第二开口OP2暴露的半导体图案SP执行各向同性蚀刻工艺。例如，可以通过经由第一开口OP1和第二开口OP2供应的蚀刻剂横向地(例如，在第一方向D1和第二方向D2上)蚀刻半导体图案SP。这里，第一开口OP1之间的距离和第二开口OP2之间的距离可以大于第一开口OP1与第二开口OP2之间的距离，并且因此，可以形成在第一方向D1上彼此间隔开的半导体图案SP。作为各向同性蚀刻工艺的结果，半导体图案SP中的每一个在第一方向D1上在其中心部分处的宽度可以大于在其侧部分处的宽度。
作为形成半导体图案SP的上述工艺的结果，第三水平区HR3可以形成在第二牺牲图案35之间以暴露半导体图案SP的侧表面。第三水平区HR3可以对应于通过蚀刻半导体图案SP而形成的空的空间。
参考图13A、图13B和图13C，在形成半导体图案SP之后，第一绝缘分离图案STI1和第二绝缘分离图案STI2可以通过用绝缘材料填充第一开口OP1和第二开口OP2来重新形成。
在实施例中，第一绝缘分离图案STI1和第二绝缘分离图案STI2可以由相对于第二牺牲图案35和层间介电图案ILD具有蚀刻选择性的绝缘材料形成。例如，第一绝缘分离图案STI1和第二绝缘分离图案STI2可以由选自氧化硅、氮氧化硅和氮化硅中的至少一种化合物形成。然而，本发明构思的实施例不必限于此。第一绝缘分离图案STI1和第二绝缘分离图案STI2中的每一个可以具有单层结构或多层结构。
在实施例中，第一绝缘分离图案STI1和第二绝缘分离图案STI2的形成可以包括形成绝缘层以填充第一开口OP1和第二开口OP2、以及平坦化绝缘层以暴露上绝缘层TIL的顶表面。绝缘层的平坦化可以通过诸如化学机械抛光工艺或回蚀工艺之类的平坦化工艺来实现。填充第一开口OP1和第二开口OP2的绝缘层可以通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或旋涂玻璃(SOG)工艺来形成。
在形成第一绝缘分离图案STI1和第二绝缘分离图案STI2期间，第三水平区HR3可以填充有绝缘材料并且可以保留为空的空间。
在重新形成第一绝缘分离图案STI1和第二绝缘分离图案STI2之后，掩模图案MP可以形成在上绝缘层TIL上以暴露第一间隙填充绝缘图案110。
参考图14A、图14B和图14C，暴露半导体衬底100的第一沟槽T1可以通过使用掩模图案MP作为蚀刻掩模蚀刻第一间隙填充绝缘图案110来重新形成。这里，第一沟槽T1可以暴露半导体图案SP的侧表面、第二牺牲图案35的侧表面、以及层间介电图案ILD的侧表面。
接下来，第二牺牲图案35的通过第一沟槽T1暴露的部分可以被去除以分别在半导体图案SP与层间介电图案ILD之间形成第四水平区。
在实施例中，第四水平区可以通过使用被选择为相对于半导体图案SP和层间介电图案ILD具有蚀刻选择性的蚀刻配方各向同性地蚀刻第二牺牲图案35来形成。例如，在第二牺牲图案35由氮化硅形成并且层间介电图案ILD由氧化硅形成的实施例中，第四水平区可以通过使用包含磷酸的蚀刻溶液各向同性地蚀刻第二牺牲图案35来形成。第四水平区可以在第一绝缘分离图案STI1与第二绝缘分离图案STI2之间沿第一方向D1延伸。
作为形成第四水平区的结果，第二牺牲图案35可以部分地留下以形成第三牺牲图案37。第三牺牲图案37可以通过第二绝缘分离图案STI2在第一方向D1上彼此间隔开。
间隔物绝缘图案SS可以形成为填充第四水平区的部分。间隔物绝缘图案SS的形成可以包括沉积绝缘层以填充第四水平区、以及部分地蚀刻绝缘层以留下绝缘层的部分。间隔物绝缘图案SS可以通过第二绝缘分离图案STI2在第一方向D1上彼此间隔开。
初步字线PWL可以形成为完全填充第四水平区和第一沟槽T1。在形成初始字线PWL之前，栅极绝缘层Gox可以形成为共形地覆盖第四水平区和第一沟槽T1的内表面。初步字线PWL可以形成为：填充由栅极绝缘层Gox包围的空间并且围绕半导体图案SP中的每一个的一部分。
在实施例中，初步字线PWL可以包括沿第二方向D2延伸以填充第四水平区的第一部分、以及沿第三方向D3延伸以填充第一沟槽T1的柱状的第二部分。
参考图15A、图15B和图15C，第三沟槽T3可以形成为：贯穿初始字线PWL的一部分、半导体图案SP中的每一个的一部分、以及层间介电图案ILD中的每一个的一部分，并沿第一方向D1延伸。第三沟槽T3在第二方向D2上的宽度可以大于第一沟槽T1在第二方向D2上的宽度。第三沟槽T3可以形成为暴露半导体衬底100的顶表面，并且在以过蚀刻方式执行各向异性蚀刻工艺的实施例中，位于第三沟槽T3下方的半导体衬底100的顶表面可以竖直凹陷。
可以执行第三沟槽T3的形成以去除初始字线PWL的第二部分，并且作为结果，可以形成字线WL。字线WL中的每一条可以是初始字线PWL的第一部分中的每一个的一部分。第三沟槽T3可以形成为暴露字线WL的侧表面、半导体图案SP的侧表面、层间介电图案ILD的侧表面、以及第一绝缘分离图案STI1的侧表面。
在实施例中，第三沟槽T3的形成可以通过干法蚀刻工艺来执行。在本实施例中，可以减小字线WL在第一方向D1上的长度的变化，并且从而提高半导体存储器件的可靠性和电特性。
参考图16，外延图案EGP可以通过使用半导体图案SP中的每一个作为种子层的外延生长工艺来形成。外延图案EGP中的每一个可以从第三沟槽T3的内侧表面横向地(例如，在第二方向D2上)突出。作为示例，外延图案EGP中的每一个在第三方向D3上的最大宽度可以大于字线WL中的每一条在第三方向D3上的宽度。此外，外延图案EGP中的每一个在第二方向D2上的长度可以在约10nm至约30nm的范围内。
此后，外延图案EGP可以掺杂有杂质。在实施例中，可以使用包含选自硼(B)、碳(C)和氟(F)中的至少一种化合物的源气体来执行杂质掺杂工艺。例如，外延图案EGP可以包含选自作为杂质提供的硼(B)、碳(C)和氟(F)中的至少一种化合物。
接下来，硅化物图案可以形成为共形地覆盖外延图案EGP中的每一个。
参考图17，下保护图案PS可以形成在半导体衬底100的顶表面上，而封盖绝缘图案CP可以形成在外延图案EGP之间以沿第三方向D3延伸。在实施例中，下保护图案PS和封盖绝缘图案CP的形成可以包括形成封盖绝缘层以填充第三沟槽T3、以及去除封盖绝缘层的一部分。
封盖绝缘图案CP可以形成为覆盖外延图案EGP中的每一个的顶表面和/或底表面、字线WL的侧表面、以及层间介电图案ILD的侧表面。由于封盖绝缘图案CP，所以外延图案EGP中的每一个可以与同其相邻的字线WL电分离。
此后，位线BL可以形成在第三沟槽T3中以覆盖封盖绝缘图案CP的侧表面。在实施例中，位线BL的形成可以包括形成导电层以填充第三沟槽T3的内部空间、以及去除导电层的一部分以暴露下保护图案PS的顶表面的至少一部分。
在实施例中，位线BL可以由选自掺杂硅、金属材料、金属氮化物材料和金属硅化物材料中的至少一种材料形成。例如，位线BL可以由氮化钽或钨形成。
位线BL可以在第一方向D1和第二方向D2上彼此间隔开。位线BL中的每一条可以直接接触外延图案EGP。位线BL可以从下保护图案PS的顶表面沿第三方向D3延伸。
返回参考图3A、图3B和图3C，第三间隙填充绝缘图案1.30可以形成为填充设置有位线BL的第三沟槽T3的内部空间。第三间隙填充绝缘图案130可以沿着下保护图案PS的顶表面在第一方向D1上延伸。第三间隙填充绝缘图案130可以从下保护图案PS的顶表面沿第三方向D3延伸。第三间隙填充绝缘图案130可以形成为覆盖位线BL的侧表面和第一绝缘分离图案STI1的侧表面。在实施例中，第三间隙填充绝缘图案130可以由通过旋涂玻璃(SOG)工艺、氧化硅或氮氧化硅形成的绝缘材料中的至少一种形成。
接下来，第二沟槽T2可以通过去除第二间隙填充绝缘图案120来重新形成。这里，第二沟槽T2可以形成为暴露第三牺牲图案37的侧表面、半导体图案SP的侧表面、以及层间介电图案ILD的侧表面。
此后，通过第二沟槽T2暴露的第三牺牲图案37可以被去除以形成暴露间隔物绝缘图案SS的第五水平区。
在实施例中，第五水平区的形成可以包括使用被选择为相对于半导体衬底100、半导体图案SP和层间介电图案ILD具有蚀刻选择性的蚀刻配方来各向同性地蚀刻第三牺牲图案37。在对第三牺牲图案37进行各向同性蚀刻期间，间隔物绝缘图案SS可以用作蚀刻停止层。
第五水平区可以分别在第三方向D3上形成在层间介电图案ILD与半导体图案SP之间、以及在第一方向D1上形成在第二绝缘分离图案STI2之间。
此后，存储电极SE可以局部地形成在第五水平区中。在实施例中，存储电极SE的形成可以包括沉积导电层以共形地覆盖第五水平区的内表面和第二沟槽T2的内表面、以及部分去除沉积在第二沟槽T2的内表面上的导电层以在第五水平区中局部地留下导电图案。
存储电极SE可以在第一方向D1、第二方向D1和第三方向D3上彼此间隔开。存储电极SE可以直接接触通过第五水平区暴露的半导体图案SP。存储电极SE中的每一个可以形成为在第五水平区中的对应第五水平区中限定空的空间。例如，存储电极SE中的每一个可以具有中空圆柱形状，其具有平行于第二方向D2的长轴。在实施例中，存储电极SE中的每一个可以具有柱状形状，其具有平行于第二方向D2的长轴。在实施例中，存储电极SE可以由选自金属材料、金属氮化物材料和金属硅化物材料中的至少一种材料形成或包括该至少一种材料。
在形成存储电极SE之前，第二源/漏区SD2可以通过用杂质掺杂半导体图案SP的部分来形成，并且在该实施例中，存储电极SE可以直接接触第二源/漏区SD2。
接下来，电容器介电层CIL可以形成为共形地覆盖设置有存储电极SE的第五水平区，并且然后，板电极PE可以形成为填充其中设置有存储电极SE和/或电容器介电层CIL的第五水平区和第二沟槽T2。
图18和图19是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，示出了沿图15A的线A-A′截取的截面图。在下文中，将参考图18和图19更详细地描述根据该实施例的制造方法。参考图7A至图15C描述的步骤与根据该实施例的制造方法中的步骤相同，并且因此，下面将更详细地描述在图15A至图15C的步骤之后执行的步骤。
参考图18和图19，字线WL中的每一条可以在横向上部分地凹陷。在实施例中，字线WL的部分凹陷可以通过湿法蚀刻工艺来实现。例如，在实施例中，在第二方向D2上凹陷的字线WL的深度可以在约10nm至约30nm的范围内。
下保护图案PS可以形成在半导体衬底100的顶表面上。封盖绝缘图案CP可以形成为填充通过字线WL的部分凹陷而形成的空的空间。在实施例中，下保护图案PS和封盖绝缘图案CP的形成可以包括形成封盖绝缘层以填充第三沟槽T3、以及去除封盖绝缘层的一部分。
此后，位线BL可以形成在第三沟槽T3中以覆盖封盖绝缘图案CP的侧表面。
图20A和图21A是示出了根据本发明构思的实施例的制造半导体存储器件的方法的平面图。图20B和图21B是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图20A至图21A的线A-A′截取的截面图。在下文中，将参考图20A至图21B更详细地描述根据该实施例的制造方法。参考图7A至图15C描述的步骤与根据该实施例的制造方法中的步骤相同，并且因此，下面将更详细地描述在图15A至图15C的步骤之后执行的步骤。
参考图20A和图20B，多条位线BL可以形成在第三沟槽T3中。位线BL可以在第一方向D1和第二方向D2上彼此间隔开。在实施例中，位线BL的形成可以包括形成导电层以填充第三沟槽T3、以及对该导电层执行图案化工艺。
参考图21A和图21B，外延图案EGP可以(例如，在第二方向D2上)形成在位线BL与半导体图案SP之间。外延图案EGP可以直接接触位线BL中的每一条的侧表面。
图22A至图24A是示出了根据本发明构思的实施例的制造半导体存储器件的方法的平面图。图22B至图24B是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图22A至图24A的线A-A′截取的截面图。在下文中，将参考图22A至图24B更详细地描述根据这些实施例的制造方法。参考图7A至图15C描述的步骤与根据该实施例的制造方法中的步骤相同，并且因此，下面将更详细地描述在图15A至图15C的步骤之后执行的步骤。
参考图22A和图22B，初步位线PBL可以形成在第三沟槽T3中。(例如，在第二方向D2上)设置在初步位线PBL的两侧处的字线WL可以沿第三方向D3布置，并且在该实施例中，从初步位线PBL到(例如，在第二方向D2上)左侧的字线WL的距离可以基本上等于从初始位线PBL到(例如，在第二方向D2上)右侧的字线WL的距离。
参考图23A和图23B，外延图案EGP可以(例如，在第二方向D2上)形成在初始位线PBL与半导体图案SP之间。外延图案EGP可以直接接触初始位线PBL的侧表面。
参考图24A和图24B，可以对初步位线PBL执行图案化工艺。因此，可以形成位线BL，并且在实施例中，位线BL可以在第一方向D1和第二方向D2上彼此间隔开。
此后，封盖绝缘图案CP可以(例如，在第二方向D2上)形成在字线WL与位线BL之间。
在根据本发明构思的实施例的半导体存储器件及其制造方法中，字线可以通过使用干法蚀刻工艺而不是使用湿法蚀刻工艺图案化初步字线来形成。因此，可以减少字线的长度的变化，并且从而提高半导体存储器件的可靠性和电特性。
虽然已具体示出和描述了本发明构思的非限制性实施例，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种半导体存储器件，包括：
堆叠结构，包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；
半导体图案，分别设置在所述字线中的竖直相邻的字线之间；
位线，从所述半导体衬底竖直延伸并接触所述半导体图案；
封盖绝缘图案，设置在所述位线与所述字线之间，并覆盖所述层间介电图案的侧表面；以及
存储元件，分别设置在所述层间介电图案中的竖直相邻的层间介电图案之间，
其中，所述半导体图案中每一个包括接触所述位线的第一源/漏区、直接接触所述存储元件中的一个存储元件的第二源/漏区、以及位于所述第一源/漏区与所述第二源/漏区之间的沟道区，以及
所述第一源/漏区的最大宽度大于所述沟道区的宽度。
2.根据权利要求1所述的半导体存储器件，其中，所述位线与所述层间介电图案间隔开，所述封盖绝缘图案介于所述位线与所述层间介电图案之间。
3.根据权利要求1所述的半导体存储器件，还包括：硅化物图案，共形地覆盖所述第一源/漏区的顶表面、底表面和一个侧表面并直接接触所述位线。
4.根据权利要求3所述的半导体存储器件，其中，所述硅化物图案与所述字线电分离。
5.根据权利要求1所述的半导体存储器件，还包括：
栅极绝缘层，介于所述沟道区与所述字线之间，
其中，所述栅极绝缘层直接接触所述封盖绝缘图案的侧表面，而不直接接触所述第一源/漏区。
6.根据权利要求1所述的半导体存储器件，其中，所述封盖绝缘图案的侧表面基本垂直于所述衬底的顶表面。
7.根据权利要求1所述的半导体存储器件，其中，所述封盖绝缘图案的侧表面和所述字线中的每一条的第一侧表面相对于所述字线中的每一条的相对的第二侧表面以一定角度倾斜。
8.根据权利要求7所述的半导体存储器件，其中，所述封盖绝缘图案在水平方向上的宽度随着距所述半导体衬底的竖直距离增加而恒定。
9.根据权利要求1所述的半导体存储器件，其中，所述第一源/漏区在所述第一源/漏区的中心部分处的宽度大于在所述第一源/漏区的端部处的宽度。
10.根据权利要求1所述的半导体存储器件，其中：
所述第一源/漏区具有邻近所述位线的第一端部以及直接接触所述沟道区的第二端部；以及
所述第一源/漏区在所述第一端部处的宽度小于所述第一源/漏区在所述第二端部处的宽度。
11.根据权利要求1所述的半导体存储器件，其中，所述第一源/漏区包括选自硼B、碳C和氟F中的至少一种杂质。
12.一种半导体存储器件，包括：
堆叠结构，包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；
半导体图案，分别设置在所述字线中的竖直相邻的字线之间；
硅化物图案，覆盖所述半导体图案中的每一个的一部分；
位线，从所述半导体衬底竖直延伸并接触所述半导体图案；
封盖绝缘图案，设置在所述位线与所述字线之间，并覆盖所述层间介电图案的侧表面；
存储电极，分别设置在所述层间介电图案中的竖直相邻的层间介电图案之间；
电容器介电层，共形地覆盖所述存储电极的内表面；以及
板电极，填充由所述电容器介电层包围的空间，
其中，所述半导体图案中的每一个包括与所述位线接触的第一源/漏区、与所述存储电极中的一个存储电极直接接触的第二源/漏区、以及位于所述在第一源/漏区与所述第二源/漏区之间的沟道区，以及
所述硅化物图案覆盖所述第一源/漏区的一部分。
13.根据权利要求12所述的半导体存储器件，其中，所述硅化物图案与所述字线电分离。
14.根据权利要求12所述的半导体存储器件，其中，所述第一源/漏区的宽度随着距所述沟道区的距离的变化而变化。
15.根据权利要求14所述的半导体存储器件，其中，所述第一源/漏区在所述第一源/漏区的中心部分处的宽度大于在所述第一源/漏区的端部处的宽度。
16.根据权利要求14所述的半导体存储器件，其中：
所述第一源/漏区具有邻近所述位线的第一端部以及直接接触所述沟道区的第二端部；以及
所述第一源/漏区在所述第一端部处的宽度小于所述第一源/漏区在所述第二端部处的宽度。
17.根据权利要求12所述的半导体存储器件，还包括：
介于所述沟道区与所述字线之间的栅极绝缘层，
其中，所述栅极绝缘层的侧表面与所述字线的侧表面对齐。
18.根据权利要求17所述的半导体存储器件，其中：
所述封盖绝缘图案包括朝向所述字线突出的突出部；以及
所述突出部中的每一个的顶表面和底表面覆盖有所述栅极绝缘层。
19.一种半导体存储器件，包括：
堆叠结构，包括交替堆叠在半导体衬底上的字线和层间介电图案，所述字线沿与所述半导体衬底的顶表面平行的第一方向延伸；
半导体图案，设置在所述半导体衬底上以具有沿与所述字线交叉的第二方向延伸的长轴，并且在所述第一方向和与所述半导体衬底的顶表面垂直的第三方向上彼此间隔开；
位线，沿所述第三方向延伸并在所述第一方向上彼此间隔开，所述位线中的每一条接触在所述第三方向上彼此间隔开的所述半导体图案的第一侧表面；
封盖绝缘图案，设置在所述位线与所述字线之间并沿所述第三方向延伸以覆盖所述层间介电图案的侧表面；
存储元件，分别设置在所述层间介电图案中的竖直相邻的层间介电图案之间，并直接接触所述半导体图案的与所述第一侧表面相对的第二侧表面；
第一绝缘隔离图案，设置在所述位线之间并在所述第一方向上彼此间隔开；以及
第二绝缘分离图案，设置在所述存储元件之间并在所述第一方向上彼此间隔开，
其中，所述半导体图案中每一个包括接触所述位线中的一条位线的第一源/漏区、直接接触所述存储元件中的一个存储元件的第二源/漏区、以及位于所述第一源/漏区与所述第二源/漏区之间的沟道区，以及
所述第一源/漏区的最大宽度大于所述沟道区的宽度。
20.根据权利要求19所述的半导体存储器件，其中，所述字线中的每一条设置为完全围绕所述半导体图案中的每一个的沟道区。
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