KR20230038342A - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 교대로 그리고 반복적으로 적층된 워드 라인들 및 층간 절연 패턴들을 포함하는 적층 구조체, 수직적으로 인접하는 상기 워드 라인들 사이에 각각 제공되는 반도체 패턴들, 상기 반도체 기판으로부터 수직적으로 연장되고, 상기 반도체 패턴들과 접촉하는 비트 라인, 상기 비트 라인과 상기 워드 라인들 사이에 제공되며, 상기 층간 절연 패턴들의 측벽들을 덮는 캡핑 절연 패턴, 및 수직적으로 인접하는 상기 층간 절연 패턴들 사이에 각각 제공되는 데이터 저장 소자들을 포함하되, 상기 반도체 패턴들 각각은 상기 비트 라인과 접촉하는 제1 소스/드레인 패턴, 상기 데이터 저장 소자들 중 어느 하나와 접촉하는 제2 소스/드레인 영역 및 상기 제1 및 제2 소스/드레인 영역들 사이의 채널 영역을 포함하고, 상기 제1 소스/드레인 패턴의 최대 폭은 상기 채널 영역의 폭보다 큰 반도체 메모리 장치 및 그의 제조 방법을 개시한다.
Description
본 발명은 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 3차원적으로 배열되는 메모리 셀들을 구비하는 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰도가 개선된 반도체 메모리 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에 교대로 그리고 반복적으로 적층된 워드 라인들 및 층간 절연 패턴들을 포함하는 적층 구조체, 수직적으로 인접하는 상기 워드 라인들 사이에 각각 제공되는 반도체 패턴들, 상기 반도체 기판으로부터 수직적으로 연장되고, 상기 반도체 패턴들과 접촉하는 비트 라인, 상기 비트 라인과 상기 워드 라인들 사이에 제공되며, 상기 층간 절연 패턴들의 측벽들을 덮는 캡핑 절연 패턴, 및 수직적으로 인접하는 상기 층간 절연 패턴들 사이에 각각 제공되는 데이터 저장 소자들을 포함하되, 상기 반도체 패턴들 각각은 상기 비트 라인과 접촉하는 제1 소스/드레인 패턴, 상기 데이터 저장 소자들 중 어느 하나와 접촉하는 제2 소스/드레인 영역 및 상기 제1 및 제2 소스/드레인 영역들 사이의 채널 영역을 포함하고, 상기 제1 소스/드레인 패턴의 최대 폭은 상기 채널 영역의 폭보다 클 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에 교대로 그리고 반복적으로 적층된 워드 라인들 및 층간 절연 패턴들을 포함하는 적층 구조체, 수직적으로 인접하는 상기 워드 라인들 사이에 각각 제공되는 반도체 패턴들, 상기 반도체 패턴들 각각의 일부를 덮는 실리사이드 패턴, 상기 반도체 기판으로부터 수직적으로 연장되고, 상기 반도체 패턴들과 접촉하는 비트 라인, 상기 비트 라인과 상기 워드 라인들 사이에 제공되며, 상기 층간 절연 패턴들의 측벽들을 덮는 캡핑 절연 패턴, 수직적으로 인접하는 상기 층간 절연 패턴들 사이에 각각 제공되는 스토리지 전극들, 상기 스토리지 전극들의 내측벽을 컨포멀하게 덮는 커패시터 유전막, 및 상기 커패시터 유전막으로 둘러싸인 공간을 채우는 플레이트 전극을 포함하되, 상기 반도체 패턴들 각각은 상기 비트 라인과 접촉하는 제1 소스/드레인 패턴, 상기 데이터 저장 소자들 중 어느 하나와 접촉하는 제2 소스/드레인 영역 및 상기 제1 및 제2 소스/드레인 영역들 사이의 채널 영역을 포함하고, 상기 실리사이드 패턴은 상기 제1 소스/드레인 패턴을 덮을 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에 번갈아 적층된 워드 라인들 및 층간 절연 패턴들을 포함하는 적층 구조체로서, 상기 워드 라인들은 상기 반도체 기판의 상면과 나란한 제1 방향으로 연장되는 것, 상기 워드 라인들을 가로질러 제2 방향으로 장축을 갖는 반도체 패턴들로서, 상기 반도체 패턴들은 상기 반도체 기판 상에서 상기 제1 방향 및 상기 반도체 기판의 상면에 수직한 제3 방향으로 이격되어 배치되는 것, 상기 제3 방향으로 연장되며 상기 제1 방향으로 서로 이격되는 비트 라인들로서, 상기 비트 라인들 각각은 상기 제3 방향으로 이격되는 상기 반도체 패턴들의 제1 측면들과 접촉하는 것, 상기 비트 라인들과 상기 워드 라인들 사이에서 상기 제3 방향으로 연장되며, 상기 층간 절연 패턴들의 측벽들을 덮는 캡핑 절연 패턴들, 수직적으로 인접하는 상기 층간 절연 패턴들 사이에 각각 제공되며, 상기 반도체 패턴들의 상기 제1 측면들에 대향하는 제2 측면들과 접촉하는 데이터 저장 소자들, 상기 제1 방향으로 서로 이격되며 상기 비트 라인들 사이에 제공되는 제1 분리 절연 패턴들, 및 상기 제1 방향으로 서로 이격되며 상기 데이터 저장 소자들 사이에 제공되는 제2 분리 절연 패턴들을 포함하되, 상기 반도체 패턴들 각각은 상기 비트 라인들 중 어느 하나와 접촉하는 제1 소스/드레인 패턴, 상기 데이터 저장 소자들 중 어느 하나와 접촉하는 제2 소스/드레인 영역 및 상기 제1 및 제2 소스/드레인 영역들 사이의 채널 영역을 포함하고, 상기 제1 소스/드레인 패턴의 최대 폭은 상기 채널 영역의 폭보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치 및 그의 제조 방법에 의하면, 습식 식각 공정이 아닌 건식 식각 공정으로 예비 워드 라인을 패터닝하여 워드 라인들을 형성할 수 있다. 이에 따라, 워드 라인들의 길이의 산포가 감소할 수 있고, 본 발명에 따른 반도체 메모리 장치의 전기적 특성 및 신뢰도가 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이의 일부를 나타내는 사시도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도로, 도 3a를 A-A' 선 및 B-B' 선으로 자른 단면들에 대응된다.
도 3c는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도로, 도 3a를 C-C' 선 및 D-D' 선으로 자른 단면들에 대응된다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 설명하기 위한 확대도들로, 각각 도 3b의 P 부분에 대응된다.
도 7a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 7b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a 내지 도 15a를 A-A' 선 및 B-B' 선으로 자른 단면들에 대응된다.
도 7c 내지 도 15c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a 내지 도 15a를 C-C' 선 및 D-D' 선으로 자른 단면들에 대응된다.
도 16 및 도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 15a를 A-A' 선으로 자른 단면에 대응된다.
도 18 및 도 19는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 15a를 A-A' 선으로 자른 단면에 대응된다.
도 20a 내지 도 24a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 20b 내지 도 24b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 20a 내지 도 24a를 A-A' 선으로 자른 단면에 대응된다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이의 일부를 나타내는 사시도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도로, 도 3a를 A-A' 선 및 B-B' 선으로 자른 단면들에 대응된다.
도 3c는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도로, 도 3a를 C-C' 선 및 D-D' 선으로 자른 단면들에 대응된다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 설명하기 위한 확대도들로, 각각 도 3b의 P 부분에 대응된다.
도 7a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 7b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a 내지 도 15a를 A-A' 선 및 B-B' 선으로 자른 단면들에 대응된다.
도 7c 내지 도 15c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a 내지 도 15a를 C-C' 선 및 D-D' 선으로 자른 단면들에 대응된다.
도 16 및 도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 15a를 A-A' 선으로 자른 단면에 대응된다.
도 18 및 도 19는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 15a를 A-A' 선으로 자른 단면에 대응된다.
도 20a 내지 도 24a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 20b 내지 도 24b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 20a 내지 도 24a를 A-A' 선으로 자른 단면에 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 데이터 저장 소자(DS)는 비트 라인(BL)과 선택 소자(SW) 사이에 연결되며, 선택 소자(TR)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있다. 선택 소자(TR)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 커패시터(capacitor) 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
감지 증폭기(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 감지 증폭기(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이의 일부를 나타내는 사시도이다. 도 3a는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 3b는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도로, 도 3a를 A-A' 선 및 B-B' 선으로 자른 단면들에 대응된다. 도 3c는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도로, 도 3a를 C-C' 선 및 D-D' 선으로 자른 단면들에 대응된다.
도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 본 발명에 따른 반도체 메모리 장치는 반도체 기판(100) 및 반도체 기판(100) 상의 제1 및 제2 적층 구조체들을 포함할 수 있다. 반도체 기판(100)의 상면은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3)과 직교할 수 있다. 예를 들어, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향들일 수 있다. 제1 및 제2 적층 구조체들 각각은 제1 방향(D1)으로 연장되며, 반도체 기판(100) 상에 층간 절연 패턴들(ILD)을 개재하여 적층된 워드 라인들(WL)을 포함할 수 있다.
워드 라인들(WL) 및 층간 절연 패턴들(ILD)이 제1 방향(D1) 및 제2 방향(D2)과 직교하는 제3 방향(D3)을 따라 교대로 그리고 반복적으로 적층될 수 있다. 워드 라인들(WL) 각각은 반도체 기판(100)의 상면과 나란한 제1 방향(D1)으로 연장되는 라인부 및 라인부로부터 제2 방향(D2)으로 돌출되는 게이트 전극부들을 포함할 수 있다. 여기서, 라인부는 제1 및 제2 분리 절연 패턴들(STI1, STI2) 사이에 제공될 수 있다. 평면적 관점에서, 한 쌍의 워드 라인들(WL)은 플레이트 전극(PE)을 기준으로 서로 거울 대칭될 수 있다.
반도체 패턴들(SP)은 제3 방향(D3)으로 적층될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 반도체 패턴들(SP)은 기판(100) 상에 3차원적으로 배열될 수 있다. 반도체 패턴들(SP)은 실리콘 및 저마늄 중 적어도 하나를 포함할 수 있다. 일 예로, 반도체 패턴들(SP)은 단결정 실리콘을 포함할 수 있다.
반도체 패턴들(SP) 각각은 제2 방향(D2)으로 장축을 갖는 바 형태를 가질 수 있다. 반도체 패턴들(SP) 각각은 서로 이격된 제1 및 제2 소스/드레인 영역들(SD1, SD2) 그리고, 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이의 채널 영역(CH)을 포함할 수 있다. 반도체 패턴들(SP) 각각의 제1 및 제2 소스/드레인 영역들(SD1, SD2) 내에 불순물이 도핑될 수 있다.
반도체 패턴들(SP)은 워드 라인들(WL)을 제2 방향(D2)으로 각각 관통할 수 있다. 워드 라인들(WL) 각각은 반도체 패턴들(SP) 각각의 채널 영역(CH)을 완전히 둘러싸는 구조(즉, 게이트 올 어라운드(gate all around) 구조)를 가질 수 있다. 반도체 패턴들(SP) 각각의 채널 영역(CH)과 워드 라인들(WL) 사이에 게이트 절연막(Gox)이 개재될 수 있다. 게이트 절연막(Gox)는 캡핑 절연 패턴(CP)의 측벽과 접촉할 수 있다. 게이트 절연막(Gox)은 반도체 패턴들(SP) 각각의 제1 소스/드레인 패턴(SD1)과 접촉하지 않을 수 있다. 게이트 절연막(Gox)의 측벽은 워드 라인들(WL)의 측벽들과 정렬될 수 있다.
캡핑 절연 패턴(CP)이 워드 라인들(WL) 각각의 일 측에서 반도체 패턴들(SP) 각각의 제1 소스/드레인 영역(SD1)을 둘러쌀 수 있으며, 스페이서 절연 패턴(SS)이 워드 라인들(WL) 각각의 타 측에서 반도체 패턴들(SP) 각각의 제2 소스/드레인 영역(SD2)을 둘러쌀 수 있다. 캡핑 절연 패턴(CP)은 워드 라인들(WL)의 측벽들과 직접 접촉할 수 있다. 스페이서 절연 패턴(SS)은 게이트 절연막(Gox)을 사이에 두고 워드 라인들(WL) 각각과 이격될 수 있다.
반도체 패턴들(SP) 각각의 제1 측벽은 비트 라인들(BL) 중 어느 하나와 접촉할 수 있으며, 반도체 패턴들(SP) 각각의 제2 측벽은 스토리지 전극들(SE) 중 어느 하나와 접촉할 수 있다. 비트 라인들(BL)은 워드 라인들(WL)을 가로질러 제3 방향(D3)으로 연장될 수 있다. 비트 라인들(BL)은 제3 방향(D3)으로 실질적으로 동일한 길이를 가질 수 있다. 비트 라인들(BL)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 비트 라인들(BL) 각각은 제3 방향(D3)으로 적층된 반도체 패턴들(SP) 각각의 제1 소스/드레인 영역(SD1)과 연결될 수 있다.
데이터 저장 소자가 반도체 패턴들(SP) 각각의 제2 소스/드레인 영역(SD2)에 연결될 수 있다. 실시예들에서 데이터 저장 소자는 커패시터(CAP)를 포함할 수 있으며, 반도체 패턴들(SP) 각각의 제2 소스/드레인 영역(SD2)에 커패시터(CAP)의 스토리지 전극들(SE)이 각각 연결될 수 있다. 스토리지 전극들(SE)은 반도체 패턴들(SP)과 실질적으로 동일한 레벨에 제공될 수 있다. 다시 말하면, 스토리지 전극들(SE)은 제3 방향(D3)으로 적층될 수 있으며, 제2 방향(D2)으로 장축을 가질 수 있다. 스토리지 전극들(SE)은 수직적으로 인접하는 층간 절연 패턴들(ILD) 사이에 각각 제공될 수 있다.
제2 방향(D2)으로 이격되는 비트 라인들(BL) 사이에서 반도체 기판(100)은 제1 리세스 영역을 가질 수 있다. 제2 방향(D2)으로 이격되는 스토리지 전극들(SE) 사이에서 반도체 기판(100)은 제2 리세스 영역을 가질 수 있다. 제1 및 제2 리세스 영역들은 제1 방향(D1)을 따라 나란하게 연장될 수 있다. 하부 보호 패턴(PS)이 제1 리세스 영역 내에 제공될 수 있다.
커패시터 유전막(CIL)은 스토리지 전극들(SE)의 표면들을 컨포멀하게 덮을 수 있다. 플레이트 전극(PE)은 스토리지 전극들(SE) 각각의 내부를 채울 수 있다. 플레이트 전극(PE)은 스토리지 전극들(SE)의 외벽들을 덮을 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 설명하기 위한 확대도로, 도 3b의 P 부분에 대응된다.
도 4를 참조하여, 제1 및 제2 소스/드레인 영역들(SD1, SD2) 그리고, 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이의 채널 영역(CH)을 포함하는 반도체 패턴들(SP)에 대하여 구체적으로 설명한다. 이하에서, 설명의 편의를 위하여 단수의 반도체 패턴(SP), 단수의 워드 라인(WL) 및 단수의 비트 라인(BL)에 대하여 설명하나, 이하의 설명은 다른 반도체 패턴들(SP), 워드 라인들(WL) 및 비트 라인들(BL)에 대해서도 실질적으로 동일하게 적용될 수 있다.
제1 소스/드레인 영역(SD1)을 덮으며, 비트 라인(BL)과 접촉하는 실리사이드 패턴(SC)이 제공될 수 있다. 실리사이드 패턴(SC)은 제1 소스/드레인 영역(SD1)의 제1 측벽(SD1a) 상에는 제공되지 않을 수 있다. 다시 말하면, 실리사이드 패턴(SC)은 제1 소스/드레인 영역(SD1) 및 채널 영역(CH) 사이에는 개재되지 않을 수 있다. 실리사이드 패턴(SC)은 제1 소스/드레인 영역(SD1)의 상면, 하면 및 제2 측벽(SD1b)을 컨포멀하게 덮을 수 있다. 제1 소스/드레인 영역(SD1)은 실리사이드 패턴(SC)을 통해 비트 라인(BL)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 캡핑 절연 패턴(CP)을 사이에 두고 워드 라인들(WL)과 전기적으로 분리될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드를 포함할 수 있다. 이하에서, 제1 소스/드레인 영역(SD1)은 실리사이드 패턴(SC)을 포함하는 것으로 설명한다.
채널 영역(CH)은 제3 방향(D3)으로의 제1 폭(Ta)을 가질 수 있다. 제1 소스/드레인 영역(SD1)은 채널 영역(CH)으로부터 멀어지면서 제3 방향(D3)으로의 폭이 변할 수 있다. 제1 소스/드레인 영역(SD1)의 일 단부는 제3 방향(D3)으로의 제2 폭(Tb)을 가질 수 있다. 제1 소스/드레인 영역(SD1)의 타 단부는 제3 방향(D3)으로의 제3 폭(Tc)을 가질 수 있다. 제1 소스/드레인 영역(SD1)의 양 단부들은 서로 제2 방향(D2)으로 마주볼 수 있다. 제1 소스/드레인 영역(SD1)의 중심부(즉, 양 단부들의 사이 부분)는 제3 방향(D3)으로의 제4 폭(Td)을 가질 수 있다. 제2 폭(Tb)은 제1 폭(Ta)보다 크거나 같을 수 있다. 제4 폭(Td)은 제2 폭(Tb) 및 제3 폭(Tc)보다 클 수 있다. 제1 소스/드레인 영역(SD1)은, 단면적 관점에서, 제2 방향(D2)으로 갈수록 제3 방향(D3)으로의 폭이 증가하다가 다시 감소하는 다각형 형상을 가질 수 있다. 제1 소스/드레인 영역(SD1)은 워드 라인(WL)과 전기적으로 분리될 수 있다.
제1 소스/드레인 영역(SD1)의 상면 및 하면, 비트 라인(BL)의 측벽, 워드 라인(WL)의 측벽 및 층간 절연 패턴(ILD)의 측벽을 덮는 캡핑 절연 패턴(CP)이 제공될 수 있다. 캡핑 절연 패턴(CP)의 양 측벽들은 제3 방향(D3)과 나란한 방향으로 연장될 수 있다. 캡핑 절연 패턴(CP)의 양 측벽들 각각은 제1 소스/드레인 영역(SD1)의 제1 측벽(SD1a) 또는 제2 측벽(SD1b)과 정렬될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 설명하기 위한 확대도로, 도 3b의 P 부분에 대응된다. 이하에서, 설명의 편의를 위하여 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 5를 참조하면, 캡핑 절연 패턴(CP)의 제1 측벽(CPa) 및 제2 측벽(CPb)은 제3 방향(D3)에 대하여 기울기를 가질 수 있다. 캡핑 절연 패턴(CP)의 제2 방향(D2)으로의 폭은 제3 방향(D3)으로 가면서 일정하게 유지될 수 있다. 캡핑 절연 패턴(CP)의 제1 측벽(CPa)은 비트 라인(BL)의 측벽과 접촉할 수 있고, 캡핑 절연 패턴(CP)의 제2 측벽(CPb)은 워드 라인(WL)의 측벽 및 층간 절연 패턴(ILD)의 측벽과 접촉할 수 있다. 워드 라인(WL)의 일 측벽은 타 측벽에 대하여 기울기를 가질 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 설명하기 위한 확대도로, 도 3b의 P 부분에 대응된다. 이하에서, 설명의 편의를 위하여 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 6을 참조하면, 캡핑 절연 패턴(CP)은 워드 라인(WL)을 향해 돌출되는 돌출부를 포함할 수 있다. 캡핑 절연 패턴(CP)의 돌출부의 상면 및 하면은 게이트 절연막(Gox)으로 덮일 수 있다. 캡핑 절연 패턴(CP)의 돌출부는 반도체 패턴(SP)의 채널 영역(CH) 및 층간 절연 패턴(ILD)과 제3 방향(D3)으로 중첩될 수 있다.
채널 영역(CH)은 제3 방향(D3)으로의 제1 폭(Ta)을 가질 수 있다. 제1 소스/드레인 영역(SD1)의 일 단부는 제3 방향(D3)으로의 제2 폭(Tb)을 가질 수 있다. 제1 소스/드레인 영역(SD1)의 타 단부는 제3 방향(D3)으로의 제3 폭(Tc)을 가질 수 있다. 제1 소스/드레인 영역(SD1)의 양 단부들은 서로 제2 방향(D2)으로 마주볼 수 있다. 제1 소스/드레인 영역(SD1)의 중심부(즉, 양 단부들의 사이 부분)는 제3 방향(D3)으로의 제4 폭(Td)을 가질 수 있다. 제3 폭(Tc)은 제2 폭(Tb) 및 제4 폭(Td)보다 작을 수 있다. 다시 말하면, 제1 소스/드레인 영역(SD1)의 제1 측벽(SD1a)의 면적은 제1 소스/드레인 영역(SD1)의 제2 측벽(SD1b)의 면적보다 클 수 있다. 제2 폭(Tb) 및 제4 폭(Td)은 제1 폭(Ta)보다 크거나 같을 수 있다. 제1 소스/드레인 영역(SD1)은 워드 라인(WL)과 전기적으로 분리될 수 있다.
도 7a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 7b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a 내지 도 15a를 A-A' 선 및 B-B' 선으로 자른 단면들에 대응된다. 도 7c 내지 도 15c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a 내지 도 15a를 C-C' 선 및 D-D' 선으로 자른 단면들에 대응된다. 도 16 및 도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 15a를 A-A' 선으로 자른 단면에 대응된다.
이하에서, 도 7a 내지 도 15c, 도 16 및 도 17을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다.
도 7a, 도 7b 및 도 7c를 참조하면, 반도체 기판(100) 상에 교대로 그리고 반복적으로 적층된 제1 희생막들(10) 및 반도체막들(20)을 포함하는 제1 몰드 구조체(MS1)가 형성될 수 있다.
제1 희생막들(10)은 반도체막들(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제1 희생막들(10)은, 예를 들어, 실리콘 저마늄, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중 적어도 하나로 형성될 수 있다. 제1 몰드 구조체(MS1)를 형성할 때 제1 희생막들(10) 각각의 두께는 반도체막들(20) 각각의 두께보다 작을 수 있다.
반도체막들(20)은, 예를 들어, 실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)로 형성될 수 있다. 실시예들에 따라, 반도체막들(20)은 반도체 기판(100)과 동일한 반도체 물질로 형성될 수 있다. 예를 들어, 반도체막들(20)은 단결정 실리콘막 또는 다결정 실리콘막일 수 있다.
실시예들에 따르면, 제1 희생막들(10) 및 반도체막들(20)은 에피택시얼 성장 공정에 의해 형성될 수 있다. 반도체막들(20)은 단결정 실리콘막들일 수 있으며, 제1 희생막들(10)은 초격자(super lattice) 구조를 갖는 실리콘 저마늄막일 수 있다.
제1 몰드 구조체(MS1) 상에 반도체막들(20) 중 최상부의 것을 덮는 상부 절연막(TIL)이 형성될 수 있다. 상부 절연막(TIL)은 제1 희생막들(10) 및 반도체막들(20)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 상부 절연막(TIL)은 실리콘 산화물로 형성될 수 있다.
이어서, 상부 절연막(TIL) 및 제1 몰드 구조체(MS1)를 패터닝하여 반도체 기판(100)을 노출시키는 제1 및 제2 오프닝들(OP1, OP2)이 형성될 수 있다.
제1 및 제2 오프닝들(OP1, OP2)을 형성하는 것은, 제1 몰드 구조체(MS1) 상에 제1 및 제2 오프닝들(OP1, OP2)에 대응하는 개구를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 제1 몰드 구조체(MS1)를 이방성 식각하는 것을 포함할 수 있다.
제1 및 제2 오프닝들(OP1, OP2)은 반도체 기판(100)의 상면을 노출시킬 수 있으며, 이방성 식각 동안 과도 식각(over-etch)에 의해 제1 및 제2 오프닝들(OP1, OP2) 아래의 반도체 기판(100)의 상면이 리세스될 수 있다.
제1 오프닝들(OP1)은 제1 방향(D1)을 따라 서로 이격되어 형성될 수 있다. 제2 오프닝들(OP2)은 제1 방향(D1)을 따라 서로 이격되어 형성될 수 있으며, 제2 오프닝들(OP2)은 제1 오프닝들(OP1)과 제2 방향(D2)으로 이격될 수 있다. 한 쌍의 제1 오프닝들(OP1) 사이에 한 쌍의 제2 오프닝들(OP2)이 형성될 수 있다.
제1 및 제2 오프닝들(OP1, OP2)은 제1 방향(D1)으로 제1 간격으로 서로 이격될 수 있다. 제1 오프닝들(OP1)은 제2 오프닝들(OP2)과 제2 방향(D2)으로 제1 간격보다 작은 제2 간격으로 이격될 수 있다.
제1 방향(D1)으로, 제1 및 제2 오프닝들(OP1, OP2)은 각각 제1 폭(W1)을 가질 수 있다. 제2 방향(D2)으로, 제1 오프닝들(OP1)은 제1 길이(L1)를 가질 수 있으며, 제2 오프닝들(OP2)은 제1 길이(L1)보다 큰 제2 길이(L2)를 가질 수 있다.
계속해서, 제1 및 제2 오프닝들(OP1, OP2) 내에 제1 및 제2 분리 절연 패턴들(STI1, STI2)이 각각 채워질 수 있다.
제1 및 제2 분리 절연 패턴들(STI1, STI2)은 반도체 기판(100)과 접촉할 수 있다. 제1 및 제2 분리 절연 패턴들(STI1, STI2)은 에스오지(spin on glass; SOG) 기술에 의해 형성되는 절연성 물질들, 실리콘 산화물, 실리콘 산질화물 중 적어도 하나로 형성될 수 있다. 제1 및 제2 분리 절연 패턴들(STI1, STI2)을 형성하는 것은, 제1 및 제2 오프닝들(OP1, OP2)을 채우도록 분리 절연막을 증착하는 것 및 상부 절연막(TIL)의 상면이 노출되도록 상기 분리 절연막을 평탄화하는 것을 포함할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 제1 몰드 구조체(MS1)를 관통하여 제1 희생막들(10) 및 반도체막들(20)의 측벽들을 노출시키는 제1 및 제2 트렌치들(T1, T2)이 형성될 수 있다.
제1 및 제2 트렌치들(T1, T2)을 형성하는 것은, 제1 몰드 구조체(MS1) 상에 제1 및 제2 트렌치들(T1, T2)에 대응하는 개구들을 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 제1 몰드 구조체(MS1)를 이방성 식각하는 것을 포함할 수 있다. 제1 및 제2 트렌치들(T1, T2)은 반도체 기판(100)의 상면을 노출시킬 수 있으며, 이방성 식각 동안 과도 식각(over-etch)에 의해 제1 및 제2 트렌치들(T1, T2) 아래의 반도체 기판(100)의 상면이 리세스되어 리세스 영역이 형성될 수 있다.
제1 및 제2 트렌치들(T1, T2)은 제1 방향(D1)을 따라 서로 나란히 연장될 수 있다. 제1 및 제2 트렌치들(T1, T2)은 제1 희생막들(10)의 측벽들 및 반도체막들(20)의 측벽들을 노출시킬 수 있다. 또한, 제1 트렌치(T1)는 제1 방향(D1)을 따라 연장되어 제1 분리 절연 패턴들(STI1)의 측벽들을 노출시킬 수 있다.
제2 트렌치들(T2)은 제1 트렌치(T1)의 양 측에 형성될 수 있으며, 제1 방향(D1)을 따라 연장되어 제2 분리 절연 패턴들(STI2)의 측벽들을 노출시킬 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 제1 및 제2 트렌치들(T2)에 노출된 제1 희생막들(10)을 제거하여 수직적으로 인접하는 반도체막들(20) 사이에 제1 수평 영역들(HR1)이 형성될 수 있다.
제1 수평 영역들(HR1)을 형성하는 것은, 반도체 기판(100), 반도체막들(20), 및 제1 및 제2 분리 절연 패턴들(STI1, STI2)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 제1 희생막들(10)을 등방성 식각하는 것을 포함할 수 있다. 제1 희생막들(10)을 제거할 때 반도체막들(20)은 제1 및 2 분리 절연 패턴들(STI1, STI2)에 의해 무너지지 않고 제3 방향(D3)으로 서로 이격될 수 있다.
제1 수평 영역들(HR1)의 제3 방향(D3)으로의 두께, 다시 말해 서로 인접하는 반도체막들(20) 간의 제3 방향(D3)으로의 거리는 제1 희생막들(10) 각각의 두께와 실질적으로 동일할 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 제1 수평 영역들(HR1)의 수직적 두께를 증가시키는 확장(enlargement) 공정이 수행될 수 있다. 일 예로, 확장 공정은 제1 수평 영역들(HR1)에 노출된 반도체막들(20)의 상면들 및 하면들을 식각하는 것을 포함할 수 있다. 확장 공정은 상부 절연막(TIL) 및 제1 및 제2 분리 절연 패턴들(STI1, SIT2)에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하는 것을 포함할 수 있다. 확장 공정에 의해 반도체막들(20) 각각의 두께가 감소될 수 있다. 이에 따라, 반도체 패턴들(SP)이 형성될 수 있으며, 제3 방향(D3)으로 인접하는 반도체 패턴들(SP) 사이에 제2 수평 영역들(HR2)이 각각 형성될 수 있다.
실시예들에 따르면, 반도체 패턴들(SP)에 대한 산화(oxidaton) 공정이 수행될 수 있으며, 이에 따라, 반도체 패턴들(SP)의 표면 상에 희생 산화막들이 형성될 수 있다. 이후, 상기 희생 산화막들은 제거될 수 있고, 반도체 패턴들(SP)의 표면이 다시 노출될 수 있다. 상기 희생 산화막들을 제거한 뒤, 제3 방향(D3)으로 인접하는 반도체 패턴들(SP) 간의 거리는 증가될 수 있다. 즉, 제2 수평 영역들(HR2)이 수직적으로 보다 확장될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 반도체 패턴들(SP)의 표면들 상에 제2 희생막(30) 및 층간 절연막(40)을 차례로 증착될 수 있다.
제2 희생막(30)은 반도체 기판(100) 및 반도체 패턴들(SP)에 대해 식각 선택성을 갖는 물질을 증착하는 것에 의해 형성될 수 있다. 제2 희생막(30)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중 적어도 하나로 형성될 수 있다. 제2 희생막(30)은 원자층 증착 방법 또는 화학적 기상 증착 방법에 의해 형성될 수 있다.
제2 희생막(30)은 반도체 패턴들(SP) 각각을 둘러싸도록 증착될 수 있다. 제2 희생막(30)은 제2 수평 영역들(HR2) 각각의 제3 방향(D3)으로의 두께의 절반보다 작은 두께로 증착될 수 있다. 이에 따라, 제2 희생막(30)을 증착한 후, 제3 방향(D3)으로 인접하는 반도체 패턴들(SP) 사이에 갭 영역들이 정의될 수 있다.
이어서, 제2 희생막(30)이 형성된 제2 수평 영역들(HR2)을 채우도록 제2 희생막(30) 상에 층간 절연막(40)이 형성될 수 있다. 층간 절연막(40)은 제2 희생막(30) 및 반도체 기판(100)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막(40)은 실리콘 산화물로 형성될 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 층간 절연막(40) 및 제2 희생막(30)에 대한 부분적 식각(partial etching) 공정을 차례로 수행함으로써 제2 몰드 구조체(MS2)가 형성될 수 있다.
상세하게, 층간 절연막(40)을 형성한 후, 제1 및 제2 트렌치들(T1, T2)에 노출된 층간 절연막(40)의 일부분들을 식각하여 층간 절연 패턴들(ILD)이 형성될 수 있다. 층간 절연 패턴들(ILD)은 제1 및 제2 트렌치들(T1, T2)에 제2 희생막(30)이 노출될 때까지 층간 절연막(40)을 등방성 식각하는 것에 의해 형성될 수 있다. 등방성 식각 공정에 의해 층간 절연 패턴들(ILD)은 라운드진 측벽들을 가질 수 있다. 층간 절연 패턴들(ILD)은 제3 방향(D3)으로 서로 분리될 수 있다.
이어서, 층간 절연 패턴들(ILD)을 형성한 후, 제1 및 제2 트렌치들(T1, T2)에 노출된 제2 희생막(30)의 일부분들을 식각하여 제2 희생 패턴들(35)이 형성될 수 있다. 제2 희생 패턴들(35)은 반도체 패턴들(SP)이 노출될 때까지 제2 희생막(30)을 등방성 식각하는 것에 의해 형성될 수 있다. 등방성 식각 공정에 의해 제2 희생 패턴들(35)은 라운드진 측벽들을 가질 수 있다. 제2 희생 패턴들(35)은 제3 방향(D3)으로 서로 분리될 수 있으며, 제3 방향(D3)으로 인접하는 한 쌍의 제2 희생 패턴들(35) 사이에 반도체 패턴들(SP)이 각각 배치될 수 있다.
이와 같이 형성된 제2 몰드 구조체(MS2)는 층간 절연 패턴들(ILD), 제2 희생 패턴들(35), 및 반도체 패턴들(SP)을 포함할 수 있다. 다시 말하면, 제2 몰드 구조체(MS2)는 복수의 적층체들을 포함할 수 있으며, 상기 적층체들 각각은 차례로 적층된 반도체 패턴(SP), 제2 희생 패턴(35), 층간 절연 패턴(ILD), 및 제2 희생 패턴(35)을 포함할 수 있다.
제2 몰드 구조체(MS2)를 형성한 후, 제1 및 제2 트렌치들(T1, T2)을 채우는 제1 및 제2 매립 절연 패턴들(110, 120)이 형성될 수 있다. 제1 및 제2 매립 절연 패턴들(110, 120)을 형성하는 것은, 제1 및 제2 트렌치들(T1, T2)을 채우는 매립 절연막을 형성하는 것, 및 상기 매립 절연막을 평탄화하여 상부 절연막(TIL)의 상면을 노출시키는 것을 포함할 수 있다. 상기 매립 절연막을 평탄화하는 것은 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술에 의해 수행될 수 있다.
제1 및 제2 매립 절연 패턴들(110, 120)은 제1 및 제2 분리 절연 패턴들(STI1, STI2)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 매립 절연 패턴들(110, 120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나로 형성될 수 있다. 제1 및 제2 매립 절연 패턴들(110, 120)은 단일막 또는 다층막으로 이루어질 수 있다.
제1 및 제2 매립 절연 패턴들(110, 120)을 형성한 후, 제1 및 제2 분리 절연 패턴들(STI1, STI2)을 제거함으로써 제1 및 제2 오프닝들(OP1, OP2)이 다시 형성될 수 있다. 여기서 제1 및 제2 오프닝들(OP1, OP2)은 반도체 패턴들(SP)의 측벽들, 제2 희생 패턴들(35)의 측벽들, 층간 절연 패턴들(ILD)의 측벽들, 및 반도체 기판(100)의 상면 일부분들을 노출시킬 수 있다.
제1 및 제2 분리 절연 패턴들(STI1, STI2)을 제거하는 것은, 반도체 기판(100), 제2 희생 패턴들(35), 반도체 패턴들(SP), 및 제1 및 제2 매립 절연 패턴들(110, 120)에 대해 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 제1 및 제2 분리 절연 패턴들(STI1, STI2)이 실리콘 산화물을 포함하는 경우, 제1 및 제2 분리 절연 패턴들(STI1, STI2)에 대한 건식 식각, 화학적 식각 또는 습식 식각 공정이 수행될 수 있다. 일 예로, 제1 및 제2 분리 절연 패턴들(STI1, STI2)에 대한 습식 식각 공정시 BOE(Buffered Oxide Etchant), 또는 불화수소(Hydrogen Fluoride, HF) 등이 사용될 수 있다. 제1 및 제2 분리 절연 패턴들(STI1, STI2)에 대한 건식 식각 공정 시 CF4, NH3, CHF3, C2F6 또는 BF3 등이 사용될 수 있다.
제1 및 제2 오프닝들(OP1, OP2)에 노출된 반도체 패턴들(SP)의 일부분들에 대한 식각 공정이 수행될 수 있다. 이에 따라, 반도체 패턴들(SP)은 제1 방향(D1)으로 서로 분리될 수 있다.
제1 및 제2 오프닝들(OP1, OP2)에 노출된 반도체 패턴들(SP)에 대한 등방성 식각 공정이 수행될 수 있다. 즉, 제1 및 제2 오프닝들(OP1, OP2)을 통해 식각 에천트가 공급되어 반도체 패턴들(SP)이 제1 방향(D1) 및 제2 방향(D2)을 따라 옆으로(laterally) 식각될 수 있다. 이때, 제1 오프닝들(OP1) 간의 간격 및 제2 오프닝들(OP2) 간의 간격이 제1 및 제2 오프닝들(OP1, OP2) 사이의 간격보다 크기 때문에, 제1 방향(D1)으로 분리되는 반도체 패턴들(SP)이 형성될 수 있다. 등방성 식각 공정의 결과로 반도체 패턴들(SP) 각각에서 제1 방향(D1)으로 폭이 측벽 부분보다 중심 부분에서 클 수 있다.
이와 같이 반도체 패턴들(SP)을 형성함에 따라, 제2 희생 패턴들(35) 사이에서 반도체 패턴들(SP)의 측벽들을 노출시키는 제3 수평 영역들(HR3)이 형성될 수 있다. 제3 수평 영역들(HR3)은 반도체 패턴들(SP)이 식각된 영역에 해당할 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 반도체 패턴들(SP)을 형성한 후, 제1 및 제2 오프닝들(OP1, OP2) 내에 다시 절연 물질을 채움으로써 제1 및 제2 분리 절연 패턴들(STI1, STI2)이 재형성될 수 있다.
제1 및 제2 분리 절연 패턴들(STI1, STI2)은 제2 희생 패턴들(35) 및 층간 절연 패턴들(ILD)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 제1 및 제2 분리 절연 패턴들(STI1, STI2)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 및 실리콘 질화물 중 적어도 하나로 형성될 수 있다. 제1 및 제2 분리 절연 패턴들(STI1, STI2)은 단일막 또는 다층막으로 이루어질 수 있다.
제1 및 제2 분리 절연 패턴들(STI1, STI2)을 형성하는 것은, 제1 및 제2 오프닝들(OP1, OP2)을 채우는 절연막을 형성하는 것 및 상기 절연막을 평탄화하여 상부 절연막(TIL)의 상면을 노출시키는 것을 포함할 수 있다. 상기 절연막을 평탄화하는 것은 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술에 의해 수행될 수 있다. 제1 및 제2 오프닝들(OP1, OP2)을 채우는 상기 절연막은 원자층 증착(ALD) 공정, 화학적 기상 증착(CVD) 공정, 또는 에스오지(spin on glass; SOG) 공정을 이용하여 형성될 수 있다.
제1 및 제2 분리 절연 패턴들(STI1, STI2)을 형성하는 동안 제3 수평 영역들(HR3)은 절연 물질로 채워지거나, 빈 공간으로 남을 수 있다.
제1 및 제2 분리 절연 패턴들(STI1, STI2)을 재형성한 후에, 상부 절연막(TIL) 상에 제1 매립 절연 패턴들(110)을 노출시키는 마스크 패턴(MP)이 형성될 수 있다.
도 14a, 도 14b 및 도 14c를 참조하면, 마스크 패턴(MP)을 식각 마스크로 이용하여 제1 매립 절연 패턴들(110)을 식각하여 반도체 기판(100)을 노출시키는 제1 트렌치(T1)가 다시 형성될 수 있다. 여기서, 제1 트렌치(T1)는 반도체 패턴들(SP)의 측벽들, 제2 희생 패턴들(35)의 측벽들, 및 층간 절연 패턴들(ILD)의 측벽들을 노출시킬 수 있다.
계속해서, 제1 트렌치(T1)에 대해 노출된 제2 희생 패턴들(35)의 일부분들을 제거하여 반도체 패턴들(SP)과 층간 절연 패턴들(ILD) 사이에 제4 수평 영역들이 각각 형성될 수 있다.
상기 제4 수평 영역들은 반도체 패턴들(SP) 및 층간 절연 패턴들(ILD)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제2 희생 패턴들(35)을 등방성 식각함으로써 형성될 수 있다. 일 예로, 제2 희생 패턴들(35)이 실리콘 질화막이고, 층간 절연 패턴들(ILD)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 제2 희생 패턴들(35)을 등방성 식각함으로써 상기 제4 수평 영역들이 형성될 수 있다. 상기 제4 수평 영역들은 제1 및 제2 분리 절연 패턴들(STI1, STI2) 사이에서 제1 방향(D1)으로 연장될 수 있다.
상기 제4 수평 영역들을 형성함에 따라 제2 희생 패턴들(35)이 일부분들이 잔류하여 제3 희생 패턴들(37)이 형성될 수 있다. 제3 희생 패턴들(37)은 제2 분리 절연 패턴들(STI2)에 의해 제1 방향(D1)으로 서로 분리될 수 있다.
상기 제4 수평 영역들의 일부분들을 채우는 스페이서 절연 패턴들(SS)이 형성될 수 있다. 스페이서 절연 패턴들(SS)을 형성하는 것은 상기 제4 수평 영역들을 채우도록 절연막을 증착하는 것 및 상기 절연막의 일부분들을 식각하여 상기 절연막의 일부분들을 잔류시키는 것을 포함할 수 있다. 스페이서 절연 패턴들(SS)은 제2 분리 절연 패턴들(STI2)에 의해 제1 방향(D1)으로 서로 분리될 수 있다.
상기 제4 수평 영역들 및 제1 트렌치(T1)를 완전히 채우는 예비 워드 라인(PWL)이 형성될 수 있다. 예비 워드 라인(PWL)을 형성하기에 앞서, 상기 제4 수평 영역들 및 제1 트렌치(T1)의 내측벽들을 컨포멀하게 덮는 게이트 절연막(Gox)이 형성될 수 있다. 예비 워드 라인(PWL)은 게이트 절연막(Gox)으로 둘러싸인 공간을 채울 수 있고, 반도체 패턴들(SP) 각각의 일부분을 둘러쌀 수 있다.
예비 워드 라인(PWL)은, 구체적으로, 상기 제4 수평 영역들을 채우며 제2 방향(D2)으로 연장되는 제1 부분들 및 제1 트렌치(T1)를 채우며 제3 방향(D3)으로 연장되는 필라 형태의 제2 부분을 포함할 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 예비 워드 라인(PWL)의 일부분, 반도체 패턴들(SP) 및 층간 절연 패턴들(ILD) 각각의 일부분을 관통하며 제1 방향(D1)으로 연장되는 제3 트렌치(T3)가 형성될 수 있다. 제3 트렌치(T3)의 제2 방향(D2)으로의 폭은 제1 트렌치(T1)의 제2 방향(D2)으로의 폭보다 클 수 있다. 제3 트렌치(T3)는 반도체 기판(100)의 상면을 노출시킬 수 있으며, 이방성 식각 동안 과도 식각(over-etch)에 의해 제3 트렌치(T3) 아래의 반도체 기판(100)의 상면이 리세스될 수 있다.
제3 트렌치(T3)를 형성하는 것에 의해 예비 워드 라인(PWL)의 제2 부분이 제거될 수 있고, 워드 라인들(WL)이 형성될 수 있다. 워드 라인들(WL) 각각은 예비 워드 라인(PWL)의 제1 부분들 각각의 일부분일 수 있다. 제3 트렌치(T3)는 워드 라인들(WL)의 측벽들, 반도체 패턴들(SP)의 측벽들, 층간 절연 패턴들(ILD) 및 제1 분리 절연 패턴들(STI1)의 측벽들을 노출시킬 수 있다.
제3 트렌치(T3)를 형성하는 것은 건식 식각 공정에 의해 수행될 수 있다. 이에 따라, 워드 라인들(WL)의 제1 방향(D1)으로의 길이의 산포가 감소할 수 있고, 본 발명에 따른 반도체 메모리 장치의 전기적 특성 및 신뢰도가 개선될 수 있다.
도 16을 참조하면, 반도체 패턴들(SP) 각각을 시드로 이용하는 에피택시얼 성장 공정에 의해 에피택시얼 패턴들(EGP)이 형성될 수 있다. 에피택시얼 패턴들(EGP) 각각은 제3 트렌치(T3)의 내측벽으로부터 돌출될 수 있다. 일 예로, 에피택시얼 패턴들(EGP) 각각의 제3 방향(D3)으로의 최대 폭은 워드 라인들(WL) 각각의 제3 방향(D3)으로의 폭보다 클 수 있다. 에피택시얼 패턴들(EGP) 각각의 제2 방향(D2)으로의 길이는, 예를 들어, 약 10 nm 내지 30 nm일 수 있다.
이어서, 에피택시얼 패턴들(EGP)에 불순물이 도핑될 수 있다. 불순물 도핑 공정시 보론(B), 카본(C), 플루오르(F) 중 적어도 하나를 포함하는 소스 가스가 이용될 수 있다. 즉, 에피택시얼 패턴들(EGP)은 보론(B), 카본(C) 및 플루오르(F) 중 적어도 하나의 불순물을 포함할 수 있다.
이어서, 에피택시얼 패턴들(EGP) 각각을 컨포멀하게 덮는 실리사이드 패턴이 형성될 수 있다.
도 17을 참조하면, 반도체 기판(100)의 상면 상의 하부 보호 패턴(PS) 및 에피택시얼 패턴들(EGP) 사이에서 제3 방향(D3)으로 연장되는 캡핑 절연 패턴(CP)이 형성될 수 있다. 하부 보호 패턴(PS) 및 캡핑 절연 패턴(CP)을 형성하는 것은 제3 트렌치(T3)를 채우는 캡핑 절연막을 형성하는 것 및 상기 캡핑 절연막의 일부를 제거하는 것을 포함할 수 있다.
캡핑 절연 패턴(CP)은 에피택시얼 패턴들(EGP) 각각의 상면 및/또는 하면, 워드 라인들(WL)의 측벽들 및 층간 절연 패턴들(ILD)의 측벽들을 덮을 수 있다. 캡핑 절연 패턴(CP)에 의해 에피택시얼 패턴들(EGP) 각각은 인접한 워드 라인들(WL)과 전기적으로 분리될 수 있다.
이어서, 제3 트렌치(T3) 내의 캡핑 절연 패턴(CP)의 측벽을 덮는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)을 형성하는 것은 제3 트렌치(T3)의 내부를 채우는 도전막을 형성하는 것 및 하부 보호 패턴(PS)의 상면의 적어도 일부가 노출되도록 상기 도전막의 일부를 제거하는 것을 포함할 수 있다.
비트 라인들(BL)은 도핑된 실리콘, 금속 물질들, 금속 질화물 및 금속 실리사이드 중의 적어도 하나로 형성될 수 있다. 예를 들어, 비트 라인들(BL)은 탄탈륨 질화물 또는 텅스텐으로 형성될 수 있다.
비트 라인들(BL)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 비트 라인들(BL) 각각은 에피택시얼 패턴들(EGP)과 접촉할 수 있다. 비트 라인들(BL)은 하부 보호 패턴(PS)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다.
다시 도 3a, 도 3b 및 도 3c를 참조하면, 비트 라인들(BL)을 형성하는 것 이후, 제3 트렌치(T3)의 내부를 채우는 제3 매립 절연 패턴(130)이 형성될 수 있다. 제3 매립 절연 패턴(130)은 하부 보호 패턴(PS)의 상면으로부터 제1 방향(D1)을 따라 연장될 수 있다. 제3 매립 절연 패턴(130)은 비트 라인들(BL)의 측벽들 및 제1 분리 절연 패턴들(STI1)의 측벽들을 덮을 수 있다. 제3 매립 절연 패턴(130)은 에스오지(spin on glass; SOG) 기술을 이용하여 형성되는 절연성 물질들, 실리콘 산화물, 실리콘 산질화물 중 적어도 하나로 형성될 수 있다.
이어서, 제2 매립 절연 패턴(120)을 제거함으로써 제2 트렌치들(T2)이 재형성될 수 있다. 여기서, 기판 불순물층(101) 및 제3 희생 패턴들(37)의 측벽들, 반도체 패턴들(SP)의 측벽들, 및 층간 절연 패턴들(ILD)의 측벽들이 제2 트렌치들(T2)에 노출될 수 있다.
이후, 제2 트렌치들(T2)에 노출된 제3 희생 패턴들(37)을 제거하여 스페이서 절연 패턴들(SS)을 노출시키는 제5 수평 영역들이 형성될 수 있다.
상기 제5 수평 영역들을 형성하는 것은, 반도체 기판(100), 반도체 패턴들(SP) 및 층간 절연 패턴들(ILD)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 제3 희생 패턴들(37)을 등방성 식각하는 것을 포함할 수 있다. 제3 희생 패턴들(37)을 등방성 식각할 때, 스페이서 절연 패턴들(SS)은 식각 정지막으로 이용될 수 있다.
상기 제5 수평 영역들은 제3 방향(D3)으로 층간 절연 패턴들(ILD)과 반도체 패턴들(SP) 사이에, 그리고 제1 방향(D1)으로 제2 분리 절연 패턴들(STI2) 사이에 각각 형성될 수 있다.
이어서, 상기 제5 수평 영역들 내에 스토리지 전극들(SE)이 국소적으로 형성될 수 있다. 스토리지 전극들(SE)을 형성하는 것은, 상기 제5 수평 영역들의 내측벽 및 제2 트렌치들(T2)의 내측벽을 컨포말하게 덮는 도전막을 증착하는 것 및 제2 트렌치들(T2) 내측벽에 증착된 상기 도전막의 일부분들을 제거하여, 상기 제5 수평 영역들 내에 국소적으로 도전 패턴들을 잔류시키는 것을 포함할 수 있다.
스토리지 전극들(SE)은 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)으로 서로 이격될 수 있다. 스토리지 전극들(SE)은 상기 제5 수평 영역들에 의해 노출된 반도체 패턴들(SP)과 접촉할 수 있다. 스토리지 전극들(SE) 각각은 상기 제5 수평 영역들 내에 빈 공간을 정의할 수 있다. 다시 말해, 스토리지 전극들(SE) 각각은 제2 방향(D2)으로 장축을 가지며, 속이 빈 실린더 형태를 가질 수 있다. 실시예들에 따르면, 스토리지 전극들(SE) 각각은 제2 방향(D2)으로 장축을 갖는 필라 형태를 가질 수도 있다. 스토리지 전극(SE)은 금속 물질, 금속 질화물, 및 금속 실리사이드 중 적어도 하나로 형성될 수 있다.
스토리지 전극들(SE)을 형성하기 전에, 반도체 패턴들(SP)의 일부분들에 불순물들을 도핑하여 제2 소스/드레인 영역들(SD2)이 형성될 수 있으며, 스토리지 전극들(SE)은 제2 소스/드레인 영역들(SD2)과 접촉할 수 있다.
이어서, 스토리지 전극들(SE)이 형성된 상기 제5 수평 영역들을 컨포말하게 덮는 커패시터 유전막(CIL)이 형성될 수 있으며, 스토리지 전극들(SE) 및 커패시터 유전막(CIL)이 형성된 상기 제5 수평 영역들과 제2 트렌치들(T2)을 채우는 플레이트 전극(PE)이 형성될 수 있다.
도 18 및 도 19는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 15a를 A-A' 선으로 자른 단면에 대응된다. 이하에서, 도 18 및 도 19를 참조하여 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다. 도 7a 내지 도 15c를 참조하여 설명한 것은 실질적으로 동일하게 적용될 수 있고, 그 이후의 제조 방법에 대하여 상세히 설명한다.
도 18 및 도 19를 참조하면, 워드 라인들(WL) 각각의 일부분이 리세스될 수 있다. 워드 라인들(WL) 각각을 리세스시키는 것은 습식 식각 공정에 의해 수행될 수 있다. 워드 라인들(WL) 각각이 리세스되는 제2 방향(D2)으로의 깊이는, 예를 들어, 약 10 nm 내지 30 nm일 수 있다.
반도체 기판(100)의 상면 상의 하부 보호 패턴(PS) 및 워드 라인들(WL)이 리세스된 공간들을 채우는 캡핑 절연 패턴들(CP)이 형성될 수 있다. 하부 보호 패턴(PS) 및 캡핑 절연 패턴들(CP)을 형성하는 것은 제3 트렌치(T3)를 채우는 캡핑 절연막을 형성하는 것 및 상기 캡핑 절연막의 일부를 제거하는 것을 포함할 수 있다.
이어서, 제3 트렌치(T3) 내의 캡핑 절연 패턴(CP)의 측벽을 덮는 비트 라인들(BL)이 형성될 수 있다.
도 20a 및 도 21a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 20b 및 도 21b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 20a 및 도 21a를 A-A' 선으로 자른 단면에 대응된다. 이하에서, 도 20a 내지 도 21b를 참조하여 본 발명의 또 다른 일 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다. 도 7a 내지 도 15c를 참조하여 설명한 것은 실질적으로 동일하게 적용될 수 있고, 그 이후의 제조 방법에 대하여 상세히 설명한다.
도 20a 및 도 20b를 참조하면, 제3 트렌치(T3) 내부에 복수의 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 비트 라인들(BL)을 형성하는 것은 제3 트렌치(T3)를 채우는 도전막을 형성하는 것 및 상기 도전막에 대한 패터닝 공정을 수행하는 것을 포함할 수 있다.
도 21a 및 도 21b를 참조하면, 비트 라인들(BL)과 반도체 패턴들(SP) 사이에 에피택시얼 패턴들(EGP)이 형성될 수 있다. 에피택시얼 패턴들(EGP)은 비트 라인들(BL) 각각의 측벽과 접촉할 수 있다.
도 22a 내지 도 24a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 22b 및 도 24b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 22a 내지 도 24a를 A-A' 선으로 자른 단면에 대응된다. 이하에서, 도 22a 내지 도 24b를 참조하여 본 발명의 또 다른 일 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다. 도 7a 내지 도 15c를 참조하여 설명한 것은 실질적으로 동일하게 적용될 수 있고, 그 이후의 제조 방법에 대하여 상세히 설명한다.
도 22a 및 도 22b를 참조하면, 제3 트렌치(T3) 내부에 예비 비트 라인(PBL)이 형성될 수 있다. 예비 비트 라인(PBL)의 양 측에 워드 라인들(WL)이 제3 방향(D3)으로 배열될 수 있고, 예비 비트 라인(PBL)과 일 측의 워드 라인들(WL) 사이의 이격 거리 및 예비 비트 라인(PBL)과 타 측의 워드 라인들(WL) 사이의 이격 거리는 실질적으로 동일할 수 있다.
도 23a 및 도 23b를 참조하면, 예비 비트 라인(PBL)과 반도체 패턴들(SP) 사이에 에피택시얼 패턴들(EGP)이 형성될 수 있다. 에피택시얼 패턴들(EGP)은 예비 비트 라인(PBL)의 측벽과 접촉할 수 있다.
도 24a 및 도 24b를 참조하면, 예비 비트 라인(PBL)에 대한 패터닝 공정이 수행될 수 있다. 이에 따라, 비트 라인들(BL)이 형성될 수 있고, 비트 라인들(BL)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다.
이어서, 워드 라인들(WL)과 비트 라인들(BL) 사이의 캡핑 절연 패턴(CP)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 반도체 기판 상에 교대로 그리고 반복적으로 적층된 워드 라인들 및 층간 절연 패턴들을 포함하는 적층 구조체;
수직적으로 인접하는 상기 워드 라인들 사이에 각각 제공되는 반도체 패턴들;
상기 반도체 기판으로부터 수직적으로 연장되고, 상기 반도체 패턴들과 접촉하는 비트 라인;
상기 비트 라인과 상기 워드 라인들 사이에 제공되며, 상기 층간 절연 패턴들의 측벽들을 덮는 캡핑 절연 패턴; 및
수직적으로 인접하는 상기 층간 절연 패턴들 사이에 각각 제공되는 데이터 저장 소자들을 포함하되,
상기 반도체 패턴들 각각은 상기 비트 라인과 접촉하는 제1 소스/드레인 패턴, 상기 데이터 저장 소자들 중 어느 하나와 접촉하는 제2 소스/드레인 영역 및 상기 제1 및 제2 소스/드레인 영역들 사이의 채널 영역을 포함하고,
상기 제1 소스/드레인 패턴의 최대 폭은 상기 채널 영역의 폭보다 큰 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 비트 라인은 상기 캡핑 절연 패턴을 사이에 두고 상기 층간 절연 패턴들과 서로 이격되는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 소스/드레인 패턴의 상면, 하면 및 일 측벽을 컨포멀하게 덮으며, 상기 비트 라인과 접촉하는 실리사이드 패턴을 더 포함하는 반도체 메모리 장치.
- 제 3 항에 있어서,
상기 실리사이드 패턴은 상기 워드 라인들과 전기적으로 분리되는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 채널 영역과 상기 워드 라인들 사이에 개재되는 게이트 절연막을 더 포함하되,
상기 게이트 절연막은 상기 캡핑 절연 패턴의 측벽과 접촉하고, 상기 제1 소스/드레인 패턴과 접촉하지 않는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 캡핑 절연 패턴의 측벽은 상기 기판의 상면과 직교하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 캡핑 절연 패턴의 측벽 및 상기 워드 라인들 각각의 일 측벽은 상기 워드 라인들 각각의 타 측벽에 대하여 기울기를 갖는 반도체 메모리 장치.
- 제 7 항에 있어서,
상기 캡핑 절연 패턴의 수평 방향으로의 폭은 상기 반도체 기판으로부터 멀어지면서 일정하게 유지되는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 소스/드레인 패턴의 중심부에서의 폭은 양 단부들에서의 폭들보다 큰 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 소스/드레인 패턴은 상기 비트 라인과 접촉하는 제1 단부 및 상기 채널 영역과 접촉하는 제2 단부를 갖고,
상기 제1 소스/드레인 패턴의 상기 제1 단부에서의 폭은 상기 제2 단부에서의 폭보다 작은 반도체 메모리 장치.
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