CN117560924A - 半导体结构及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决隔离侧墙易损坏的技术问题，该半导体结构的制备方法包括提供基底；在基底上形成沿第一方向间隔设置的多个位线，每个位线顶部的宽度大于位线底部的宽度；形成分别覆盖各个位线的初始隔离侧墙，初始隔离侧墙包括层叠设置的第一初始隔离层、第二隔离层和第三初始隔离层，第一初始隔离层覆盖位线，第二隔离层位于第一初始隔离层和所述第三初始隔离层之间，且第二隔离层的顶面与第一台阶面平齐；去除位于相邻的位线之间的基底上的初始隔离侧墙，被保留下来初始隔离侧墙构成隔离侧墙。本公开用于防止在隔离侧墙内形成空隙，提高了半导体结构的良率。

Description

半导体结构及其制备方法
技术领域
本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。动态随机存储器通常包括多个重复的储存单元，每个存储单元包括一个晶体管和一个电容器。晶体管的栅极与字线相连、漏极与位线相连、源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。为了实现相邻位线之间绝缘设置，各个位线的外部包裹有隔离侧墙。
动态随机存储器还包括位于相邻的位线之间的电容接触结构，电容接触结构的一端与晶体管的源极或者漏极连接，电容接触结构的另一端与电容器连接，以实现电容器与源极或者漏极的电连接。
但是，在形成电容接触结构时易损坏隔离侧墙，降低半导体结构的良率。
发明内容
鉴于上述问题，本公开实施例提供一种半导体结构及其制备方法，能够避免损坏隔离侧墙，提高了半导体结构的良率。
本公开实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：
提供基底；
在所述基底上形成沿第一方向间隔设置的多个位线，每个所述位线顶部的宽度大于所述位线底部的宽度；
形成覆盖各个所述位线的初始隔离侧墙，所述初始隔离侧墙包括层叠设置的第一初始隔离层、第二隔离层和第三初始隔离层，所述第一初始隔离层覆盖所述位线，所述第二隔离层位于所述第一初始隔离层和所述第三初始隔离层之间，且所述第二隔离层的顶面低于所述第一初始隔离层的顶面；
去除位于相邻的位线之间的所述基底上的初始隔离侧墙，被保留下来所述初始隔离侧墙构成隔离侧墙。
在一些实施例中，在所述基底上形成沿第一方向间隔设置的多个位线的步骤包括：
在所述基底上形成沿第一方向间隔设置的多个初始位线，每个所述初始位线包括层叠设置的初始位线导电层和位线绝缘层；所述初始位线导电层的宽度等于所述位线绝缘层的宽度；
沿第一方向，去除部分宽度的所述初始位线导电层，剩余所述初始位线导电层构成位线导电层，所述位线导电层与所述位线绝缘层之间形成第一台阶面。
在一些实施例中，所述初始位线导电层包括依次层叠设置的初始接触层、初始阻挡层和初始导电层；沿第一方向，去除部分宽度的所述初始位线导电层的步骤包括：
采用第一刻蚀工艺，沿第一方向去除部分宽度的所述初始导电层和所述初始阻挡层，以形成层叠设置的中间导电层和中间阻挡层；
采用第二刻蚀工艺，沿第一方向去除部分宽度的所述中间导电层、所述中间阻挡层和所述初始接触层，以形成位线。
在一些实施例中，所述第一刻蚀工艺和所述第二刻蚀工艺相同。
在一些实施例中，所述第一刻蚀工艺包括干法刻蚀；所述第一刻蚀工艺的刻蚀气体包括氯气和四氟化碳，且所述氯气和所述四氟化碳之比为1:2～1：4。
在一些实施例中，所述氯气的体积流量为25sccm～35sccm，所述四氟化碳的体积流量为90sccm～110sccm。
在一些实施例中，所述第一刻蚀工艺的刻蚀时间为10s～30s；所述第一刻蚀工艺的偏置电压为0V。
在一些实施例中，所述第二刻蚀工艺包括干法刻蚀；所述第二刻蚀工艺的刻蚀气体包括氯气和三氟化氮，且所述氯气和所述三氟化氮之比为3：1～1:1。
在一些实施例中，所述氯气的体积流量为15sccm～25sccm，所述三氟化氮的体积流量为5sccm～15sccm。
在一些实施例中，所述第二刻蚀工艺的刻蚀时间为10s～20s；所述第一刻蚀工艺的偏置电压为0V。
在一些实施例中，形成覆盖各个所述位线的初始隔离侧墙的步骤包括：
形成第一初始隔离层，所述第一初始隔离层包裹在所述位线上，并覆盖在位于相邻所述位线之间的基底上；其中，所述第一初始隔离层在所述第一台阶面处形成第二台阶面；
形成第二初始隔离层，所述第二初始隔离层覆盖在所述第一初始隔离层上；
去除部分厚度的所述第二初始隔离层，以及位于相邻的所述位线之间的所述第二初始隔离层，剩余所述第二初始隔离层构成第二隔离层，所述第二隔离层的顶面低于所述第一初始隔离层的顶面；
形成第三初始隔离层，所述第三初始隔离层覆盖在所述第二隔离层和所述第一初始隔离层上。
在一些实施例中，去除部分厚度的所述第二初始隔离层的步骤，包括：
采用第三刻蚀工艺，去除位于所述第二台阶面上方的所述第二初始隔离层，以及位于相邻的所述位线之间的所述第二初始隔离层，以使所形成第二隔离层的顶面与所述第二台阶面平齐。
在一些实施例中，所述第三刻蚀工艺包括干法刻蚀，所述第三刻蚀工艺的刻蚀气体包括四氟化碳；
所述四氟化碳的体积流量为100sccm～300sccm；所述第三刻蚀工艺的偏置电压为10V～100V。
本公开实施例的第二方面提供一种半导体结构，其包括：所述半导体结构通过第一方面所述的半导体结构的制备方法制得。该半导体结构包括：
基底；
多个位线，多个位线沿第一方向间隔设置，且每个所述位线顶部的宽度大于所述位线底部的宽度，以使所述位线具有第一台阶面；
覆盖各个所述位线的隔离侧墙；其中，所述隔离侧墙包括第一隔离层、第二隔离层和第三隔离层，第一隔离层覆盖所述位线，所述第二隔离层位于所述第一隔离层和所述第三隔离层之间，且所述第二隔离层的顶面低于所述第一隔离层的顶面。
在一些实施例中，所述第二隔离层的顶面低于所述第一台阶面，且以垂直于所述基底的截面为纵截面，所述第二隔离层的纵截面形状为倒置的L型。
本公开实施例所提供的半导体结构的制备方法及其制备方法中，通过使第二隔离层的顶面低于第一初始隔离层和第三初始隔离层的顶面，第二隔离层的顶面未被暴露出来，在后续去除位于相邻的位线之间且位于基底上的初始隔离侧墙时，不会对位于位线的侧壁上的第二隔离层造成刻蚀，进而不会在隔离侧墙内形成空隙，提高了半导体结构的良率。
此外，在去除位于相邻的位线之间的基底上的初始隔离侧墙时，宽度较大的位线顶部可以对位于宽度较小的位线底部上的初始隔离侧墙进行保护，无需额外的牺牲层进行保护，也不会损坏位于第一台阶面以及第一台阶面下方的初始隔离侧墙，提高了半导体结构的良率。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术提供的具有电容接触孔的半导体结构的示意图；
图2为相关技术提供的具有导电材料的半导体结构的示意图；
图3为本公开实施例提供的半导体结构的制备方法的工艺流程图；
图4为本公开实施例提供的半导体结构的制备方法中形成初始位线的示意图；
图5为本公开实施例提供的半导体结构的制备方法中形成中间位线的示意图；
图6为本公开实施例提供的半导体结构的制备方法中形成位线的示意图；
图7为本公开实施例提供的半导体结构的制备方法中形成第一初始隔离层的示意图；
图8为本公开实施例提供的半导体结构的制备方法中形成第二初始隔离层的示意图；
图9为本公开实施例提供的半导体结构的制备方法中形成第二隔离层的示意图；
图10为本公开实施例提供的半导体结构的制备方法中形成初始隔离侧墙的示意图；
图11为本公开实施例提供的半导体结构的制备方法中形成初始隔离侧墙的示意图；
图12为本公开实施例提供的半导体结构的制备方法中形成电容接触结构的示意图。
附图标记：
1：基底；2：位线；3：空隙；4：电容接触孔；5：导电材料；
10：基底；
20：初始位线；21：初始位线导电层；211：初始接触层；212：初始阻挡层；213：初始导电层；214：中间阻挡层；215：中间导电层；22：位线绝缘层；
30：中间位线；40：位线；41：位线导电层；411：接触层；412：阻挡层；413：导电层；
50：初始隔离侧墙；51：第一初始隔离层；52：第二初始隔离层；53：第三初始隔离层；
60：隔离侧墙；61：第一隔离层；62：第二隔离层；63：第三隔离层；
70：第一台阶面；80：第二台阶面；90：电容接触结构。
具体实施方式
相关技术中半导体结构存在良率低的问题，经发明人研究发现，出现这种问题的原因在于，请参考附图1和附图2，隔离侧墙通常包括层叠设置的氮化硅层、氧化硅层和氮化硅层，简称NON结构。当去除位于相邻的位线2之间且位于基底1上的隔离侧墙，以形成电容接触孔4时，易将氧化硅层去除掉，使得隔离侧墙中形成空隙3，在后续电容接触结构时，电容接触结构的导电材料5沉积至空隙3中，如此，既会降低隔离侧墙的隔离功能，也增大位线2与存在隔离侧墙内的导电材料形成寄生电容，降低半导体结构的良率。
针对上述技术问题，本公开实施例提供了一种半导体结构及其制备方法，通过使第二隔离层的顶面低于第一初始隔离层和第三初始隔离层的顶面，第二隔离层的顶面未被暴露出来，在后续去除位于相邻的位线之间且位于基底上的初始隔离侧墙时，不会对位于位线的侧壁上的第二隔离层造成刻蚀，进而不会在隔离侧墙内形成空隙，提高了半导体结构的良率。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图3所示，本公开实施例提供的一种半导体结构的制备方法，包括如下的步骤：
步骤S100：提供基底。
请参考附图4，基底10用于支撑设置在其上的半导体器件。基底10可以为硅(Si)基底、锗(Ge)基底、硅锗(GeSi)基底、碳化硅(SiC)基底、绝缘体上硅(Silicon on Insulator，简称SOI)基底或者绝缘体上锗(Germanium on Insulator，简称GOI)基底等。
需要说明的是，基底10内具有多个有源区，多个有源区之间可以设置浅槽隔离(Shallow Trench Isolation，简称STI)结构，通过浅沟槽隔离结构将多个有源区之间隔开来，以保证各有源区之间彼此独立。示例性的，通过图案化制作工艺在基底内形成浅沟槽，并在浅沟槽内填充绝缘材料，从而在基底上定义出多个由浅沟槽隔离结构分离的有源区。其中，图案化制作工艺可以为自对准双图形(Self-Aligned Double Patterning，简称SADP)工艺或者自对准四重图形(Self-Aligned Quadruple Patterning，简称SAQP)工艺。其中，绝缘材料可以包括氧化硅，但不仅限于此。
步骤S200：在基底上形成沿第一方向间隔设置的多个位线，每个位线顶部的宽度大于位线底部的宽度。
示例性地，请参考附图4，在基底10上形成沿第一方向间隔设置的多个初始位线20，每个初始位线20包括依次层叠设置的初始位线导电层21和位线绝缘层22；在第一方向上，位线绝缘层22的宽度等于初始位线导电层21的宽度。其中，第一方向可以为附图4中的X方向。
在一种可能实施方式中，可以先在基底沉积用于形成初始位线20的各个膜层，之后，通过图案化制作工艺去除部分的各个膜层，以形成初始位线20。其中，初始位线20的宽度从上往下各处基本相等，使得初始位线20的纵截面形状为矩形。如此，可以简化图案化制作工艺的难度，便于初始位线20的制备。
初始位线导电层21可以为叠层结构。例如，初始位线导电层21包括依次层叠设置的初始接触层211、初始阻挡层212和初始导电层213，其中，初始接触层211的部分可以设置在基底10内，以便于基底10的有源区电性连接。初始接触层211的材质包括多晶硅，但是不仅限于此。
需要说明的是，为了方便对初始位线20的结构进行描述，附图4对半导体结构的进行了简化，仅是示意出了位于基底10上的初始接触层211。
初始阻挡层212设置在初始接触层211上。初始阻挡层212既具备导电性能，也具备阻挡性能，例如，初始阻挡层212可以阻止初始导电层213中金属导电材料向初始接触层211及基底10发生扩散，保证了初始位线20与后续电容接触结构之间的绝缘。初始阻挡层的材质包括氮化钛，但不仅限于此。
初始导电层213设置在初始阻挡层212上，初始导电层213的材质包括钨，钨具有较强的导电能力，可以提高初始位线20的导电性能。
待形成初始位线之后，请参考附图5和附图6，沿第一方向，去除部分宽度的初始位线导电层21，被保留下来的初始位线导电层21构成位线导电层41，且位线导电层41与位线绝缘层22之间形成第一台阶面70。
在本实施例中，可以利用刻蚀工艺去除部分宽度的初始位线导电层21，使得所形成的位线40呈现上宽下窄的结构。如此设置，后续可以将第二隔离层形成在第一台阶面70与位线导电层41围成的区域内，避免第二隔离层的顶面与位线40的顶面平齐，在后续去除位于相邻的位线40之间且位于基底10上的初始隔离侧墙时，不会对位于位线40的侧壁上的第二隔离层造成刻蚀，进而不会在隔离侧墙内形成空隙，提高了半导体结构的良率。
其中，刻蚀工艺可以为一次刻蚀，也可以为多次刻蚀。一次刻蚀可以指代一步刻蚀，通过一次刻蚀工艺将初始位线导电层21刻蚀至预设宽度。多次刻蚀可以指代多步刻蚀或者分步刻蚀，通过至少两次刻蚀工艺将初始位线导电层21刻蚀至预设宽度，至少两次刻蚀工艺的类型和/或工艺参数相同或者不同。
在一种可能的示例中，通过一次刻蚀工艺直接将初始位线导电层21刻蚀至初始宽度。如此设置，刻蚀过程简单，无需增加额外的工序，也无需调整工艺参数。
在另一些可能的示例中，通过两次刻蚀工艺将初始位线导电层21刻蚀至初始宽度，如此设置，可以保证初始导电层刻蚀至初始宽度更加准确，进而，可以减少或者避免对初始导电层造成过刻蚀。
示例性地，请参考附图5，采用第一刻蚀工艺，沿第一方向去除部分宽度的初始导电层213和初始阻挡层212，以形成层叠设置的中间导电层215和中间阻挡层214。为了方便对位线的形成过程进行描述，不妨将此步骤中的结构称之为中间位线30。
本实施例通过第一刻蚀工艺所形成中间位线30的形状为上下等宽中间窄，即，中间导电层215的宽度小于位线绝缘层22的宽度，也小于初始接触层211的宽度。
之后，请继续参考附图6，采用第二刻蚀工艺，沿第一方向去除部分宽度的中间导电层215、中间阻挡层214和初始接触层211，保留下来的中间导电层215构成导电层413，保留下来的中间阻挡层214构成阻挡层412，保留下来的初始接触层211构成接触层411。如此，位于同一垂直方向上，且层叠设置的接触层411、阻挡层412、导电层413和位线绝缘层22构成一条位线40。其中，位线40中位线导电层41宽度小于位线绝缘层22宽度，且位线导电层41的宽度为2nm-10nm，如此设置，既能够使位线40中形成第一台阶面70，也能够防止过度地减小初始位线导电层的宽度，保证了位线40的导电性能。
在此步骤中，中间导电层215及中间阻挡层214被去除的宽度相等，且小于初始接触层211被去除的宽度。如此设置，可以方便根据初始位线导电层21中各个膜层的材质不同，合理地调配第一刻蚀工艺和第二刻蚀工艺中的参数，进而精准控制初始位线导电层21中各个膜层的被去除的宽度，尽可能地减少或者避免对初始位线导电层21造成过刻蚀，提高了位线40的良率，进而提高了半导体结构的良率。
在本示例中，第一刻蚀工艺和第二刻蚀工艺可以相同，也可以不同。
在一种可能的实施方式中，第一刻蚀工艺和第二刻蚀工艺可以同为干法刻蚀或者湿法刻蚀。如此设置，可以简化初始位线导电层21的刻蚀过程。
示例性地，第一刻蚀工艺和第二刻蚀工艺同为干法刻蚀，且第一刻蚀工艺和第二刻蚀工艺的工艺参数不同，如此，可以较为合理地调配初始位线导电层21中各个膜层的被去除的宽度。
具体地，第一刻蚀工艺的刻蚀气体可以包括氯气(Cl2)和四氟化碳(CF4)的组合。其中，氯气(Cl2)和四氟化碳(CF4)之比为1:2～1：4。如此设置，可以调控对初始位线导电层21中各个膜层的刻蚀选择比。比如，第一刻蚀工艺对初始导电层213和初始阻挡层212的刻蚀选择比等于1，可以最大程度上减小初始导电层213和初始阻挡层212被刻蚀的宽度的差异性。与此同时，第一刻蚀工艺对初始导电层213和初始接触层211的刻蚀选择比大于1，使得，在同步去除部分宽度的初始导电层213和初始阻挡层212时，并不对初始接触层211进行刻蚀，以便于形成上下等宽中间窄的中间位线30。
第一刻蚀工艺的氯气(Cl2)的体积流量为25sccm～35sccm，四氟化碳(CF4)的体积流量为90sccm～110sccm；优选地，氯气(Cl2)的体积流量为30sccm，四氟化碳(CF4)的体积流量为100sccm。第一刻蚀工艺的刻蚀时间10s～30s，优选地，第一刻蚀工艺的刻蚀时间为20s。如此设置，可以保证所形成中间位线30为上下等宽中间窄的形状。
第一刻蚀工艺的偏置电压为0V，如此设置，可以刻蚀气体仅沿第一方向去除部分宽度初始导电层213和初始阻挡层212，降低甚至避免沿垂直方向对基底10或者对位线绝缘层22造成损伤，提高了半导体结构的良率。
第二刻蚀工艺的刻蚀气体可以包括氯气(Cl2)和三氟化氮(NF3)，且氯气(Cl2)和三氟化氮(NF3)之比为3：1～1:1。如此设置，可以调控刻蚀气体对中间导电层215、中间阻挡层214和初始接触层211的刻蚀选择比，使得，初始接触层211被刻蚀的宽度大于中间导电层215和中间阻挡层214被刻蚀的宽度，进而，使得所形成的位线40的宽度呈现上大下小的状态。例如，第二刻蚀工艺对中间导电层215和中间阻挡层214的刻蚀选择比等于1，可以最大程度上减小中间导电层215和中间阻挡层214被刻蚀的宽度的差异性。与此同时，第二刻蚀工艺对中间导电层215和初始接触层211的刻蚀选择比小于1，使得，初始接触层211被刻蚀的宽度大于中间导电层215和中间阻挡层214被刻蚀的宽度，在一定时间内，实现中间导电层215、中间阻挡层214和初始接触层211的剩余宽度一致。
第二刻蚀工艺的氯气(Cl2)的体积流量为15sccm～25sccm，三氟化氮(NF3)的体积流量为5sccm～15sccm。优选地，氯气(Cl2)的体积流量为20sccm，三氟化氮(NF3)的体积流量为10sccm。第二刻蚀工艺的刻蚀时间为10s～20s，优选地，第二刻蚀工艺的刻蚀时间为15s。如此设置，可以保证所形成位线40的宽度呈现上大下小的状态。
第二刻蚀工艺的偏置电压为0V，如此设置，可以第二刻蚀工的刻蚀气体仅沿第一方向去除部分宽度中间导电层215、中间阻挡层214和初始接触层211，不会沿垂直方向对基底10或者对位线绝缘层22造成损伤，提高了半导体结构的良率。
需要说明的是，第一刻蚀工艺和第二刻蚀工艺还可以不同。示例的，第一刻蚀工艺为干法刻蚀，第二刻蚀工艺为湿法刻蚀；或者，第一刻蚀工艺为湿法刻蚀，第二刻蚀工艺为干法刻蚀。如此设置，既可以利用干法刻蚀的较好的一致性，提高图形的精确性；也可以利用湿法刻蚀具有较好的刻蚀选择比，在刻蚀初始位线导电层21时，可以避免损伤暴露出来的基底10和位线绝缘层22，即，对基底10和位线绝缘层22的损伤较小，可以降低对基底10内的半导体器件(例如字线)的损伤，从而保证了半导体结构的性能；还可以降低的位线绝缘层22的损伤，提高位线与后续形成其他半导体器件(例如电容接触结构)的绝缘性能，提高了半导体结构的良率。
步骤S300：形成覆盖各个位线的初始隔离侧墙，初始隔离侧墙包括层叠设置的第一初始隔离层、第二隔离层和第三隔离层，第一初始隔离层覆盖位线，第二隔离层位于第一初始隔离层和第三初始隔离层之间，第二隔离层的顶面低于第一初始隔离层的顶面。
在一示例中，第二隔离层62的顶面可以位于第一初始隔离层51的顶面与第一台阶面70之间。在又一示例中，第二隔离层62的顶面可以与第一台阶面70平齐。再另一示例中，第二隔离层62的顶面低于第一台阶面70，即，第二隔离层62的顶面位于第一台阶面70与基底10之间。
示例性地，请参考附图7，采用原子层沉积工艺形成第一初始隔离层51，第一初始隔离层51包裹在位线40上，并覆盖在位于相邻位线40之间的基底10上；其中，第一初始隔离层51在第一台阶面70处形成第二台阶面80。第一初始隔离层51的材质与位线绝缘层22的材质相同，均包括氮化硅。
之后，请参考附图8，采用原子层沉积工艺形成第二初始隔离层52，第二初始隔离层52覆盖在第一初始隔离层51上，即，第二初始隔离层52随形覆盖在第一初始隔离层51上。其中，第二初始隔离层52的材质包括氧化硅。
之后，请参考附图9，去除部分厚度的第二初始隔离层52，以及位于相邻的位线40之间的第二初始隔离层52，保留下来的第二初始隔离层52构成第二隔离层62。
示例性地，可以去除位于第二台阶面80上方的第二初始隔离层52，以及位于相邻的位线40之间的第二初始隔离层52，以使得第二隔离层62的顶面低于第一台阶面，比如，第二隔离层62的顶面与第二台阶面80平齐。如此设置，第二隔离层可以完全被位于其上的第一初始隔离层51和位线绝缘层22遮挡住，在后续去除位于相邻位线40之间的基底10上的第一初始隔离层51和第三初始隔离层53(请参见附图10)时，不会在第二隔离层造成损伤。在本实施例中，第一初始隔离层51与第二隔离层62的总厚度为1～5nm，如此，可以方便第二隔离层62的制备，同时维持第二台阶面80，避免后续工艺对第二隔离层62的损害。
在一些可能的示例中，采用第三刻蚀工艺去除位于第二台阶面80上方的第二初始隔离层52，以及位于相邻的位线40之间的第二初始隔离层521。也就是说，采用第三刻蚀工艺去除与位线绝缘层22相对应的第一初始隔离层51上的第二初始隔离层52。
其中，第三刻蚀工艺包括干法刻蚀，第三刻蚀工艺的刻蚀气体为四氟化碳(CF4)。四氟化碳(CF4)的体积流量为100sccm～300sccm；四氟化碳(CF4)对第二初始隔离层52的刻蚀选择比大于第一初始隔离层51的刻蚀选择比，如此设置，可以仅刻蚀去除部分第二初始隔离层52，降低或者避免对第一初始隔离层51的损伤，保证了隔离侧墙的绝缘性能。
第三刻蚀工艺的偏置电压为10V～100V，如此设置，可以保证刻蚀气体能够沿垂直于基底10的方向通入，进而，削弱对位于位线导电层41的侧壁上的第二初始隔离层52的刻蚀，使得所形成的第二隔离层62形成倒置的L型。
此外，位线40的形状为上大下小的倒置凸字型，宽度较大的位线绝缘层22可以对位于宽度较小的位线导电层41上的第一初始隔离层51和第二隔离层62进行保护，无需额外的牺牲层进行保护，避免造成第一初始隔离层51和第二隔离层62的侧向刻蚀，也能保证在后续去除位于相邻的位线40之间的基底上的初始隔离侧墙50时，也不会损坏位于位线导电层41上的第一初始隔离层51和第二隔离层62，提高了半导体结构的良率。
请参考附图10，采用原子层沉积工艺形成第三初始隔离层53，第三初始隔离层53覆盖在第二隔离层62和第一初始隔离层51上。其中，第三初始隔离层53的材质包括氮化硅。
需要说明的是，本实施例中初始隔离侧墙中并不仅限于上述NON结构，也可以采用其他低介电常数的材料。
步骤S400：去除位于相邻的位线之间的基底上的初始隔离侧墙，被保留下来初始隔离侧墙构成隔离侧墙。
请参考附图11，采用干法刻蚀或者湿法刻蚀，去除位于相邻的位线40之间的基底上的第一初始隔离层51和第三初始隔离层53，保留下来的第一初始隔离层51构成第一隔离层61，保留下来的第三初始隔离层53构成第三隔离层63。
也就是说，隔离侧墙60包括层叠设置的第一隔离层61、第二隔离层62和第三隔离层63，第一隔离层61覆盖位线40，第二隔离层62位于第一隔离层61和第三隔离层63之间，且第二隔离层62的顶面低于第一隔离层61的顶面。例如，第二隔离层62的顶面低于第一台阶面70。
本实施例在去除位于相邻的位线之间的基底上的第一初始隔离层和第三初始隔离层时，宽度较大的位线绝缘层可以对位于宽度较小的位线导电层上的第一初始隔离层和第二隔离层进行保护，无需额外的牺牲层进行保护，也能够保证在后续去除位于相邻的位线之间的基底上的初始隔离侧墙时，也不会损坏位于位线导电层上的第一初始隔离层和第二隔离层，提高了半导体结构的良率。
请参考附图12，在形成隔离侧墙60之后，半导体结构的制备方法还包括：形成多个电容接触结构90，多个电容接触结构90与位线40一一对应设置，每个电容接触结构90位于相邻的位线40之间，并与位线40绝缘设置。
本公开实施例还提供一种半导体结构，该半导体结构通过上述实施例的制备方法制得。
请继续参考附图12，该半导体结构包括基底10、多个位线40和多个隔离侧墙60。多个位线40沿第一方向间隔设置在基底10上，并与基底10中的有源区电性连接。其中，位线40顶部的宽度大于位线40底部的宽度，以使位线40具有第一台阶面70。示例性地，位线40包括层叠设置的位线导电层41和位线绝缘层22，位线绝缘层22的宽度大于位线导电层41的宽度，使得位线绝缘层22和位线导电层41之间形成第一台阶面70。
多个隔离侧墙60与多个位线40一一对应设置，一个隔离侧墙60覆盖在一个位线40上，其中，隔离侧墙60包括第一隔离层61、第二隔离层62和第三隔离层63，第一隔离层61覆盖位线40，第二隔离层62位于第一隔离层61和第三隔离层63之间，且第二隔离层62的顶面低于第一隔离层61的顶面。例如，第二隔离层62的顶面低于第一台阶面70，也就是说，以垂直于基底10的截面为纵截面，第二隔离层62的纵截面形成为倒置的L型。
如此，第二隔离层62被第一隔离层61和第三隔离层63包围，使得隔离侧墙60为致密的结构，在后续形成电容接触结构90时，即使研磨位线40顶部结构，也不会造成第二隔离层62暴露，避免第二隔离层62被刻蚀液去除，电容接触结构90的导电材料不会沉积至隔离侧墙60中，如此，既可以保证隔离侧墙60的隔离功能，也可以避免位线40与隔离侧墙60形成寄生电容，提高了半导体结构的良率。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供基底；
在所述基底上形成沿第一方向间隔设置的多个位线，每个所述位线顶部的宽度大于所述位线底部的宽度；
形成覆盖各个所述位线的初始隔离侧墙，所述初始隔离侧墙包括层叠设置的第一初始隔离层、第二隔离层和第三初始隔离层，所述第一初始隔离层覆盖所述位线，所述第二隔离层位于所述第一初始隔离层和所述第三初始隔离层之间，且所述第二隔离层的顶面低于所述第一初始隔离层的顶面；
去除位于相邻的位线之间的所述基底上的初始隔离侧墙，被保留下来所述初始隔离侧墙构成隔离侧墙。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述基底上形成沿第一方向间隔设置的多个位线的步骤包括：
在所述基底上形成沿第一方向间隔设置的多个初始位线，每个所述初始位线包括层叠设置的初始位线导电层和位线绝缘层；所述初始位线导电层的宽度等于所述位线绝缘层的宽度；
沿第一方向，去除部分宽度的所述初始位线导电层，剩余所述初始位线导电层构成位线导电层，所述位线导电层与所述位线绝缘层之间形成第一台阶面。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述初始位线导电层包括依次层叠设置的初始接触层、初始阻挡层和初始导电层；沿第一方向，去除部分宽度的所述初始位线导电层的步骤包括：
采用第一刻蚀工艺，沿第一方向去除部分宽度的所述初始导电层和所述初始阻挡层，以形成层叠设置的中间导电层和中间阻挡层；
采用第二刻蚀工艺，沿第一方向去除部分宽度的所述中间导电层、所述中间阻挡层和所述初始接触层，以形成位线。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第一刻蚀工艺和所述第二刻蚀工艺相同。
5.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第一刻蚀工艺包括干法刻蚀；所述第一刻蚀工艺的刻蚀气体包括氯气和四氟化碳，且所述氯气和所述四氟化碳之比为1:2～1：4。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述氯气的体积流量为25sccm～35sccm，所述四氟化碳的体积流量为90sccm～110sccm。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第一刻蚀工艺的刻蚀时间为10s～30s；所述第一刻蚀工艺的偏置电压为0V。
8.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第二刻蚀工艺包括干法刻蚀；所述第二刻蚀工艺的刻蚀气体包括氯气和三氟化氮，且所述氯气和所述三氟化氮之比为3：1～1:1。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述氯气的体积流量为15sccm～25sccm，所述三氟化氮的体积流量为5sccm～15sccm。
10.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述第二刻蚀工艺的刻蚀时间为10s～20s；所述第一刻蚀工艺的偏置电压为0V。
11.根据权利要求1-10任一项所述的半导体结构的制备方法，其特征在于，形成覆盖各个所述位线的初始隔离侧墙的步骤包括：
形成第一初始隔离层，所述第一初始隔离层包裹在所述位线上，并覆盖在位于相邻所述位线之间的基底上；其中，所述第一初始隔离层在所述第一台阶面处形成第二台阶面；
形成第二初始隔离层，所述第二初始隔离层覆盖在所述第一初始隔离层上；
去除部分厚度的所述第二初始隔离层，以及位于相邻的所述位线之间的所述第二初始隔离层，剩余所述第二初始隔离层构成第二隔离层，所述第二隔离层的顶面低于所述第一初始隔离层的顶面；
形成第三初始隔离层，所述第三初始隔离层覆盖在所述第二隔离层和所述第一初始隔离层上。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，去除部分厚度的所述第二初始隔离层的步骤，包括：
采用第三刻蚀工艺，去除位于所述第二台阶面上方的所述第二初始隔离层，以及位于相邻的所述位线之间的所述第二初始隔离层，以使所形成第二隔离层的顶面与所述第二台阶面平齐。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述第三刻蚀工艺包括干法刻蚀，所述第三刻蚀工艺的刻蚀气体包括四氟化碳；
所述四氟化碳的体积流量为100sccm～300sccm；所述第三刻蚀工艺的偏置电压为10V～100V。
14.一种半导体结构，其特征在于，所述半导体结构通过权利要求1-13任一项所述的半导体结构的制备方法制得，所述半导体结构包括：
基底；
多个位线，多个位线沿第一方向间隔设置，且每个所述位线顶部的宽度大于所述位线底部的宽度，以使所述位线具有第一台阶面；
覆盖各个所述位线的隔离侧墙；其中，所述隔离侧墙包括第一隔离层、第二隔离层和第三隔离层，第一隔离层覆盖所述位线，所述第二隔离层位于所述第一隔离层和所述第三隔离层之间，且所述第二隔离层的顶面低于所述第一隔离层的顶面。
15.根据权利要求14所述的半导体结构，其特征在于，所述第二隔离层的顶面低于所述第一台阶面，且以垂直于所述基底的截面为纵截面，所述第二隔离层的纵截面形状为倒置的L型。
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