TW202324397A - 半導體記憶體裝置 - Google Patents

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Abstract

一種半導體記憶體裝置，包括：字元線，平行於半導體基板的頂表面延伸；通道圖案，與字元線交叉，且具有平行於所述頂表面的長軸；位元線，垂直於所述頂表面延伸，且與通道圖案的第一側表面接觸；以及資料儲存元件，與通道圖案的與第一側表面相對的第二側表面接觸。所述通道圖案包括相鄰於位元線的第一摻雜劑區、相鄰於資料儲存元件的第二摻雜劑區及位於第一摻雜劑區與第二摻雜劑區之間且與字元線交疊的通道區。第一摻雜劑區及第二摻雜劑區中的至少一者包括相鄰於通道區的低濃度區及與通道區間隔開的高濃度區。

Description

半導體存儲裝置
[相關申請案的交叉參考]
本專利申請案主張於2021年12月7日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0174178號的優先權，所述韓國專利申請案的全部內容特此併入本案供參考。
各實施例是有關於一種半導體記憶體裝置。
為滿足消費者對優異效能及低廉價格的需求，需要對半導體裝置進行更高程度的整合。在半導體裝置的情形中，由於半導體裝置的整合程度是決定產品價格的重要因素，因此尤其需要提高的整合程度。在二維半導體裝置或平面半導體裝置的情形中，由於二維半導體裝置或平面半導體裝置的整合程度主要由單位記憶體胞元所佔據的面積決定，因此整合程度會大大受到精細圖案形成技術水準的影響。然而，提高圖案精細度所需的極其昂貴的製程設備會對提高二維半導體裝置或平面半導體裝置的整合程度設定實際限制。因此，近來已提出包括以三維方式排列的記憶體胞元的三維半導體記憶體裝置。
根據實施例，一種半導體記憶體裝置可包括：字元線，在與半導體基板的頂表面平行的第一方向上延伸；通道圖案，被設置成與字元線交叉，且在與半導體基板的頂表面平行的第二方向上具有長軸；位元線，在與半導體基板的頂表面垂直的第三方向上延伸，且與通道圖案的第一側表面接觸；以及資料儲存元件，與通道圖案的與第一側表面相對的第二側表面接觸。所述通道圖案可包括第一摻雜劑區、第二摻雜劑區及通道區，所述第一摻雜劑區相鄰於位元線，所述第二摻雜劑區相鄰於資料儲存元件，所述通道區設置於第一摻雜劑區與第二摻雜劑區之間且與字元線交疊。第一摻雜劑區及第二摻雜劑區中的至少一者可包括相鄰於通道區的低濃度區及與通道區間隔開的高濃度區。
根據實施例，一種半導體記憶體裝置可包括：堆疊，包括交替地堆疊於半導體基板上的字元線及層間絕緣圖案，字元線在與半導體基板的頂表面平行的第一方向上延伸；通道圖案，被設置成與字元線交叉且在第二方向上具有長軸，且在半導體基板上設置成在第一方向上且在與半導體基板的頂表面垂直的第三方向上彼此間隔開；位元線，在第三方向上延伸且在第一方向上彼此間隔開，且所述位元線中的每一者與在第三方向上彼此間隔開的通道圖案的第一側表面接觸；以及資料儲存元件，分別設置於層間絕緣圖案中的在垂直方向上相鄰的層間絕緣圖案之間，且與通道圖案的與第一側表面相對的第二側表面接觸。所述通道圖案中的每一者可包括第一摻雜劑區、第二摻雜劑區及通道區，所述第一摻雜劑區相鄰於位元線，所述第二摻雜劑區相鄰於資料儲存元件，所述通道區設置於第一摻雜劑區與第二摻雜劑區之間且與字元線交疊。所述第二摻雜劑區可包括相鄰於通道區的低濃度區及與資料儲存元件接觸的高濃度區。當在第二方向上進行量測時，低濃度區的長度可大於高濃度區的長度。
根據實施例，一種半導體記憶體裝置可包括：第一堆疊及第二堆疊，設置於半導體基板上，第一堆疊及第二堆疊中的每一者包括字元線，所述字元線在第一方向上延伸且堆疊於半導體基板上，其中在所述字元線之間夾置有層間絕緣圖案；通道圖案，被設置成與字元線交叉且在第二方向上具有長軸，且在半導體基板上被設置成在第一方向及第二方向以及在與半導體基板的頂表面垂直的第三方向上彼此間隔開；位元線，在第三方向上延伸且在第一方向上彼此間隔開，所述位元線包括與第一堆疊的字元線交叉的第一位元線以及與第二堆疊的字元線交叉的第二位元線；第一儲存電極，分別設置於第一堆疊的層間絕緣圖案之間；第二儲存電極，分別設置於第二堆疊的層間絕緣圖案之間；平板電極，在第一堆疊與第二堆疊之間設置成共同覆蓋第一儲存電極及第二儲存電極；介電層，位於第一儲存電極及第二儲存電極與平板電極之間；第一絕緣隔離圖案，在第一方向上彼此間隔開且被設置於第一位元線之間及第二位元線之間；以及第二絕緣隔離圖案，在第一方向上彼此間隔開且被設置於第一儲存電極之間及第二儲存電極之間。通道圖案中的每一者可包括第一摻雜劑區、第二摻雜劑區及通道區，所述第一摻雜劑區相鄰於位元線，所述第二摻雜劑區相鄰於資料儲存元件，所述通道區設置於第一摻雜劑區與第二摻雜劑區之間且與字元線交疊。第一摻雜劑區及第二摻雜劑區中的至少一者可包括相鄰於通道區的低濃度區及與通道區間隔開的高濃度區。
圖1是示出根據實例性實施例的半導體記憶體裝置的方塊圖。
參照圖1，半導體記憶體裝置可包括記憶體胞元陣列1、列解碼器2、感測放大器3、行解碼器4及控制邏輯5。
記憶體胞元陣列1可包括以三維方式排列的多個記憶體胞元MC。記憶體胞元MC中的每一者可設置於彼此交叉設置的字元線WL與位元線BL之間且連接至字元線WL與位元線BL。
記憶體胞元MC中的每一者可包括彼此串聯電性連接的選擇元件TR與資料儲存元件DS。選擇元件TR可為場效電晶體（field effect transistor，FET），且資料儲存元件DS可利用電容器、可變電阻器或類似元件來達成。作為實例，選擇元件TR可包括閘極電極連接至字元線WL且汲極端子/源極端子分別連接至位元線BL及資料儲存元件DS的電晶體。
列解碼器2可被配置成對自外部輸入的位址資訊進行解碼，且基於經解碼的位址資訊來選擇記憶體胞元陣列1的字元線WL中的一者。可將由列解碼器2解碼的位址資訊提供至列驅動器（未示出），且在此種情形中，因應於控制電路的控制，列驅動器可向字元線WL中所述被選擇的一者及字元線WL中未被選擇的多者提供相應的電壓。
感測放大器3可被配置成對位元線BL中基於由行解碼器4解碼的位址資訊而被選擇的一者與參考位元線之間的電壓差進行感測、放大及輸出。
行解碼器4可在感測放大器3與外部裝置（例如，記憶體控制器）之間提供資料傳輸路徑。行解碼器4可被配置成對自外部輸入的位址資訊進行解碼且基於經解碼的位址資訊來選擇位元線BL中的一者。
控制邏輯5可被配置成產生控制訊號，所述控制訊號用於控制對記憶體胞元陣列1進行資料寫入操作或資料讀取操作。
圖2A是示出根據實例性實施例的半導體記憶體裝置的平面圖。圖2B是沿著圖2A所示線A-A'及線B-B'截取的剖視圖。圖2C是沿著圖2A所示線C-C'及線D-D'截取的剖視圖。圖3A及圖3B是示出圖2B所示部分「P」的放大剖視圖。圖4是示出根據實例性實施例的半導體記憶體裝置的一部分的立體圖。
參照圖2A、圖2B及圖2C，半導體記憶體裝置可包括設置於半導體基板100上的第一堆疊及第二堆疊。
半導體基板100可由以下材料中的至少一者形成或者可包含以下材料中的至少一者：半導體材料（例如，矽）、絕緣材料（例如，玻璃）或被絕緣材料覆蓋的半導體材料或導電材料。
第一堆疊可在第一方向D1上延伸，且可包括設置於半導體基板100上且在第三方向D3上堆疊的第一字元線WLa，所述第一字元線WLa之間夾置有層間絕緣圖案ILD。第二堆疊可在第二方向D2上與第一堆疊間隔開，且可在第一方向D1上延伸。第二堆疊可包括設置於半導體基板100上且在第三方向D3上堆疊的第二字元線WLb，所述第二字元線WLb之間夾置有層間絕緣圖案ILD。第一堆疊及第二堆疊中的每一者可包括覆蓋第一字元線WLa中位於最上方的一者及第二字元線WLb中位於最上方的一者的上部絕緣層TIL。
在實例性實施例中，第一字元線WLa及第二字元線WLb中的每一者皆可具有面向通道圖案SP的頂表面及底表面的雙閘極結構，如圖4中所示。在另一實施方式中，第一字元線WLa及第二字元線WLb中的每一者可具有完全包圍通道圖案SP的結構（例如，閘極全環繞（gate-all-around）結構）。
第一字元線WLa及第二字元線WLb中的每一者可包括在與半導體基板100的頂表面平行的第一方向D1上延伸的線部分、以及在第二方向D2上自線部分延伸的閘極電極部分，如圖4中所示。此處，線部分可設置於第一絕緣隔離圖案STI1與第二絕緣隔離圖案STI2之間。另外，當在第二方向D2上進行量測時，閘極電極部分的寬度可大於線部分的寬度。當在平面圖中觀察時，一對第一字元線WLa與第二字元線WLb可被設置成相對於平板電極（plate electrode）PE具有鏡像對稱性。
第一字元線WLa及第二字元線WLb可由以下材料中的至少一者形成或者可包含以下材料中的至少一者：經摻雜的半導體材料（例如，經摻雜的矽、經摻雜的鍺，等等）、導電金屬氮化物（例如，氮化鈦、氮化鉭，等等）、金屬材料（例如，鎢、鈦、鉭，等等）、或金屬半導體化合物（例如，矽化鎢、矽化鈷、矽化鈦，等等）。
通道圖案SP可在第三方向D3上進行堆疊，且可在第一方向D1及第二方向D2上彼此間隔開。因此，通道圖案SP可以三維方式排列於半導體基板100上。參照圖4，通道圖案SP中的每一者可被設置成與第一字元線WLa或第二字元線WLb交叉，且可為具有平行於第二方向D2的長軸的條形圖案。在其中第一字元線WLa及第二字元線WLb具有雙閘極結構的情形中，虛設絕緣圖案DIP可設置於在第一方向D1上排列的通道圖案SP之間以及一對閘極之間。
通道圖案SP可由矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或者可包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者。作為實例，通道圖案SP可由單晶矽形成或者可包含單晶矽。在實例性實施例中，通道圖案SP可具有較矽的帶隙能量大的帶隙能量。舉例而言，通道圖案SP可具有約1.5電子伏特（eV）至5.6電子伏特的帶隙能量。舉例而言，當通道圖案SP具有約2.0電子伏特至4.0電子伏特的帶隙能量時，通道圖案SP可具有更佳化的通道效能。作為實例，通道圖案SP可由以下氧化物半導體材料中的至少一者形成或者可包含以下氧化物半導體材料中的至少一者：例如，Zn xSn yO（ZTO）、In xZn yO（IZO）、Zn xO、In xGa yZn zO（IGZO）、In xGa ySi zO（IGSO）、In xW yO（IWO）、In xO、Sn xO、Ti xO、Zn xON z、Mg xZn yO、Zr xIn yZn zO、Hf xIn yZn zO、Sn xIn yZn zO、Al xSn yIn zZn aO、Si xIn yZn zO、Al xZn ySn zO、Ga xZn ySn zO、Zr xZn ySn zO、或其組合。
第一位元線BLa及第二位元線BLb可在與半導體基板100的頂表面垂直的第三方向D3上延伸。第一位元線BLa及第二位元線BLb可被設置成與第一字元線WLa及第二字元線WLb交叉。第一位元線BLa可在第一方向D1上彼此間隔開，且第一絕緣隔離圖案STI1可分別設置於在第一方向D1上彼此相鄰的第一位元線BLa之間。第一絕緣隔離圖案STI1可在第三方向D3上延伸。第一絕緣隔離圖案STI1可由利用旋塗玻璃（spin-on-glass，SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的至少一者形成或者可包含利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的至少一者。
第二位元線BLb可在第二方向D2上與第一位元線BLa間隔開，且可在第一方向D1上彼此間隔開。第一絕緣隔離圖案STI1可分別設置於在第一方向D1上彼此相鄰的第二位元線BLb之間。
第一位元線BLa及第二位元線BLb中的每一者可與在第三方向D3上彼此間隔開的通道圖案SP的第一側表面接觸。因此，第一位元線BLa及第二位元線BLb中的每一者可連接至在第三方向D3上堆疊的通道圖案SP的第一摻雜劑區。
資料儲存元件DS可與每一通道圖案SP的第二側表面接觸。在實例性實施例中，資料儲存元件DS可為電容器，且資料儲存元件DS可包括儲存電極SE、平板電極PE及位於儲存電極SE與平板電極PE之間的電容器介電層CIL。
儲存電極SE可與每一通道圖案SP的第二側表面接觸。儲存電極SE可位於與通道圖案SP實質上相同的水平高度處。因此，儲存電極SE可在第三方向D3上堆疊且可具有平行於第二方向D2的長軸。儲存電極SE可分別設置於層間絕緣圖案ILD中的在垂直方向上相鄰的層間絕緣圖案ILD之間。
電容器介電層CIL可被設置成共形地覆蓋儲存電極SE。平板電極PE可被設置成對儲存電極SE的由電容器介電層CIL覆蓋的內部空間進行填充。
第二絕緣隔離圖案STI2可分別設置於在第一方向D1上彼此相鄰的儲存電極SE之間。第二絕緣隔離圖案STI2可在第三方向D3上延伸。第二絕緣隔離圖案STI2可由利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的至少一者形成或者可包含利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的至少一者。
第一間隔件絕緣圖案SS1可分別設置於字元線WL與位元線BL之間以及層間絕緣圖案ILD中的在垂直方向上相鄰的層間絕緣圖案ILD之間。第一間隔件絕緣圖案SS1可被設置成包圍通道圖案SP的第一摻雜劑區SD1。
第二間隔件絕緣圖案SS2可分別設置於字元線WL與資料儲存元件DS之間以及層間絕緣圖案ILD中的在垂直方向上相鄰的層間絕緣圖案ILD之間。第二間隔件絕緣圖案SS2可被設置成包圍通道圖案SP的第二摻雜劑區SD2。當在第二方向D2上進行量測時，第二間隔件絕緣圖案SS2的寬度可大於第一間隔件絕緣圖案SS1的寬度。
絕緣間隙填充圖案110可設置於半導體基板100上，且可在第一方向D1上延伸。絕緣間隙填充圖案110可覆蓋第一位元線BLa的側表面及第二位元線BLb的側表面以及第一絕緣隔離圖案STI1的側表面。絕緣間隙填充圖案110可由利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的至少一者形成或者可包含利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的至少一者。
參照圖3A及圖3B，通道圖案SP中的每一者可包括彼此間隔開的第一摻雜劑區SD1與第二摻雜劑區SD2、以及位於第一摻雜劑區SD1與第二摻雜劑區SD2之間的通道區CH。每一通道圖案SP的第一摻雜劑區SD1及第二摻雜劑區SD2皆可含有第一導電性類型的摻雜劑（例如，磷或硼）。
當在第二方向D2上進行量測時，第一摻雜劑區SD1的長度可小於第二摻雜劑區SD2的長度。通道區CH可與字元線WLa交疊。當在第二方向D2上進行量測時，通道區CH的長度可小於或實質上等於字元線WLa的寬度。
參照圖3A，第一摻雜劑區SD1可包括第一低濃度區LDR1及第一高濃度區HDR1。第一導電性類型的摻雜劑在第一高濃度區HDR1中的濃度可高於在第一低濃度區LDR1中的濃度。第一高濃度區HDR1可與位元線BLa直接接觸，藉此形成歐姆接觸（ohmic contact）。當在第二方向D2上進行量測時，第一低濃度區LDR1的長度可大於第一高濃度區HDR1的長度。由於第一摻雜劑區SD1中的摻雜劑的擴散，第一低濃度區LDR1可與字元線WLa的一部分交疊。
第二摻雜劑區SD2可包括第二低濃度區LDR2及第二高濃度區HDR2。第一導電性類型的摻雜劑在第二高濃度區HDR2中的濃度可高於在第二低濃度區LDR2中的濃度。第二高濃度區HDR2可與儲存電極SE直接接觸，藉此形成歐姆接觸。當在第二方向D2上進行量測時，第二低濃度區LDR2的長度可大於第二高濃度區HDR2的長度。與第一低濃度區LDR1一樣，第二低濃度區LDR2可與字元線WLa的一部分交疊。
同時，根據圖3B的實施例，第一摻雜劑區SD1可被設置成具有非零的摻雜劑濃度梯度。距位元線BLa的距離越小，第一摻雜劑區SD1中的摻雜劑濃度越高。另外，第一摻雜劑區SD1中的摻雜劑濃度可高於第二低濃度區LDR2中的摻雜劑濃度，且可低於第二高濃度區HDR2中的摻雜劑濃度。
作為另一實例，第一摻雜劑區SD1可包括第一低濃度區及第一高濃度區，且第二摻雜劑區SD2可被設置成具有非零的摻雜劑濃度梯度。距儲存電極SE的距離越小，第二摻雜劑區SD2中的摻雜劑濃度越高。
閘極絕緣層Gox可夾置於通道圖案SP與字元線WL之間。閘極絕緣層Gox可被設置成以均勻的厚度覆蓋字元線WL中的每一者的頂表面、底表面及側表面。閘極絕緣層Gox可包括高介電常數介電層、氧化矽層、氮化矽層、氮氧化矽層或其組合中的至少一者，且可具有單層式結構或多層式結構。此處，高介電常數介電層可由以下材料中的至少一者形成或者可包含以下材料中的至少一者：例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
圖5A至圖13A是示出根據實例性實施例的一種製作半導體記憶體裝置的方法的平面圖。圖5B至圖13B是分別沿著圖2A至圖13A所示線A-A'及線B-B'截取的剖視圖。圖5C至圖13C是分別沿著圖2A至圖13A所示線C-C'及線D-D'截取的剖視圖。圖5D至圖13D是示出根據實例性實施例的一種製作半導體記憶體裝置的方法的立體圖。
參照圖5A、圖5B、圖5C及圖5D，可形成包括交替地堆疊於半導體基板100上的第一半導體層10及第二半導體層20的第一模具結構MS1。
第一半導體層10可由相對於第二半導體層20具有蝕刻選擇性的材料形成或者可包含相對於第二半導體層20具有蝕刻選擇性的材料。舉例而言，第一半導體層10可由矽鍺、氧化矽、氮化矽或氮氧化矽中的至少一者形成或者可包含矽鍺、氧化矽、氮化矽或氮氧化矽中的至少一者。在實例性實施例中，第一半導體層10可由半導體材料（例如，矽鍺）形成或者可包含半導體材料（例如，矽鍺）。當形成第一模具結構MS1時，每一第一半導體層10的厚度可小於每一第二半導體層20的厚度。
第二半導體層20可由例如矽、鍺、矽-鍺或氧化銦鎵鋅（indium gallium zinc oxide，IGZO）中的至少一者形成或者可包含例如矽、鍺、矽-鍺或氧化銦鎵鋅（IGZO）中的至少一者。在實例性實施例中，第二半導體層20可由相同於半導體基板100的半導體材料形成或者可包含相同於半導體基板100的半導體材料。舉例而言，第二半導體層20可為單晶矽層或複晶矽層。
在實例性實施例中，第一半導體層10及第二半導體層20可藉由實行磊晶生長製程來形成。第二半導體層20可為單晶矽層，而犧牲層可為具有超晶格結構（super lattice structure）的矽鍺層。
可在第一模具結構MS1上形成上部絕緣層TIL，以覆蓋第二半導體層20中位於最上方的一者。上部絕緣層TIL可由相對於第一半導體層10及第二半導體層20具有蝕刻選擇性的絕緣材料形成或者可包含相對於第一半導體層10及第二半導體層20具有蝕刻選擇性的絕緣材料。舉例而言，上部絕緣層TIL可為氧化矽層。
可形成穿透第一模具結構MS1且在第一方向D1上延伸的第一犧牲線圖案103及第二犧牲線圖案105。第二犧牲線圖案105可形成於一對第一犧牲線圖案103之間。第一犧牲線圖案103及第二犧牲線圖案105可覆蓋第一半導體層10的側表面及第二半導體層20的側表面。
形成第一犧牲線圖案103及第二犧牲線圖案105可包括：對第一模具結構MS1進行圖案化以形成暴露出第一半導體層10的側表面及第二半導體層20的側表面的溝渠；形成對溝渠進行填充的絕緣間隙填充層；以及對絕緣間隙填充層進行平坦化以暴露出上部絕緣層TIL的頂表面。可利用平坦化技術（例如，化學機械拋光技術或回蝕技術）來實行絕緣間隙填充層的平坦化。
第一犧牲線圖案103及第二犧牲線圖案105可由例如氧化矽、氮化矽或氮氧化矽中的至少一者形成或者可包含例如氧化矽、氮化矽或氮氧化矽中的至少一者。第一犧牲線圖案103及第二犧牲線圖案105可具有單層式結構或多層式結構。
接下來，可對上部絕緣層TIL及第一模具結構MS1進行圖案化以形成暴露出半導體基板100的第一開口OP1及第二開口OP2。
形成第一開口OP1及第二開口OP2可包括：在第一模具結構MS1上形成具有與第一開口OP1及第二開口OP2對應的開口的罩幕圖案（未示出）；以及使用所述罩幕圖案作為蝕刻罩幕來對第一模具結構MS1進行非等向性蝕刻。
第一開口OP1及第二開口OP2可被形成為暴露出半導體基板100的頂表面。在其中以過蝕刻（over-etch）方式實行非等向性蝕刻製程的情形中，可使半導體基板100的暴露於第一開口OP1及第二開口OP2的頂表面發生凹陷。
第一開口OP1及第二開口OP2可分別形成於彼此相鄰的第一犧牲線圖案103與第二犧牲線圖案105之間。第一開口OP1可被形成為在第一方向D1上彼此間隔開。第二開口OP2可在第一方向D1上彼此間隔開。第二開口OP2可在第二方向D2上與第一開口OP1間隔開。第一開口OP1可相鄰於第一犧牲線圖案103。第二開口OP2可相鄰於第二犧牲線圖案105。
當在第一方向D1上進行量測時，第一開口OP1與第二開口OP2可具有相同的寬度。當在第二方向D2上進行量測時，第一開口OP1可具有第一長度，而第二開口OP2可具有大於第一長度的第二長度。
當在第一方向D1上進行量測時，第一開口OP1與第二開口OP2可彼此間隔開第一距離。當在第二方向D2上進行量測時，第一開口OP1可與第二開口OP2間隔開小於第一距離的第二距離。
參照圖6A、圖6B、圖6C及圖6D，可移除暴露於第一開口OP1及第二開口OP2的第一半導體層10，以在第二半導體層20中的在垂直方向上相鄰的第二半導體層20之間形成第一水平區HR1。
形成第一水平區HR1可包括：藉由實行相對於半導體基板100、第二半導體層20以及第一犧牲線圖案103及第二犧牲線圖案105具有蝕刻選擇性的蝕刻製程而對第一半導體層10進行等向性蝕刻。當第一半導體層10被移除時，第二半導體層20因第一犧牲線圖案103及第二犧牲線圖案105而可能不會發生塌陷，且因此，在形成第一水平區HR1之後，第二半導體層20可在垂直方向上彼此間隔開。
第一水平區HR1的垂直厚度（即，第二半導體層20中的相鄰第二半導體層之間的垂直距離）可實質上等於第一半導體層10的厚度。
參照圖7A、圖7B、圖7C及圖7D，可實行修整製程以減小暴露於第一水平區HR1的第二半導體層20的厚度。所述修整製程可包括對第二半導體層20的暴露於第一水平區HR1的頂表面及底表面進行蝕刻。作為實例，所述修整製程可包括實行等向性蝕刻製程，所述等向性蝕刻製程被選擇成相對於上部絕緣層TIL以及第一犧牲線圖案103及第二犧牲線圖案105具有蝕刻選擇性。
作為修整製程的結果，第二半導體層20中的每一者的厚度可被減小以形成初步通道層21。此外，第一水平區HR1的垂直厚度可被增大，且在此種情形中，可分別在初步通道層21中的在垂直方向上相鄰的初步通道層21之間形成第二水平區HR2。
參照圖8A、圖8B、圖8C及圖8D，可在初步通道層21的表面上依序地沈積犧牲層及層間絕緣層，且可對層間絕緣層及犧牲層實行部分蝕刻製程，以在半導體基板100上形成第二模具結構MS2。第二模具結構MS2可包括初步通道層21、設置於初步通道層21中的在垂直方向上相鄰的初步通道層21之間的犧牲圖案30、以及設置於犧牲圖案30中的在垂直方向上相鄰的犧牲圖案30之間的層間絕緣圖案ILD。
更詳細而言，當形成第二模具結構MS2時，可將犧牲層沈積成具有較第二水平區HR2的垂直厚度的一半小的厚度。在此種情形中，在對犧牲層進行沈積之後，可在初步通道層21中的在垂直方向上相鄰的初步通道層21之間界定間隙區。接下來，可在犧牲層上形成層間絕緣層，以對設置有犧牲層的第二水平區HR2進行填充。
在形成層間絕緣層之後，可藉由對層間絕緣層的暴露於第一開口OP1及第二開口OP2的部分進行蝕刻來形成層間絕緣圖案ILD。層間絕緣圖案ILD可藉由對層間絕緣層進行等向性蝕刻直至將犧牲層暴露於第一開口OP1及第二開口OP2為止來形成。層間絕緣圖案ILD可藉由等向性蝕刻製程而在垂直方向上彼此分隔開。
接下來，可藉由經由第一開口OP1及第二開口OP2對犧牲層實行等向性蝕刻製程來形成在垂直方向上彼此間隔開的犧牲圖案30。可對犧牲層實行等向性蝕刻製程，直至初步通道層21的側表面被暴露於第一開口OP1及第二開口OP2為止。因此，在形成第二模具結構MS2之後，初步通道層21的側表面、犧牲圖案30的側表面與層間絕緣圖案ILD的側表面可暴露於第一開口OP1及第二開口OP2。
可藉由沈積相對於半導體基板100及初步通道層21具有蝕刻選擇性的材料來形成犧牲圖案30。舉例而言，犧牲圖案30可由氧化矽、氮化矽或氮氧化矽中的至少一者形成或者可包含氧化矽、氮化矽或氮氧化矽中的至少一者。
層間絕緣圖案ILD可由相對於犧牲圖案30及半導體基板100具有蝕刻選擇性的絕緣材料形成或者可包含相對於犧牲圖案30及半導體基板100具有蝕刻選擇性的絕緣材料。作為實例，層間絕緣圖案ILD可由氧化矽形成或者可包含氧化矽。
參照圖9A、圖9B、圖9C及圖9D，可對初步通道層21的暴露於第一開口OP1及第二開口OP2的部分實行蝕刻製程。因此，可形成在第一方向D1上彼此間隔開的通道圖案SP。
形成通道圖案SP可包括：對暴露於第一開口OP1及第二開口OP2的初步通道層21進行等向性蝕刻。舉例而言，可經由第一開口OP1及第二開口OP2來供應蝕刻劑材料，以在側向方向（例如，第一方向D1及第二方向D2）上對初步通道層21進行蝕刻。在此種情形中，由於第一開口OP1之間的距離及第二開口OP2之間的距離大於第一開口OP1與第二開口OP2之間的距離，因此初步通道層21的一些部分可在第一方向D1上彼此分隔開以形成通道圖案SP。作為等向性蝕刻製程的結果，通道圖案SP中的每一者的中心部分在第一方向D1上的寬度可大於其邊緣部分在第一方向D1上的寬度。在另一實施方式中，通道圖案SP中的每一者在第一方向D1上可具有均勻的寬度。
在其中藉由上述方法形成通道圖案SP的情形中，可在犧牲圖案30之間形成暴露出通道圖案SP的側表面的第三水平區HR3。第三水平區HR3可對應於藉由對初步通道層21進行蝕刻而形成的空區。
參照圖10A、圖10B、圖10C及圖10D，在形成通道圖案SP之後，可形成第一絕緣隔離圖案STI1及第二絕緣隔離圖案STI2以分別對第一開口OP1及第二開口OP2進行填充。
第一絕緣隔離圖案STI1及第二絕緣隔離圖案STI2可與半導體基板100進行接觸。第一絕緣隔離圖案STI1及第二絕緣隔離圖案STI2可由利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的至少一者形成或者可包含利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的至少一者。可藉由以下步驟來形成第一絕緣隔離圖案STI1及第二絕緣隔離圖案STI2：沈積一絕緣隔離層以對第一開口OP1及第二開口OP2進行填充；以及對絕緣隔離層進行平坦化以暴露出上部絕緣層TL的頂表面。
在形成第一絕緣隔離圖案STI1及第二絕緣隔離圖案STI2期間，可使用絕緣材料對第三水平區HR3進行填充。因此，可在第一方向D1上彼此相鄰的通道圖案SP之間形成虛設絕緣圖案DIP。
接下來，可在上部絕緣層TIL上形成罩幕圖案MP以暴露出第一犧牲線圖案103。
此後，可藉由使用罩幕圖案MP作為蝕刻罩幕對第一犧牲線圖案103進行蝕刻來形成暴露出半導體基板100的第一溝渠T1。此處，第一溝渠T1可被形成為暴露出通道圖案SP的側表面、犧牲圖案30的側表面及層間絕緣圖案ILD的側表面。
接下來，可藉由對犧牲圖案30的暴露於第一溝渠T1的部分進行等向性蝕刻而在通道圖案SP與層間絕緣圖案ILD之間分別形成第四水平區HR4。
可藉由使用相對於通道圖案SP及層間絕緣圖案ILD具有蝕刻選擇性的蝕刻配方而對犧牲圖案30進行等向性蝕刻來形成第四水平區HR4。作為實例，在其中犧牲圖案30及層間絕緣圖案ILD分別由氮化矽及氧化矽形成的情形中，可使用含有磷酸的蝕刻溶液對犧牲圖案30實行等向性蝕刻以形成第四水平區HR4。第四水平區HR4可在第一方向D1上在第一絕緣隔離圖案STI1與第二絕緣隔離圖案STI2之間延伸。
作為形成第四水平區HR4的結果，犧牲圖案30可被部分地留下以形成第一犧牲圖案31。第一犧牲圖案31可藉由第二絕緣隔離圖案STI2在第一方向D1上彼此分隔開。
參照圖11A、圖11B、圖11C及圖11D，可形成緩衝圖案40以對第四水平區HR4的部分進行填充。
緩衝圖案40可藉由以下步驟來形成：沈積一絕緣層以對第四水平區HR4進行填充；以及部分地對所述絕緣層進行蝕刻使得絕緣層的一些部分留在第四水平區HR4中。緩衝圖案40可藉由第二絕緣隔離圖案STI2在第一方向D1上彼此分隔開。緩衝圖案40可由相對於第一犧牲圖案31具有蝕刻選擇性的材料形成或者可包含相對於第一犧牲圖案31具有蝕刻選擇性的材料。舉例而言，緩衝圖案40可由氧化矽形成或者可包含氧化矽。
此後，可在設置有緩衝圖案40的第四水平區HR4中依序地形成閘極絕緣層Gox及字元線WL。
形成閘極絕緣層Gox及字元線WL可包括：形成閘極絕緣層Gox以共形地覆蓋設置有緩衝圖案40的第四水平區HR4；在閘極絕緣層Gox上形成閘極導電層以對第四水平區HR4進行填充；以及自第一溝渠T1移除閘極導電層以形成在垂直方向上彼此分隔開的字元線WL。此處，字元線WL可被形成為具有相對於通道圖案SP的側表面進一步向內凹陷的側表面，且藉此部分地填充第四水平區HR4。字元線WL可形成於通道圖案SP的中心部分（即，通道部分）的頂表面及底表面上，且可在第一方向D1上延伸。因此，字元線WL中的每一者可被設置成面向通道圖案SP的頂表面及底表面，或者具有雙閘極結構。在另一實施方式中，字元線WL可被設置成完全地環繞通道圖案SP的中心部分（即，通道部分）或者具有閘極全環繞結構。
在靠近第二絕緣隔離圖案STI2的側表面的區中，字元線WL可具有與第二絕緣隔離圖案STI2實質上相同的側壁輪廓。因此，當在第二方向D2上進行量測時，字元線WL中的每一者可具有不均勻的寬度。
參照圖12A、圖12B、圖12C及圖12D，可在設置有字元線WL的第四水平區HR4中形成第一間隔件絕緣圖案SS1。第一間隔件絕緣圖案SS1可被形成為部分地暴露出通道圖案SP。
形成第一間隔件絕緣圖案SS1可包括：在第一溝渠T1的內表面上形成頂蓋絕緣層以填充第四水平區HR4；以及自第一溝渠T1移除頂蓋絕緣層以暴露出層間絕緣圖案ILD的側表面。可藉由相對於層間絕緣圖案ILD及通道圖案SP具有蝕刻選擇性的等向性蝕刻製程對頂蓋絕緣層進行蝕刻。當第一間隔件絕緣圖案SS1被形成時，可對層間絕緣圖案ILD的側表面上的閘極絕緣層Gox部分地進行蝕刻。
在形成第一間隔件絕緣圖案SS1之前或之後，可使用雜質對通道圖案SP的暴露於第一溝渠T1的部分進行摻雜。因此，可在通道圖案SP中形成第一摻雜劑區（例如，參見圖3A及圖3B所示SD1）。可藉由經由第一溝渠T1實行氣相摻雜（gas phase doping，GPD）製程或電漿輔助摻雜（plasma assisted doping，PLAD）製程來形成第一摻雜劑區。
參照圖13A、圖13B、圖13C及圖13D，在形成第一間隔件絕緣圖案SS1之後，可在第一溝渠T1中形成位元線BL。
形成位元線BL可包括：在第一溝渠T1的內表面上沈積導電層以填充第一絕緣隔離圖案STI1之間的空間；以及移除第一溝渠T1的內表面上的導電層以暴露出第一絕緣隔離圖案STI1的側表面。
藉由上述方法所形成的位元線BL可在與半導體基板100的頂表面垂直的第三方向D3上延伸，且可藉由第一絕緣隔離圖案STI1在第一方向D1上彼此間隔開。位元線BL中的每一者可與通道圖案SP的第一摻雜劑區接觸。位元線BL可由經摻雜的矽、金屬材料、金屬氮化物或金屬矽化物中的至少一者形成或者可包含經摻雜的矽、金屬材料、金屬氮化物或金屬矽化物中的至少一者。舉例而言，位元線BL可由氮化鉭或鎢形成或者可包含氮化鉭或鎢。在形成位元線BL之後，可移除罩幕圖案MP。
在形成位元線BL之後，可在第一溝渠T1中形成絕緣間隙填充圖案110。絕緣間隙填充圖案110可在半導體基板100上在第一方向D1上延伸。絕緣間隙填充圖案110可覆蓋位元線BL的側表面及第一絕緣隔離圖案STI1的側表面。絕緣間隙填充圖案110可由利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的一者形成或者可包含利用旋塗玻璃（SOG）技術形成的氧化矽、氮氧化矽或絕緣材料中的一者。
在形成絕緣間隙填充圖案110之後，可藉由移除第二犧牲線圖案105來形成第二溝渠T2。此處，第一犧牲圖案31的側表面、通道圖案SP的側表面及層間絕緣圖案ILD的側表面可暴露於第二溝渠T2。
接下來，可移除暴露於第二溝渠T2的第一犧牲圖案31以形成暴露出緩衝圖案40的第五水平區HR5。
形成第五水平區HR5可包括：使用相對於半導體基板100、通道圖案SP及層間絕緣圖案ILD具有蝕刻選擇性的蝕刻製程對第一犧牲圖案31進行等向性蝕刻。在第一犧牲圖案31的等向性蝕刻期間，可將緩衝圖案40用作蝕刻終止層。
第五水平區HR5可在垂直方向上形成於層間絕緣圖案ILD與通道圖案SP之間，且可在水平方向上形成於第二絕緣隔離圖案STI2之間。
接下來，可使用第一導電性類型的雜質（例如，磷或硼）對暴露於第五水平區HR5的通道圖案SP的部分進行摻雜。因此，可在通道圖案SP中形成第二摻雜劑區（例如，參見圖3A及圖3B所示SD2）。將參照圖14A至圖14E更詳細地闡述形成第二摻雜劑區的製程及後續製程。
圖14A至圖14E是剖視圖，其示出根據實例性實施例的形成半導體記憶體裝置的摻雜劑區的方法，且對應於圖13B所示部分「R」。
參照圖14A，如先前參照圖13A、圖13B、圖13C及圖13D所述，可在層間絕緣圖案ILD與通道圖案SP之間形成第五水平區HR5以暴露出緩衝圖案40。
接下來，可對通道圖案SP的暴露於第五水平區HR5的部分進行蝕刻，以減小通道圖案SP在第二方向D2上的長度。因此，在形成第五水平區HR5之後，可對通道圖案SP的部分進行等向性蝕刻。因此，通道圖案SP可具有與緩衝圖案40的側表面對齊的側表面。
參照圖14B，在減小通道圖案SP的長度之後，可移除緩衝圖案40以形成暴露出通道圖案SP的部分的頂表面及底表面且暴露出閘極絕緣層Gox的第六水平區HR6。
參照圖14C，可實行第一摻雜製程DP1，以使用第一導電性類型的摻雜劑（例如，磷（P）或硼（B））對通道圖案SP的暴露於第六水平區HR6的部分進行摻雜。因此，可在通道圖案SP的所述部分中形成低濃度摻雜劑區LDR。
可實行第一摻雜製程DP1，以經由第二溝渠T2及第六水平區HR6將具有第一導電性類型且以氣體或離子的形式提供的摻雜劑注入至通道圖案SP中。低濃度摻雜劑區LDR可藉由第一摻雜製程DP1而與字元線WL的側表面自對齊。
在實例性實施例中，第一摻雜製程DP1可選自氣相摻雜（GPD）製程、束線離子植入製程（beam line ion implantation process）或電漿輔助摻雜（PLAD）製程。
參照圖14D，在形成低濃度摻雜劑區LDR之後，可形成第二間隔件絕緣圖案SS2以填充第六水平區HR6。形成第二間隔件絕緣圖案SS2可包括：在第二溝渠T2的內側表面上形成間隔件絕緣層以填充第六水平區HR6；以及自第二溝渠T2移除間隔件絕緣層以暴露出通道圖案SP的側表面。可藉由相對於層間絕緣圖案ILD及通道圖案SP具有蝕刻選擇性的等向性蝕刻製程來對間隔件絕緣層進行蝕刻。
在形成第二間隔件絕緣圖案SS2之後，可實行第二摻雜製程DP2以將第一導電性類型的摻雜劑（例如，磷（P）或硼（B））注入至通道圖案SP的暴露於第二溝渠T2的部分中。第二摻雜製程DP2中的摻雜劑可與第一摻雜製程DP1中的摻雜劑相同，且第二摻雜製程DP2中的摻雜劑濃度可高於第一摻雜製程DP1中的摻雜劑濃度。因此，可在低濃度摻雜劑區LDR的相鄰於第二溝渠T2的部分中形成高濃度摻雜劑區HDR。
第二摻雜製程DP2可選自氣相摻雜（GPD）製程、束線離子植入製程或電漿輔助摻雜（PLAD）製程。
參照圖14E，在形成高濃度摻雜劑區HDR之後，可在第六水平區HR6中局部地形成儲存電極SE。
形成儲存電極SE可包括：沈積一導電層以共形地覆蓋第五水平區HR5的內表面及第二溝渠T2的內表面；以及移除導電層的沈積於第二溝渠T2的內表面上的部分，以在第五水平區HR5中局部地留下導電圖案。
儲存電極SE可在第一方向D1、第二方向D2及第三方向D3上彼此間隔開。儲存電極SE可與暴露於第五水平區HR5中的通道圖案SP進行接觸。儲存電極SE中的每一者可在第五水平區HR5中界定空的空間。因此，儲存電極SE中的每一者可具有平行於第二方向D2的長軸，且可具有中空的圓柱形形狀。在另一實施方式中，儲存電極SE可為具有平行於第二方向D2的長軸的柱形圖案。儲存電極SE可由金屬材料、金屬氮化物材料或金屬矽化物材料中的至少一者形成或者可包含金屬材料、金屬氮化物材料或金屬矽化物材料中的至少一者。
此後，可將電容器介電層CIL形成為共形地覆蓋設置有儲存電極SE的第五水平區HR5，且可將平板電極PE形成為對其中形成有儲存電極SE及電容器介電層CIL的第五水平區HR5且對第二溝渠T2進行填充。
如上所述，各實施例是有關於一種可提供改善的可靠性性質及提高的整合密度的三維半導體記憶體裝置。
根據實例性實施例，在以三維方式排列的通道圖案中的每一者中，與導電材料接觸的摻雜劑區可包括高濃度區及低濃度區。因此，在三維結構的記憶體胞元陣列的單位記憶體胞元中，可防止或抑制閘極誘導汲極洩漏（gate induced drain leakage，GIDL）及/或防止有效通道長度增加。
本文中已揭露了實例性實施例，且儘管採用了特定用語，但該些用語僅用於一般性意義及說明性意義且欲被解釋為具有一般性意義及說明性意義，而非出於限制目的。在一些情形中，如截至本申請案提出申請時對於此項技術中具有通常知識者而言將顯而易見，除非另外指明，否則結合特定實施例所闡述的特徵、特性及/或元件可單獨使用，或者可與結合其他實施例所闡述的特徵、特性及/或元件結合使用。因此，熟習此項技術者應理解，在不背離隨附申請專利範圍中所述的本發明的精神及範圍的條件下，可進行形式及細節上的各種改變。
1:記憶體胞元陣列 2:列解碼器 3:感測放大器 4:行解碼器 5:控制邏輯 10:第一半導體層 20:第二半導體層 21:初步通道層 30:犧牲圖案 31:第一犧牲圖案 40:緩衝圖案 100:半導體基板 103:第一犧牲線圖案 105:第二犧牲線圖案 110:絕緣間隙填充圖案 A-A'、B-B'、C-C'、D-D':線 BL:位元線 BLa:第一位元線/位元線 BLb:第二位元線 CH:通道區 CIL:電容器介電層 D1:第一方向 D2:第二方向 D3:第三方向 DIP:虛設絕緣圖案 DS:資料儲存元件 DP1:第一摻雜製程 DP2:第二摻雜製程 Gox:閘極絕緣層 HDR:高濃度摻雜劑區 HDR1:第一高濃度區 HDR2:第二高濃度區 HR1:第一水平區 HR2:第二水平區 HR3:第三水平區 HR4:第四水平區 HR5:第五水平區 HR6:第六水平區 ILD:層間絕緣圖案 LDR:低濃度摻雜劑區 LDR1:第一低濃度區 LDR2:第二低濃度區 MC:記憶體胞元 MP:罩幕圖案 MS1:第一模具結構 MS2:第二模具結構 OP1:第一開口 OP2:第二開口 P、R:部分 PE:平板電極 SD1:第一摻雜劑區 SD2:第二摻雜劑區 SE:儲存電極 SP:通道圖案 SS1:第一間隔件絕緣圖案 SS2:第二間隔件絕緣圖案 ST:第一堆疊 STI1:第一絕緣隔離圖案 STI2:第二絕緣隔離圖案 T1:第一溝渠 T2:第二溝渠 TIL:上部絕緣層 TR:選擇元件 WL:字元線 WLa:第一字元線/字元線 WLb:第二字元線
藉由參照附圖詳細闡述實例性實施例，各特徵對於熟習此項技術者而言將變得顯而易見，在附圖中： 圖1是示出根據實例性實施例的半導體記憶體裝置的方塊圖。 圖2A是示出根據實例性實施例的半導體記憶體裝置的平面圖。 圖2B是沿著圖2A所示線A-A'及線B-B'截取以示出根據實例性實施例的半導體記憶體裝置的胞元陣列結構的剖視圖。 圖2C是沿著圖2A所示線C-C'及線D-D'截取以示出根據實例性實施例的半導體記憶體裝置的胞元陣列結構的剖視圖。 圖3A及圖3B是示出圖2B所示部分「P」的放大剖視圖。 圖4是示出根據實例性實施例的半導體記憶體裝置的一部分的立體圖。 圖5A至圖13A是示出根據實例性實施例的一種製作半導體記憶體裝置的方法的平面圖。 圖5B至圖13B是分別沿著圖5A至圖13A所示線A-A'及線B-B'截取以示出根據實例性實施例的製作半導體記憶體裝置的方法的剖視圖。 圖5C至圖13C是分別沿著圖5A至圖13A所示線C-C'及線D-D'截取以示出根據實例性實施例的製作半導體記憶體裝置的方法的剖視圖。 圖5D至圖13D是示出根據實例性實施例的一種製作半導體記憶體裝置的方法的立體圖。 圖14A至圖14E是剖視圖，其示出根據實例性實施例的形成半導體記憶體裝置的摻雜劑區的方法，且對應於圖13B所示部分「R」。
110:絕緣間隙填充圖案
BLa:第一位元線/位元線
CH:通道區
CIL:電容器介電層
DS:資料儲存元件
Gox:閘極絕緣層
HDR1:第一高濃度區
HDR2:第二高濃度區
ILD:層間絕緣圖案
LDR1:第一低濃度區
LDR2:第二低濃度區
P:部分
PE:平板電極
SD1:第一摻雜劑區
SD2:第二摻雜劑區
SE:儲存電極
SP:通道圖案
SS1:第一間隔件絕緣圖案
SS2:第二間隔件絕緣圖案
WLa:第一字元線/字元線

Claims (10)

  1. 一種半導體記憶體裝置，包括： 字元線，在與半導體基板的頂表面平行的第一方向上延伸； 通道圖案，被設置成與所述字元線交叉，且在與所述半導體基板的所述頂表面平行的第二方向上具有長軸； 位元線，在與所述半導體基板的所述頂表面垂直的第三方向上延伸，且與所述通道圖案的第一側表面接觸；以及 資料儲存元件，與所述通道圖案的與所述第一側表面相對的第二側表面接觸，其中： 所述通道圖案包括第一摻雜劑區、第二摻雜劑區及通道區，所述第一摻雜劑區相鄰於所述位元線，所述第二摻雜劑區相鄰於所述資料儲存元件，所述通道區設置於所述第一摻雜劑區與所述第二摻雜劑區之間且與所述字元線交疊，且 所述第一摻雜劑區及所述第二摻雜劑區中的至少一者包括相鄰於所述通道區的低濃度區及與所述通道區間隔開的高濃度區。
  2. 如請求項1所述的半導體記憶體裝置，其中當在所述第二方向上進行量測時，所述第一摻雜劑區的長度小於所述第二摻雜劑區的長度。
  3. 如請求項1所述的半導體記憶體裝置，其中當在所述第二方向上進行量測時，所述低濃度區的長度大於所述高濃度區的長度。
  4. 如請求項1所述的半導體記憶體裝置，其中所述低濃度區與所述字元線的一部分交疊。
  5. 如請求項1所述的半導體記憶體裝置，其中當在所述第二方向上進行量測時，所述通道區的長度小於所述字元線的寬度。
  6. 如請求項1所述的半導體記憶體裝置，其中所述第一摻雜劑區與所述第二摻雜劑區包含相同導電類型的摻雜劑。
  7. 如請求項1所述的半導體記憶體裝置，其中所述字元線被設置成與所述通道圖案的所述通道區的頂表面及底表面交叉。
  8. 如請求項1所述的半導體記憶體裝置，其中： 所述第一摻雜劑區包括第一低濃度區及與所述位元線接觸的第一高濃度區，且 所述第二摻雜劑區包括第二低濃度區及與所述資料儲存元件接觸的第二高濃度區。
  9. 如請求項8所述的半導體記憶體裝置，其中： 所述第一低濃度區與所述字元線的第一部分交疊， 所述第二低濃度區與所述字元線的第二部分交疊，且 當在所述第二方向上進行量測時，所述第一部分的長度大於所述第二部分的長度。
  10. 一種半導體記憶體裝置，包括： 堆疊，包括交替地堆疊於半導體基板上的字元線及層間絕緣圖案，所述字元線在與所述半導體基板的頂表面平行的第一方向上延伸； 通道圖案，被設置成與所述字元線交叉且在第二方向上具有長軸，且在所述半導體基板上設置成在所述第一方向上且在與所述半導體基板的所述頂表面垂直的第三方向上彼此間隔開； 位元線，在所述第三方向上延伸且在所述第一方向上彼此間隔開，且所述位元線中的每一者與在所述第三方向上彼此間隔開的所述通道圖案的第一側表面接觸；以及 資料儲存元件，分別設置於所述層間絕緣圖案中的在垂直方向上相鄰的層間絕緣圖案之間，且與所述通道圖案的與所述第一側表面相對的第二側表面接觸，其中： 所述通道圖案中的每一者包括第一摻雜劑區、第二摻雜劑區及通道區，所述第一摻雜劑區相鄰於所述位元線，所述第二摻雜劑區相鄰於所述資料儲存元件，所述通道區設置於所述第一摻雜劑區與所述第二摻雜劑區之間且與所述字元線交疊， 所述第二摻雜劑區包括相鄰於所述通道區的低濃度區及與所述資料儲存元件接觸的高濃度區，且 當在所述第二方向上進行量測時，所述低濃度區的長度大於所述高濃度區的長度。
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