JPS60136366A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置（以下、ＩＣという）に
適用して有効な技術に関するものであり、特に、ダイナ
ミック型ランダムアクセスメモリ（以下、ＤＲＡＭとい
う）に適用して有効な技術に関するものである。

〔背景技術〕

ＤＲＡＭにおいて、メモリセルは、絶縁ゲート型電界効
果トランジスタ（以下、ＭＩＳＦＥＴという）によって
構成されたスイッチング素子と。

情報蓄積用容量素子との直列回路によって構成されてい
る。

前記ＤＲＡＭ高集積化を図ることが重要な技術的課題で
あり、これを実現するために、Ｕ溝（細孔）技術を利用
した細孔型容量素子を有するＤＲＡＭが知られている（
特公昭５８−１２７３９号公報等）。

しかしながら、かかる技術における検討の結果。

本発明者は、ＤＲＡＭをさらに高集積化することは極め
て困難であろうという問題点を見い出した。

本発明者によれば、前記問題点が、以下に述べる原因に
よって生じるであろうと考察している。

ＤＲＡＭのメモリセルは、前記のようにスイッチング素
子と容量素子との直列回路によって構成されており、容
量素子は細孔技術を利用することによって、平面的な面
積は縮小できるが、スイッチング素子、すなわち、ＭＩ
ＳＦＥＴの平面的な面積を縮小するには限界があるから
である。ＭＩＳＦＥＴの平面的なサイズは、ホトリソグ
ラフィ技術による加工技術によって決定されることは勿
論ではあるが、同時に、ＭＩＳＦＥＴの動作時間および
その駆動能力、ＭＩＳＦＥＴのソース領域またはドレイ
ン領域と情報の伝達をなすビット線との電気的接続部に
おける信頼性ｌＭＩＳＦＥＴの誤動作を誘発する短チャ
ンネル効果の防止等を考慮して決定される。

〔発明の目的〕

本発明の目的は、ＤＲＡＭの高集積化を向上することが
可能な技術手段を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述および添付した図面によって明らかＫなる
であろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板主面部に設けられた細孔型容量素
子と、その上面部に直列回路をなすスイッチング素子と
によるメモリセルを構成することによって、面積ＤＲＡ
Ｍの高集積化の向上を図るものである。

次に、本発明の構成について、その説明をする。

なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。

〔実施例〕

本実施例は、フォールプツトビット線方式を採用するＤ
ＲＡＭについて説明する。

第１図は、本発明の詳細な説明するためのＤＲＡＭの要
部を示す等価回路図である。

第１図において、ＳＡ＋　、ＳＡｔ　、・・・・・・は
センスアンプであり、後述するビット線の微小な電気信
号を増幅するためのものである。ＢＬｏｔ　、　ＢＬＢ
２はセンスアンプＳＡ、の一側部から行方向に一対に延
在するビット線、ＢＬ□、ＢＬｔｔはセンスアンプＳＡ
、の一側部から行方向に一対に延在するビット線であり
、情報どなる電荷を伝達するためのものである。ＷＬ＋
　、ＷＬｔ　、ＷＬｓ　、ＷｉＬ＋ｔ・・・・・・はビ
ット線と交差して列方向に延在するワード線であり、後
述する所定のメモリセルを構成するＭＩＳＦＥＴをＯＮ
″″ＯＦＦ”させる電気信号を伝達するためのものであ
る。ＮＩ＋＋　＋　Ｍ＋ｔ　＋　ＮＬｌｔＭ、、・・・
・・・はビット線ＢＬとワード線ＷＬとの所定交差部圧
設けられたメモリセルであり、ＤＲＡＭの情報を構成す
るため・めものである。Ｑは七の一端が所定のビット線
ＢＬと接続され他端が後述する容量素子と接続され１．
また、そのゲート電極が所定のワード線ＷＬに接続され
たＭＩＳＦＥＴであり、スイッチング素子として使用す
るもので、メモリセルＭを構成するためのものである。

Ｃはその一方の電極がＭＩＳＦＥＴに接続され他方の電
極がＶｓＢ端子に接続された容量素子であり、情報とな
るべき電荷が蓄積されるものである。ＤＲＡＭのメモリ
セルＭは、マトリックス状に複数配置され、メモリセル
アレイを構成するようＫなっている。

Ｑｓｓ　＋　ＱＳ２　＋・・・・・・は一対に設けられ
たビット線ＢＬ間のそれぞれにその端部が接続されたＭ
ＩＳＦＥＴであり、スイッチング素子として使用される
もので、それぞれのビット線をショートさせ、情報を読
み出すための基準となる電圧を構成するためのものであ
る。

次に１本実施例の具体的な構成について説明する。

第２図は１本発明の詳細な説明するためのそのメモリセ
ル部を示すＤＲＡＭの要部平面図、第３図は、第２図の
ト］切断線における断面図である。なお、第２図は、そ
の図面を見易くするために、各導電層あるいは各導電体
間部に設けられるべき層間絶縁膜は図示しない。

第２図および第３図において、１は単結晶シリコンから
なるＮ＋型の半導体基板であり、主として、ＤＲＡＭに
おいてはメモリセルの容量素子の一方の電極として使用
するもので、ＩＣを構成するためのものである。この半
導体基板１には、固定電位Ｖ８Ｓが印加されるようにな
っている。２人はメモリセルの容量素子が形成されるべ
き領域の半導体基板１主面部に設けられた細孔であり、
容量素子を構成するためのものである。この細孔は、例
えば異方性エツチングによる細孔技術を用い、その深さ
を４〜５〔μｍ〕程度、その幅寸法をＩＸＩ〔μｍｓ　
）程度によって形成すればよい。２Ｂは細孔２Ａにそっ
て設けられた絶縁膜であり、容量素子を構成するための
ものである。これは１例えば熱酸化技術による酸化シリ
コン膜を用い、その膜厚を１００〜２００〔λ〕程度に
形成すればよい。

また、容量素子として、その情報となる電荷蓄積量を増
加させるためＫ、窒化シリコン膜を組合せてもよい。２
Ｃは絶縁膜を介して細孔２Ａ内部に設けられたＮ＋型の
半導体領域（導電体）であり。

容量素子を構成するためのものである。これは、例えば
、化学的気相析出（以下、ＣＶＤという）技術による多
結晶シリコンによって形成し、Ｎ型の不純物を導入すれ
ばよい。また、多結晶シリコンをレーザ（Ｌａ５ｅｒ）
技術を用い単結晶シリコンにした後、Ｎ型の不純物を導
入してもよい。メモリセルの容量素子Ｃは、主として、
半導体基板１゜細孔２Ａ、絶縁膜２Ｂ、半導体領域（導
電体）２Ｃ１とによって構成されている。３は半導体基
板１の主面を覆うようにして設げられる絶縁膜であり、
主とし℃、容量素子Ｃと後述するＭＩ　５ＦＥＴとを電
気的に分離するためのものである。第１絶縁膜３は、例
えば半導体基板１の主面をＣＶＤ技術による酸化シリコ
ン膜を用い、その膜厚を５０００〜６０００［Ａ）程度
に形成すればよい。４は容量素子Ｃの上部の絶縁膜３を
選択的に除去して設けられた開口部であり、容量素子Ｃ
と後述するＭＩＳＦＥＴとを電気的に接続するためのも
のである。

開口部４は異方性エツチングによって形成すればよい。

５は絶縁膜３を介して所定の近接する一対の容量素子Ｃ
上部に設けられた単結晶シリコンからなるＰ−型の半導
体プレートであり、メモリセルのスイッチング素子を構
成するだめのものである。

これは、開口部４を介して半導体領域２Ｃと接続するよ
うにＣＶＤ技術による多結晶シリコン膜を形成し、その
後に、レーザ技術によって単結晶シリコン膜とし、その
全体にＰ型の不純物を導入すればよい。また、単結晶シ
リコン膜、すなわち、真性半導体膜とした後に、後述す
るＭＩＳＦＥＴのチャネルが形成されるべき領域部分に
Ｐ型の不純物を導入してもよい。６は半導体プレート５
を覆うように設けられた絶縁膜であり、主とし℃、後述
するＭＩＳＦＥＴのゲート絶縁膜を構成するためのもの
である。これは５例えば、熱酸化技術を用い、その膜厚
を２００〜５００［Ａ）程度に形成すればよい。７は半
導体プレート５．絶縁膜６を介して所定方向に配置され
た容量素子Ｃ上部を延在するように複数本設けられたワ
ード線（ＷＬ）であり、後述するＭＩＳＦＥＴが形成さ
れるべき領域では、ＭＩＳＦＥＴのゲート電極を構成す
るようになっている。これは、例えばＣＶＤ技術による
多結晶シリコン膜にリン処理を施したものを用いればよ
い。また、高融点金属膜、高融点金属とシリコンとの化
合物であるシリサイド膜、多結晶シリコン膜上部にシリ
サイド膜や高融点金属膜を被着したものを用いてもよい
。８は絶縁膜６を介してゲート電極（ワード線７）両側
部の半導体プレート５の少なくとも主面部に設けられた
Ｎ＋型の半導体領域であり、ソース領域またはドレイン
領域として使用するもので、ＭＩＳＦＥＴを構成するた
めのものである。そして、一対に設けられた一方の半導
体領域８は、開口部４を介して容量素子Ｃを構成する半
導体領域２Ｃと電気的に接続されている。これは、例え
ば、イオン注入技術を用いてＮ型の不純物を導入し、引
き伸し拡散を施して形成すればよい。メモリセルのスイ
ッチング素子となるＭＩＳＦＥＴＱは、主として、半導
体グレート５．絶縁膜６．ゲート電極（ワード線７）お
よび一対の半導体領域８によって構成されている。９は
主として、ＭＩＳＦＥＴＱを葎うようにして設けられた
絶縁膜であり、主としてワード線（ＷＬ）７とビット線
ＢＬとを電気的に分離するためのものである。これは、
例えばグラスフローの施すことのできるフォスフオシリ
ケードガラス（ＰＳＧ）膜を用いて形成すればよい。１
０は所定の半導体領域８上部の絶縁膜６，９を選択的に
除去して設けられた接続孔であり、後述するビット線Ｂ
Ｌと半導体領域８とを電気的に接続するためのものであ
る。１１は接続孔１０を介して所定の半導体領域８と電
気的に接続し絶縁膜９上部をワード線７と交差するよう
に複数本設けられたビット線（ＢＬ）である。これは、
例えば、スパッタ蒸着技術によるアルミニウム膜を用い
ればよい。

〔効果〕

ｆｌ）ＭＩＳＦＥＴを細孔型容量素子上部に積み重ねる
ようにして設けることにより、前記ＭＩ　５ＦＥＴを構
成するための半導体基板主面部における面積が不導にな
るという作用で、細孔型容量素子とＭＩＳＦＥＴとを具
備するＩＣの集積度を向上できるという効果が得られる
。

（２）　メモリセルのスイッチング素子となるＭＩＳＦ
ＥＴをそれと回路を構成する細孔型容量素子上部に積み
重ねるようにして設けることにより、前記ＭＩＳＦＥＴ
を構成するための半導体基板主面部における面積が不要
になるという作用で、ＤＲＡＭを備えたＩＣの集積度を
向上できるという効果が得られる。

（３１Ｄ　ＲＡ　Ｍを備えたＩＣにおいて、メモリセル
の細孔型容量素子を構成する一方の電極を半導体基板と
し、絶縁膜を介して他方の電極をスイッチング素子とな
るＭＩＳＦＥＴの一方の半導体領域と電気的に接続され
た導電体とすることによって、メモリセルの情報となる
電荷を前記絶縁膜に蓄積し、空乏領域を使用しないとい
５作用で、α線によるソフトエラーな防止することがで
きるという効果が得られる。

（４１Ｄ　ＲＡ　Ｍを備えたＩＣにおいて、メモリセル
間の電気的な分離に半導体基板の選択的な熱酸化技術に
よるフィールド絶縁膜は使用しないことにより、その集
積度を向上することができるという効果が得られる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが１本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることはいうまでもない。たとえば、半導
体基板はＰ＋型とし、ＭＩ　５ＦＥＴはＰチャネル形と
してもよい。また、ＤＲＡＭを半導体基板に設けられる
ウェル領域に設は又もよい。

【図面の簡単な説明】

第１図は１本発明の詳細な説明するためのＤＲＡＭを備
えたＩＣの要部を示す等価回路図、第２図は、本発明の
詳細な説明するためのそのメモリセル部を示すＤＲＡＭ
を備えたＩＣの要部平面図、 第３図は、第２図の１１切断線における断面図である。 図中、１・・・半導体基板、２Ａ・・・細孔、２Ｂ、３
゜６．９・・・絶縁膜、２Ｃ，８・・・半導体領域、４
・・・開口部、５・・・半導体プレート、７・・・ワー
ド線（ＷＬ）。 １０・・・接続孔、１１・・・ビット線（ＢＬ）、Ｑ・
・・容量素子、Ｑ・・・ＭＩＳＦＥＴである。 第　１　図 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板のその他の領域と電気的に分離された半
   導体領域主面部に設けられた容量素子と、該容量素子と
   回路を構成し、かつ、その上部に電気的に分離されて設
   けられた絶縁ゲート型電界効果トランジスタとを具備す
   ることを特徴とする半導体集積回路装置。 ２、前記容量素子は、前記半導体領域と、その主面部に
   設けられた細孔と、該細孔にそって設けられた絶縁膜と
   、前記細孔内部を埋めるようにして設けられた導電体と
   によって構成されてなることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ３、前記絶縁ゲート型電界効果トランジスタは、前記容
   量素子上部に絶縁膜を介して設けられた半導体プレート
   によって構成されてなることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ４、前記容量素子と前記絶縁ゲート型電界効果トランジ
   スタとは、ダイナミック型ランダムアクセスメモリのメ
   モリセルを構成してなることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。