JPH08236642A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH08236642A JPH08236642A JP7040167A JP4016795A JPH08236642A JP H08236642 A JPH08236642 A JP H08236642A JP 7040167 A JP7040167 A JP 7040167A JP 4016795 A JP4016795 A JP 4016795A JP H08236642 A JPH08236642 A JP H08236642A
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Abstract
(57)【要約】
【目的】ＰチャネルＴＦＴを有するＳＲＡＭにおいて、
ＰチャネルＴＦＴのゲート耐圧の低下を抑制する構造と
製造方法とを提供する。 【構成】ＴＦＴのゲート電極１４５ｂは多結晶シリコン
膜パターン１３５ｂとタングステン・シリサイド膜パタ
ーン１４１ｂとからなり、ゲート電極１４５ｂとＮチャ
ネルＭＯＳトランジスタのゲート電極１０５ｂａとの接
続は、ノード・コンタクト孔１３８ａ内に延在するタン
グステン・シリサイド膜パターン１４１ｂによりなされ
る。ノード・コンタクト孔１３８ａにおいて、ゲート絶
縁膜１３３の表面は、多結晶シリコン膜パターン１３５
ｂにより覆われている。
ＰチャネルＴＦＴのゲート耐圧の低下を抑制する構造と
製造方法とを提供する。 【構成】ＴＦＴのゲート電極１４５ｂは多結晶シリコン
膜パターン１３５ｂとタングステン・シリサイド膜パタ
ーン１４１ｂとからなり、ゲート電極１４５ｂとＮチャ
ネルＭＯＳトランジスタのゲート電極１０５ｂａとの接
続は、ノード・コンタクト孔１３８ａ内に延在するタン
グステン・シリサイド膜パターン１４１ｂによりなされ
る。ノード・コンタクト孔１３８ａにおいて、ゲート絶
縁膜１３３の表面は、多結晶シリコン膜パターン１３５
ｂにより覆われている。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関し、特にＰチャネルの薄膜トランジスタ
（ＴＦＴ）を負荷用ＭＯＳトランジスタとして有するＳ
ＲＡＭ及びその製造方法に関する。
製造方法に関し、特にＰチャネルの薄膜トランジスタ
（ＴＦＴ）を負荷用ＭＯＳトランジスタとして有するＳ
ＲＡＭ及びその製造方法に関する。
【０００２】
【従来の技術】通常、ＳＲＡＭのメモリセルでは、高集
積化に着目すると、高抵抗素子を負荷素子として用いる
方式が有利である。しかしながら、さらに微細化が進
み，低電力化の要求が高くなると、リーク電流，ノイズ
あるいはα線によるソフトエラーに対する安定性を確保
するためからも、負荷素子にＰチャネルＴＦＴを用いる
方式が重要になってきている。
積化に着目すると、高抵抗素子を負荷素子として用いる
方式が有利である。しかしながら、さらに微細化が進
み，低電力化の要求が高くなると、リーク電流，ノイズ
あるいはα線によるソフトエラーに対する安定性を確保
するためからも、負荷素子にＰチャネルＴＦＴを用いる
方式が重要になってきている。
【０００３】ＳＲＡＭのメモリセルの回路図である図７
を参照すると、高抵抗素子が負荷用ＰチャネルＭＯＳト
ランジスタからなるＳＲＡＭのメモリセルは、以下のよ
うになっている。
を参照すると、高抵抗素子が負荷用ＰチャネルＭＯＳト
ランジスタからなるＳＲＡＭのメモリセルは、以下のよ
うになっている。
【０００４】このメモリセルは、６つのＭＯＳトランジ
スタすなわち２つの転送用ＮチャネルＭＯＳトランジス
タ（ＴT1，ＴT2）と２つの駆動用ＮチャネルＭＯＳトラ
ンジスタ（ＴD1，ＴD2）と２つの負荷用ＰチャネルＭＯ
Ｓトランジスタ（ＴL1，ＴL2）とからなる。これら６つ
のＭＯＳトランジスタは、以下のように接続されてい
る。ＴD1およびＴL1からなる第１のインバータとＴD2お
よびＴL2とからなる第２のインバータとは、２つの接続
点（Ｎ1 ，Ｎ2 ）において交差接続されている。ＴT1お
よびＴT2の（Ｎ型の）ソース領域とＴL1およびＴL2の
（Ｐ型の）ソース領域とは、それぞれＶSSに印加された
接地線とＶCCに印加された電源線とに接続されている。
ＴT1およびＴT2のゲート電極は１つのワード線（ＷＬ）
に接続され、ＴT1およびＴT2の（Ｎ型の）ソース領域は
対をなすビット線（ＢＬ−１）およびビット線（ＢＬ−
２）にそれぞれ接続され、ＴT1およびＴT2の（Ｎ型の）
ドレイン領域はそれぞれＮ1 およびＮ2 に接続されてい
る。
スタすなわち２つの転送用ＮチャネルＭＯＳトランジス
タ（ＴT1，ＴT2）と２つの駆動用ＮチャネルＭＯＳトラ
ンジスタ（ＴD1，ＴD2）と２つの負荷用ＰチャネルＭＯ
Ｓトランジスタ（ＴL1，ＴL2）とからなる。これら６つ
のＭＯＳトランジスタは、以下のように接続されてい
る。ＴD1およびＴL1からなる第１のインバータとＴD2お
よびＴL2とからなる第２のインバータとは、２つの接続
点（Ｎ1 ，Ｎ2 ）において交差接続されている。ＴT1お
よびＴT2の（Ｎ型の）ソース領域とＴL1およびＴL2の
（Ｐ型の）ソース領域とは、それぞれＶSSに印加された
接地線とＶCCに印加された電源線とに接続されている。
ＴT1およびＴT2のゲート電極は１つのワード線（ＷＬ）
に接続され、ＴT1およびＴT2の（Ｎ型の）ソース領域は
対をなすビット線（ＢＬ−１）およびビット線（ＢＬ−
２）にそれぞれ接続され、ＴT1およびＴT2の（Ｎ型の）
ドレイン領域はそれぞれＮ1 およびＮ2 に接続されてい
る。
【０００５】Ｎ1 の電位がハイレベル，Ｎ2 の電位がロ
ーレベルであると仮定すると、ＴL1およびＴL2はそれぞ
れオン状態およびオフ状態にあることになる。ここでＮ
1 の電位がリーク電流，ノイズあるいはα線によるソフ
トエラーによって降下したとすると、ＴL1はより強くオ
ンすることになり、Ｎ1 に効果的に電荷を補充してこの
Ｎ1 の電位を回復させる。ＴL1，ＴL2がＮ1 ，Ｎ2 に電
荷を補充する能力は、高抵抗素子のそれに比べてはるか
に高いため、メモリセルの情報がこれらリーク電流，ノ
イズあるいはα線によるソフトエラー等により反転しに
くくなり、メモリセルの安定性が高まる。
ーレベルであると仮定すると、ＴL1およびＴL2はそれぞ
れオン状態およびオフ状態にあることになる。ここでＮ
1 の電位がリーク電流，ノイズあるいはα線によるソフ
トエラーによって降下したとすると、ＴL1はより強くオ
ンすることになり、Ｎ1 に効果的に電荷を補充してこの
Ｎ1 の電位を回復させる。ＴL1，ＴL2がＮ1 ，Ｎ2 に電
荷を補充する能力は、高抵抗素子のそれに比べてはるか
に高いため、メモリセルの情報がこれらリーク電流，ノ
イズあるいはα線によるソフトエラー等により反転しに
くくなり、メモリセルの安定性が高まる。
【０００６】４つのＮチャネルＭＯＳトランジスタ（Ｔ
T1，ＴT2，ＴD1，ＴD2）は、Ｐ型シリコン基板の表面に
形成されるが、２つのＰチャネルＭＯＳトランジスタ
（ＴL1，ＴL2）をＴＦＴで形成することにより、高集積
化が実現する。本発明者等は、先にアイ・イー・ディー
・エム−テクニカル−ダイジェスト，４８１−４８４ペ
ージ，１９９１年（ＩＥＤＭ−Ｔｅｃｈｎｉｃａｌ−Ｄ
ｉｇｅｓｔ，ｐｐ．４８１−４８４，１９９１）におい
て、ＰチャネルＴＦＴを負荷素子としたＳＲＡＭのメモ
リセルの一例を報告した。
T1，ＴT2，ＴD1，ＴD2）は、Ｐ型シリコン基板の表面に
形成されるが、２つのＰチャネルＭＯＳトランジスタ
（ＴL1，ＴL2）をＴＦＴで形成することにより、高集積
化が実現する。本発明者等は、先にアイ・イー・ディー
・エム−テクニカル−ダイジェスト，４８１−４８４ペ
ージ，１９９１年（ＩＥＤＭ−Ｔｅｃｈｎｉｃａｌ−Ｄ
ｉｇｅｓｔ，ｐｐ．４８１−４８４，１９９１）におい
て、ＰチャネルＴＦＴを負荷素子としたＳＲＡＭのメモ
リセルの一例を報告した。
【０００７】ＳＲＡＭのメモリセルの平面模式図である
図８（ａ）および（ｂ）と、図８（ａ）および（ｂ）の
ＺＺ線での断面模式図である図８（ｃ）とを参照する
と、上記報告に示されたＳＲＡＭのメモリセルは、次の
ようになっている。
図８（ａ）および（ｂ）と、図８（ａ）および（ｂ）の
ＺＺ線での断面模式図である図８（ｃ）とを参照する
と、上記報告に示されたＳＲＡＭのメモリセルは、次の
ようになっている。
【０００８】素子分離領域および素子形成領域にそれぞ
れ選択酸化によるフィールド酸化膜３０２および熱酸化
によるゲート酸化膜３０３が設けられたＰ型シリコン基
板３０１表面には、２つの転送用ＮチャネルＭＯＳトラ
ンジスタ（ＴT1，ＴT2）と２つの駆動用ＮチャネルＭＯ
Ｓトランジスタ（ＴD1，ＴD2）とが設けられている。ゲ
ート酸化膜３０３には、コンタクト孔３０４ａ，３０４
ｂが設けられている。ゲート酸化膜３０３を介してＰ型
シリコン基板３０１表面上にはゲート電極３０５ａａ，
３０５ａｂ，３０５ｂａ，３０５ｂｂが設けられてい
る。これらのゲート電極３０５ａａ，３０５ａｂ，３０
５ｂａ，３０５ｂｂは、Ｎ型の多結晶シリコン膜上にタ
ングステン・シリサイド膜が積層されたポリサイド構造
を成す。さらに、Ｐ型シリコン基板３０１表面の素子形
成領域には、フィールド酸化膜とゲート電極３０５ａａ
等とに自己整合的にＮ型拡散層３０６ａａ，３０６ａ
ｂ，３０６ａｃ，３０６ｂａ，３０６ｂｂ，３０６ｂｃ
が設けられている。
れ選択酸化によるフィールド酸化膜３０２および熱酸化
によるゲート酸化膜３０３が設けられたＰ型シリコン基
板３０１表面には、２つの転送用ＮチャネルＭＯＳトラ
ンジスタ（ＴT1，ＴT2）と２つの駆動用ＮチャネルＭＯ
Ｓトランジスタ（ＴD1，ＴD2）とが設けられている。ゲ
ート酸化膜３０３には、コンタクト孔３０４ａ，３０４
ｂが設けられている。ゲート酸化膜３０３を介してＰ型
シリコン基板３０１表面上にはゲート電極３０５ａａ，
３０５ａｂ，３０５ｂａ，３０５ｂｂが設けられてい
る。これらのゲート電極３０５ａａ，３０５ａｂ，３０
５ｂａ，３０５ｂｂは、Ｎ型の多結晶シリコン膜上にタ
ングステン・シリサイド膜が積層されたポリサイド構造
を成す。さらに、Ｐ型シリコン基板３０１表面の素子形
成領域には、フィールド酸化膜とゲート電極３０５ａａ
等とに自己整合的にＮ型拡散層３０６ａａ，３０６ａ
ｂ，３０６ａｃ，３０６ｂａ，３０６ｂｂ，３０６ｂｃ
が設けられている。
【０００９】ワード線（ＷＬ）を兼ねるゲート電極３０
５ａｂおよびゲート電極３０５ｂｂは、メモリセルの外
部において接続されている。ゲート電極３０５ａａおよ
びゲート電極３０５ｂａは、それぞれコンタクト孔３０
４ｂおよびコンタクト孔３０４ａを介して、Ｎ型拡散層
３０６ｂｂおよびＮ型拡散層３０６ａｂに接続されてい
る。ゲート電極３０５ａｂとゲート酸化膜３０３とＮ型
拡散層３０６ａｃ（Ｎ型のソース領域）とＮ型拡散層３
０６ａｂ（Ｎ型のドレイン領域）とから第１の転送用Ｎ
チャネルＭＯＳトランジスタ（ＴT1）が構成され、ゲー
ト電極３０５ｂｂとゲート酸化膜３０３とＮ型拡散層３
０６ｂｃ（Ｎ型のソース領域）とＮ型拡散層３０６ｂｂ
（Ｎ型のドレイン領域）とから第２の転送用Ｎチャネル
ＭＯＳトランジスタ（ＴT2）が構成され、ゲート電極３
０５ａａとゲート酸化膜３０３とＮ型拡散層３０６ａａ
（Ｎ型のソース領域）とＮ型拡散層３０６ａｂ（Ｎ型の
ドレイン領域であり，ＴT1と共有する）とから第１の駆
動用ＮチャネルＭＯＳトランジスタ（ＴD1）が構成さ
れ、ゲート電極３０５ｂａとゲート酸化膜３０３とＮ型
拡散層３０６ｂａ（Ｎ型のソース領域）とＮ型拡散層３
０６ｂｂ（Ｎ型のドレイン領域であり，ＴT2と共有す
る）とから第２の駆動用ＮチャネルＭＯＳトランジスタ
（ＴD2）が構成されている。
５ａｂおよびゲート電極３０５ｂｂは、メモリセルの外
部において接続されている。ゲート電極３０５ａａおよ
びゲート電極３０５ｂａは、それぞれコンタクト孔３０
４ｂおよびコンタクト孔３０４ａを介して、Ｎ型拡散層
３０６ｂｂおよびＮ型拡散層３０６ａｂに接続されてい
る。ゲート電極３０５ａｂとゲート酸化膜３０３とＮ型
拡散層３０６ａｃ（Ｎ型のソース領域）とＮ型拡散層３
０６ａｂ（Ｎ型のドレイン領域）とから第１の転送用Ｎ
チャネルＭＯＳトランジスタ（ＴT1）が構成され、ゲー
ト電極３０５ｂｂとゲート酸化膜３０３とＮ型拡散層３
０６ｂｃ（Ｎ型のソース領域）とＮ型拡散層３０６ｂｂ
（Ｎ型のドレイン領域）とから第２の転送用Ｎチャネル
ＭＯＳトランジスタ（ＴT2）が構成され、ゲート電極３
０５ａａとゲート酸化膜３０３とＮ型拡散層３０６ａａ
（Ｎ型のソース領域）とＮ型拡散層３０６ａｂ（Ｎ型の
ドレイン領域であり，ＴT1と共有する）とから第１の駆
動用ＮチャネルＭＯＳトランジスタ（ＴD1）が構成さ
れ、ゲート電極３０５ｂａとゲート酸化膜３０３とＮ型
拡散層３０６ｂａ（Ｎ型のソース領域）とＮ型拡散層３
０６ｂｂ（Ｎ型のドレイン領域であり，ＴT2と共有す
る）とから第２の駆動用ＮチャネルＭＯＳトランジスタ
（ＴD2）が構成されている。
【００１０】これらの４つのＮチャネルＭＯＳトランジ
スタは、層間絶縁膜３０７により覆われている。この層
間絶縁膜３０７には、それぞれＮ型拡散層３０６ａａ，
３０６ｂａに達する接地コンタクト孔３０８ａ，３０８
ｂが設けられている。Ｎ型拡散層３０６ａａ，３０６ｂ
ａは、これらの接地コンタクト孔３０８ａ，３０８ｂを
介して、層間絶縁膜３０７の表面に設けらてた接地線３
０９に接続されている。この接地線３０９は、タングス
テン・シリサイド膜から成り、所定の領域（後述する）
に開口部が設けられている。
スタは、層間絶縁膜３０７により覆われている。この層
間絶縁膜３０７には、それぞれＮ型拡散層３０６ａａ，
３０６ｂａに達する接地コンタクト孔３０８ａ，３０８
ｂが設けられている。Ｎ型拡散層３０６ａａ，３０６ｂ
ａは、これらの接地コンタクト孔３０８ａ，３０８ｂを
介して、層間絶縁膜３０７の表面に設けらてた接地線３
０９に接続されている。この接地線３０９は、タングス
テン・シリサイド膜から成り、所定の領域（後述する）
に開口部が設けられている。
【００１１】接地線３０９を含めて層間絶縁膜３０７の
表面は層間絶縁膜３１３により覆われている。層間絶縁
膜３１３の表面上には、ボトム・ゲート型の２つの負荷
用ＰチャネルＴＦＴ（ＴL1，ＴL2）が設けられている。
表面は層間絶縁膜３１３により覆われている。層間絶縁
膜３１３の表面上には、ボトム・ゲート型の２つの負荷
用ＰチャネルＴＦＴ（ＴL1，ＴL2）が設けられている。
【００１２】それぞれゲート電極３０５ｂａ，３０５ａ
ａに達するコンタクト孔３１４ａ，３１４ｂが、層間絶
縁膜３１３並びに層間絶縁膜３０７を貫通して設けられ
ている。コンタクト孔３１４ａ，３１４ｂは、概ねそれ
ぞれコンタクト孔３０４ａ，３０４ｂの直上に位置して
いる。層間絶縁膜３１３の表面上に設けられた多結晶シ
リコン膜からなるゲート電極３２１ｂ，３２１ａは、こ
れらのコンタクト孔３１４ａ，３１４ｂを介して、それ
ぞれゲート電極３０５ｂａ，３０５ａａに接続されてい
る。ゲート電極３２１ａ，３２１ｂを含めて層間絶縁膜
３１３の表面はゲート絶縁膜３２３により覆われてい
る。概ねコンタクト孔３１４ａ，３１４ｂの直上の位置
のゲート絶縁膜３２３には、それぞれゲート電極３２１
ｂ，３２１ａに達するコンタクト孔３２４ａ，３２４ｂ
が設けられている。
ａに達するコンタクト孔３１４ａ，３１４ｂが、層間絶
縁膜３１３並びに層間絶縁膜３０７を貫通して設けられ
ている。コンタクト孔３１４ａ，３１４ｂは、概ねそれ
ぞれコンタクト孔３０４ａ，３０４ｂの直上に位置して
いる。層間絶縁膜３１３の表面上に設けられた多結晶シ
リコン膜からなるゲート電極３２１ｂ，３２１ａは、こ
れらのコンタクト孔３１４ａ，３１４ｂを介して、それ
ぞれゲート電極３０５ｂａ，３０５ａａに接続されてい
る。ゲート電極３２１ａ，３２１ｂを含めて層間絶縁膜
３１３の表面はゲート絶縁膜３２３により覆われてい
る。概ねコンタクト孔３１４ａ，３１４ｂの直上の位置
のゲート絶縁膜３２３には、それぞれゲート電極３２１
ｂ，３２１ａに達するコンタクト孔３２４ａ，３２４ｂ
が設けられている。
【００１３】ゲート絶縁膜３２３の表面上には、２つの
多結晶シリコン膜パターンが設けられている。第１の多
結晶シリコン膜パターンは、コンタクト孔３２４ａを介
してゲート電極３２１ｂに接続されるＰ型拡散領域３４
６ａａ（Ｐ型のドレイン領域）と、ゲート絶縁膜３２３
を介して概ねゲート電極３２１ａ上を横断する（Ｎ型多
結晶シリコン膜からなる）チャネル領域３３１ａａと、
電源線の一部をなすＰ型拡散領域３４６ａｂ（Ｐ型のソ
ース領域）とからなる。第２の多結晶シリコン膜パター
ンは、コンタクト孔３２４ｂを介してゲート電極３２１
ａに接続されるＰ型拡散領域３４６ｂａ（Ｐ型のドレイ
ン領域）と、ゲート絶縁膜３２３を介して概ねゲート電
極３２１ｂ上を横断する（Ｎ型多結晶シリコン膜からな
る）チャネル領域３３１ｂａと、電源線の一部をなすＰ
型拡散領域３４６ｂｂ（Ｐ型のソース領域）とからな
る。Ｐ型拡散領域３４６ｂａとＰ型拡散領域３４６ｂｂ
とは、メモリセルの外部において接続されている。
多結晶シリコン膜パターンが設けられている。第１の多
結晶シリコン膜パターンは、コンタクト孔３２４ａを介
してゲート電極３２１ｂに接続されるＰ型拡散領域３４
６ａａ（Ｐ型のドレイン領域）と、ゲート絶縁膜３２３
を介して概ねゲート電極３２１ａ上を横断する（Ｎ型多
結晶シリコン膜からなる）チャネル領域３３１ａａと、
電源線の一部をなすＰ型拡散領域３４６ａｂ（Ｐ型のソ
ース領域）とからなる。第２の多結晶シリコン膜パター
ンは、コンタクト孔３２４ｂを介してゲート電極３２１
ａに接続されるＰ型拡散領域３４６ｂａ（Ｐ型のドレイ
ン領域）と、ゲート絶縁膜３２３を介して概ねゲート電
極３２１ｂ上を横断する（Ｎ型多結晶シリコン膜からな
る）チャネル領域３３１ｂａと、電源線の一部をなすＰ
型拡散領域３４６ｂｂ（Ｐ型のソース領域）とからな
る。Ｐ型拡散領域３４６ｂａとＰ型拡散領域３４６ｂｂ
とは、メモリセルの外部において接続されている。
【００１４】第１の負荷用ＰチャネルＴＦＴ（ＴL1）は
第１の多結晶シリコン膜パターンをなすＰ型拡散領域３
４６ａａ，チャネル領域３３１ａａおよびＰ型拡散領域
３４６ａｂとゲート絶縁膜３２３とゲート電極３２１ａ
とから構成され、第２の負荷用ＰチャネルＴＦＴ
（ＴL2）は第２の多結晶シリコン膜パターンをなすＰ型
拡散領域３４６ｂａ，チャネル領域３３１ｂａおよびＰ
型拡散領域３４６ｂｂとゲート絶縁膜３２３とゲート電
極３２１ｂとから構成される。
第１の多結晶シリコン膜パターンをなすＰ型拡散領域３
４６ａａ，チャネル領域３３１ａａおよびＰ型拡散領域
３４６ａｂとゲート絶縁膜３２３とゲート電極３２１ａ
とから構成され、第２の負荷用ＰチャネルＴＦＴ
（ＴL2）は第２の多結晶シリコン膜パターンをなすＰ型
拡散領域３４６ｂａ，チャネル領域３３１ｂａおよびＰ
型拡散領域３４６ｂｂとゲート絶縁膜３２３とゲート電
極３２１ｂとから構成される。
【００１５】第１，第２の負荷用ＰチャネルＴＦＴを含
めて層間絶縁膜３１３の表面は層間絶縁膜３５３により
覆われている。それぞれＮ型拡散層３０６ａｃ，３０６
ｂｃに達するビット・コンタクト孔３５４ａ，３５４ｂ
が、層間絶縁膜３５３，ゲート絶縁膜３２３，層間絶縁
膜３１３，層間絶縁膜３０７並びにゲート酸化膜３０３
を貫通して設けられている。層間絶縁膜３５３の表面上
に設けられた一対のビット線３５９ａ（ＢＬ−１），ビ
ット線３５９ｂ（ＢＬ−２）は、それぞれビット・コン
タクト孔３５４ａ，３５４ｂを介して、Ｎ型拡散層３０
６ａｃ，３０６ｂｃに接続されている。なお、上述した
接地線３０９に設けられた所定の領域の開口部は、コン
タクト孔３１４ａ，３１４ｂおよびビット・コンタクト
孔３５４ａ，３５４ｂ等が設けられる領域である。
めて層間絶縁膜３１３の表面は層間絶縁膜３５３により
覆われている。それぞれＮ型拡散層３０６ａｃ，３０６
ｂｃに達するビット・コンタクト孔３５４ａ，３５４ｂ
が、層間絶縁膜３５３，ゲート絶縁膜３２３，層間絶縁
膜３１３，層間絶縁膜３０７並びにゲート酸化膜３０３
を貫通して設けられている。層間絶縁膜３５３の表面上
に設けられた一対のビット線３５９ａ（ＢＬ−１），ビ
ット線３５９ｂ（ＢＬ−２）は、それぞれビット・コン
タクト孔３５４ａ，３５４ｂを介して、Ｎ型拡散層３０
６ａｃ，３０６ｂｃに接続されている。なお、上述した
接地線３０９に設けられた所定の領域の開口部は、コン
タクト孔３１４ａ，３１４ｂおよびビット・コンタクト
孔３５４ａ，３５４ｂ等が設けられる領域である。
【００１６】図８と、図８（ａ）並びに（ｂ）のＺＺ線
での製造工程の断面模式図である図９および図１０とを
併せて参照すると、上記報告のＳＲＡＭは０．４μｍデ
ザイン・ルールにより形成され、以下のように製造され
る。
での製造工程の断面模式図である図９および図１０とを
併せて参照すると、上記報告のＳＲＡＭは０．４μｍデ
ザイン・ルールにより形成され、以下のように製造され
る。
【００１７】まず、Ｐ型シリコン基板３０１の表面の素
子分離領域に選択酸化法によりフィールド酸化膜３０２
が形成され、素子形成領域に熱酸化によりゲート酸化膜
３０３が形成される。ゲート酸化膜の所定の位置に、バ
ッファード弗酸を用いたウェット・エッチング等によ
り、コンタクト孔３０４ａ，３０４ｂが形成される。こ
れらのコンタクト孔３０４ａ，３０４ｂがウェット・エ
ッチングにより形成できるのは、多少のオーバー・エッ
チングによりこれらのコンタクト孔の口径が多少広くな
っても支障は無いからである。全面にＮ型の多結晶シリ
コン膜とタングステン・シリサイド膜とが順次形成さ
れ、これらの積層膜がパターニングされ、ゲート電極３
０５ａａ，３０５ａｂ，３０５ｂａ，３０５ｂｂが形成
される。ゲート電極３０５ａａ，３０５ｂａは、それぞ
れコンタクト孔３０４ｂ，３０４ａを介してＰ型シリコ
ン基板３０１表面に接続される。このとき、例えばコン
タクト孔３０４ｂにおけるゲート電極３０５ａａの先端
とゲート酸化膜３０３とのオーバーラップ・マージン
は、０．１μｍ程度である。フィールド酸化膜３０２と
ゲート電極３０５ａａ，３０５ａｂ，３０５ｂａ，３０
５ｂｂとをマスクにした砒素のイオン注入等により、Ｐ
型シリコン基板３０１の表面にはＮ型拡散層３０６ａ
ａ，３０６ａｂ，３０６ａｃ，３０６ｂａ，３０６ｂ
ｂ，３０６ｂｃが形成される。Ｎ型拡散層３０６ａａ等
の不純物濃度は１０20〜１０21ｃｍ-3程度である。例え
ばＮ型拡散層３０６ａｂの接合の深さは、コンタクト孔
３０４ａ直下では０．２〜０．３μｍ程度であり、ゲー
ト酸化膜３０３直下では０．１５〜０．２μｍ程度であ
る。
子分離領域に選択酸化法によりフィールド酸化膜３０２
が形成され、素子形成領域に熱酸化によりゲート酸化膜
３０３が形成される。ゲート酸化膜の所定の位置に、バ
ッファード弗酸を用いたウェット・エッチング等によ
り、コンタクト孔３０４ａ，３０４ｂが形成される。こ
れらのコンタクト孔３０４ａ，３０４ｂがウェット・エ
ッチングにより形成できるのは、多少のオーバー・エッ
チングによりこれらのコンタクト孔の口径が多少広くな
っても支障は無いからである。全面にＮ型の多結晶シリ
コン膜とタングステン・シリサイド膜とが順次形成さ
れ、これらの積層膜がパターニングされ、ゲート電極３
０５ａａ，３０５ａｂ，３０５ｂａ，３０５ｂｂが形成
される。ゲート電極３０５ａａ，３０５ｂａは、それぞ
れコンタクト孔３０４ｂ，３０４ａを介してＰ型シリコ
ン基板３０１表面に接続される。このとき、例えばコン
タクト孔３０４ｂにおけるゲート電極３０５ａａの先端
とゲート酸化膜３０３とのオーバーラップ・マージン
は、０．１μｍ程度である。フィールド酸化膜３０２と
ゲート電極３０５ａａ，３０５ａｂ，３０５ｂａ，３０
５ｂｂとをマスクにした砒素のイオン注入等により、Ｐ
型シリコン基板３０１の表面にはＮ型拡散層３０６ａ
ａ，３０６ａｂ，３０６ａｃ，３０６ｂａ，３０６ｂ
ｂ，３０６ｂｃが形成される。Ｎ型拡散層３０６ａａ等
の不純物濃度は１０20〜１０21ｃｍ-3程度である。例え
ばＮ型拡散層３０６ａｂの接合の深さは、コンタクト孔
３０４ａ直下では０．２〜０．３μｍ程度であり、ゲー
ト酸化膜３０３直下では０．１５〜０．２μｍ程度であ
る。
【００１８】次に、ＬＰＣＶＤ法等により層間絶縁膜３
０７が全面に形成される。Ｎ型拡散層３０６ａａ，３０
６ｂａに達する接地コンタクト孔３０８ａ，３０８ｂが
層間絶縁膜３０７に形成される。全面にタングステン・
シリサイド膜が形成される。このタングステン・シリサ
イド膜の所定の領域（後工程で形成されるコンタクト孔
３１４ａ，３１４ｂ，３５４ａ，３４５ｂが通過する部
分に０．１〜０．２μｍ程度のマージンを有した領域）
に開口部が形成され、接地コンタクト孔３０８ａ，３０
８ｂを介してＮ型拡散層３０６ａａ，３０６ｂａに接続
される（このタングステン・シリサイド膜からなる）接
地線３０９が形成される〔図８（ａ），図８（ｃ），図
９（ａ）〕。
０７が全面に形成される。Ｎ型拡散層３０６ａａ，３０
６ｂａに達する接地コンタクト孔３０８ａ，３０８ｂが
層間絶縁膜３０７に形成される。全面にタングステン・
シリサイド膜が形成される。このタングステン・シリサ
イド膜の所定の領域（後工程で形成されるコンタクト孔
３１４ａ，３１４ｂ，３５４ａ，３４５ｂが通過する部
分に０．１〜０．２μｍ程度のマージンを有した領域）
に開口部が形成され、接地コンタクト孔３０８ａ，３０
８ｂを介してＮ型拡散層３０６ａａ，３０６ｂａに接続
される（このタングステン・シリサイド膜からなる）接
地線３０９が形成される〔図８（ａ），図８（ｃ），図
９（ａ）〕。
【００１９】次に、ＬＰＣＶＤ法等により、平坦な表面
を有する層間絶縁膜３１３が全面に形成される。層間絶
縁膜３１３並びに層間絶縁膜３０７を貫通して、それぞ
れ概ねコンタクト孔３０４ｂ，３０４ａの直上の部分の
ゲート電極３０５ａａ，３０５ｂａに達するコンタクト
孔３１４ｂ，３１４ａが形成される。ＬＰＣＶＤ法によ
り全面に多結晶シリコン膜が形成され、イオン注入法に
より１０16〜１０19ｃｍ-3のＮ型もしくはＰ型不純物が
ドープされる。この多結晶シリコン膜がパターニングさ
れ、ゲート電極３２１ａ，３２１ｂが形成される。これ
らのゲート電極３２１ａ，３２１ｂは、コンタクト孔３
１４ｂ，３１４ａを介して、それぞれ上記ゲート電極３
０５ａａ，３０５ｂａに接続される。ＬＰＣＶＤ法等に
より、例えば酸化シリコン膜（ＨＴＯ膜）からなるゲー
ト絶縁膜３２３が全面に形成される〔図８（ａ）〜
（ｃ），図９（ｂ）〕。
を有する層間絶縁膜３１３が全面に形成される。層間絶
縁膜３１３並びに層間絶縁膜３０７を貫通して、それぞ
れ概ねコンタクト孔３０４ｂ，３０４ａの直上の部分の
ゲート電極３０５ａａ，３０５ｂａに達するコンタクト
孔３１４ｂ，３１４ａが形成される。ＬＰＣＶＤ法によ
り全面に多結晶シリコン膜が形成され、イオン注入法に
より１０16〜１０19ｃｍ-3のＮ型もしくはＰ型不純物が
ドープされる。この多結晶シリコン膜がパターニングさ
れ、ゲート電極３２１ａ，３２１ｂが形成される。これ
らのゲート電極３２１ａ，３２１ｂは、コンタクト孔３
１４ｂ，３１４ａを介して、それぞれ上記ゲート電極３
０５ａａ，３０５ｂａに接続される。ＬＰＣＶＤ法等に
より、例えば酸化シリコン膜（ＨＴＯ膜）からなるゲー
ト絶縁膜３２３が全面に形成される〔図８（ａ）〜
（ｃ），図９（ｂ）〕。
【００２０】次に、概ねコンタクト孔３１４ｂ，３１４
ａの位置に開口部を有するフォトレジスト膜３２９をマ
スクにしてゲート絶縁膜３２３が異方性ドライ・エッチ
ングされ、それぞれゲート電極３２１ａ，３２１ｂにコ
ンタクト孔３２４ｂ，３２４ａが形成される〔図８
（ａ）〜（ｃ），図９（ｃ）〕。この異方性ドライ・エ
ッチングは、オッバー・エッチングぎみに行なうことが
好ましい。これは、例えばコンタクト孔３１４ａの側壁
部分を覆うゲート電極３２１ｂの表面に、ゲート絶縁膜
３２３がサイドウォール・スペーサ的に残置するのを、
できるだけ回避するためである。
ａの位置に開口部を有するフォトレジスト膜３２９をマ
スクにしてゲート絶縁膜３２３が異方性ドライ・エッチ
ングされ、それぞれゲート電極３２１ａ，３２１ｂにコ
ンタクト孔３２４ｂ，３２４ａが形成される〔図８
（ａ）〜（ｃ），図９（ｃ）〕。この異方性ドライ・エ
ッチングは、オッバー・エッチングぎみに行なうことが
好ましい。これは、例えばコンタクト孔３１４ａの側壁
部分を覆うゲート電極３２１ｂの表面に、ゲート絶縁膜
３２３がサイドウォール・スペーサ的に残置するのを、
できるだけ回避するためである。
【００２１】なお、これらのコンタクト孔３２４ａ，３
２４ｂを形成するエッチングとしては、等方性エッチン
グは好ましくない。もし、等方性エッチングでこれらの
コンタクト孔を形成するならば、オーバー・エッチング
によりこれらのコンタクト孔ではゲート電極３２１ａ，
３２１ｂ等からはみ出す部分が生じ、後工程で行なう多
結晶シリコン膜のエッチングに支障を来たすことにな
る。また、ゲート電極３２１ａ，３２１ｂを構成する材
料としは、多結晶シリコン膜が好ましい。これらゲート
電極３２１ａ，３２１ｂがシリサイド膜，ポリサイド膜
あるいは高融点金属膜等から構成されるならば、ゲート
絶縁膜３２３とこれらとが直接に接触する部分が存在す
ることになり、信頼性上好ましくなくなる。
２４ｂを形成するエッチングとしては、等方性エッチン
グは好ましくない。もし、等方性エッチングでこれらの
コンタクト孔を形成するならば、オーバー・エッチング
によりこれらのコンタクト孔ではゲート電極３２１ａ，
３２１ｂ等からはみ出す部分が生じ、後工程で行なう多
結晶シリコン膜のエッチングに支障を来たすことにな
る。また、ゲート電極３２１ａ，３２１ｂを構成する材
料としは、多結晶シリコン膜が好ましい。これらゲート
電極３２１ａ，３２１ｂがシリサイド膜，ポリサイド膜
あるいは高融点金属膜等から構成されるならば、ゲート
絶縁膜３２３とこれらとが直接に接触する部分が存在す
ることになり、信頼性上好ましくなくなる。
【００２２】次に、上記フォトレジスト膜３２９が、ア
ッシング等により除去される。その後、酸洗浄が行なわ
れる。コンタクト孔３１４ａの側壁部分を覆うゲート電
極３２１ｂの表面において除去しきれなかったゲート絶
縁膜３２３および（酸洗浄等による形成された）自然酸
化膜等の除去のために、ゲート絶縁膜３２３の表面が稀
弗酸により洗浄される。続いて、ＬＰＣＶＤ法により全
面に非晶質シリコン膜が形成される。６００℃程度の温
度で熱処理され、この非晶質シリコン膜は多結晶シリコ
ン膜になる。さらにこの多結晶シリコン膜にＮ型不純物
がイオン注入により導入され、不純物濃度が１０16〜１
０18ｃｍ-3程度のＮ型の多結晶シリコン膜になる。この
多結晶シリコン膜がパターニングされ、多結晶シリコン
膜パターン３３１ａ，３３１ｂが形成される。これらの
多結晶シリコン膜パターン３３１ａ，３３１ｂは、それ
ぞれコンタクト孔３２４ａ，３２４ｂを介して、ゲート
電極３２１ｂ，３２１ａに接続される〔図８（ａ）〜
（ｃ），図１０（ａ）〕。なお、例えばコンタクト孔３
２４ａに対する多結晶シリコン膜パターン３３１ａのオ
ーバーラップ・マージンはあまり大きくできず、高々
０．２μｍ程度である。このため、前述のように、コン
タクト孔３２４ａ，３２４ｂの形成には、バッファード
弗酸等による等方性エッチングの使用は避けなければな
らない。
ッシング等により除去される。その後、酸洗浄が行なわ
れる。コンタクト孔３１４ａの側壁部分を覆うゲート電
極３２１ｂの表面において除去しきれなかったゲート絶
縁膜３２３および（酸洗浄等による形成された）自然酸
化膜等の除去のために、ゲート絶縁膜３２３の表面が稀
弗酸により洗浄される。続いて、ＬＰＣＶＤ法により全
面に非晶質シリコン膜が形成される。６００℃程度の温
度で熱処理され、この非晶質シリコン膜は多結晶シリコ
ン膜になる。さらにこの多結晶シリコン膜にＮ型不純物
がイオン注入により導入され、不純物濃度が１０16〜１
０18ｃｍ-3程度のＮ型の多結晶シリコン膜になる。この
多結晶シリコン膜がパターニングされ、多結晶シリコン
膜パターン３３１ａ，３３１ｂが形成される。これらの
多結晶シリコン膜パターン３３１ａ，３３１ｂは、それ
ぞれコンタクト孔３２４ａ，３２４ｂを介して、ゲート
電極３２１ｂ，３２１ａに接続される〔図８（ａ）〜
（ｃ），図１０（ａ）〕。なお、例えばコンタクト孔３
２４ａに対する多結晶シリコン膜パターン３３１ａのオ
ーバーラップ・マージンはあまり大きくできず、高々
０．２μｍ程度である。このため、前述のように、コン
タクト孔３２４ａ，３２４ｂの形成には、バッファード
弗酸等による等方性エッチングの使用は避けなければな
らない。
【００２３】次に、少なくともゲート電極３２１ａを覆
う部分の多結晶シリコン膜パターン３３１ａとゲート電
極３２１ｂを覆う部分の多結晶シリコン膜パターン３３
１ｂとが覆われたフォトレジスト膜３３９をマスクにし
てボロンのイオン注入が行なわれる。これにより、多結
晶シリコン膜パターン３３１ａにはＰ型拡散領域３４６
ａａ，３４６ａｂが形成され、チャネル領域３３１ａａ
が残置される。また、多結晶シリコン膜パターン３３１
ｂにはＰ型拡散領域３４６ｂａ，３４６ｂｂが形成さ
れ、チャネル領域３３１ｂａが残置される〔図８（ａ）
〜（ｃ），図１０（ｂ）〕。Ｐ型拡散領域３４６ａａ，
３４６ａｂおよびＰ型拡散領域３４６ｂａ，３４６ｂｂ
の不純物濃度は、１０18〜１０20ｃｍ-3程度である。特
に、Ｐ型のソース領域であるＰ型拡散領域３４６ａａ，
３４６ｂａの不純物濃度が１０21ｃｍ-3台になると、こ
れらを含んだ負荷用ＰチャネルＴＦＴのリーク電流が増
大する。これらＰ型拡散領域３４６ａａ，３４６ｂａ
は、それぞれゲート電極３２１ａ，３２１ｂに対してオ
フ・セットになっており、それぞれコンタクト孔３２４
ａ，３２４ｂを介してゲート電極３２１ｂ，３２１ａに
接続される。Ｐ型拡散領域３４６ａｂ，３４６ｂｂは、
それぞれゲート電極３２１ａ，３２１ｂに対してオフ・
セットにはなっておらず、それぞれ電源線の一部をな
し、両者はメモリセルの外部で接続されている。
う部分の多結晶シリコン膜パターン３３１ａとゲート電
極３２１ｂを覆う部分の多結晶シリコン膜パターン３３
１ｂとが覆われたフォトレジスト膜３３９をマスクにし
てボロンのイオン注入が行なわれる。これにより、多結
晶シリコン膜パターン３３１ａにはＰ型拡散領域３４６
ａａ，３４６ａｂが形成され、チャネル領域３３１ａａ
が残置される。また、多結晶シリコン膜パターン３３１
ｂにはＰ型拡散領域３４６ｂａ，３４６ｂｂが形成さ
れ、チャネル領域３３１ｂａが残置される〔図８（ａ）
〜（ｃ），図１０（ｂ）〕。Ｐ型拡散領域３４６ａａ，
３４６ａｂおよびＰ型拡散領域３４６ｂａ，３４６ｂｂ
の不純物濃度は、１０18〜１０20ｃｍ-3程度である。特
に、Ｐ型のソース領域であるＰ型拡散領域３４６ａａ，
３４６ｂａの不純物濃度が１０21ｃｍ-3台になると、こ
れらを含んだ負荷用ＰチャネルＴＦＴのリーク電流が増
大する。これらＰ型拡散領域３４６ａａ，３４６ｂａ
は、それぞれゲート電極３２１ａ，３２１ｂに対してオ
フ・セットになっており、それぞれコンタクト孔３２４
ａ，３２４ｂを介してゲート電極３２１ｂ，３２１ａに
接続される。Ｐ型拡散領域３４６ａｂ，３４６ｂｂは、
それぞれゲート電極３２１ａ，３２１ｂに対してオフ・
セットにはなっておらず、それぞれ電源線の一部をな
し、両者はメモリセルの外部で接続されている。
【００２４】上記フォトレジスト膜３２９が除去された
後、平坦な表面を有する層間絶縁膜３５３が全面に形成
され、Ｎ型拡散層３０６ａｃ，３０６ｂｃに達するビッ
ト・コンタクト孔３５４ａ，３５４ｂが形成される。続
いて、これらのビット・コンタクト孔３５４ａ，３５４
ｂを介してそれぞれＮ型拡散層３０６ａｃ，３０６ｂｃ
に接続される対を成すビット線３５９ａ，３５９ｂが形
成される〔図８（ａ）〜（ｃ）〕。
後、平坦な表面を有する層間絶縁膜３５３が全面に形成
され、Ｎ型拡散層３０６ａｃ，３０６ｂｃに達するビッ
ト・コンタクト孔３５４ａ，３５４ｂが形成される。続
いて、これらのビット・コンタクト孔３５４ａ，３５４
ｂを介してそれぞれＮ型拡散層３０６ａｃ，３０６ｂｃ
に接続される対を成すビット線３５９ａ，３５９ｂが形
成される〔図８（ａ）〜（ｃ）〕。
【００２５】
【発明が解決しようとする課題】図１１は、ゲート絶縁
膜が酸化シリコン膜からなる（すなわち、ゲート酸化膜
を有する）ＰチャネルＴＥＴの（単位ゲート幅での）オ
ン電流のゲート酸化膜膜厚依存性の一例を示すグラフで
ある。この図からも明らかなように、ＰチャネルＴＦＴ
においても、ゲート絶縁膜の膜厚が薄くなるほどオン電
流は大きくなる。従って、高い電流駆動能力を有した高
速のＳＲＡＭを得るには、上記報告における上記ゲート
絶縁膜３２３の膜厚は薄くする必要がある。
膜が酸化シリコン膜からなる（すなわち、ゲート酸化膜
を有する）ＰチャネルＴＥＴの（単位ゲート幅での）オ
ン電流のゲート酸化膜膜厚依存性の一例を示すグラフで
ある。この図からも明らかなように、ＰチャネルＴＦＴ
においても、ゲート絶縁膜の膜厚が薄くなるほどオン電
流は大きくなる。従って、高い電流駆動能力を有した高
速のＳＲＡＭを得るには、上記報告における上記ゲート
絶縁膜３２３の膜厚は薄くする必要がある。
【００２６】上記報告のＴＦＴを含んだＳＲＡＭのメモ
リセルの製造方法では、ゲート絶縁膜３２３にコンタク
ト孔３２４ａ，３２４ｂを形成するためには、ゲート電
極３２１ｂ，３２１ａが多結晶シリコン膜から構成され
るのが好ましいことと、これらのコンタクト孔がこれら
のゲート電極からはみ出さないようにすることと、さら
に例えばコンタクト孔３１４ａの側壁部分を覆うゲート
電極３２１ｂの表面にゲート絶縁膜３２３がサイドウォ
ール・スペーサ的に残置するのをできるだけ回避するこ
ととから、オーバー・エッチングぎみの異方性ドライ・
エッチングが必要となる。そのため、フォトレジスト膜
３２９を酸素プラズマによるアッシングにより除去する
ことが必要となり、その後、酸洗浄が必要となる。その
結果、稀弗酸によるゲート絶縁膜３２３の表面処理が必
要になる。この表面処理により、ゲート絶縁膜３２３は
局所的に薄くなり、ゲート絶縁膜３２３の膜厚が薄くな
るに従ってゲート耐圧が極端に低下することになる。
リセルの製造方法では、ゲート絶縁膜３２３にコンタク
ト孔３２４ａ，３２４ｂを形成するためには、ゲート電
極３２１ｂ，３２１ａが多結晶シリコン膜から構成され
るのが好ましいことと、これらのコンタクト孔がこれら
のゲート電極からはみ出さないようにすることと、さら
に例えばコンタクト孔３１４ａの側壁部分を覆うゲート
電極３２１ｂの表面にゲート絶縁膜３２３がサイドウォ
ール・スペーサ的に残置するのをできるだけ回避するこ
ととから、オーバー・エッチングぎみの異方性ドライ・
エッチングが必要となる。そのため、フォトレジスト膜
３２９を酸素プラズマによるアッシングにより除去する
ことが必要となり、その後、酸洗浄が必要となる。その
結果、稀弗酸によるゲート絶縁膜３２３の表面処理が必
要になる。この表面処理により、ゲート絶縁膜３２３は
局所的に薄くなり、ゲート絶縁膜３２３の膜厚が薄くな
るに従ってゲート耐圧が極端に低下することになる。
【００２７】この不具合の原因は製造方法にあるが、こ
の不具合の帰因は半導体記憶装置の構造にある。すなわ
ち、ボトム・ゲート構造のＴＦＴを用いるかぎり、多結
晶シリコン膜から成るゲート電極とゲート絶縁膜にコン
タクト孔を設けることが必然となり、上記の製造方法に
関わる不具合が生じることになる。
の不具合の帰因は半導体記憶装置の構造にある。すなわ
ち、ボトム・ゲート構造のＴＦＴを用いるかぎり、多結
晶シリコン膜から成るゲート電極とゲート絶縁膜にコン
タクト孔を設けることが必然となり、上記の製造方法に
関わる不具合が生じることになる。
【００２８】従って本発明の目的は、ＰチャネルＴＦＴ
を負荷素子とするＳＲＡＭにおいて、ＰチャネルＴＦＴ
のゲート絶縁膜を薄くしてもゲート耐圧が極端に低下し
ない構造と製造方法とを提供することにある。
を負荷素子とするＳＲＡＭにおいて、ＰチャネルＴＦＴ
のゲート絶縁膜を薄くしてもゲート耐圧が極端に低下し
ない構造と製造方法とを提供することにある。
【００２９】
【課題を解決するための手段】本発明の半導体記憶装置
の第１の態様は、一対のビット線の一方に接続された第
１のＮ型のソース領域，第１のＮ型のドレイン領域，ゲ
ート酸化膜，およびワード線に接続された第１のゲート
電極からなり、Ｐ型シリコン基板表面に設けられた第１
の転送用ＮチャネルＭＯＳトランジスタと、上記一対の
ビット線の他方に接続された第２のＮ型のソース領域，
第２のＮ型のドレイン領域，上記ゲート酸化膜，および
上記ワード線に接続された第２のゲート電極とからな
り、上記Ｐ型シリコン基板表面に設けられた第２の転送
用ＮチャネルＭＯＳトランジスタと、接地線に接続され
た第３のＮ型のソース領域，上記第１のＮ型のドレイン
領域に接続された第３のＮ型のドレイン領域，上記ゲー
ト酸化膜および第３のゲート電極からなり、上記Ｐ型シ
リコン基板表面に設けられた第１の駆動用ＮチャネルＭ
ＯＳトランジスタと、上記接地線に接続された第４のＮ
型のソース領域，上記第２のＮ型のドレイン領域と上記
第３のゲート電極とに接続された第４のＮ型のドレイン
領域，上記ゲート酸化膜，および上記第３のＮ型のドレ
イン領域に接続された第４のゲート電極とからなり、上
記Ｐ型シリコン基板表面に設けられた第２の駆動用Ｎチ
ャネルＭＯＳトランジスタとを有し、上記第１，第２の
転送用ＮチャネルＭＯＳトランジスタおよび上記第１，
第２の駆動用ＮチャネルＭＯＳトランジスタの表面を覆
う層間絶縁膜を有し、上記層間絶縁膜表面に設けられた
第１の多結晶シリコン膜から構成され、この層間絶縁膜
を介して上記第４のゲート電極の直上に延在された部分
を有し、電源線に接続された第１のＰ型のソース領域，
第１のチャネル領域および第１のＰ型のドレイン領域か
らなる第１の多結晶シリコン膜パターンと、上記第１の
多結晶シリコン膜から構成され、上記層間絶縁膜を介し
て上記第３のゲート電極の直上に延在された部分を有
し、上記電源線に接続された第２のＰ型のソース領域，
第２のチャネル領域および第２のＰ型のドレイン領域か
らなる第２の多結晶シリコン膜パターンと、上記第１お
よび第２の多結晶シリコン膜パターンの表面を覆い、上
記層間絶縁膜表面に設けられたゲート絶縁膜と、上記ゲ
ート絶縁膜の表面に設けられた第２の多結晶シリコン膜
から構成され、このゲート絶縁膜を介して上記第１のチ
ャネル領域を覆い、このゲート絶縁膜を介して，上記第
２のＰ型のドレイン領域における上記第３のゲート電極
の直上に延在された部分上に延在する部分を有する第３
の多結晶シリコン膜パターンと、上記第２の多結晶シリ
コン膜から構成され、このゲート絶縁膜を介して上記第
２のチャネル領域を覆い、このゲート絶縁膜を介して，
上記第１のＰ型のドレイン領域における上記第４のゲー
ト電極の直上に延在された部分上に延在する部分を有す
る第４の多結晶シリコン膜パターンと、上記第３の多結
晶シリコン膜パターン，ゲート絶縁膜，第２のＰ型のド
レイン領域および層間絶縁膜を貫通して、上記第３のゲ
ート電極に達する第１のノード・コンタクト孔と、上記
第４の多結晶シリコン膜パターン，ゲート絶縁膜，第１
のＰ型のドレイン領域および層間絶縁膜を貫通して、上
記第４のゲート電極に達する第２のノード・コンタクト
孔と、上記第３の多結晶シリコン膜パターンの上面を選
択的に直接に覆い，上記第１のノード・コンタクト孔を
介して上記第３のゲート電極に接続される第１の導電体
膜パターンと、この第３の多結晶シリコン膜パターンと
からなる第５のゲート電極と、上記第４の多結晶シリコ
ン膜パターンの上面を選択的に直接に覆い，上記第２の
ノード・コンタクト孔を介して上記第４のゲート電極に
接続される第２の導電体膜パターンと、この第４の多結
晶シリコン膜パターンとからなる第６のゲート電極とを
有し、上記第１のＰ型のソース領域，第１のチャネル領
域，第１のＰ型のドレイン領域，ゲート絶縁膜および第
５のゲート電極からなる第１の負荷用Ｐチャネル薄膜ト
ランジスタと、上記第２のＰ型のソース領域，第２のチ
ャネル領域，第２のＰ型のドレイン領域，ゲート絶縁膜
および第６のゲート電極からなる第２の負荷用Ｐチャネ
ル薄膜トランジスタとを有することとを併せて特徴とす
る。
の第１の態様は、一対のビット線の一方に接続された第
１のＮ型のソース領域，第１のＮ型のドレイン領域，ゲ
ート酸化膜，およびワード線に接続された第１のゲート
電極からなり、Ｐ型シリコン基板表面に設けられた第１
の転送用ＮチャネルＭＯＳトランジスタと、上記一対の
ビット線の他方に接続された第２のＮ型のソース領域，
第２のＮ型のドレイン領域，上記ゲート酸化膜，および
上記ワード線に接続された第２のゲート電極とからな
り、上記Ｐ型シリコン基板表面に設けられた第２の転送
用ＮチャネルＭＯＳトランジスタと、接地線に接続され
た第３のＮ型のソース領域，上記第１のＮ型のドレイン
領域に接続された第３のＮ型のドレイン領域，上記ゲー
ト酸化膜および第３のゲート電極からなり、上記Ｐ型シ
リコン基板表面に設けられた第１の駆動用ＮチャネルＭ
ＯＳトランジスタと、上記接地線に接続された第４のＮ
型のソース領域，上記第２のＮ型のドレイン領域と上記
第３のゲート電極とに接続された第４のＮ型のドレイン
領域，上記ゲート酸化膜，および上記第３のＮ型のドレ
イン領域に接続された第４のゲート電極とからなり、上
記Ｐ型シリコン基板表面に設けられた第２の駆動用Ｎチ
ャネルＭＯＳトランジスタとを有し、上記第１，第２の
転送用ＮチャネルＭＯＳトランジスタおよび上記第１，
第２の駆動用ＮチャネルＭＯＳトランジスタの表面を覆
う層間絶縁膜を有し、上記層間絶縁膜表面に設けられた
第１の多結晶シリコン膜から構成され、この層間絶縁膜
を介して上記第４のゲート電極の直上に延在された部分
を有し、電源線に接続された第１のＰ型のソース領域，
第１のチャネル領域および第１のＰ型のドレイン領域か
らなる第１の多結晶シリコン膜パターンと、上記第１の
多結晶シリコン膜から構成され、上記層間絶縁膜を介し
て上記第３のゲート電極の直上に延在された部分を有
し、上記電源線に接続された第２のＰ型のソース領域，
第２のチャネル領域および第２のＰ型のドレイン領域か
らなる第２の多結晶シリコン膜パターンと、上記第１お
よび第２の多結晶シリコン膜パターンの表面を覆い、上
記層間絶縁膜表面に設けられたゲート絶縁膜と、上記ゲ
ート絶縁膜の表面に設けられた第２の多結晶シリコン膜
から構成され、このゲート絶縁膜を介して上記第１のチ
ャネル領域を覆い、このゲート絶縁膜を介して，上記第
２のＰ型のドレイン領域における上記第３のゲート電極
の直上に延在された部分上に延在する部分を有する第３
の多結晶シリコン膜パターンと、上記第２の多結晶シリ
コン膜から構成され、このゲート絶縁膜を介して上記第
２のチャネル領域を覆い、このゲート絶縁膜を介して，
上記第１のＰ型のドレイン領域における上記第４のゲー
ト電極の直上に延在された部分上に延在する部分を有す
る第４の多結晶シリコン膜パターンと、上記第３の多結
晶シリコン膜パターン，ゲート絶縁膜，第２のＰ型のド
レイン領域および層間絶縁膜を貫通して、上記第３のゲ
ート電極に達する第１のノード・コンタクト孔と、上記
第４の多結晶シリコン膜パターン，ゲート絶縁膜，第１
のＰ型のドレイン領域および層間絶縁膜を貫通して、上
記第４のゲート電極に達する第２のノード・コンタクト
孔と、上記第３の多結晶シリコン膜パターンの上面を選
択的に直接に覆い，上記第１のノード・コンタクト孔を
介して上記第３のゲート電極に接続される第１の導電体
膜パターンと、この第３の多結晶シリコン膜パターンと
からなる第５のゲート電極と、上記第４の多結晶シリコ
ン膜パターンの上面を選択的に直接に覆い，上記第２の
ノード・コンタクト孔を介して上記第４のゲート電極に
接続される第２の導電体膜パターンと、この第４の多結
晶シリコン膜パターンとからなる第６のゲート電極とを
有し、上記第１のＰ型のソース領域，第１のチャネル領
域，第１のＰ型のドレイン領域，ゲート絶縁膜および第
５のゲート電極からなる第１の負荷用Ｐチャネル薄膜ト
ランジスタと、上記第２のＰ型のソース領域，第２のチ
ャネル領域，第２のＰ型のドレイン領域，ゲート絶縁膜
および第６のゲート電極からなる第２の負荷用Ｐチャネ
ル薄膜トランジスタとを有することとを併せて特徴とす
る。
【００３０】好ましくは、上記第１および第２の導電体
膜パターンが高融点金属膜もしくは高融点金属合金膜か
らなる。
膜パターンが高融点金属膜もしくは高融点金属合金膜か
らなる。
【００３１】本発明の半導体記憶装置の第２の態様は、
一対のビット線の一方に接続された第１のＮ型のソース
領域，第１のＮ型のドレイン領域，ゲート酸化膜，およ
びワード線に接続された第１のゲート電極からなり、Ｐ
型シリコン基板表面に設けられた第１の転送用Ｎチャネ
ルＭＯＳトランジスタと、上記一対のビット線の他方に
接続された第２のＮ型のソース領域，第２のＮ型のドレ
イン領域，上記ゲート酸化膜，および上記ワード線に接
続された第２のゲート電極からなり、上記Ｐ型シリコン
基板表面に設けられた第２の転送用ＮチャネルＭＯＳト
ランジスタと、接地線に接続された第３のＮ型のソース
領域，上記第１のＮ型のドレイン領域に接続された第３
のＮ型のドレイン領域，上記ゲート酸化膜および第３の
ゲート電極とからなり、上記Ｐ型シリコン基板表面に設
けられた第１の駆動用ＮチャネルＭＯＳトランジスタ
と、上記接地線に接続された第４のＮ型のソース領域，
上記第２のＮ型のドレイン領域と上記第３のゲート電極
とに接続された第４のＮ型のドレイン領域，上記ゲート
酸化膜，および上記第３のＮ型のドレイン領域に接続さ
れた第４のゲート電極からなり、上記Ｐ型シリコン基板
表面に設けられた第２の駆動用ＮチャネルＭＯＳトラン
ジスタとを有し、上記第１，第２の転送用ＮチャネルＭ
ＯＳトランジスタおよび上記第１，第２の駆動用Ｎチャ
ネルＭＯＳトランジスタの表面を覆う層間絶縁膜を有
し、上記層間絶縁膜を介して上記第３のゲート電極の直
上に延在された部分を有してこの層間絶縁膜表面に設け
られた第５のゲート電極と、上記層間絶縁膜を介して上
記第４のゲート電極の直上に延在された部分を有してこ
の層間絶縁膜表面に設けられた第６のゲート電極と、上
記第５，第６のゲート電極表面を覆い、上記層間絶縁膜
表面に設けられた第１のゲート絶縁膜と、上記第１のゲ
ート絶縁膜表面に設けられた第１の多結晶シリコン膜か
ら構成され、この第１のゲート絶縁膜を介して上記第６
のゲート電極の直上に延在された部分を有する第１のＰ
型のドレイン領域，この第１のゲート絶縁膜を介して上
記第５のゲート電極上に設けられた第１のチャネル領
域，および電源線に接続された第１のＰ型のソース領域
からなる第１の多結晶シリコン膜パターンと、上記第１
の多結晶シリコン膜から構成され，上記第１のゲート絶
縁膜を介して上記第５のゲート電極の直上に延在された
部分を有する第２のＰ型のドレイン領域とこの第１のゲ
ート絶縁膜を介して上記第６のゲート電極上に設けられ
た第２のチャネル領域と上記電源線に接続された第２の
Ｐ型のソース領域とからなる第２の多結晶シリコン膜パ
ターンと、上記第１および第２の多結晶シリコン膜パタ
ーンの表面を覆い、上記第１のゲート絶縁膜表面に設け
られた第２のゲート絶縁膜と、上記第２のゲート絶縁膜
の表面に設けられた第２の多結晶シリコン膜から構成さ
れ、上記第１のゲート絶縁膜およびこの第２のゲート絶
縁膜を介して上記第５のゲート電極の直上に設けられた
第３の多結晶シリコン膜パターンと、上記第２の多結晶
シリコン膜から構成され、上記第１のゲート絶縁膜およ
びこの第２のゲート絶縁膜を介して上記第６のゲート電
極の直上に設けられた第４の多結晶シリコン膜パターン
と、上記第３の多結晶シリコン膜パターン，第２のゲー
ト絶縁膜，第２のＰ型のドレイン領域，第１のゲート絶
縁膜，第５のゲート電極および層間絶縁膜を貫通して、
上記第３のゲート電極に達する第１のノード・コンタク
ト孔と、上記第４の多結晶シリコン膜パターン，第２の
ゲート絶縁膜，第１のＰ型のドレイン領域，第１のゲー
ト絶縁膜，第６のゲート電極および層間絶縁膜を貫通し
て、上記第４のゲート電極に達する第２のノード・コン
タクト孔と、上記第３の多結晶シリコン膜パターンの上
面を選択的に直接に覆い，上記第１のノード・コンタク
ト孔を介して上記第３のゲート電極に接続される第１の
導電体膜パターンと、この第３の多結晶シリコン膜パタ
ーンとからなる第７のゲート電極と、上記第４の多結晶
シリコン膜パターンの上面を選択的に直接に覆い，上記
第２のノード・コンタクト孔を介して上記第４のゲート
電極に接続される第２の導電体膜パターンと、この第４
の多結晶シリコン膜パターンとからなる第８のゲート電
極とを有し、上記第５のゲート電極，第１のゲート絶縁
膜，第１のＰ型のソース領域，第１のチャネル領域，第
１のＰ型のドレイン領域，第２のゲート絶縁膜および第
７のゲート電極からなる第１の負荷用Ｐチャネル薄膜ト
ランジスタと、上記第６のゲート電極，第１のゲート絶
縁膜，第２のＰ型のソース領域，第２のチャネル領域，
第２のＰ型のドレイン領域，第２のゲート絶縁膜および
第８のゲート電極からなる第２の負荷用Ｐチャネル薄膜
トランジスタとを有することとを併せて特徴とする。
一対のビット線の一方に接続された第１のＮ型のソース
領域，第１のＮ型のドレイン領域，ゲート酸化膜，およ
びワード線に接続された第１のゲート電極からなり、Ｐ
型シリコン基板表面に設けられた第１の転送用Ｎチャネ
ルＭＯＳトランジスタと、上記一対のビット線の他方に
接続された第２のＮ型のソース領域，第２のＮ型のドレ
イン領域，上記ゲート酸化膜，および上記ワード線に接
続された第２のゲート電極からなり、上記Ｐ型シリコン
基板表面に設けられた第２の転送用ＮチャネルＭＯＳト
ランジスタと、接地線に接続された第３のＮ型のソース
領域，上記第１のＮ型のドレイン領域に接続された第３
のＮ型のドレイン領域，上記ゲート酸化膜および第３の
ゲート電極とからなり、上記Ｐ型シリコン基板表面に設
けられた第１の駆動用ＮチャネルＭＯＳトランジスタ
と、上記接地線に接続された第４のＮ型のソース領域，
上記第２のＮ型のドレイン領域と上記第３のゲート電極
とに接続された第４のＮ型のドレイン領域，上記ゲート
酸化膜，および上記第３のＮ型のドレイン領域に接続さ
れた第４のゲート電極からなり、上記Ｐ型シリコン基板
表面に設けられた第２の駆動用ＮチャネルＭＯＳトラン
ジスタとを有し、上記第１，第２の転送用ＮチャネルＭ
ＯＳトランジスタおよび上記第１，第２の駆動用Ｎチャ
ネルＭＯＳトランジスタの表面を覆う層間絶縁膜を有
し、上記層間絶縁膜を介して上記第３のゲート電極の直
上に延在された部分を有してこの層間絶縁膜表面に設け
られた第５のゲート電極と、上記層間絶縁膜を介して上
記第４のゲート電極の直上に延在された部分を有してこ
の層間絶縁膜表面に設けられた第６のゲート電極と、上
記第５，第６のゲート電極表面を覆い、上記層間絶縁膜
表面に設けられた第１のゲート絶縁膜と、上記第１のゲ
ート絶縁膜表面に設けられた第１の多結晶シリコン膜か
ら構成され、この第１のゲート絶縁膜を介して上記第６
のゲート電極の直上に延在された部分を有する第１のＰ
型のドレイン領域，この第１のゲート絶縁膜を介して上
記第５のゲート電極上に設けられた第１のチャネル領
域，および電源線に接続された第１のＰ型のソース領域
からなる第１の多結晶シリコン膜パターンと、上記第１
の多結晶シリコン膜から構成され，上記第１のゲート絶
縁膜を介して上記第５のゲート電極の直上に延在された
部分を有する第２のＰ型のドレイン領域とこの第１のゲ
ート絶縁膜を介して上記第６のゲート電極上に設けられ
た第２のチャネル領域と上記電源線に接続された第２の
Ｐ型のソース領域とからなる第２の多結晶シリコン膜パ
ターンと、上記第１および第２の多結晶シリコン膜パタ
ーンの表面を覆い、上記第１のゲート絶縁膜表面に設け
られた第２のゲート絶縁膜と、上記第２のゲート絶縁膜
の表面に設けられた第２の多結晶シリコン膜から構成さ
れ、上記第１のゲート絶縁膜およびこの第２のゲート絶
縁膜を介して上記第５のゲート電極の直上に設けられた
第３の多結晶シリコン膜パターンと、上記第２の多結晶
シリコン膜から構成され、上記第１のゲート絶縁膜およ
びこの第２のゲート絶縁膜を介して上記第６のゲート電
極の直上に設けられた第４の多結晶シリコン膜パターン
と、上記第３の多結晶シリコン膜パターン，第２のゲー
ト絶縁膜，第２のＰ型のドレイン領域，第１のゲート絶
縁膜，第５のゲート電極および層間絶縁膜を貫通して、
上記第３のゲート電極に達する第１のノード・コンタク
ト孔と、上記第４の多結晶シリコン膜パターン，第２の
ゲート絶縁膜，第１のＰ型のドレイン領域，第１のゲー
ト絶縁膜，第６のゲート電極および層間絶縁膜を貫通し
て、上記第４のゲート電極に達する第２のノード・コン
タクト孔と、上記第３の多結晶シリコン膜パターンの上
面を選択的に直接に覆い，上記第１のノード・コンタク
ト孔を介して上記第３のゲート電極に接続される第１の
導電体膜パターンと、この第３の多結晶シリコン膜パタ
ーンとからなる第７のゲート電極と、上記第４の多結晶
シリコン膜パターンの上面を選択的に直接に覆い，上記
第２のノード・コンタクト孔を介して上記第４のゲート
電極に接続される第２の導電体膜パターンと、この第４
の多結晶シリコン膜パターンとからなる第８のゲート電
極とを有し、上記第５のゲート電極，第１のゲート絶縁
膜，第１のＰ型のソース領域，第１のチャネル領域，第
１のＰ型のドレイン領域，第２のゲート絶縁膜および第
７のゲート電極からなる第１の負荷用Ｐチャネル薄膜ト
ランジスタと、上記第６のゲート電極，第１のゲート絶
縁膜，第２のＰ型のソース領域，第２のチャネル領域，
第２のＰ型のドレイン領域，第２のゲート絶縁膜および
第８のゲート電極からなる第２の負荷用Ｐチャネル薄膜
トランジスタとを有することとを併せて特徴とする。
【００３２】好ましくは、上記第１および第２の導電体
膜パターンが高融点金属膜もしくは高融点金属合金膜か
らなる。
膜パターンが高融点金属膜もしくは高融点金属合金膜か
らなる。
【００３３】本発明の半導体記憶装置の製造方法の第１
の態様は、Ｐ型シリコン基板の表面の素子分離領域と素
子形成領域とにそれぞれフィールド酸化膜と熱酸化によ
るゲート酸化膜とを形成した後、このＰ型シリコン基板
の表面に第１のＮ型のソース領域と第１のＮ型のドレイ
ン領域とゲート酸化膜とワード線を兼る第１のゲート電
極とからなる第１の転送用ＮチャネルＭＯＳトランジス
タ，第２のＮ型のソース領域と第２のＮ型のドレイン領
域とこのゲート酸化膜とこのワード線を兼る第２のゲー
ト電極とからなる第２の転送用ＮチャネルＭＯＳトラン
ジスタ，第３のＮ型のソース領域とこの第１のＮ型のド
レイン領域に接続された第３のＮ型のドレイン領域とこ
のゲート酸化膜と第３のゲート電極とからなる第１の駆
動用ＮチャネルＭＯＳトランジスタ，および第４のＮ型
のソース領域とこの第２のＮ型のドレイン領域およびこ
の第３のゲート電極に接続された第４のＮ型のドレイン
領域とこのゲート酸化膜とこの第３のＮ型のドレイン領
域に接続された第４のゲート電極とからなる第２の駆動
用ＮチャネルＭＯＳトランジスタを形成する工程と、全
面に第１の層間絶縁膜を形成し、この第１の層間絶縁膜
に上記第３，第４のＮ型のソース領域に達する第１，第
２の接地コンタクト孔を形成する工程と、所定の領域に
開口部を有し、上記第１，第２の接地コンタクト孔を介
して上記第３，第４のＮ型のソース領域に接続される接
地線を形成する工程と、全面に第２の層間絶縁膜を形成
し、全面にＮ型の第１の多結晶シリコン膜を形成する工
程と、上記第１の多結晶シリコン膜をパターニングし
て、上記第２および第１の層間絶縁膜を介して上記第４
のゲート電極の直上に延在された部分を有する第１の多
結晶シリコン膜パターンと、これらの第２および第１の
層間絶縁膜を介して上記第３のゲート電極の直上に延さ
れた部分を有する第２の多結晶シリコン膜パターンとを
形成する工程と、全面にゲート絶縁膜を形成する工程
と、全面に所望の導電型の第２の多結晶シリコン膜を形
成する工程と、上記第３，第４のゲート電極の直上に形
成された上記第２の多結晶シリコン膜と、上記ゲート絶
縁膜と、上記第２，第１の多結晶シリコン膜パターン
と、上記第２の層間絶縁膜と、上記第１の層間絶縁膜と
を順次エッチングして、これらの第３，第４のゲート電
極に達する第１，第２のノード・コンタクト孔を形成す
る工程と、全面に導電体膜を形成し、この導電体膜並び
に上記第２の多結晶シリコン膜をパターニングして、上
記ゲート絶縁膜を介して上記第１の多結晶シリコン膜パ
ターンの所定の領域上を横断して上記第１のノード・コ
ンタクト孔に達する第３の多結晶シリコン膜パターンと
この第３の多結晶シリコン膜パターンの上面を選択的に
直接に覆い，この第１のノード・コンタクト孔を介して
上記第３のゲート電極に接続される第１の導電体膜パタ
ーンとからなる第５のゲート電極を形成し、同時に、こ
のゲート絶縁膜を介してこの第２の多結晶シリコン膜パ
ターンの所定の領域上を横断して上記第２のノード・コ
ンタクト孔に達する第４の多結晶シリコン膜パターンと
この第４の多結晶シリコン膜パターンの上面を選択的に
直接に覆い，この第２のノード・コンタクト孔を介して
上記第４のゲート電極に接続される第２の導電体膜パタ
ーンとからなる第６のゲート電極を形成する工程と、上
記第５，第６のゲート電極をマスクして上記第１，第２
の多結晶シリコン膜パターンにＰ型不純物の拡散を行な
い、この第１の多結晶シリコン膜パターンに電源線の一
部をなす第１のＰ型のソース領域と第１のチャネル領域
と上記第２のノード・コンタクト孔を介してこの第６の
ゲート電極に接続される第１のＰ型のドレイン領域とを
形成し、この第２の多結晶シリコン膜パターンにこの電
源線の一部をなす第２のＰ型のソース領域と第２のチャ
ネル領域と上記第１のノード・コンタクト孔を介してこ
の第５のゲート電極に接続される第２のＰ型のドレイン
領域とを形成することにより、この第１のＰ型のソース
領域，この第１のチャネル領域，この第１のＰ型のドレ
イン領域，上記ゲート絶縁膜およびこの第５のゲート電
極からなる第１の負荷用Ｐチャネル薄膜トランジスタ
と、この第２のＰ型のソース領域，この第２のチャネル
領域，この第２のＰ型のドレイン領域，このゲート絶縁
膜およびこの第６のゲート電極からなる第２の負荷用Ｐ
チャネル薄膜トランジスタとを形成する工程と、全面に
第３の層間絶縁膜を形成し、この第３の層間絶縁膜，上
記第２の層間絶縁膜および上記第１の層間絶縁膜を順次
エッチングして、上記第１および第２のＮ型のソース領
域に達する第１および第２のビット・コンタクト孔を形
成し、これらの第１および第２のビット・コンタクト孔
を介してこの第１および第２のＮ型のソース領域にそれ
ぞれ接続する一対のビット線を形成する工程とを有する
ことを特徴とする。
の態様は、Ｐ型シリコン基板の表面の素子分離領域と素
子形成領域とにそれぞれフィールド酸化膜と熱酸化によ
るゲート酸化膜とを形成した後、このＰ型シリコン基板
の表面に第１のＮ型のソース領域と第１のＮ型のドレイ
ン領域とゲート酸化膜とワード線を兼る第１のゲート電
極とからなる第１の転送用ＮチャネルＭＯＳトランジス
タ，第２のＮ型のソース領域と第２のＮ型のドレイン領
域とこのゲート酸化膜とこのワード線を兼る第２のゲー
ト電極とからなる第２の転送用ＮチャネルＭＯＳトラン
ジスタ，第３のＮ型のソース領域とこの第１のＮ型のド
レイン領域に接続された第３のＮ型のドレイン領域とこ
のゲート酸化膜と第３のゲート電極とからなる第１の駆
動用ＮチャネルＭＯＳトランジスタ，および第４のＮ型
のソース領域とこの第２のＮ型のドレイン領域およびこ
の第３のゲート電極に接続された第４のＮ型のドレイン
領域とこのゲート酸化膜とこの第３のＮ型のドレイン領
域に接続された第４のゲート電極とからなる第２の駆動
用ＮチャネルＭＯＳトランジスタを形成する工程と、全
面に第１の層間絶縁膜を形成し、この第１の層間絶縁膜
に上記第３，第４のＮ型のソース領域に達する第１，第
２の接地コンタクト孔を形成する工程と、所定の領域に
開口部を有し、上記第１，第２の接地コンタクト孔を介
して上記第３，第４のＮ型のソース領域に接続される接
地線を形成する工程と、全面に第２の層間絶縁膜を形成
し、全面にＮ型の第１の多結晶シリコン膜を形成する工
程と、上記第１の多結晶シリコン膜をパターニングし
て、上記第２および第１の層間絶縁膜を介して上記第４
のゲート電極の直上に延在された部分を有する第１の多
結晶シリコン膜パターンと、これらの第２および第１の
層間絶縁膜を介して上記第３のゲート電極の直上に延さ
れた部分を有する第２の多結晶シリコン膜パターンとを
形成する工程と、全面にゲート絶縁膜を形成する工程
と、全面に所望の導電型の第２の多結晶シリコン膜を形
成する工程と、上記第３，第４のゲート電極の直上に形
成された上記第２の多結晶シリコン膜と、上記ゲート絶
縁膜と、上記第２，第１の多結晶シリコン膜パターン
と、上記第２の層間絶縁膜と、上記第１の層間絶縁膜と
を順次エッチングして、これらの第３，第４のゲート電
極に達する第１，第２のノード・コンタクト孔を形成す
る工程と、全面に導電体膜を形成し、この導電体膜並び
に上記第２の多結晶シリコン膜をパターニングして、上
記ゲート絶縁膜を介して上記第１の多結晶シリコン膜パ
ターンの所定の領域上を横断して上記第１のノード・コ
ンタクト孔に達する第３の多結晶シリコン膜パターンと
この第３の多結晶シリコン膜パターンの上面を選択的に
直接に覆い，この第１のノード・コンタクト孔を介して
上記第３のゲート電極に接続される第１の導電体膜パタ
ーンとからなる第５のゲート電極を形成し、同時に、こ
のゲート絶縁膜を介してこの第２の多結晶シリコン膜パ
ターンの所定の領域上を横断して上記第２のノード・コ
ンタクト孔に達する第４の多結晶シリコン膜パターンと
この第４の多結晶シリコン膜パターンの上面を選択的に
直接に覆い，この第２のノード・コンタクト孔を介して
上記第４のゲート電極に接続される第２の導電体膜パタ
ーンとからなる第６のゲート電極を形成する工程と、上
記第５，第６のゲート電極をマスクして上記第１，第２
の多結晶シリコン膜パターンにＰ型不純物の拡散を行な
い、この第１の多結晶シリコン膜パターンに電源線の一
部をなす第１のＰ型のソース領域と第１のチャネル領域
と上記第２のノード・コンタクト孔を介してこの第６の
ゲート電極に接続される第１のＰ型のドレイン領域とを
形成し、この第２の多結晶シリコン膜パターンにこの電
源線の一部をなす第２のＰ型のソース領域と第２のチャ
ネル領域と上記第１のノード・コンタクト孔を介してこ
の第５のゲート電極に接続される第２のＰ型のドレイン
領域とを形成することにより、この第１のＰ型のソース
領域，この第１のチャネル領域，この第１のＰ型のドレ
イン領域，上記ゲート絶縁膜およびこの第５のゲート電
極からなる第１の負荷用Ｐチャネル薄膜トランジスタ
と、この第２のＰ型のソース領域，この第２のチャネル
領域，この第２のＰ型のドレイン領域，このゲート絶縁
膜およびこの第６のゲート電極からなる第２の負荷用Ｐ
チャネル薄膜トランジスタとを形成する工程と、全面に
第３の層間絶縁膜を形成し、この第３の層間絶縁膜，上
記第２の層間絶縁膜および上記第１の層間絶縁膜を順次
エッチングして、上記第１および第２のＮ型のソース領
域に達する第１および第２のビット・コンタクト孔を形
成し、これらの第１および第２のビット・コンタクト孔
を介してこの第１および第２のＮ型のソース領域にそれ
ぞれ接続する一対のビット線を形成する工程とを有する
ことを特徴とする。
【００３４】好ましくは、上記第１および第２の導電体
膜パターンが高融点金属膜もしくは高融点金属合金膜か
らなる。
膜パターンが高融点金属膜もしくは高融点金属合金膜か
らなる。
【００３５】本発明の半導体記憶装置の製造方法の第２
の態様は、Ｐ型シリコン基板の表面の素子分離領域と素
子形成領域とにそれぞれフィールド酸化膜と熱酸化によ
るゲート酸化膜とを形成した後、このＰ型シリコン基板
の表面に第１のＮ型のソース領域と第１のＮ型のドレイ
ン領域とゲート酸化膜とワード線を兼る第１のゲート電
極とからなる第１の転送用ＮチャネルＭＯＳトランジス
タ，第２のＮ型のソース領域と第２のＮ型のドレイン領
域とこのゲート酸化膜とこのワード線を兼る第２のゲー
ト電極とからなる第２の転送用ＮチャネルＭＯＳトラン
ジスタ，第３のＮ型のソース領域とこの第１のＮ型のド
レイン領域に接続された第３のＮ型のドレイン領域とこ
のゲート酸化膜と第３のゲート電極とからなる第１の駆
動用ＮチャネルＭＯＳトランジスタ，および第４のＮ型
のソース領域とこの第２のＮ型のドレイン領域およびこ
の第３のゲート電極に接続された第４のＮ型のドレイン
領域とこのゲート酸化膜とこの第３のＮ型のドレイン領
域に接続された第４のゲート電極とからなる第２の駆動
用ＮチャネルＭＯＳトランジスタを形成する工程と、全
面に第１の層間絶縁膜を形成し、この第１の層間絶縁膜
に上記第３，第４のＮ型のソース領域に達する第１，第
２の接地コンタクト孔を形成する工程と、所定の領域に
開口部を有し、上記第１，第２の接地コンタクト孔を介
して上記第３，第４のＮ型のソース領域に接続される接
地線を形成する工程と、全面に第２の層間絶縁膜を形成
し、この第２の層間絶縁膜および上記第１の層間絶縁膜
を介して上記第３のゲート電極の直上に延在された部分
を有する第５のゲート電極と、この第２の層間絶縁膜お
よびこの第１の層間絶縁膜を介して上記第４のゲート電
極の直上に延在された部分を有する第６のゲート電極と
をこの第２の層間絶縁膜の表面に形成する工程と、全面
に第１のゲート絶縁膜を形成し、全面にＮ型の第１の多
結晶シリコン膜を形成する工程と、上記第１の多結晶シ
リコン膜をパターニングして、上記第１のゲート絶縁膜
を介して上記第５のゲート電極の所定の領域上を横断
し，上記第６のゲート電極における上記第４のゲート電
極の直上に延在された部分上に延在する部分を有する第
１の多結晶シリコン膜パターンと、この第１のゲート絶
縁膜を介してこの第６のゲート電極の所定の領域上を横
断し，この第５のゲート電極における上記第３のゲート
電極の直上に延在された部分上に延在する部分を有する
第２の多結晶シリコン膜パターンとを形成する工程と、
全面に第２のゲート絶縁膜を形成する工程と、全面に所
望の導電型の第２の多結晶シリコン膜を形成する工程
と、上記第３，第４のゲート電極の直上に形成された上
記第２の多結晶シリコン膜と、上記第２のゲート絶縁膜
と、上記第２，第１の多結晶シリコン膜パターンと、上
記第１のゲート絶縁膜と、上記第５，第６のゲート電極
と、上記第２の層間絶縁膜と、上記第１の層間絶縁膜と
を順次エッチングして、これらの第３，第４のゲート電
極に達する第１，第２のノード・コンタクト孔を形成す
る工程と、全面に導電体膜を形成し、この導電体膜並び
に上記第２の多結晶シリコン膜をパターニングして、上
記第２および第１のゲート絶縁膜を介して上記第５のゲ
ート電極を覆い，上記第１のノード・コンタクト孔に達
する第３の多結晶シリコン膜パターンとこの第３の多結
晶シリコン膜パターンの上面を選択的に直接に覆い，こ
の第１のノード・コンタクト孔を介して上記第３のゲー
ト電極に接続される第１の導電体膜パターンとからなる
第７のゲート電極を形成し、同時に、これらの第２およ
び第１のゲート絶縁膜を介して上記第６のゲート電極を
覆い，上記第２のノード・コンタクト孔に達する第４の
多結晶シリコン膜パターンとこの第４の多結晶シリコン
膜パターンの上面を選択的に直接に覆い，この第２のノ
ード・コンタクト孔を介して上記第４のゲート電極に接
続される第２の導電体膜パターンとからなる第８のゲー
ト電極を形成する工程と、上記第７，第８のゲート電極
をマスクして上記第１，第２の多結晶シリコン膜パター
ンにＰ型不純物の拡散を行ない、この第１の多結晶シリ
コン膜パターンに電源線の一部をなす第１のＰ型のソー
ス領域と第１のチャネル領域と上記第２のノード・コン
タクト孔を介して上記第６のゲート電極並びにこの第８
のゲート電極に接続される第１のＰ型のドレイン領域と
を形成し、この第２の多結晶シリコン膜パターンにこの
電源線の一部をなす第２のＰ型のソース領域と第２のチ
ャネル領域と上記第１のノード・コンタクト孔を介して
上記第５のゲート電極並びにこの第７のゲート電極に接
続される第２のＰ型のドレイン領域とを形成することに
より、この第５のゲート電極，上記第１のゲート絶縁
膜，この第１のＰ型のソース領域，この第１のチャネル
領域，この第１のＰ型のドレイン領域，上記第２のゲー
ト絶縁膜およびこの第７のゲート電極からなる第１の負
荷用Ｐチャネル薄膜トランジスタと、この第６のゲート
電極，この第１のゲート絶縁膜，この第２のＰ型のソー
ス領域，この第２のチャネル領域，この第２のＰ型のド
レイン領域，この第２のゲート絶縁膜およびこの第８の
ゲート電極からなる第２の負荷用Ｐチャネル薄膜トラン
ジスタとを形成する工程と、全面に第３の層間絶縁膜を
形成し、この第３の層間絶縁膜，上記第２の層間絶縁膜
および上記第１の層間絶縁膜を順次エッチングして、上
記第１および第２のＮ型のソース領域に達する第１およ
び第２のビット・コンタクト孔を形成し、これらの第１
および第２のビット・コンタクト孔を介してこれらの第
１および第２のＮ型のソース領域にそれぞれ接続する一
対のビット線を形成する工程とを有することを特徴とす
る。
の態様は、Ｐ型シリコン基板の表面の素子分離領域と素
子形成領域とにそれぞれフィールド酸化膜と熱酸化によ
るゲート酸化膜とを形成した後、このＰ型シリコン基板
の表面に第１のＮ型のソース領域と第１のＮ型のドレイ
ン領域とゲート酸化膜とワード線を兼る第１のゲート電
極とからなる第１の転送用ＮチャネルＭＯＳトランジス
タ，第２のＮ型のソース領域と第２のＮ型のドレイン領
域とこのゲート酸化膜とこのワード線を兼る第２のゲー
ト電極とからなる第２の転送用ＮチャネルＭＯＳトラン
ジスタ，第３のＮ型のソース領域とこの第１のＮ型のド
レイン領域に接続された第３のＮ型のドレイン領域とこ
のゲート酸化膜と第３のゲート電極とからなる第１の駆
動用ＮチャネルＭＯＳトランジスタ，および第４のＮ型
のソース領域とこの第２のＮ型のドレイン領域およびこ
の第３のゲート電極に接続された第４のＮ型のドレイン
領域とこのゲート酸化膜とこの第３のＮ型のドレイン領
域に接続された第４のゲート電極とからなる第２の駆動
用ＮチャネルＭＯＳトランジスタを形成する工程と、全
面に第１の層間絶縁膜を形成し、この第１の層間絶縁膜
に上記第３，第４のＮ型のソース領域に達する第１，第
２の接地コンタクト孔を形成する工程と、所定の領域に
開口部を有し、上記第１，第２の接地コンタクト孔を介
して上記第３，第４のＮ型のソース領域に接続される接
地線を形成する工程と、全面に第２の層間絶縁膜を形成
し、この第２の層間絶縁膜および上記第１の層間絶縁膜
を介して上記第３のゲート電極の直上に延在された部分
を有する第５のゲート電極と、この第２の層間絶縁膜お
よびこの第１の層間絶縁膜を介して上記第４のゲート電
極の直上に延在された部分を有する第６のゲート電極と
をこの第２の層間絶縁膜の表面に形成する工程と、全面
に第１のゲート絶縁膜を形成し、全面にＮ型の第１の多
結晶シリコン膜を形成する工程と、上記第１の多結晶シ
リコン膜をパターニングして、上記第１のゲート絶縁膜
を介して上記第５のゲート電極の所定の領域上を横断
し，上記第６のゲート電極における上記第４のゲート電
極の直上に延在された部分上に延在する部分を有する第
１の多結晶シリコン膜パターンと、この第１のゲート絶
縁膜を介してこの第６のゲート電極の所定の領域上を横
断し，この第５のゲート電極における上記第３のゲート
電極の直上に延在された部分上に延在する部分を有する
第２の多結晶シリコン膜パターンとを形成する工程と、
全面に第２のゲート絶縁膜を形成する工程と、全面に所
望の導電型の第２の多結晶シリコン膜を形成する工程
と、上記第３，第４のゲート電極の直上に形成された上
記第２の多結晶シリコン膜と、上記第２のゲート絶縁膜
と、上記第２，第１の多結晶シリコン膜パターンと、上
記第１のゲート絶縁膜と、上記第５，第６のゲート電極
と、上記第２の層間絶縁膜と、上記第１の層間絶縁膜と
を順次エッチングして、これらの第３，第４のゲート電
極に達する第１，第２のノード・コンタクト孔を形成す
る工程と、全面に導電体膜を形成し、この導電体膜並び
に上記第２の多結晶シリコン膜をパターニングして、上
記第２および第１のゲート絶縁膜を介して上記第５のゲ
ート電極を覆い，上記第１のノード・コンタクト孔に達
する第３の多結晶シリコン膜パターンとこの第３の多結
晶シリコン膜パターンの上面を選択的に直接に覆い，こ
の第１のノード・コンタクト孔を介して上記第３のゲー
ト電極に接続される第１の導電体膜パターンとからなる
第７のゲート電極を形成し、同時に、これらの第２およ
び第１のゲート絶縁膜を介して上記第６のゲート電極を
覆い，上記第２のノード・コンタクト孔に達する第４の
多結晶シリコン膜パターンとこの第４の多結晶シリコン
膜パターンの上面を選択的に直接に覆い，この第２のノ
ード・コンタクト孔を介して上記第４のゲート電極に接
続される第２の導電体膜パターンとからなる第８のゲー
ト電極を形成する工程と、上記第７，第８のゲート電極
をマスクして上記第１，第２の多結晶シリコン膜パター
ンにＰ型不純物の拡散を行ない、この第１の多結晶シリ
コン膜パターンに電源線の一部をなす第１のＰ型のソー
ス領域と第１のチャネル領域と上記第２のノード・コン
タクト孔を介して上記第６のゲート電極並びにこの第８
のゲート電極に接続される第１のＰ型のドレイン領域と
を形成し、この第２の多結晶シリコン膜パターンにこの
電源線の一部をなす第２のＰ型のソース領域と第２のチ
ャネル領域と上記第１のノード・コンタクト孔を介して
上記第５のゲート電極並びにこの第７のゲート電極に接
続される第２のＰ型のドレイン領域とを形成することに
より、この第５のゲート電極，上記第１のゲート絶縁
膜，この第１のＰ型のソース領域，この第１のチャネル
領域，この第１のＰ型のドレイン領域，上記第２のゲー
ト絶縁膜およびこの第７のゲート電極からなる第１の負
荷用Ｐチャネル薄膜トランジスタと、この第６のゲート
電極，この第１のゲート絶縁膜，この第２のＰ型のソー
ス領域，この第２のチャネル領域，この第２のＰ型のド
レイン領域，この第２のゲート絶縁膜およびこの第８の
ゲート電極からなる第２の負荷用Ｐチャネル薄膜トラン
ジスタとを形成する工程と、全面に第３の層間絶縁膜を
形成し、この第３の層間絶縁膜，上記第２の層間絶縁膜
および上記第１の層間絶縁膜を順次エッチングして、上
記第１および第２のＮ型のソース領域に達する第１およ
び第２のビット・コンタクト孔を形成し、これらの第１
および第２のビット・コンタクト孔を介してこれらの第
１および第２のＮ型のソース領域にそれぞれ接続する一
対のビット線を形成する工程とを有することを特徴とす
る。
【００３６】好ましくは、上記第１および第２の導電体
膜パターンが高融点金属膜もしくは高融点金属合金膜か
らなる。
膜パターンが高融点金属膜もしくは高融点金属合金膜か
らなる。
【００３７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００３８】ＳＲＡＭのメモリセルの平面模式図である
図１（ａ）および（ｂ）と、図１（ａ）および（ｂ）の
ＸＸ線での断面模式図である図１（ｃ）とを参照する
と、本発明の第１の実施例のＳＲＡＭのメモリセルはト
ップ・ゲート型のＰチャネルＴＦＴを負荷素子として有
しており、このメモリセルの構造は次のようになってい
る。
図１（ａ）および（ｂ）と、図１（ａ）および（ｂ）の
ＸＸ線での断面模式図である図１（ｃ）とを参照する
と、本発明の第１の実施例のＳＲＡＭのメモリセルはト
ップ・ゲート型のＰチャネルＴＦＴを負荷素子として有
しており、このメモリセルの構造は次のようになってい
る。
【００３９】素子分離領域および素子形成領域にそれぞ
れ選択酸化による５００ｎｍ前後の膜厚を有するフィー
ルド酸化膜１０２および熱酸化による例えば１０ｎｍ程
度の膜厚を有するゲート酸化膜１０３が設けられた１０
16〜１０18ｃｍ-3程度の不純物濃度のＰ型シリコン基板
１０１表面には、第１，第２の転送用ＮチャネルＭＯＳ
トランジスタと第１，第２の駆動用ＮチャネルＭＯＳト
ランジスタとが設けられている。ゲート酸化膜１０３に
は、コンタクト孔１０４ａ，１０４ｂが設けられてい
る。これらコンタクト孔１０４ａ，１０４ｂの口径は、
０．４μｍ程度である。ゲート酸化膜１０３を介してＰ
型シリコン基板１０１表面上には（第３のゲート電極で
ある）ゲート電極１０５ａａ，（第１のゲート電極であ
る）ゲート電極１０５ａｂ，（第４のゲート電極であ
る）ゲート電極１０５ｂａおよび（第２のゲート電極で
ある）ゲート電極１０５ｂｂが設けられている。これら
のゲート電極１０５ａａ，１０５ａｂ，１０５ｂａ，１
０５ｂｂは、１００ｎｍ程度の膜厚のＮ型の多結晶シリ
コン膜上に１５０ｎｍ程度の膜厚のタングステン・シリ
サイド膜が積層されたポリサイド構造を成す。これらの
ゲート電極１０５ａａ等のゲート長は、０．４μｍ程度
である。ゲート電極１０５ａａ，１０５ｂａのゲート幅
は１．０μｍ前後であり、ゲート電極１０５ａｂ，１０
５ｂｂのゲート幅は０．４μｍ程度である。ゲート電極
１０５ａａ，１０５ｂａは、それぞれコンタクト孔１０
４ｂ，１０４ａを介してＰ型シリコン基板１０１表面に
接続される。
れ選択酸化による５００ｎｍ前後の膜厚を有するフィー
ルド酸化膜１０２および熱酸化による例えば１０ｎｍ程
度の膜厚を有するゲート酸化膜１０３が設けられた１０
16〜１０18ｃｍ-3程度の不純物濃度のＰ型シリコン基板
１０１表面には、第１，第２の転送用ＮチャネルＭＯＳ
トランジスタと第１，第２の駆動用ＮチャネルＭＯＳト
ランジスタとが設けられている。ゲート酸化膜１０３に
は、コンタクト孔１０４ａ，１０４ｂが設けられてい
る。これらコンタクト孔１０４ａ，１０４ｂの口径は、
０．４μｍ程度である。ゲート酸化膜１０３を介してＰ
型シリコン基板１０１表面上には（第３のゲート電極で
ある）ゲート電極１０５ａａ，（第１のゲート電極であ
る）ゲート電極１０５ａｂ，（第４のゲート電極であ
る）ゲート電極１０５ｂａおよび（第２のゲート電極で
ある）ゲート電極１０５ｂｂが設けられている。これら
のゲート電極１０５ａａ，１０５ａｂ，１０５ｂａ，１
０５ｂｂは、１００ｎｍ程度の膜厚のＮ型の多結晶シリ
コン膜上に１５０ｎｍ程度の膜厚のタングステン・シリ
サイド膜が積層されたポリサイド構造を成す。これらの
ゲート電極１０５ａａ等のゲート長は、０．４μｍ程度
である。ゲート電極１０５ａａ，１０５ｂａのゲート幅
は１．０μｍ前後であり、ゲート電極１０５ａｂ，１０
５ｂｂのゲート幅は０．４μｍ程度である。ゲート電極
１０５ａａ，１０５ｂａは、それぞれコンタクト孔１０
４ｂ，１０４ａを介してＰ型シリコン基板１０１表面に
接続される。
【００４０】Ｐ型シリコン基板１０１表面の素子形成領
域には、フィールド酸化膜１０２とゲート電極１０５ａ
ａ等とに自己整合的にＮ型拡散層１０６ａａ，１０６ａ
ｂ，１０６ａｃ，１０６ｂａ，１０６ｂｂ，１０６ｂｃ
が設けられている。これらＮ型拡散層１０６ａｂ等の不
純物濃度は１０20〜１０21ｃｍ-3程度である。コンタク
ト孔１０４ｂ，１０４ａに対するゲート電極１０５ａ
ａ，１０５ｂａのオーバーラップ・マージンは、それぞ
れ０．２μｍ程度である。また、例えばＮ型拡散層１０
６ａｂの接合の深さは、ゲート酸化膜１０３直下では
０．１５〜０．２μｍ程度であり、コンタクト孔１０４
ａ直下では０．２〜０．３μｍ程度である。その結果、
ゲート電極１０５ａａ，１０５ｂａは、それぞれコンタ
クト孔１０４ｂ，１０４ａを介して、それぞれＮ型拡散
層１０６ｂｂ，１０６ａｂに接続されることになる。
域には、フィールド酸化膜１０２とゲート電極１０５ａ
ａ等とに自己整合的にＮ型拡散層１０６ａａ，１０６ａ
ｂ，１０６ａｃ，１０６ｂａ，１０６ｂｂ，１０６ｂｃ
が設けられている。これらＮ型拡散層１０６ａｂ等の不
純物濃度は１０20〜１０21ｃｍ-3程度である。コンタク
ト孔１０４ｂ，１０４ａに対するゲート電極１０５ａ
ａ，１０５ｂａのオーバーラップ・マージンは、それぞ
れ０．２μｍ程度である。また、例えばＮ型拡散層１０
６ａｂの接合の深さは、ゲート酸化膜１０３直下では
０．１５〜０．２μｍ程度であり、コンタクト孔１０４
ａ直下では０．２〜０．３μｍ程度である。その結果、
ゲート電極１０５ａａ，１０５ｂａは、それぞれコンタ
クト孔１０４ｂ，１０４ａを介して、それぞれＮ型拡散
層１０６ｂｂ，１０６ａｂに接続されることになる。
【００４１】ワード線（ＷＬ）を兼ねるゲート電極１０
５ａｂおよびゲート電極１０５ｂｂは、メモリセルの外
部において接続されている。ゲート電極１０５ａｂとゲ
ート酸化膜１０３と（第１のＮ型のソース領域である）
Ｎ型拡散層１０６ａｃと（第１のＮ型のドレイン領域で
あり，第３のＮ型のドレイン領域でもある）Ｎ型拡散層
１０６ａｂとから、第１の転送用ＮチャネルＭＯＳトラ
ンジスタ（ＴT1）が構成されている。ゲート電極１０５
ｂｂとゲート酸化膜１０３と（第２のＮ型のソース領域
である）Ｎ型拡散層１０６ｂｃと（第２のＮ型のドレイ
ン領域であり，第４のＮ型のドレイン領域でもある）Ｎ
型拡散層１０６ｂｂとから、第２の転送用ＮチャネルＭ
ＯＳトランジスタ（ＴT2）が構成されている。ゲート電
極１０５ａａとゲート酸化膜１０３と（第３のＮ型のソ
ース領域である）Ｎ型拡散層１０６ａａとＮ型拡散層１
０６ａｂとから、第１の駆動用ＮチャネルＭＯＳトラン
ジスタ（ＴD1）が構成されている。ゲート電極１０５ｂ
ａとゲート酸化膜１０３と（第４のＮ型のソース領域で
ある）Ｎ型拡散層１０６ｂａとＮ型拡散層１０６ｂｂと
から、第２の駆動用ＮチャネルＭＯＳトランジスタ（Ｔ
D2）が構成されている。
５ａｂおよびゲート電極１０５ｂｂは、メモリセルの外
部において接続されている。ゲート電極１０５ａｂとゲ
ート酸化膜１０３と（第１のＮ型のソース領域である）
Ｎ型拡散層１０６ａｃと（第１のＮ型のドレイン領域で
あり，第３のＮ型のドレイン領域でもある）Ｎ型拡散層
１０６ａｂとから、第１の転送用ＮチャネルＭＯＳトラ
ンジスタ（ＴT1）が構成されている。ゲート電極１０５
ｂｂとゲート酸化膜１０３と（第２のＮ型のソース領域
である）Ｎ型拡散層１０６ｂｃと（第２のＮ型のドレイ
ン領域であり，第４のＮ型のドレイン領域でもある）Ｎ
型拡散層１０６ｂｂとから、第２の転送用ＮチャネルＭ
ＯＳトランジスタ（ＴT2）が構成されている。ゲート電
極１０５ａａとゲート酸化膜１０３と（第３のＮ型のソ
ース領域である）Ｎ型拡散層１０６ａａとＮ型拡散層１
０６ａｂとから、第１の駆動用ＮチャネルＭＯＳトラン
ジスタ（ＴD1）が構成されている。ゲート電極１０５ｂ
ａとゲート酸化膜１０３と（第４のＮ型のソース領域で
ある）Ｎ型拡散層１０６ｂａとＮ型拡散層１０６ｂｂと
から、第２の駆動用ＮチャネルＭＯＳトランジスタ（Ｔ
D2）が構成されている。
【００４２】これらの４つのＮチャネルＭＯＳトランジ
スタは、平坦な表面を有し，少なくとも底面が酸化シリ
コン膜から成る層間絶縁膜１０７により覆われている。
この層間絶縁膜１０７は、例えば、膜厚１００ｎｍ程度
の酸化シリコン膜を下層に有し，膜厚６００ｎｍ程度の
ＢＰＳＧ膜を上層に有する積層膜から成る。層間絶縁膜
１０７の膜厚は、最も厚い部分で７００ｎｍ程度であ
り、最も薄い部分では２００ｎｍ程度であり、コンタク
ト孔１０４ｂ，１０４ａ直上部分のゲート電極１０５ａ
ａ，１０５ｂａでは４５０ｎｍ程度である。この層間絶
縁膜１０７には、それぞれＮ型拡散層１０６ａａおよび
Ｎ型拡散層１０６ｂａに達する（第１の）接地コンタク
ト孔１０８ａおよび（第２の）接地コンタクト孔１０８
ｂが設けられている。Ｎ型拡散層１０６ａａ，１０６ｂ
ａは、これらの接地コンタクト孔１０８ａ，１０８ｂを
介して、層間絶縁膜１０７の表面に設けらてた接地線１
０９に接続されている。この接地線１０９は１００ｎｍ
程度の膜厚のタングステン・シリサイド膜から成り、こ
の接地線１０９にはノード・コンタクト孔およびビット
・コンタクト孔（後述する）の通過する領域にこれらコ
ンタクト孔に対して０．２μｍ程度のマージンを有する
開口部が設けられている。
スタは、平坦な表面を有し，少なくとも底面が酸化シリ
コン膜から成る層間絶縁膜１０７により覆われている。
この層間絶縁膜１０７は、例えば、膜厚１００ｎｍ程度
の酸化シリコン膜を下層に有し，膜厚６００ｎｍ程度の
ＢＰＳＧ膜を上層に有する積層膜から成る。層間絶縁膜
１０７の膜厚は、最も厚い部分で７００ｎｍ程度であ
り、最も薄い部分では２００ｎｍ程度であり、コンタク
ト孔１０４ｂ，１０４ａ直上部分のゲート電極１０５ａ
ａ，１０５ｂａでは４５０ｎｍ程度である。この層間絶
縁膜１０７には、それぞれＮ型拡散層１０６ａａおよび
Ｎ型拡散層１０６ｂａに達する（第１の）接地コンタク
ト孔１０８ａおよび（第２の）接地コンタクト孔１０８
ｂが設けられている。Ｎ型拡散層１０６ａａ，１０６ｂ
ａは、これらの接地コンタクト孔１０８ａ，１０８ｂを
介して、層間絶縁膜１０７の表面に設けらてた接地線１
０９に接続されている。この接地線１０９は１００ｎｍ
程度の膜厚のタングステン・シリサイド膜から成り、こ
の接地線１０９にはノード・コンタクト孔およびビット
・コンタクト孔（後述する）の通過する領域にこれらコ
ンタクト孔に対して０．２μｍ程度のマージンを有する
開口部が設けられている。
【００４３】接地線１０９を含めて層間絶縁膜１０７の
表面は、平坦な表面を有し，少なくとも表面が酸化シリ
コン膜から成る層間絶縁膜１１３により覆われている。
この層間絶縁膜１１３は、例えば、膜厚１５０ｎｍ程度
のＢＰＳＧ膜を下層に有し，膜厚１５０ｎｍ程度の酸化
シリコン膜を上層に有する積層膜からなる。接地線１０
９上での層間絶縁膜１１３の膜厚は２００ｎｍ程度であ
り、この部分の層間絶縁膜１１３は膜厚１５０ｎｍ程度
のＢＰＳＧ膜と膜厚５０ｎｍ程度の酸化シリコン膜とか
ら成る。層間絶縁膜１１３の表面上には、トップ・ゲー
ト型の第１，第２の負荷用Ｐチャネル薄膜トランジスタ
（ＴL1，ＴL2）が設けられている。
表面は、平坦な表面を有し，少なくとも表面が酸化シリ
コン膜から成る層間絶縁膜１１３により覆われている。
この層間絶縁膜１１３は、例えば、膜厚１５０ｎｍ程度
のＢＰＳＧ膜を下層に有し，膜厚１５０ｎｍ程度の酸化
シリコン膜を上層に有する積層膜からなる。接地線１０
９上での層間絶縁膜１１３の膜厚は２００ｎｍ程度であ
り、この部分の層間絶縁膜１１３は膜厚１５０ｎｍ程度
のＢＰＳＧ膜と膜厚５０ｎｍ程度の酸化シリコン膜とか
ら成る。層間絶縁膜１１３の表面上には、トップ・ゲー
ト型の第１，第２の負荷用Ｐチャネル薄膜トランジスタ
（ＴL1，ＴL2）が設けられている。
【００４４】この層間絶縁膜１１３の表面上には、膜厚
４０ｎｍ前後の第１の多結晶シリコン膜からなる第１，
第２の多結晶シリコン膜パターンが設けられている。第
１の多結晶シリコン膜パターンは（第１のＰ型のドレイ
ン領域である）Ｐ型拡散領域１４６ａａ，（第１の）チ
ャネル領域１３１ａａおよび（第１のＰ型のソース領域
である）Ｐ型拡散領域１４６ａｂからなり、第２の多結
晶シリコン膜パターンは（第２のＰ型のドレイン領域で
ある）Ｐ型拡散領域１４６ｂａ，（第２の）チャネル領
域１３１ｂａおよび（第２のＰ型のソース領域である）
Ｐ型拡散領域１４６ｂｂからなる。これらのＰ型拡散領
域１４６ａａ，１４６ａｂ，１４６ｂａ，１４６ｂｂの
不純物濃度は、１０18〜１０20ｃｍ-3程度である。な
お、これらＰ型拡散領域１４６ａａ等の不純物濃度が１
０21ｃｍ-3台になると、ＴＦＴのチャネル・リークが増
大し、好ましくない。チャネル領域１３１ａａ，１３１
ｂａは、それぞれ１０16〜１０18ｃｍ-3の不純物濃度を
有するＮ型の多結晶シリコン膜からなる。Ｐ型拡散領域
１４６ｂａおよびＰ型拡散領域１４６ａａは、層間絶縁
膜１１３並びに層間絶縁膜１０７を介して、それぞれゲ
ート電極１０５ａａのコンタクト孔１０４ｂに接続され
る部分の直上に延在された部分およびゲート電極１０５
ｂａのコンタクト孔１０４ａに接続される部分の直上に
延在された部分を有する。Ｐ型拡散領域１４６ａｂおよ
びＰ型拡散領域１４６ｂｂは、それぞれ電源線の一部を
なし、両者はメモリセルの外部で接続されている。
４０ｎｍ前後の第１の多結晶シリコン膜からなる第１，
第２の多結晶シリコン膜パターンが設けられている。第
１の多結晶シリコン膜パターンは（第１のＰ型のドレイ
ン領域である）Ｐ型拡散領域１４６ａａ，（第１の）チ
ャネル領域１３１ａａおよび（第１のＰ型のソース領域
である）Ｐ型拡散領域１４６ａｂからなり、第２の多結
晶シリコン膜パターンは（第２のＰ型のドレイン領域で
ある）Ｐ型拡散領域１４６ｂａ，（第２の）チャネル領
域１３１ｂａおよび（第２のＰ型のソース領域である）
Ｐ型拡散領域１４６ｂｂからなる。これらのＰ型拡散領
域１４６ａａ，１４６ａｂ，１４６ｂａ，１４６ｂｂの
不純物濃度は、１０18〜１０20ｃｍ-3程度である。な
お、これらＰ型拡散領域１４６ａａ等の不純物濃度が１
０21ｃｍ-3台になると、ＴＦＴのチャネル・リークが増
大し、好ましくない。チャネル領域１３１ａａ，１３１
ｂａは、それぞれ１０16〜１０18ｃｍ-3の不純物濃度を
有するＮ型の多結晶シリコン膜からなる。Ｐ型拡散領域
１４６ｂａおよびＰ型拡散領域１４６ａａは、層間絶縁
膜１１３並びに層間絶縁膜１０７を介して、それぞれゲ
ート電極１０５ａａのコンタクト孔１０４ｂに接続され
る部分の直上に延在された部分およびゲート電極１０５
ｂａのコンタクト孔１０４ａに接続される部分の直上に
延在された部分を有する。Ｐ型拡散領域１４６ａｂおよ
びＰ型拡散領域１４６ｂｂは、それぞれ電源線の一部を
なし、両者はメモリセルの外部で接続されている。
【００４５】上記第１，第２の多結晶シリコン膜パター
ンを含めて、層間絶縁膜１１３の表面は、膜厚１５ｎｍ
前後の酸化シリコン膜からなるゲート絶縁膜１３３によ
り覆われている。ゲート絶縁膜１３３の表面上には、１
０16〜１０20ｃｍ-3程度のＮ型もしくはＰ型の不純物を
含み，１００ｎｍ程度の膜厚を有する第２の多結晶シリ
コン膜からなる（第３の）多結晶シリコン膜パターン１
３５ａ，（第４の）多結晶シリコン膜パターン１３５ｂ
が設けられている。多結晶シリコン膜パターン１３５ａ
は、ゲート絶縁膜１３３を介してチャネル領域１３１ａ
ａ上を覆い、ゲート絶縁膜１３３，層間絶縁膜１１３並
びに層間絶縁膜１０７を介してゲート電極１０５ａａの
コンタクト孔１０４ｂに接続される部分の直上に延在す
る部分を有している。多結晶シリコン膜パターン１３５
ｂは、ゲート絶縁膜１３３を介してチャネル領域１３１
ｂａ上を覆い、ゲート絶縁膜１３３，層間絶縁膜１１３
並びに層間絶縁膜１０７を介してゲート電極１０５ｂａ
のコンタクト孔１０４ａに接続される部分の直上に延在
する部分を有している。
ンを含めて、層間絶縁膜１１３の表面は、膜厚１５ｎｍ
前後の酸化シリコン膜からなるゲート絶縁膜１３３によ
り覆われている。ゲート絶縁膜１３３の表面上には、１
０16〜１０20ｃｍ-3程度のＮ型もしくはＰ型の不純物を
含み，１００ｎｍ程度の膜厚を有する第２の多結晶シリ
コン膜からなる（第３の）多結晶シリコン膜パターン１
３５ａ，（第４の）多結晶シリコン膜パターン１３５ｂ
が設けられている。多結晶シリコン膜パターン１３５ａ
は、ゲート絶縁膜１３３を介してチャネル領域１３１ａ
ａ上を覆い、ゲート絶縁膜１３３，層間絶縁膜１１３並
びに層間絶縁膜１０７を介してゲート電極１０５ａａの
コンタクト孔１０４ｂに接続される部分の直上に延在す
る部分を有している。多結晶シリコン膜パターン１３５
ｂは、ゲート絶縁膜１３３を介してチャネル領域１３１
ｂａ上を覆い、ゲート絶縁膜１３３，層間絶縁膜１１３
並びに層間絶縁膜１０７を介してゲート電極１０５ｂａ
のコンタクト孔１０４ａに接続される部分の直上に延在
する部分を有している。
【００４６】上記多結晶シリコン膜パターン１３５ａ，
ゲート絶縁膜１３３，Ｐ型拡散領域１４６ｂａ，層間絶
縁膜１１３，層間絶縁膜１０７およびゲート酸化膜１０
３を貫通してゲート電極１０５ａａに達する（第１の）
ノード・コンタクト孔１３８ｂと、上記多結晶シリコン
膜パターン１３５ｂ，ゲート絶縁膜１３３，Ｐ型拡散領
域１４６ａａ，層間絶縁膜１１３，層間絶縁膜１０７お
よびゲート酸化膜１０３を貫通してゲート電極１０５ｂ
ａに達する（第２の）ノード・コンタクト孔１３８ａと
が設けられている。これらノード・コンタクト孔１３８
ａ，１３８ｂの口径は、０．４μｍ程度である。
ゲート絶縁膜１３３，Ｐ型拡散領域１４６ｂａ，層間絶
縁膜１１３，層間絶縁膜１０７およびゲート酸化膜１０
３を貫通してゲート電極１０５ａａに達する（第１の）
ノード・コンタクト孔１３８ｂと、上記多結晶シリコン
膜パターン１３５ｂ，ゲート絶縁膜１３３，Ｐ型拡散領
域１４６ａａ，層間絶縁膜１１３，層間絶縁膜１０７お
よびゲート酸化膜１０３を貫通してゲート電極１０５ｂ
ａに達する（第２の）ノード・コンタクト孔１３８ａと
が設けられている。これらノード・コンタクト孔１３８
ａ，１３８ｂの口径は、０．４μｍ程度である。
【００４７】１００ｎｍ程度の膜厚の（導電体膜であ
る）タングステン・シリサイド膜からなる（第１の導電
体膜パターンである）タングステン・シリサイド膜パタ
ーン１４１ａは、多結晶シリコン膜パターン１３５ａの
上面を選択的に覆い、ノード・コンタクト孔１３８ｂを
介してゲート電極１０５ａａに接続されている。（第５
の）ゲート電極１４５ａは、これらのタングステン・シ
リサイド膜パターン１４１ａと多結晶シリコン膜パター
ン１３５ａとから構成されている。上記タングステン・
シリサイド膜からなる（第２の導電体膜パターンであ
る）タングステン・シリサイド膜パターン１４１ｂは、
多結晶シリコン膜パターン１３５ｂの上面を選択的に覆
い、ノード・コンタクト孔１３８ａを介してゲート電極
１０５ｂａに接続されている。（第６の）ゲート電極１
４５ｂは、このタングステン・シリサイド膜パターン１
４１ｂと多結晶シリコン膜パターン１３５ｂとから構成
されている。これらのゲート電極１４５ａ，１４５ｂの
ゲート長（チャネル長ではない）およびゲート幅は、そ
れぞれ０．８μｍ程度および０．４μｍ程度である。
る）タングステン・シリサイド膜からなる（第１の導電
体膜パターンである）タングステン・シリサイド膜パタ
ーン１４１ａは、多結晶シリコン膜パターン１３５ａの
上面を選択的に覆い、ノード・コンタクト孔１３８ｂを
介してゲート電極１０５ａａに接続されている。（第５
の）ゲート電極１４５ａは、これらのタングステン・シ
リサイド膜パターン１４１ａと多結晶シリコン膜パター
ン１３５ａとから構成されている。上記タングステン・
シリサイド膜からなる（第２の導電体膜パターンであ
る）タングステン・シリサイド膜パターン１４１ｂは、
多結晶シリコン膜パターン１３５ｂの上面を選択的に覆
い、ノード・コンタクト孔１３８ａを介してゲート電極
１０５ｂａに接続されている。（第６の）ゲート電極１
４５ｂは、このタングステン・シリサイド膜パターン１
４１ｂと多結晶シリコン膜パターン１３５ｂとから構成
されている。これらのゲート電極１４５ａ，１４５ｂの
ゲート長（チャネル長ではない）およびゲート幅は、そ
れぞれ０．８μｍ程度および０．４μｍ程度である。
【００４８】第１の負荷用ＰチャネルＴＦＴ（ＴL1）
は、ゲート電極１４５ａとゲート絶縁膜１３３とＰ型拡
散領域１４６ａａとチャネル領域１３１ａａとＰ型拡散
領域１４６ａｂとから構成される。第２の負荷用Ｐチャ
ネルＴＦＴ（ＴL2）は、ゲート電極１４５ｂとゲート絶
縁膜１３３とＰ型拡散領域１４６ｂａとチャネル領域１
３１ｂａとＰ型拡散領域１４６ｂｂとから構成される。
これらタングステン・シリサイド膜パターン１４１ａお
よびノード・コンタクト孔１３８ｂを介して、ゲート電
極１４５ａと、Ｐ型拡散領域１４６ｂａと、Ｎ型拡散層
１０６ｂｂに接続されたゲート電極１０５ａａとが接続
され、第２のノード（Ｎ2 ）が形成される。同様に、こ
れらタングステン・シリサイド膜パターン１４１ｂおよ
びノード・コンタクト孔１３８ａを介して、ゲート電極
１４５ｂと、Ｐ型拡散領域１４６ａａと、Ｎ型拡散層１
０６ａｂに接続されたゲート電極１０５ｂａとが接続さ
れ、第１のノード（Ｎ1 ）が形成される。
は、ゲート電極１４５ａとゲート絶縁膜１３３とＰ型拡
散領域１４６ａａとチャネル領域１３１ａａとＰ型拡散
領域１４６ａｂとから構成される。第２の負荷用Ｐチャ
ネルＴＦＴ（ＴL2）は、ゲート電極１４５ｂとゲート絶
縁膜１３３とＰ型拡散領域１４６ｂａとチャネル領域１
３１ｂａとＰ型拡散領域１４６ｂｂとから構成される。
これらタングステン・シリサイド膜パターン１４１ａお
よびノード・コンタクト孔１３８ｂを介して、ゲート電
極１４５ａと、Ｐ型拡散領域１４６ｂａと、Ｎ型拡散層
１０６ｂｂに接続されたゲート電極１０５ａａとが接続
され、第２のノード（Ｎ2 ）が形成される。同様に、こ
れらタングステン・シリサイド膜パターン１４１ｂおよ
びノード・コンタクト孔１３８ａを介して、ゲート電極
１４５ｂと、Ｐ型拡散領域１４６ａａと、Ｎ型拡散層１
０６ａｂに接続されたゲート電極１０５ｂａとが接続さ
れ、第１のノード（Ｎ1 ）が形成される。
【００４９】なお、本実施例では、導電体膜としてタン
グステン・シリサイド膜を採用したが、これに限定され
るものではなく、タングステン膜，モリブデン膜等の高
融点金属膜、モリブデン・シリサイド膜，チタン・シリ
サイド膜等の高融点金属シリサイド膜でもよく、さらに
は、窒化チタン膜，チタン・タングステン膜等でもよ
い。
グステン・シリサイド膜を採用したが、これに限定され
るものではなく、タングステン膜，モリブデン膜等の高
融点金属膜、モリブデン・シリサイド膜，チタン・シリ
サイド膜等の高融点金属シリサイド膜でもよく、さらに
は、窒化チタン膜，チタン・タングステン膜等でもよ
い。
【００５０】第１，第２の負荷用ＰチャネルＴＦＴ（お
よびゲート絶縁膜１３３）を含めて、層間絶縁膜１１３
の表面は、平坦な表面を有し，少なくとも底面が酸化シ
リコン膜から成る層間絶縁膜１５３により覆われてい
る。この層間絶縁膜１５３は、例えば、膜厚１００ｎｍ
程度の酸化シリコン膜を下層に有し，膜厚４００ｎｍ程
度のＢＰＳＧ膜を上層に有する積層膜から成る。上記層
間絶縁膜１５３，ゲート絶縁膜１３３，層間絶縁膜１１
３，層間絶縁膜１０７およびゲート酸化膜１０３を貫通
してＮ型拡散層１０６ａｃに達する（第１の）ビット・
コンタクト孔１５４ａと、層間絶縁膜１５３，ゲート絶
縁膜１３３，層間絶縁膜１１３，層間絶縁膜１０７およ
びゲート酸化膜１０３を貫通してＮ型拡散層１０６ｂｃ
に達する（第２の）ビット・コンタクト孔１５４ｂとが
設けられている。これらビット・コンタクト孔１５４
ａ，１５４ｂの口径は、０．４μｍ程度である。層間絶
縁膜１５３の表面上に設けられた（一対の）ビット線１
５９ａ（ＢＬ−１）およびビット線１５９ｂ（ＢＬ−
２）は、ビット・コンタクト孔１５４ａおよびビット・
コンタクト孔１５４ｂを介して、それぞれＮ型拡散層１
０６ａｃおよびＮ型拡散層１０６ｂｃに接続されてい
る。
よびゲート絶縁膜１３３）を含めて、層間絶縁膜１１３
の表面は、平坦な表面を有し，少なくとも底面が酸化シ
リコン膜から成る層間絶縁膜１５３により覆われてい
る。この層間絶縁膜１５３は、例えば、膜厚１００ｎｍ
程度の酸化シリコン膜を下層に有し，膜厚４００ｎｍ程
度のＢＰＳＧ膜を上層に有する積層膜から成る。上記層
間絶縁膜１５３，ゲート絶縁膜１３３，層間絶縁膜１１
３，層間絶縁膜１０７およびゲート酸化膜１０３を貫通
してＮ型拡散層１０６ａｃに達する（第１の）ビット・
コンタクト孔１５４ａと、層間絶縁膜１５３，ゲート絶
縁膜１３３，層間絶縁膜１１３，層間絶縁膜１０７およ
びゲート酸化膜１０３を貫通してＮ型拡散層１０６ｂｃ
に達する（第２の）ビット・コンタクト孔１５４ｂとが
設けられている。これらビット・コンタクト孔１５４
ａ，１５４ｂの口径は、０．４μｍ程度である。層間絶
縁膜１５３の表面上に設けられた（一対の）ビット線１
５９ａ（ＢＬ−１）およびビット線１５９ｂ（ＢＬ−
２）は、ビット・コンタクト孔１５４ａおよびビット・
コンタクト孔１５４ｂを介して、それぞれＮ型拡散層１
０６ａｃおよびＮ型拡散層１０６ｂｃに接続されてい
る。
【００５１】なお、本実施例では、接地線１０９は層間
絶縁膜１０７の表面上に設けられているが、この位置お
よび形状に限定されるものではない。例えば負荷用Ｐチ
ャネルＴＦＴを層間絶縁膜１０７の表面上に設け、接地
線を層間絶縁膜１１３あるいは層間絶縁膜１５３の表面
上に設けてもよい。但し層間絶縁膜１１３の表面上に設
ける場合には、接地線の形状を網目状にすることが困難
になる。
絶縁膜１０７の表面上に設けられているが、この位置お
よび形状に限定されるものではない。例えば負荷用Ｐチ
ャネルＴＦＴを層間絶縁膜１０７の表面上に設け、接地
線を層間絶縁膜１１３あるいは層間絶縁膜１５３の表面
上に設けてもよい。但し層間絶縁膜１１３の表面上に設
ける場合には、接地線の形状を網目状にすることが困難
になる。
【００５２】図１と、図１（ａ）並びに（ｂ）のＸＸ線
での製造工程の断面模式図である図２および図３とを併
せて参照すると、上記第１の実施例のＳＲＡＭのメモリ
セルは０．４μｍデザイン・ルールにより形成され、以
下のように製造される。
での製造工程の断面模式図である図２および図３とを併
せて参照すると、上記第１の実施例のＳＲＡＭのメモリ
セルは０．４μｍデザイン・ルールにより形成され、以
下のように製造される。
【００５３】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域には選択酸化法により５００ｎｍ程度の膜厚
を有するフィールド酸化膜１０２が形成され、素子形成
領域には熱酸化により１０ｎｍ前後の膜厚を有するゲー
ト酸化膜１０３が形成される。ゲート酸化膜１０３の所
定の位置に、バッファード弗酸を用いたウェット・エッ
チング等により、コンタクト孔１０４ａ，１０４ｂが形
成される。これらのコンタクト孔１０４ａ，１０４ｂの
口径は０．４μｍ程度である。これらのコンタクト孔１
０４ａ，１０４ｂがウェット・エッチングにより形成で
きるのは、多少のオーバー・エッチングによりこれらの
コンタクト孔の口径が多少広くなっても支障が無いから
である。
子分離領域には選択酸化法により５００ｎｍ程度の膜厚
を有するフィールド酸化膜１０２が形成され、素子形成
領域には熱酸化により１０ｎｍ前後の膜厚を有するゲー
ト酸化膜１０３が形成される。ゲート酸化膜１０３の所
定の位置に、バッファード弗酸を用いたウェット・エッ
チング等により、コンタクト孔１０４ａ，１０４ｂが形
成される。これらのコンタクト孔１０４ａ，１０４ｂの
口径は０．４μｍ程度である。これらのコンタクト孔１
０４ａ，１０４ｂがウェット・エッチングにより形成で
きるのは、多少のオーバー・エッチングによりこれらの
コンタクト孔の口径が多少広くなっても支障が無いから
である。
【００５４】次に、例えばＬＰＣＶＤ法とイオン注入と
により膜厚１００ｎｍ程度のＮ型の多結晶シリコン膜が
全面に形成され、続いて例えばスパッタリングにより膜
厚１５０ｎｍ程度のタングステン・シリサイド膜が全面
に形成される。タングステン・シリサイド膜の膜厚をあ
る程度厚めにしてあるのは、この積層膜により形成され
るワード線を兼たゲート電極の抵抗を低めにするためで
ある。この積層膜が（例えば、ＳＦ6 ，ＨＢｒおよびＣ
ｌ2 からなるエッチング・ガスを用いた異方性ドライ・
エッチングにより）パターニングされ、ポリサイド構造
のゲート電極１０５ａａ，１０５ａｂ，１０５ｂａ，１
０５ｂｂが形成される。これらゲート電極１０５ａａ等
のゲート長は０．４μｍ程度である。ゲート電極１０５
ａａ，１０５ｂａのゲート幅は１．０μｍ前後であり、
ゲート電極１０５ａｂ，１０５ｂｂのゲート幅は０．４
μｍ程度である。ゲート電極１０５ａａ，１０５ｂａ
は、それぞれコンタクト孔１０４ｂ，１０４ａを介して
Ｐ型シリコン基板１０１表面に接続される。このとき、
例えばコンタクト孔１０４ｂにおけるゲート電極１０５
ａａの先端とゲート酸化膜１０３とのオーバーラップ・
マージンは、０．２μｍ程度である。換言すれば、例え
ばコンタクト孔１０４ｂの部分でのゲート電極１０５ａ
ａは１．０μｍ□になっている。コンタクト孔１０４
ｂ，１０４ａの部分でゲート電極１０５ａａ，１０５ｂ
ａを広くしてあるのは、これらの部分でゲート電極１０
５ａａ，１０５ｂａの上面がノード・コンタクト孔の底
部を成すためである。
により膜厚１００ｎｍ程度のＮ型の多結晶シリコン膜が
全面に形成され、続いて例えばスパッタリングにより膜
厚１５０ｎｍ程度のタングステン・シリサイド膜が全面
に形成される。タングステン・シリサイド膜の膜厚をあ
る程度厚めにしてあるのは、この積層膜により形成され
るワード線を兼たゲート電極の抵抗を低めにするためで
ある。この積層膜が（例えば、ＳＦ6 ，ＨＢｒおよびＣ
ｌ2 からなるエッチング・ガスを用いた異方性ドライ・
エッチングにより）パターニングされ、ポリサイド構造
のゲート電極１０５ａａ，１０５ａｂ，１０５ｂａ，１
０５ｂｂが形成される。これらゲート電極１０５ａａ等
のゲート長は０．４μｍ程度である。ゲート電極１０５
ａａ，１０５ｂａのゲート幅は１．０μｍ前後であり、
ゲート電極１０５ａｂ，１０５ｂｂのゲート幅は０．４
μｍ程度である。ゲート電極１０５ａａ，１０５ｂａ
は、それぞれコンタクト孔１０４ｂ，１０４ａを介して
Ｐ型シリコン基板１０１表面に接続される。このとき、
例えばコンタクト孔１０４ｂにおけるゲート電極１０５
ａａの先端とゲート酸化膜１０３とのオーバーラップ・
マージンは、０．２μｍ程度である。換言すれば、例え
ばコンタクト孔１０４ｂの部分でのゲート電極１０５ａ
ａは１．０μｍ□になっている。コンタクト孔１０４
ｂ，１０４ａの部分でゲート電極１０５ａａ，１０５ｂ
ａを広くしてあるのは、これらの部分でゲート電極１０
５ａａ，１０５ｂａの上面がノード・コンタクト孔の底
部を成すためである。
【００５５】フィールド酸化膜１０２とゲート電極１０
５ａａ，１０５ａｂ，１０５ｂａ，１０５ｂｂとをマス
クにした砒素のイオン注入等により、Ｐ型シリコン基板
１０１の表面にはＮ型拡散層１０６ａａ，１０６ａｂ，
１０６ａｃ，１０６ｂａ，１０６ｂｂ，１０６ｂｃが形
成される。Ｎ型拡散層１０６ａａ等の不純物濃度は１０
20〜１０21ｃｍ-3程度である。例えば、コンタクト孔１
０４ａ直下（ポリサイド構造を成すタングステン・シリ
サイド膜とＮ型の多結晶シリコン膜とからの拡散により
形成される）に形成されるＮ型拡散層の接合の深さは
０．２〜０．３μｍ程度であり、ゲート酸化膜１０３直
下（イオン注入により形成される）に形成されるＮ型拡
散層の接合の深さは０．１５〜０．２μｍ程度である。
このため、これら２つのＮ型拡散層は（横方向の拡散に
より）接続され、Ｎ型拡散層１０６ａｂが形成されるこ
とになる。
５ａａ，１０５ａｂ，１０５ｂａ，１０５ｂｂとをマス
クにした砒素のイオン注入等により、Ｐ型シリコン基板
１０１の表面にはＮ型拡散層１０６ａａ，１０６ａｂ，
１０６ａｃ，１０６ｂａ，１０６ｂｂ，１０６ｂｃが形
成される。Ｎ型拡散層１０６ａａ等の不純物濃度は１０
20〜１０21ｃｍ-3程度である。例えば、コンタクト孔１
０４ａ直下（ポリサイド構造を成すタングステン・シリ
サイド膜とＮ型の多結晶シリコン膜とからの拡散により
形成される）に形成されるＮ型拡散層の接合の深さは
０．２〜０．３μｍ程度であり、ゲート酸化膜１０３直
下（イオン注入により形成される）に形成されるＮ型拡
散層の接合の深さは０．１５〜０．２μｍ程度である。
このため、これら２つのＮ型拡散層は（横方向の拡散に
より）接続され、Ｎ型拡散層１０６ａｂが形成されるこ
とになる。
【００５６】次に、ＬＰＣＶＤ法および例えば化学的機
械研磨法（ＣＭＰ）等により、平坦な表面を有し，少な
くとも底面が酸化シリコン膜からなる層間絶縁膜１０７
が全面に形成される。この層間絶縁膜１０７は、例えば
次のように形成される。ＬＰＣＶＤ法により膜厚１００
ｎｍ程度の酸化シリコン膜が全面に形成され、続いて、
ＬＰＣＶＤ法等により膜厚６００ｎｍ程度のＢＰＳＧ膜
が形成される。（例えば８００〜８５０℃でのリフロー
処理を行なった後）ＣＭＰにより表面が平坦化される。
Ｎ型拡散層１０６ａａ，１０６ｂａに達する接地コンタ
クト孔１０８ａ，１０８ｂが層間絶縁膜１０７に形成さ
れる。全面にタングステン・シリサイド膜が形成され
る。例えばＳＦ6 ，ＨＢｒおよびＣｌ2 からなるエッチ
ング・ガスを用いた異方性ドライ・エッチングにより、
このタングステン・シリサイド膜の所定の領域（後工程
で形成されるノード・コンタクト孔，ビット・コンタク
ト孔が通過する部分に例えば０．２μｍ程度のマージン
を有した領域）に開口部（例えば、口径は１．０μｍ）
が形成され、接地コンタクト孔１０８ａ，１０８ｂを介
してＮ型拡散層１０６ａａ，１０６ｂａに接続される
（このタングステン・シリサイド膜からなる）接地線１
０９が形成される〔図１（ａ），図１（ｃ），図２
（ａ）〕。
械研磨法（ＣＭＰ）等により、平坦な表面を有し，少な
くとも底面が酸化シリコン膜からなる層間絶縁膜１０７
が全面に形成される。この層間絶縁膜１０７は、例えば
次のように形成される。ＬＰＣＶＤ法により膜厚１００
ｎｍ程度の酸化シリコン膜が全面に形成され、続いて、
ＬＰＣＶＤ法等により膜厚６００ｎｍ程度のＢＰＳＧ膜
が形成される。（例えば８００〜８５０℃でのリフロー
処理を行なった後）ＣＭＰにより表面が平坦化される。
Ｎ型拡散層１０６ａａ，１０６ｂａに達する接地コンタ
クト孔１０８ａ，１０８ｂが層間絶縁膜１０７に形成さ
れる。全面にタングステン・シリサイド膜が形成され
る。例えばＳＦ6 ，ＨＢｒおよびＣｌ2 からなるエッチ
ング・ガスを用いた異方性ドライ・エッチングにより、
このタングステン・シリサイド膜の所定の領域（後工程
で形成されるノード・コンタクト孔，ビット・コンタク
ト孔が通過する部分に例えば０．２μｍ程度のマージン
を有した領域）に開口部（例えば、口径は１．０μｍ）
が形成され、接地コンタクト孔１０８ａ，１０８ｂを介
してＮ型拡散層１０６ａａ，１０６ｂａに接続される
（このタングステン・シリサイド膜からなる）接地線１
０９が形成される〔図１（ａ），図１（ｃ），図２
（ａ）〕。
【００５７】続いて、ＬＰＣＶＤ法，ＣＭＰ等により、
平坦な表面を有し，少なくとも表面が酸化シリコン膜か
ら成る層間絶縁膜１３３が全面に形成される。この層間
絶縁膜１１３は、例えば次のように形成される。例えば
ＬＰＣＶＤ法により膜厚１５０ｎｍ程度のＢＰＳＧ膜が
全面に形成され、続いて、（例えばリフロー処理を行な
った後）ＬＰＣＶＤ法等により膜厚１５０ｎｍ程度の酸
化シリコン膜が全面に形成され、ＣＭＰにより表面が平
坦化される。ＬＰＣＶＤ法により全面に４０ｎｍ程度の
膜厚を有する非晶質シリコン膜が形成される。６００℃
程度の温度で１０時間程度の熱処理が行なわれ、この非
晶質シリコン膜は多結晶シリコン膜になる。さらにこの
多結晶シリコン膜にＮ型不純物がイオン注入により導入
され、不純物濃度が１０16〜１０18ｃｍ-3程度のＮ型の
多結晶シリコン膜（第１の多結晶シリコン膜）になる。
平坦な表面を有し，少なくとも表面が酸化シリコン膜か
ら成る層間絶縁膜１３３が全面に形成される。この層間
絶縁膜１１３は、例えば次のように形成される。例えば
ＬＰＣＶＤ法により膜厚１５０ｎｍ程度のＢＰＳＧ膜が
全面に形成され、続いて、（例えばリフロー処理を行な
った後）ＬＰＣＶＤ法等により膜厚１５０ｎｍ程度の酸
化シリコン膜が全面に形成され、ＣＭＰにより表面が平
坦化される。ＬＰＣＶＤ法により全面に４０ｎｍ程度の
膜厚を有する非晶質シリコン膜が形成される。６００℃
程度の温度で１０時間程度の熱処理が行なわれ、この非
晶質シリコン膜は多結晶シリコン膜になる。さらにこの
多結晶シリコン膜にＮ型不純物がイオン注入により導入
され、不純物濃度が１０16〜１０18ｃｍ-3程度のＮ型の
多結晶シリコン膜（第１の多結晶シリコン膜）になる。
【００５８】この多結晶シリコン膜が（例えばＨＢｒお
よびＣｌ2 からなるエッチング・ガスを用いた異方性ド
ライ・エッチングにより）パターニングされ、（第１
の）多結晶シリコン膜パターン１３１ａ，（第２の）多
結晶シリコン膜パターン１３１ｂが形成される。多結晶
シリコン膜パターン１３１ａの一端は、層間絶縁膜１１
３，１０７を介して、ゲート電極１０５ｂａにおけるコ
ンタクト孔１０４ａを覆う部分の直上に延在されてい
る。多結晶シリコン膜パターン１３１ｂの一端は、層間
絶縁膜１１３，１０７を介して、ゲート電極１０５ａａ
におけるコンタクト孔１０４ｂを覆う部分の直上に延在
されている。ＬＰＣＶＤ法等により、例えば１５ｎｍ程
度の膜厚の酸化シリコン膜（ＨＴＯ膜）からなるゲート
絶縁膜１３３が全面に形成される。ＬＰＣＶＤ法により
全面に１００ｎｍ程度の膜厚を有する多結晶シリコン膜
が成膜され、イオン注入法により１０16〜１０19ｃｍ-3
のＮ型もしくはＰ型不純物がドープされ、第２の多結晶
シリコン膜１３５が形成される〔図２（ｂ）〕。
よびＣｌ2 からなるエッチング・ガスを用いた異方性ド
ライ・エッチングにより）パターニングされ、（第１
の）多結晶シリコン膜パターン１３１ａ，（第２の）多
結晶シリコン膜パターン１３１ｂが形成される。多結晶
シリコン膜パターン１３１ａの一端は、層間絶縁膜１１
３，１０７を介して、ゲート電極１０５ｂａにおけるコ
ンタクト孔１０４ａを覆う部分の直上に延在されてい
る。多結晶シリコン膜パターン１３１ｂの一端は、層間
絶縁膜１１３，１０７を介して、ゲート電極１０５ａａ
におけるコンタクト孔１０４ｂを覆う部分の直上に延在
されている。ＬＰＣＶＤ法等により、例えば１５ｎｍ程
度の膜厚の酸化シリコン膜（ＨＴＯ膜）からなるゲート
絶縁膜１３３が全面に形成される。ＬＰＣＶＤ法により
全面に１００ｎｍ程度の膜厚を有する多結晶シリコン膜
が成膜され、イオン注入法により１０16〜１０19ｃｍ-3
のＮ型もしくはＰ型不純物がドープされ、第２の多結晶
シリコン膜１３５が形成される〔図２（ｂ）〕。
【００５９】次に、フォトレジスト膜（図示せず）をマ
スクにして、多結晶シリコン膜１３５とゲート絶縁膜１
３３と多結晶シリコン膜パターン１３１ａ並びに多結晶
シリコン膜パターン１３１ｂと層間絶縁膜１１３と層間
絶縁膜１０７とが順次異方性エッチングされ、概ねコン
タクト孔１０４ａ直上の位置でのゲート電極１０５ｂａ
に達する（第１の）ノード・コンタクト孔１３８ａ並び
に概ねコンタクト孔１０４ｂ直上の位置でのゲート電極
１０５ａａに達する（第２の）ノード・コンタクト孔１
３８ｂが形成される。これらのノード・コンタクト孔１
３８ａ，１３８ｂの口径は、０．４μｍ程度である。こ
れらノード・コンタクト孔１３８ａ，１３８ｂに対する
多結晶シリコン膜パターン１３１ａ，１３１ｂのマージ
ンは、０．２μｍ程度である〔図１（ａ）〜（ｃ），図
２（ｃ）〕。
スクにして、多結晶シリコン膜１３５とゲート絶縁膜１
３３と多結晶シリコン膜パターン１３１ａ並びに多結晶
シリコン膜パターン１３１ｂと層間絶縁膜１１３と層間
絶縁膜１０７とが順次異方性エッチングされ、概ねコン
タクト孔１０４ａ直上の位置でのゲート電極１０５ｂａ
に達する（第１の）ノード・コンタクト孔１３８ａ並び
に概ねコンタクト孔１０４ｂ直上の位置でのゲート電極
１０５ａａに達する（第２の）ノード・コンタクト孔１
３８ｂが形成される。これらのノード・コンタクト孔１
３８ａ，１３８ｂの口径は、０．４μｍ程度である。こ
れらノード・コンタクト孔１３８ａ，１３８ｂに対する
多結晶シリコン膜パターン１３１ａ，１３１ｂのマージ
ンは、０．２μｍ程度である〔図１（ａ）〜（ｃ），図
２（ｃ）〕。
【００６０】上記ノード・コンタクト孔１３８ａ，１３
８ｂ形成の異方性エッチングは、例えば次のようになっ
ている。まず、例えばＨＢｒおよびＣｌ2 からなるエッ
チング・ガスを用いた異方性ドライ・エッチングによ
り、多結晶シリコン膜１３５がエッチングされる。次
に、例えばＣＨＦ3 をエッチング・ガスとした異方性ド
ライ・エッチングにより、ゲート絶縁膜１３３がエッチ
ングされる。続いて、例えばＨＢｒおよびＣｌ2 からな
るエッチング・ガスを用いた異方性ドライ・エッチング
により、多結晶シリコン膜パターン１３１ａ並びに多結
晶シリコン膜パターン１３１ｂがエッチングされる。引
き続いて、例えばＣＨＦ3 をエッチング・ガスとした異
方性ドライ・エッチングにより、層間絶縁膜１１３およ
び層間絶縁膜１０７が順次異方性エッチングされる。こ
の異方性エッチングにおいて、層間絶縁膜１１３および
層間絶縁膜１０７の表面が平坦化されているため、この
エッチングの制御性は良好になる。上記フォトレジスト
膜はこの異方性エッチングに長時間曝されることから、
このフォトレジストの除去は酸素プラズマによるアッシ
ングが好ましい。そのため、アッシング後に酸洗浄，稀
弗酸による表面処理が必要になる。本実施例ではゲート
絶縁膜１３３が直接にフォトレジスト膜に接触してない
ため、稀弗酸による表面処理に際して、ゲート絶縁膜１
３３のアンダー・カットは多少生ずるものの、ゲート絶
縁膜１３３の膜厚が局所的に薄くなるこのは回避され
る。
８ｂ形成の異方性エッチングは、例えば次のようになっ
ている。まず、例えばＨＢｒおよびＣｌ2 からなるエッ
チング・ガスを用いた異方性ドライ・エッチングによ
り、多結晶シリコン膜１３５がエッチングされる。次
に、例えばＣＨＦ3 をエッチング・ガスとした異方性ド
ライ・エッチングにより、ゲート絶縁膜１３３がエッチ
ングされる。続いて、例えばＨＢｒおよびＣｌ2 からな
るエッチング・ガスを用いた異方性ドライ・エッチング
により、多結晶シリコン膜パターン１３１ａ並びに多結
晶シリコン膜パターン１３１ｂがエッチングされる。引
き続いて、例えばＣＨＦ3 をエッチング・ガスとした異
方性ドライ・エッチングにより、層間絶縁膜１１３およ
び層間絶縁膜１０７が順次異方性エッチングされる。こ
の異方性エッチングにおいて、層間絶縁膜１１３および
層間絶縁膜１０７の表面が平坦化されているため、この
エッチングの制御性は良好になる。上記フォトレジスト
膜はこの異方性エッチングに長時間曝されることから、
このフォトレジストの除去は酸素プラズマによるアッシ
ングが好ましい。そのため、アッシング後に酸洗浄，稀
弗酸による表面処理が必要になる。本実施例ではゲート
絶縁膜１３３が直接にフォトレジスト膜に接触してない
ため、稀弗酸による表面処理に際して、ゲート絶縁膜１
３３のアンダー・カットは多少生ずるものの、ゲート絶
縁膜１３３の膜厚が局所的に薄くなるこのは回避され
る。
【００６１】次に、ＬＰＣＶＤ法により（導電体膜であ
る）タングステン・シリサイド膜１４１が全面に形成さ
れる。このＬＰＣＶＤ法はＷＦ6 とＳｉＨ2 Ｃｌ2 とを
ソース・ガスとし、ＷＦ6 がＳｉＨ2 Ｃｌ2 により還元
されることによりタングステン・シリサイド膜１４１が
形成される〔図２（ｄ）〕。なお、上記ノード・コンタ
クト孔１３８ａ，１３８ｂのアスペクト比が２．３程度
と高い値であることと、ゲート絶縁膜１３３のアンダー
・カットが在ることとから、このタングステン・シリサ
イド膜１４１の形成を（段差被覆性の悪い）スパッタリ
ングで行なうことは好ましくない。また、表面には多結
晶シリコン膜１３５が露出し，これらノード・コンタク
ト孔１３８ａ，１３８ｂの側壁部には多結晶シリコン膜
パターン１３１ａ，１３１ｂ等が露出しているため、あ
らかじめタングステン膜等の選択成長法によりこれらノ
ード・コンタクト孔１３８ａ，１３８ｂ内を充填してお
く方法も、好ましくない。なお、導電体膜としてタング
ステン・シリサイド膜以外の材料を採用する場合にも、
スパッタリングではなくＬＰＣＶＤ法，ＭＯＣＶＤ法も
しくはＭＢＥ法等により成膜するのが好ましい。例え
ば、モリブデン・シリサイド膜は、ＭｏＣｌ5 をＳｉＨ
4 により還元するＬＰＣＶＤ法により形成できる。
る）タングステン・シリサイド膜１４１が全面に形成さ
れる。このＬＰＣＶＤ法はＷＦ6 とＳｉＨ2 Ｃｌ2 とを
ソース・ガスとし、ＷＦ6 がＳｉＨ2 Ｃｌ2 により還元
されることによりタングステン・シリサイド膜１４１が
形成される〔図２（ｄ）〕。なお、上記ノード・コンタ
クト孔１３８ａ，１３８ｂのアスペクト比が２．３程度
と高い値であることと、ゲート絶縁膜１３３のアンダー
・カットが在ることとから、このタングステン・シリサ
イド膜１４１の形成を（段差被覆性の悪い）スパッタリ
ングで行なうことは好ましくない。また、表面には多結
晶シリコン膜１３５が露出し，これらノード・コンタク
ト孔１３８ａ，１３８ｂの側壁部には多結晶シリコン膜
パターン１３１ａ，１３１ｂ等が露出しているため、あ
らかじめタングステン膜等の選択成長法によりこれらノ
ード・コンタクト孔１３８ａ，１３８ｂ内を充填してお
く方法も、好ましくない。なお、導電体膜としてタング
ステン・シリサイド膜以外の材料を採用する場合にも、
スパッタリングではなくＬＰＣＶＤ法，ＭＯＣＶＤ法も
しくはＭＢＥ法等により成膜するのが好ましい。例え
ば、モリブデン・シリサイド膜は、ＭｏＣｌ5 をＳｉＨ
4 により還元するＬＰＣＶＤ法により形成できる。
【００６２】次に、フォトレジスト膜１４４をマスクに
した異方性エッチングにより、タングステン・シリサイ
ド膜１４１，多結晶シリコン膜１３５が順次パターニン
グされ、（第３の）多結晶シリコン膜パターン１３５ａ
表面上に（第１の導電体膜パターンである）タングステ
ン・シリサイド膜パターン１４１ａが積層されたポリサ
イド構造の（第５の）ゲート電極１４５ａと、（第４
の）多結晶シリコン膜パターン１３５ｂ表面上に（第２
の導電体膜パターンである）タングステン・シリサイド
膜パターン１４１ｂが積層されたポリサイド構造の（第
６の）ゲート電極１４５ｂとが形成される。タングステ
ン・シリサイド膜パターン１４１ａがノード・コンタク
ト孔１３８ｂを介してゲート電極１０５ａａに接続され
ることにより、ゲート電極１４５ａはゲート電極１０５
ａａに接続される。また、タングステン・シリサイド膜
パターン１４１ｂがノード・コンタクト孔１３８ａを介
してゲート電極１０５ｂａに接続されることにより、ゲ
ート電極１４５ｂはゲート電極１０５ｂａに接続され
る。ノード・コンタクト孔１３８ａ，１３８ｂに対する
ゲート電極１４５ｂ，１４５ａのオーバーラップ・マー
ジンは、０．２μｍ前後である。ゲート電極１４５ａお
よびゲート電極１４５ｂのゲート長（チャネル長ではな
い），ゲート幅は、それぞれ０．８μｍ，０．４μｍ程
度である〔図１（ａ）〜（ｃ），図３（ａ）〕。
した異方性エッチングにより、タングステン・シリサイ
ド膜１４１，多結晶シリコン膜１３５が順次パターニン
グされ、（第３の）多結晶シリコン膜パターン１３５ａ
表面上に（第１の導電体膜パターンである）タングステ
ン・シリサイド膜パターン１４１ａが積層されたポリサ
イド構造の（第５の）ゲート電極１４５ａと、（第４
の）多結晶シリコン膜パターン１３５ｂ表面上に（第２
の導電体膜パターンである）タングステン・シリサイド
膜パターン１４１ｂが積層されたポリサイド構造の（第
６の）ゲート電極１４５ｂとが形成される。タングステ
ン・シリサイド膜パターン１４１ａがノード・コンタク
ト孔１３８ｂを介してゲート電極１０５ａａに接続され
ることにより、ゲート電極１４５ａはゲート電極１０５
ａａに接続される。また、タングステン・シリサイド膜
パターン１４１ｂがノード・コンタクト孔１３８ａを介
してゲート電極１０５ｂａに接続されることにより、ゲ
ート電極１４５ｂはゲート電極１０５ｂａに接続され
る。ノード・コンタクト孔１３８ａ，１３８ｂに対する
ゲート電極１４５ｂ，１４５ａのオーバーラップ・マー
ジンは、０．２μｍ前後である。ゲート電極１４５ａお
よびゲート電極１４５ｂのゲート長（チャネル長ではな
い），ゲート幅は、それぞれ０．８μｍ，０．４μｍ程
度である〔図１（ａ）〜（ｃ），図３（ａ）〕。
【００６３】次に、ゲート電極１４５ａ並びにゲート電
極１４５ｂをマスクにして、ボロンのイオン注入が行な
われる。このイオン注入は、上記フォトレジスト膜１４
４を残して行なってもよく、除去した後に行なってもよ
い。このイオン注入とフォトレジスト膜１４４の除去と
が行なわれた後、例えば１０００℃，１０秒間の急速熱
処理（ＲＴＡ）が行なわれる。これにより、（第１の）
多結晶シリコン膜パターン１３１ａには、（第１のＰ型
のドレイン領域である）Ｐ型拡散領域１４６ａａと電源
線の一部を成す（第１のＰ型のソース領域である）Ｐ型
拡散領域１４６ａｂとが形成され、同時に、ゲート電極
１４５ａの概ね直下に（第１の）チャネル領域１３１ａ
ａが残置され、ノード・コンタクト孔１３８ｂの周辺の
一部にＮ型の多結晶シリコン膜パターン１３１ａｂが残
置される。また、（第２の）多結晶シリコン膜パターン
１３１ｂには、（第２のＰ型のドレイン領域である）Ｐ
型拡散領域１４６ｂａと電源線の一部を成す（第２のＰ
型のソース領域である）Ｐ型拡散領域１４６ｂｂとが形
成され、同時に、ゲート電極１４５ｂの概ね直下に（第
２の）チャネル領域１３１ｂａが残置され、ノード・コ
ンタクト孔１３８ａの周辺の一部にＮ型の多結晶シリコ
ン膜パターン１３１ｂｂが残置される。
極１４５ｂをマスクにして、ボロンのイオン注入が行な
われる。このイオン注入は、上記フォトレジスト膜１４
４を残して行なってもよく、除去した後に行なってもよ
い。このイオン注入とフォトレジスト膜１４４の除去と
が行なわれた後、例えば１０００℃，１０秒間の急速熱
処理（ＲＴＡ）が行なわれる。これにより、（第１の）
多結晶シリコン膜パターン１３１ａには、（第１のＰ型
のドレイン領域である）Ｐ型拡散領域１４６ａａと電源
線の一部を成す（第１のＰ型のソース領域である）Ｐ型
拡散領域１４６ａｂとが形成され、同時に、ゲート電極
１４５ａの概ね直下に（第１の）チャネル領域１３１ａ
ａが残置され、ノード・コンタクト孔１３８ｂの周辺の
一部にＮ型の多結晶シリコン膜パターン１３１ａｂが残
置される。また、（第２の）多結晶シリコン膜パターン
１３１ｂには、（第２のＰ型のドレイン領域である）Ｐ
型拡散領域１４６ｂａと電源線の一部を成す（第２のＰ
型のソース領域である）Ｐ型拡散領域１４６ｂｂとが形
成され、同時に、ゲート電極１４５ｂの概ね直下に（第
２の）チャネル領域１３１ｂａが残置され、ノード・コ
ンタクト孔１３８ａの周辺の一部にＮ型の多結晶シリコ
ン膜パターン１３１ｂｂが残置される。
【００６４】上記ＲＴＡによるＰ型拡散領域１４６ａ
ａ，１４６ｂａの接合の横方向の広がりは０．２〜０．
２５μｍ程度（ノード・コンタクト孔１３８ａ，１３８
ｂに対するゲート電極１４５ｂ，１４５ａのオーバーラ
ップ・マージン（０．２μｍ前後）と同程度）である
が、タングステン・シリサイド膜パターン１４１ｂ，１
４１ａ等に添加されたボロンのノード・コンタクト孔１
３８ａ，１３８ｂの側壁部からの拡散があるため、Ｐ型
拡散領域１４６ａａ，１４６ｂａは、それぞれノード・
コンタクト孔１３８ａ，１３８ｂの側壁部に達すること
になる。ノード・コンタクト孔１３８ｂの側壁部おい
て、Ｐ型拡散領域１４６ｂａはタングステン・シリサイ
ド膜パターン１４１ａに接続されることにより、Ｐ型拡
散領域１４６ｂａとゲート電極１４５ａとゲート電極１
０５ａａとＮ型拡散層１０６ｂｂとが接続される。ま
た、ノード・コンタクト孔１３８ａの側壁部おいて、Ｐ
型拡散領域１４６ａａはタングステン・シリサイド膜パ
ターン１４１ｂに接続されることにより、Ｐ型拡散領域
１４６ａａとゲート電極１４５ｂとゲート電極１０５ｂ
ａとＮ型拡散層１０６ａｂとが接続される〔図１（ａ）
〜（ｃ），図３（ｂ）〕。
ａ，１４６ｂａの接合の横方向の広がりは０．２〜０．
２５μｍ程度（ノード・コンタクト孔１３８ａ，１３８
ｂに対するゲート電極１４５ｂ，１４５ａのオーバーラ
ップ・マージン（０．２μｍ前後）と同程度）である
が、タングステン・シリサイド膜パターン１４１ｂ，１
４１ａ等に添加されたボロンのノード・コンタクト孔１
３８ａ，１３８ｂの側壁部からの拡散があるため、Ｐ型
拡散領域１４６ａａ，１４６ｂａは、それぞれノード・
コンタクト孔１３８ａ，１３８ｂの側壁部に達すること
になる。ノード・コンタクト孔１３８ｂの側壁部おい
て、Ｐ型拡散領域１４６ｂａはタングステン・シリサイ
ド膜パターン１４１ａに接続されることにより、Ｐ型拡
散領域１４６ｂａとゲート電極１４５ａとゲート電極１
０５ａａとＮ型拡散層１０６ｂｂとが接続される。ま
た、ノード・コンタクト孔１３８ａの側壁部おいて、Ｐ
型拡散領域１４６ａａはタングステン・シリサイド膜パ
ターン１４１ｂに接続されることにより、Ｐ型拡散領域
１４６ａａとゲート電極１４５ｂとゲート電極１０５ｂ
ａとＮ型拡散層１０６ａｂとが接続される〔図１（ａ）
〜（ｃ），図３（ｂ）〕。
【００６５】次に、ＬＰＣＶＤ法およびＣＭＰ等によ
り、平坦な表面を有し，少なくとも底面が酸化シリコン
膜からなる層間絶縁膜１５３が全面に形成される。この
層間絶縁膜１５３は、例えば次のように形成される。Ｌ
ＰＣＶＤ法により膜厚１００ｎｍ程度の酸化シリコン膜
が全面に形成され、続いて、ＬＰＣＶＤ法等により膜厚
４００ｎｍ程度のＢＰＳＧ膜が形成される。（例えばリ
フロー処理を行なった後）ＣＭＰにより表面が平坦化さ
れる。層間絶縁膜１５３，ゲート絶縁膜１３３，層間絶
縁膜１１３，層間絶縁膜１０７およびゲート酸化膜１０
３が順次異方性ドライ・エッチングされ、Ｎ型拡散層１
０６ａｃに達する（第１の）ビット・コンタクト孔１５
４ａ，Ｎ型拡散層１０６ｂｃに達する（第２の）ビット
・コンタクト孔１５４ｂが形成される。この異方性ドラ
イ・エッチングでは、酸化シリコン系の絶縁膜のみがエ
ッチングされる。これらビット・コンタクト孔１５４
ａ，１５４ｂの口径はそれぞれ０．４μｍ程度であり、
これらビット・コンタクト孔１５４ａ，１５４ｂのアス
ペクト比はそれぞれ３．８程度である。
り、平坦な表面を有し，少なくとも底面が酸化シリコン
膜からなる層間絶縁膜１５３が全面に形成される。この
層間絶縁膜１５３は、例えば次のように形成される。Ｌ
ＰＣＶＤ法により膜厚１００ｎｍ程度の酸化シリコン膜
が全面に形成され、続いて、ＬＰＣＶＤ法等により膜厚
４００ｎｍ程度のＢＰＳＧ膜が形成される。（例えばリ
フロー処理を行なった後）ＣＭＰにより表面が平坦化さ
れる。層間絶縁膜１５３，ゲート絶縁膜１３３，層間絶
縁膜１１３，層間絶縁膜１０７およびゲート酸化膜１０
３が順次異方性ドライ・エッチングされ、Ｎ型拡散層１
０６ａｃに達する（第１の）ビット・コンタクト孔１５
４ａ，Ｎ型拡散層１０６ｂｃに達する（第２の）ビット
・コンタクト孔１５４ｂが形成される。この異方性ドラ
イ・エッチングでは、酸化シリコン系の絶縁膜のみがエ
ッチングされる。これらビット・コンタクト孔１５４
ａ，１５４ｂの口径はそれぞれ０．４μｍ程度であり、
これらビット・コンタクト孔１５４ａ，１５４ｂのアス
ペクト比はそれぞれ３．８程度である。
【００６６】次に、ＷＦ6 をＳｉＨ4 で還元する高真空
のＬＰＣＶＤ法により、ビット・コンタクト孔１５４
ａ，１５４ｂ内には、（プラグ・）タングステン膜（図
示せず）が選択的に成長される。この製法を採用するの
は、これらビット・コンタクト孔１５４ａ，１５４ｂの
アスペクト比が高いためである。続いて、全面にチタン
膜，窒化チタン膜およびアルミニウム膜が順次形成され
る。これらのアルミニウム膜，窒化チタン膜およびチタ
ン膜が順次パターニングされ、一対のビット線１５９
ａ，１５９ｂが形成される。ビット線１５９ａはビット
・コンタクト孔１５４ａを介してＮ型拡散層１０６ａｃ
に接続され、ビット線１５９ｂはビット・コンタクト孔
１５４ｂを介してＮ型拡散層１０６ｂｃに接続される
〔図１（ａ）〜（ｃ）〕。
のＬＰＣＶＤ法により、ビット・コンタクト孔１５４
ａ，１５４ｂ内には、（プラグ・）タングステン膜（図
示せず）が選択的に成長される。この製法を採用するの
は、これらビット・コンタクト孔１５４ａ，１５４ｂの
アスペクト比が高いためである。続いて、全面にチタン
膜，窒化チタン膜およびアルミニウム膜が順次形成され
る。これらのアルミニウム膜，窒化チタン膜およびチタ
ン膜が順次パターニングされ、一対のビット線１５９
ａ，１５９ｂが形成される。ビット線１５９ａはビット
・コンタクト孔１５４ａを介してＮ型拡散層１０６ａｃ
に接続され、ビット線１５９ｂはビット・コンタクト孔
１５４ｂを介してＮ型拡散層１０６ｂｃに接続される
〔図１（ａ）〜（ｃ）〕。
【００６７】上記第１の実施例の負荷素子は、多結晶シ
リコン膜にタングステン・シリサイド膜が積層されて成
るゲート電極を有したトップ・ゲート型のＰチャネルＴ
ＦＴである。このため、一対のＣＭＯＳインバータの交
差接続の一部に、このタングステン・シリサイド膜を利
用することが可能となる。同じＣＭＯＳインバータをな
すＮチャネルＭＯＳトランジスタのゲート電極とＰチャ
ネルＴＦＴのゲート電極との接続は、層間絶縁膜に設け
られたノード・コンタクト孔を介して、ＰチャネルＴＦ
Ｔのゲート電極から延在したタングステン・シリサイド
膜により達成される。またこのタングステン・シリサイ
ド膜により、これらのゲート電極は、このノード・コン
タクト孔を介して、他方のＣＭＯＳインバータのＰチャ
ネルＴＦＴのＰ型のドレイン領域にも接続される。
リコン膜にタングステン・シリサイド膜が積層されて成
るゲート電極を有したトップ・ゲート型のＰチャネルＴ
ＦＴである。このため、一対のＣＭＯＳインバータの交
差接続の一部に、このタングステン・シリサイド膜を利
用することが可能となる。同じＣＭＯＳインバータをな
すＮチャネルＭＯＳトランジスタのゲート電極とＰチャ
ネルＴＦＴのゲート電極との接続は、層間絶縁膜に設け
られたノード・コンタクト孔を介して、ＰチャネルＴＦ
Ｔのゲート電極から延在したタングステン・シリサイド
膜により達成される。またこのタングステン・シリサイ
ド膜により、これらのゲート電極は、このノード・コン
タクト孔を介して、他方のＣＭＯＳインバータのＰチャ
ネルＴＦＴのＰ型のドレイン領域にも接続される。
【００６８】本実施例のＳＲＡＭのメモリセルのこのよ
うな構造から、上記ノード・コンタクト孔の形成の際の
ＰチャネルＴＦＴのゲート絶縁膜のエッチングは、表面
にＰチャネルＴＦＴのゲート電極の下層を成す多結晶シ
リコン膜に覆われた状態で行なわれる。このため、この
ノード・コンタクト孔の形成のためのエッチングにおい
てこのゲート絶縁膜はダメージ，汚染を受けることはな
く、このエッチングの後処理の酸洗浄，稀弗酸処理によ
りこのゲート絶縁膜の膜厚が局部的に薄くなることも回
避される。その結果、本実施例の構造のメモリセルとそ
の製造方法とを採用にするより、ＰチャネルＴＦＴのゲ
ート耐圧の極度の低下を回避することが、容易になる。
うな構造から、上記ノード・コンタクト孔の形成の際の
ＰチャネルＴＦＴのゲート絶縁膜のエッチングは、表面
にＰチャネルＴＦＴのゲート電極の下層を成す多結晶シ
リコン膜に覆われた状態で行なわれる。このため、この
ノード・コンタクト孔の形成のためのエッチングにおい
てこのゲート絶縁膜はダメージ，汚染を受けることはな
く、このエッチングの後処理の酸洗浄，稀弗酸処理によ
りこのゲート絶縁膜の膜厚が局部的に薄くなることも回
避される。その結果、本実施例の構造のメモリセルとそ
の製造方法とを採用にするより、ＰチャネルＴＦＴのゲ
ート耐圧の極度の低下を回避することが、容易になる。
【００６９】ＳＲＡＭのメモリセルの平面模式図である
図４（ａ）および（ｂ）と、図４（ａ）および（ｂ）の
ＹＹ線での断面模式図である図４（ｃ）とを参照する
と、本発明の第２の実施例のＳＲＡＭのメモリセルは
（上記第１の実施例と異り）２重ゲート型のＰチャネル
ＴＦＴを負荷素子として有しており、このメモリセルの
構造は次のようになっている。
図４（ａ）および（ｂ）と、図４（ａ）および（ｂ）の
ＹＹ線での断面模式図である図４（ｃ）とを参照する
と、本発明の第２の実施例のＳＲＡＭのメモリセルは
（上記第１の実施例と異り）２重ゲート型のＰチャネル
ＴＦＴを負荷素子として有しており、このメモリセルの
構造は次のようになっている。
【００７０】素子分離領域および素子形成領域にそれぞ
れ選択酸化による５００ｎｍ前後の膜厚を有するフィー
ルド酸化膜２０２および熱酸化による例えば１０ｎｍ程
度の膜厚を有するゲート酸化膜２０３が設けられた１０
16〜１０18ｃｍ-3程度の不純物濃度のＰ型シリコン基板
２０１表面には、第１，第２の転送用ＮチャネルＭＯＳ
トランジスタと第１，第２の駆動用ＮチャネルＭＯＳト
ランジスタとが設けられている。ゲート酸化膜２０３に
は、コンタクト孔２０４ａ等が設けられている。これら
コンタクト孔２０４ａの口径は、０．４μｍ程度であ
る。ゲート酸化膜２０３を介してＰ型シリコン基板２０
１表面上には（第３のゲート電極である）ゲート電極２
０５ａａ，（第１のゲート電極である）ゲート電極２０
５ａｂ，（第４のゲート電極である）ゲート電極２０５
ｂａおよび（第２のゲート電極である）ゲート電極２０
５ｂｂが設けられている。これらのゲート電極２０５ａ
ａ等は、１００ｎｍ程度の膜厚のＮ型の多結晶シリコン
膜上に１５０ｎｍ程度の膜厚のタングステン・シリサイ
ド膜が積層されたポリサイド構造を成す。これらのゲー
ト電極２０５ａａ等のゲート長は、０．４μｍ程度であ
る。ゲート電極２０５ａａ，２０５ｂａのゲート幅は
１．０μｍ前後であり、ゲート電極２０５ａｂ，２０５
ｂｂのゲート幅は０．４μｍ程度である。ゲート電極２
０５ａａ，２０５ｂａは、それぞれコンタクト孔２０４
ｂ，２０４ａを介してＰ型シリコン基板２０１表面に接
続される。
れ選択酸化による５００ｎｍ前後の膜厚を有するフィー
ルド酸化膜２０２および熱酸化による例えば１０ｎｍ程
度の膜厚を有するゲート酸化膜２０３が設けられた１０
16〜１０18ｃｍ-3程度の不純物濃度のＰ型シリコン基板
２０１表面には、第１，第２の転送用ＮチャネルＭＯＳ
トランジスタと第１，第２の駆動用ＮチャネルＭＯＳト
ランジスタとが設けられている。ゲート酸化膜２０３に
は、コンタクト孔２０４ａ等が設けられている。これら
コンタクト孔２０４ａの口径は、０．４μｍ程度であ
る。ゲート酸化膜２０３を介してＰ型シリコン基板２０
１表面上には（第３のゲート電極である）ゲート電極２
０５ａａ，（第１のゲート電極である）ゲート電極２０
５ａｂ，（第４のゲート電極である）ゲート電極２０５
ｂａおよび（第２のゲート電極である）ゲート電極２０
５ｂｂが設けられている。これらのゲート電極２０５ａ
ａ等は、１００ｎｍ程度の膜厚のＮ型の多結晶シリコン
膜上に１５０ｎｍ程度の膜厚のタングステン・シリサイ
ド膜が積層されたポリサイド構造を成す。これらのゲー
ト電極２０５ａａ等のゲート長は、０．４μｍ程度であ
る。ゲート電極２０５ａａ，２０５ｂａのゲート幅は
１．０μｍ前後であり、ゲート電極２０５ａｂ，２０５
ｂｂのゲート幅は０．４μｍ程度である。ゲート電極２
０５ａａ，２０５ｂａは、それぞれコンタクト孔２０４
ｂ，２０４ａを介してＰ型シリコン基板２０１表面に接
続される。
【００７１】Ｐ型シリコン基板２０１表面の素子形成領
域には、フィールド酸化膜２０２とゲート電極２０５ａ
ｂ等とに自己整合的に（第３のＮ型のソース領域であ
る）Ｎ型拡散層２０６ａａと、（第１のＮ型のドレイン
領域でありかつ第３のＮ型のドレイン領域である）Ｎ型
拡散層２０６ａｂと、（第１のＮ型のソース領域であ
る）Ｎ型拡散層２０６ａｃと、（第４のＮ型のソース領
域である）Ｎ型拡散層２０６ｂａと、（第１のＮ型のド
レイン領域でありかつ第４のＮ型のドレイン領域であ
る）Ｎ型拡散層２０６ｂｂと、（第２のＮ型のソース領
域である）Ｎ型拡散層２０６ｂｃとが設けられている。
これらＮ型拡散層２０６ａａ等の不純物濃度は１０20〜
１０21ｃｍ-3程度である。例えば、コンタクト孔２０４
ａに対する２０５ｂａのオーバーラップ・マージンは、
０．２μｍ程度である。また、例えばＮ型拡散層２０６
ａｂの接合の深さは、ゲート酸化膜２０３直下では０．
１５〜０．２μｍ程度であり、コンタクト孔２０４ａ直
下では０．２〜０．３μｍ程度である。ゲート電極２０
５ｂａ，２０５ａａは、コンタクト孔２０４ａ，２０４
ｂを介して、それぞれＮ型拡散層２０６ａｂ，２０６ｂ
ｂに接続されることになる。
域には、フィールド酸化膜２０２とゲート電極２０５ａ
ｂ等とに自己整合的に（第３のＮ型のソース領域であ
る）Ｎ型拡散層２０６ａａと、（第１のＮ型のドレイン
領域でありかつ第３のＮ型のドレイン領域である）Ｎ型
拡散層２０６ａｂと、（第１のＮ型のソース領域であ
る）Ｎ型拡散層２０６ａｃと、（第４のＮ型のソース領
域である）Ｎ型拡散層２０６ｂａと、（第１のＮ型のド
レイン領域でありかつ第４のＮ型のドレイン領域であ
る）Ｎ型拡散層２０６ｂｂと、（第２のＮ型のソース領
域である）Ｎ型拡散層２０６ｂｃとが設けられている。
これらＮ型拡散層２０６ａａ等の不純物濃度は１０20〜
１０21ｃｍ-3程度である。例えば、コンタクト孔２０４
ａに対する２０５ｂａのオーバーラップ・マージンは、
０．２μｍ程度である。また、例えばＮ型拡散層２０６
ａｂの接合の深さは、ゲート酸化膜２０３直下では０．
１５〜０．２μｍ程度であり、コンタクト孔２０４ａ直
下では０．２〜０．３μｍ程度である。ゲート電極２０
５ｂａ，２０５ａａは、コンタクト孔２０４ａ，２０４
ｂを介して、それぞれＮ型拡散層２０６ａｂ，２０６ｂ
ｂに接続されることになる。
【００７２】ワード線（ＷＬ）を兼ねるゲート電極２０
５ａｂ，２０５ｂｂは、メモリセルの外部において接続
されている。ゲート電極２０５ａｂとゲート酸化膜２０
３とＮ型拡散層２０６ａｃとＮ型拡散層２０６ａｂとか
ら、第１の転送用ＮチャネルＭＯＳトランジスタ
（ＴT1）が構成されている。ゲート電極２０５ｂｂとゲ
ート酸化膜２０３とＮ型拡散層２０６ｂｃとＮ型拡散層
２０６ｂｂとから、第２の転送用ＮチャネルＭＯＳトラ
ンジスタ（ＴT2）が構成されている。ゲート電極２０５
ａａとゲート酸化膜２０３とＮ型拡散層２０６ａａとＮ
型拡散層２０６ａｂとから、第１の駆動用ＮチャネルＭ
ＯＳトランジスタ（ＴD1）が構成されている。ゲート電
極２０５ｂａとゲート酸化膜２０３とＮ型拡散層２０６
ｂａとＮ型拡散層２０６ｂｂとから、第２の駆動用Ｎチ
ャネルＭＯＳトランジスタ（ＴD2）が構成されている。
５ａｂ，２０５ｂｂは、メモリセルの外部において接続
されている。ゲート電極２０５ａｂとゲート酸化膜２０
３とＮ型拡散層２０６ａｃとＮ型拡散層２０６ａｂとか
ら、第１の転送用ＮチャネルＭＯＳトランジスタ
（ＴT1）が構成されている。ゲート電極２０５ｂｂとゲ
ート酸化膜２０３とＮ型拡散層２０６ｂｃとＮ型拡散層
２０６ｂｂとから、第２の転送用ＮチャネルＭＯＳトラ
ンジスタ（ＴT2）が構成されている。ゲート電極２０５
ａａとゲート酸化膜２０３とＮ型拡散層２０６ａａとＮ
型拡散層２０６ａｂとから、第１の駆動用ＮチャネルＭ
ＯＳトランジスタ（ＴD1）が構成されている。ゲート電
極２０５ｂａとゲート酸化膜２０３とＮ型拡散層２０６
ｂａとＮ型拡散層２０６ｂｂとから、第２の駆動用Ｎチ
ャネルＭＯＳトランジスタ（ＴD2）が構成されている。
【００７３】これらの４つのＮチャネルＭＯＳトランジ
スタは、平坦な表面を有し，少なくとも底面が酸化シリ
コン膜から成る層間絶縁膜２０７により覆われている。
この層間絶縁膜２０７は、例えば、膜厚１００ｎｍ程度
の酸化シリコン膜を下層に有し，膜厚６００ｎｍ程度の
ＢＰＳＧ膜を上層に有する積層膜から成る。層間絶縁膜
２０７の膜厚は、最も厚い部分で７００ｎｍ程度であ
り、最も薄い部分では２００ｎｍ程度であり、コンタク
ト孔２０４ｂ，２０４ａ直上部分のゲート電極２０５ａ
ａ，２０５ｂａでは４５０ｎｍ程度である。この層間絶
縁膜２０７には、それぞれＮ型拡散層２０６ａａ，２０
６ｂａに達する接地コンタクト孔２０８ａ，２０８ｂが
設けられている。Ｎ型拡散層２０６ａａ，２０６ｂａ
は、これら接地コンタクト孔２０８ａ，２０８ｂを介し
て、層間絶縁膜２０７の表面に設けらてた接地線２０９
に接続されている。この接地線２０９は１００ｎｍ程度
の膜厚のタングステン・シリサイド膜から成り、この接
地線２０９にはノード・コンタクト孔およびビット・コ
ンタクト孔の通過する領域にこれらコンタクト孔に対し
て０．２μｍ程度のマージンを有する開口部が設けられ
ている。
スタは、平坦な表面を有し，少なくとも底面が酸化シリ
コン膜から成る層間絶縁膜２０７により覆われている。
この層間絶縁膜２０７は、例えば、膜厚１００ｎｍ程度
の酸化シリコン膜を下層に有し，膜厚６００ｎｍ程度の
ＢＰＳＧ膜を上層に有する積層膜から成る。層間絶縁膜
２０７の膜厚は、最も厚い部分で７００ｎｍ程度であ
り、最も薄い部分では２００ｎｍ程度であり、コンタク
ト孔２０４ｂ，２０４ａ直上部分のゲート電極２０５ａ
ａ，２０５ｂａでは４５０ｎｍ程度である。この層間絶
縁膜２０７には、それぞれＮ型拡散層２０６ａａ，２０
６ｂａに達する接地コンタクト孔２０８ａ，２０８ｂが
設けられている。Ｎ型拡散層２０６ａａ，２０６ｂａ
は、これら接地コンタクト孔２０８ａ，２０８ｂを介し
て、層間絶縁膜２０７の表面に設けらてた接地線２０９
に接続されている。この接地線２０９は１００ｎｍ程度
の膜厚のタングステン・シリサイド膜から成り、この接
地線２０９にはノード・コンタクト孔およびビット・コ
ンタクト孔の通過する領域にこれらコンタクト孔に対し
て０．２μｍ程度のマージンを有する開口部が設けられ
ている。
【００７４】接地線２０９を含めて層間絶縁膜２０７の
表面は、平坦な表面を有し，少なくとも表面が酸化シリ
コン膜から成る層間絶縁膜２１３により覆われている。
この層間絶縁膜２１３は、例えば、膜厚１５０ｎｍ程度
のＢＰＳＧ膜を下層に有し，膜厚１５０ｎｍ程度の酸化
シリコン膜を上層に有する積層膜からなる。接地線２０
９上での層間絶縁膜２１３の膜厚は２００ｎｍ程度であ
り、この部分の層間絶縁膜２１３は膜厚１５０ｎｍ程度
のＢＰＳＧ膜と膜厚５０ｎｍ程度の酸化シリコン膜とか
ら成る。層間絶縁膜２１３の表面上には、２重ゲート型
の第１，第２の負荷用Ｐチャネル薄膜トランジスタ（Ｔ
L1，ＴL2）が設けられている。
表面は、平坦な表面を有し，少なくとも表面が酸化シリ
コン膜から成る層間絶縁膜２１３により覆われている。
この層間絶縁膜２１３は、例えば、膜厚１５０ｎｍ程度
のＢＰＳＧ膜を下層に有し，膜厚１５０ｎｍ程度の酸化
シリコン膜を上層に有する積層膜からなる。接地線２０
９上での層間絶縁膜２１３の膜厚は２００ｎｍ程度であ
り、この部分の層間絶縁膜２１３は膜厚１５０ｎｍ程度
のＢＰＳＧ膜と膜厚５０ｎｍ程度の酸化シリコン膜とか
ら成る。層間絶縁膜２１３の表面上には、２重ゲート型
の第１，第２の負荷用Ｐチャネル薄膜トランジスタ（Ｔ
L1，ＴL2）が設けられている。
【００７５】この層間絶縁膜２１３の表面上には、１０
16〜１０20ｃｍ-3程度のＮ型もしくはＰ型の不純物を含
み，１００ｎｍ程度の膜厚を有する多結晶シリコン膜か
らなる（第５の）ゲート電極２２１ａと（第６の）ゲー
ト電極２２１ｂとが設けられている。ゲート電極２２１
ａ，２２１ｂは、層間絶縁膜２１３を介して、それぞれ
ゲート電極２０５ａａ，２０５ｂａにおけるコンタクト
孔２０４ｂ，２０４ａとの接続部の直上に延在された部
分を有している。ゲート電極２２１ａ，２２１ｂを含め
て、層間絶縁膜２１３の表面は、（第１の）ゲート絶縁
膜２２３により覆われている。このゲート絶縁膜２２３
は、膜厚１５ｎｍ程度の酸化シリコン膜からなる。
16〜１０20ｃｍ-3程度のＮ型もしくはＰ型の不純物を含
み，１００ｎｍ程度の膜厚を有する多結晶シリコン膜か
らなる（第５の）ゲート電極２２１ａと（第６の）ゲー
ト電極２２１ｂとが設けられている。ゲート電極２２１
ａ，２２１ｂは、層間絶縁膜２１３を介して、それぞれ
ゲート電極２０５ａａ，２０５ｂａにおけるコンタクト
孔２０４ｂ，２０４ａとの接続部の直上に延在された部
分を有している。ゲート電極２２１ａ，２２１ｂを含め
て、層間絶縁膜２１３の表面は、（第１の）ゲート絶縁
膜２２３により覆われている。このゲート絶縁膜２２３
は、膜厚１５ｎｍ程度の酸化シリコン膜からなる。
【００７６】ゲート絶縁膜２２３の表面上には、膜厚４
０ｎｍ前後の第１の多結晶シリコン膜からなる第１，第
２の多結晶シリコン膜パターンが設けられている。第１
の多結晶シリコン膜パターンは（第１のＰ型のドレイン
領域である）Ｐ型拡散領域２４６ａａ，（第１の）チャ
ネル領域２３１ａａおよび（第１のＰ型のソース領域で
ある）Ｐ型拡散領域２４６ａｂからなり、第２の多結晶
シリコン膜パターンは（第２のＰ型のドレイン領域であ
る）Ｐ型拡散領域２４６ｂａ，（第２の）チャネル領域
２３１ｂａおよび（第２のＰ型のソース領域である）Ｐ
型拡散領域２４６ｂｂからなる。これらのＰ型拡散領域
２４６ａａ，２４６ａｂ，２４６ｂａ，２４６ｂｂの不
純物濃度は、１０18〜１０20ｃｍ-3程度である。チャネ
ル領域２３１ａａ，２３１ｂａは、それぞれ１０16〜１
０18ｃｍ-3の不純物濃度を有するＮ型の多結晶シリコン
膜からなり、ゲート絶縁膜２２３を介してそれぞれ概ね
ゲート電極２２１ａ，２２１ｂを覆っている。Ｐ型拡散
領域２４６ｂａ，２４６ａａは、ゲート絶縁膜２２３を
介して、それぞれゲート電極２０５ａａのコンタクト孔
２０４ｂに接続される部分の直上に延在された部分，ゲ
ート電極２０５ｂａのコンタクト孔２０４ａに接続され
る部分の直上に延在された部分を有する。Ｐ型拡散領域
２４６ａｂおよびＰ型拡散領域２４６ｂｂは、それぞれ
電源線の一部をなし、両者はメモリセルの外部で接続さ
れている。
０ｎｍ前後の第１の多結晶シリコン膜からなる第１，第
２の多結晶シリコン膜パターンが設けられている。第１
の多結晶シリコン膜パターンは（第１のＰ型のドレイン
領域である）Ｐ型拡散領域２４６ａａ，（第１の）チャ
ネル領域２３１ａａおよび（第１のＰ型のソース領域で
ある）Ｐ型拡散領域２４６ａｂからなり、第２の多結晶
シリコン膜パターンは（第２のＰ型のドレイン領域であ
る）Ｐ型拡散領域２４６ｂａ，（第２の）チャネル領域
２３１ｂａおよび（第２のＰ型のソース領域である）Ｐ
型拡散領域２４６ｂｂからなる。これらのＰ型拡散領域
２４６ａａ，２４６ａｂ，２４６ｂａ，２４６ｂｂの不
純物濃度は、１０18〜１０20ｃｍ-3程度である。チャネ
ル領域２３１ａａ，２３１ｂａは、それぞれ１０16〜１
０18ｃｍ-3の不純物濃度を有するＮ型の多結晶シリコン
膜からなり、ゲート絶縁膜２２３を介してそれぞれ概ね
ゲート電極２２１ａ，２２１ｂを覆っている。Ｐ型拡散
領域２４６ｂａ，２４６ａａは、ゲート絶縁膜２２３を
介して、それぞれゲート電極２０５ａａのコンタクト孔
２０４ｂに接続される部分の直上に延在された部分，ゲ
ート電極２０５ｂａのコンタクト孔２０４ａに接続され
る部分の直上に延在された部分を有する。Ｐ型拡散領域
２４６ａｂおよびＰ型拡散領域２４６ｂｂは、それぞれ
電源線の一部をなし、両者はメモリセルの外部で接続さ
れている。
【００７７】上記第１，第２の多結晶シリコン膜パター
ンを含めて、ゲート絶縁膜２２３の表面は、膜厚１５ｎ
ｍ前後の酸化シリコン膜からなる（第２の）ゲート絶縁
膜２３３により覆われている。ゲート絶縁膜２３３の表
面上には、１０16〜１０20ｃｍ-3程度のＮ型もしくはＰ
型の不純物を含み，１００ｎｍ程度の膜厚を有する第２
の多結晶シリコン膜からなる（第３の）多結晶シリコン
膜パターン２３５ａ，（第４の）多結晶シリコン膜パタ
ーン２３５ｂが設けられている。多結晶シリコン膜パタ
ーン２３５ａは、ゲート絶縁膜２３３を介してチャネル
領域２３１ａａ上を覆い、ゲート絶縁膜２３３およびゲ
ート絶縁膜２２３を介して概ねゲート電極２２１ａの表
面を覆っている。多結晶シリコン膜パターン２３５ｂ
は、ゲート絶縁膜２３３を介してチャネル領域２３１ｂ
ａ上を覆い、ゲート絶縁膜２３３および，ゲート絶縁膜
２２３を介して概ねゲート電極２２１ｂの表面を覆って
いる。
ンを含めて、ゲート絶縁膜２２３の表面は、膜厚１５ｎ
ｍ前後の酸化シリコン膜からなる（第２の）ゲート絶縁
膜２３３により覆われている。ゲート絶縁膜２３３の表
面上には、１０16〜１０20ｃｍ-3程度のＮ型もしくはＰ
型の不純物を含み，１００ｎｍ程度の膜厚を有する第２
の多結晶シリコン膜からなる（第３の）多結晶シリコン
膜パターン２３５ａ，（第４の）多結晶シリコン膜パタ
ーン２３５ｂが設けられている。多結晶シリコン膜パタ
ーン２３５ａは、ゲート絶縁膜２３３を介してチャネル
領域２３１ａａ上を覆い、ゲート絶縁膜２３３およびゲ
ート絶縁膜２２３を介して概ねゲート電極２２１ａの表
面を覆っている。多結晶シリコン膜パターン２３５ｂ
は、ゲート絶縁膜２３３を介してチャネル領域２３１ｂ
ａ上を覆い、ゲート絶縁膜２３３および，ゲート絶縁膜
２２３を介して概ねゲート電極２２１ｂの表面を覆って
いる。
【００７８】上記多結晶シリコン膜パターン２３５ａ，
ゲート絶縁膜２３３，Ｐ型拡散領域２４６ｂａ，ゲート
絶縁膜２２３，ゲート電極２２１ａ，層間絶縁膜２１
３，層間絶縁膜２０７およびゲート酸化膜２０３を貫通
してゲート電極２０５ａａに達する（第１の）ノード・
コンタクト孔２３８ｂと、上記多結晶シリコン膜パター
ン２３５ｂ，ゲート絶縁膜２３３，Ｐ型拡散領域２４６
ａａ，ゲート絶縁膜２２３，ゲート電極２２１ｂ，層間
絶縁膜２１３，層間絶縁膜２０７およびゲート酸化膜２
０３を貫通してゲート電極２０５ｂａに達する（第２
の）ノード・コンタクト孔２３８ａとが設けられてい
る。これらノード・コンタクト孔２３８ａ，２３８ｂの
口径は、０．４μｍ程度である。
ゲート絶縁膜２３３，Ｐ型拡散領域２４６ｂａ，ゲート
絶縁膜２２３，ゲート電極２２１ａ，層間絶縁膜２１
３，層間絶縁膜２０７およびゲート酸化膜２０３を貫通
してゲート電極２０５ａａに達する（第１の）ノード・
コンタクト孔２３８ｂと、上記多結晶シリコン膜パター
ン２３５ｂ，ゲート絶縁膜２３３，Ｐ型拡散領域２４６
ａａ，ゲート絶縁膜２２３，ゲート電極２２１ｂ，層間
絶縁膜２１３，層間絶縁膜２０７およびゲート酸化膜２
０３を貫通してゲート電極２０５ｂａに達する（第２
の）ノード・コンタクト孔２３８ａとが設けられてい
る。これらノード・コンタクト孔２３８ａ，２３８ｂの
口径は、０．４μｍ程度である。
【００７９】１００ｎｍ程度の膜厚の（導電体膜であ
る）タングステン・シリサイド膜からなる（第１の導電
体膜パターンである）タングステン・シリサイド膜パタ
ーン２４１ａは、多結晶シリコン膜パターン２３５ａの
上面を選択的に覆い、ノード・コンタクト孔２３８ｂを
介してゲート電極２０５ａａに接続されている。（第７
の）ゲート電極２４５ａは、これらのタングステン・シ
リサイド膜パターン２４１ａと多結晶シリコン膜パター
ン２３５ａとから構成されている。上記タングステン・
シリサイド膜からなる（第２の導電体膜パターンであ
る）タングステン・シリサイド膜パターン２４１ｂは、
多結晶シリコン膜パターン２３５ｂの上面を選択的に覆
い、ノード・コンタクト孔２３８ａを介してゲート電極
２０５ｂａに接続されている。（第８の）ゲート電極２
４５ｂは、このタングステン・シリサイド膜パターン２
４１ｂと多結晶シリコン膜パターン２３５ｂとから構成
されている。これらのゲート電極２４５ａ，２４５ｂの
ゲート長およびゲート幅（チャネル幅ではない）は、そ
れぞれ０．８μｍ程度および０．４μｍである。同様
に、上記ゲート電極２２１ａ，２２１ｂのゲート長（チ
ャネル長ではない）およびゲート幅も、それぞれ概ね
０．８μｍ程度および概ね０．４μｍである。
る）タングステン・シリサイド膜からなる（第１の導電
体膜パターンである）タングステン・シリサイド膜パタ
ーン２４１ａは、多結晶シリコン膜パターン２３５ａの
上面を選択的に覆い、ノード・コンタクト孔２３８ｂを
介してゲート電極２０５ａａに接続されている。（第７
の）ゲート電極２４５ａは、これらのタングステン・シ
リサイド膜パターン２４１ａと多結晶シリコン膜パター
ン２３５ａとから構成されている。上記タングステン・
シリサイド膜からなる（第２の導電体膜パターンであ
る）タングステン・シリサイド膜パターン２４１ｂは、
多結晶シリコン膜パターン２３５ｂの上面を選択的に覆
い、ノード・コンタクト孔２３８ａを介してゲート電極
２０５ｂａに接続されている。（第８の）ゲート電極２
４５ｂは、このタングステン・シリサイド膜パターン２
４１ｂと多結晶シリコン膜パターン２３５ｂとから構成
されている。これらのゲート電極２４５ａ，２４５ｂの
ゲート長およびゲート幅（チャネル幅ではない）は、そ
れぞれ０．８μｍ程度および０．４μｍである。同様
に、上記ゲート電極２２１ａ，２２１ｂのゲート長（チ
ャネル長ではない）およびゲート幅も、それぞれ概ね
０．８μｍ程度および概ね０．４μｍである。
【００８０】第１の負荷用ＰチャネルＴＦＴ（ＴL1）
は、ゲート電極２４５ａとゲート絶縁膜２３３とＰ型拡
散領域２４６ａａとチャネル領域２３１ａａとＰ型拡散
領域２４６ａｂとゲート絶縁膜２２３とゲート電極２２
１ａとから構成される。第２の負荷用ＰチャネルＴＦＴ
（ＴL2）は、ゲート電極２４５ｂとゲート絶縁膜２３３
とＰ型拡散領域２４６ｂａとチャネル領域２３１ｂａと
Ｐ型拡散領域２４６ｂｂとゲート絶縁膜２２３とゲート
電極２２１ｂとから構成される。これらタングステン・
シリサイド膜パターン２４１ａおよびノード・コンタク
ト孔２３８ｂを介して、ゲート電極２４５ａ，２２１ａ
と、Ｐ型拡散領域２４６ｂａと、Ｎ型拡散層２０６ｂｂ
に接続されたゲート電極２０５ａａとが接続され、第２
のノード（Ｎ2 ）が形成される。同様に、これらタング
ステン・シリサイド膜パターン２４１ｂおよびノード・
コンタクト孔２３８ａを介して、ゲート電極２４５ｂ，
２２１ｂと、Ｐ型拡散領域２４６ａａと、Ｎ型拡散層２
０６ａｂに接続されたゲート電極２０５ｂａとが接続さ
れ、第１のノード（Ｎ1 ）が形成される。
は、ゲート電極２４５ａとゲート絶縁膜２３３とＰ型拡
散領域２４６ａａとチャネル領域２３１ａａとＰ型拡散
領域２４６ａｂとゲート絶縁膜２２３とゲート電極２２
１ａとから構成される。第２の負荷用ＰチャネルＴＦＴ
（ＴL2）は、ゲート電極２４５ｂとゲート絶縁膜２３３
とＰ型拡散領域２４６ｂａとチャネル領域２３１ｂａと
Ｐ型拡散領域２４６ｂｂとゲート絶縁膜２２３とゲート
電極２２１ｂとから構成される。これらタングステン・
シリサイド膜パターン２４１ａおよびノード・コンタク
ト孔２３８ｂを介して、ゲート電極２４５ａ，２２１ａ
と、Ｐ型拡散領域２４６ｂａと、Ｎ型拡散層２０６ｂｂ
に接続されたゲート電極２０５ａａとが接続され、第２
のノード（Ｎ2 ）が形成される。同様に、これらタング
ステン・シリサイド膜パターン２４１ｂおよびノード・
コンタクト孔２３８ａを介して、ゲート電極２４５ｂ，
２２１ｂと、Ｐ型拡散領域２４６ａａと、Ｎ型拡散層２
０６ａｂに接続されたゲート電極２０５ｂａとが接続さ
れ、第１のノード（Ｎ1 ）が形成される。
【００８１】なお、本実施例でも、導電体膜としてタン
グステン・シリサイド膜を採用したが、これに限定され
るものではなく、上記第１の実施例と同様に、タングス
テン膜，モリブデン膜等の高融点金属膜、モリブデン・
シリサイド膜，チタン・シリサイド膜等の高融点金属シ
リサイド膜でもよく、さらには、窒化チタン膜，チタン
・タングステン膜等でもよい。
グステン・シリサイド膜を採用したが、これに限定され
るものではなく、上記第１の実施例と同様に、タングス
テン膜，モリブデン膜等の高融点金属膜、モリブデン・
シリサイド膜，チタン・シリサイド膜等の高融点金属シ
リサイド膜でもよく、さらには、窒化チタン膜，チタン
・タングステン膜等でもよい。
【００８２】第１，第２の負荷用ＰチャネルＴＦＴ（お
よびゲート絶縁膜２３３，２２３）を含めて、層間絶縁
膜２１３の表面は、平坦な表面を有し，少なくとも底面
が酸化シリコン膜から成る層間絶縁膜２５３により覆わ
れている。この層間絶縁膜２５３は、例えば、膜厚１０
０ｎｍ程度の酸化シリコン膜を下層に有し，膜厚４５０
ｎｍ程度のＢＰＳＧ膜を上層に有する積層膜から成る。
第１，第２の負荷用ＰチャネルＴＦＴを覆う部分での層
間絶縁膜２５３の膜厚は２００ｎｍ程度であり、膜厚１
００ｎｍ程度のＢＰＳＧ膜と膜厚１００ｎｍ程度の酸化
シリコン膜とからなる。上記層間絶縁膜２５３，ゲート
絶縁膜２３３，ゲート絶縁膜２２３，層間絶縁膜２１
３，層間絶縁膜２０７およびゲート酸化膜２０３を貫通
し、Ｎ型拡散層２０６ａｃに達する（第１の）ビット・
コンタクト孔２５４ａと、Ｎ型拡散層２０６ｂｃに達す
る（第２の）ビット・コンタクト孔２５４ｂとが設けら
れている。これらビット・コンタクト孔２５４ａ，２５
４ｂの口径は、０．４μｍ程度である。層間絶縁膜２５
３の表面上に設けられた（一対の）ビット線２５９ａ
（ＢＬ−１）およびビット線２５９ｂ（ＢＬ−２）は、
ビット・コンタクト孔２５４ａおよびビット・コンタク
ト孔２５４ｂを介して、それぞれＮ型拡散層２０６ａｃ
およびＮ型拡散層２０６ｂｃに接続されている。
よびゲート絶縁膜２３３，２２３）を含めて、層間絶縁
膜２１３の表面は、平坦な表面を有し，少なくとも底面
が酸化シリコン膜から成る層間絶縁膜２５３により覆わ
れている。この層間絶縁膜２５３は、例えば、膜厚１０
０ｎｍ程度の酸化シリコン膜を下層に有し，膜厚４５０
ｎｍ程度のＢＰＳＧ膜を上層に有する積層膜から成る。
第１，第２の負荷用ＰチャネルＴＦＴを覆う部分での層
間絶縁膜２５３の膜厚は２００ｎｍ程度であり、膜厚１
００ｎｍ程度のＢＰＳＧ膜と膜厚１００ｎｍ程度の酸化
シリコン膜とからなる。上記層間絶縁膜２５３，ゲート
絶縁膜２３３，ゲート絶縁膜２２３，層間絶縁膜２１
３，層間絶縁膜２０７およびゲート酸化膜２０３を貫通
し、Ｎ型拡散層２０６ａｃに達する（第１の）ビット・
コンタクト孔２５４ａと、Ｎ型拡散層２０６ｂｃに達す
る（第２の）ビット・コンタクト孔２５４ｂとが設けら
れている。これらビット・コンタクト孔２５４ａ，２５
４ｂの口径は、０．４μｍ程度である。層間絶縁膜２５
３の表面上に設けられた（一対の）ビット線２５９ａ
（ＢＬ−１）およびビット線２５９ｂ（ＢＬ−２）は、
ビット・コンタクト孔２５４ａおよびビット・コンタク
ト孔２５４ｂを介して、それぞれＮ型拡散層２０６ａｃ
およびＮ型拡散層２０６ｂｃに接続されている。
【００８３】なお、本実施例でも、接地線２０９は層間
絶縁膜２０７の表面上に設けられているが、上記第１の
実施例と同様に、この位置および形状に限定されるもの
ではない。例えば負荷用ＰチャネルＴＦＴを層間絶縁膜
２０７の表面上に設け、接地線を層間絶縁膜２１３ある
いは層間絶縁膜２５３の表面上に設けてもよい。
絶縁膜２０７の表面上に設けられているが、上記第１の
実施例と同様に、この位置および形状に限定されるもの
ではない。例えば負荷用ＰチャネルＴＦＴを層間絶縁膜
２０７の表面上に設け、接地線を層間絶縁膜２１３ある
いは層間絶縁膜２５３の表面上に設けてもよい。
【００８４】図４と、図４（ａ）並びに（ｂ）のＹＹ線
での製造工程の断面模式図である図５および図５とを併
せて参照すると、上記第２の実施例のＳＲＡＭのメモリ
セルも０．４μｍデザイン・ルールにより形成され、以
下のように製造される。
での製造工程の断面模式図である図５および図５とを併
せて参照すると、上記第２の実施例のＳＲＡＭのメモリ
セルも０．４μｍデザイン・ルールにより形成され、以
下のように製造される。
【００８５】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域には選択酸化法により５００ｎｍ程度の膜厚
を有するフィールド酸化膜２０２が形成され、素子形成
領域には熱酸化により１０ｎｍ前後の膜厚を有するゲー
ト酸化膜２０３が形成される。ゲート酸化膜２０３の所
定の位置に、バッファード弗酸を用いたウェット・エッ
チング等により、コンタクト孔２０４ａ，２０４ｂが形
成される。これらのコンタクト孔２０４ａ，２０４ｂの
口径は０．４μｍ程度である。
子分離領域には選択酸化法により５００ｎｍ程度の膜厚
を有するフィールド酸化膜２０２が形成され、素子形成
領域には熱酸化により１０ｎｍ前後の膜厚を有するゲー
ト酸化膜２０３が形成される。ゲート酸化膜２０３の所
定の位置に、バッファード弗酸を用いたウェット・エッ
チング等により、コンタクト孔２０４ａ，２０４ｂが形
成される。これらのコンタクト孔２０４ａ，２０４ｂの
口径は０．４μｍ程度である。
【００８６】次に、例えばＬＰＣＶＤ法とイオン注入と
により膜厚１００ｎｍ程度のＮ型の多結晶シリコン膜が
全面に形成され、続いて例えばスパッタリングにより膜
厚１５０ｎｍ程度のタングステン・シリサイド膜が全面
に形成される。この積層膜が異方性ドライ・エッチング
によりパターニングされ、ポリサイド構造のゲート電極
２０５ａａ，２０５ａｂ，２０５ｂａ，２０５ｂｂが形
成される。このとき、例えばコンタクト孔１０４ｂにお
けるゲート電極２０５ａａの先端とゲート酸化膜２０３
とのオーバーラップ・マージンは、０．２μｍ程度であ
る。換言すれば、例えばコンタクト孔２０４ｂの部分で
のゲート電極２０５ａａは１．０μｍ□になっている。
コンタクト孔２０４ｂ，２０４ａの部分でゲート電極２
０５ａａ，２０５ｂａを広くしてあるのは、これらの部
分でゲート電極２０５ａａ，２０５ｂａの上面がノード
・コンタクト孔の底部を成すためである。
により膜厚１００ｎｍ程度のＮ型の多結晶シリコン膜が
全面に形成され、続いて例えばスパッタリングにより膜
厚１５０ｎｍ程度のタングステン・シリサイド膜が全面
に形成される。この積層膜が異方性ドライ・エッチング
によりパターニングされ、ポリサイド構造のゲート電極
２０５ａａ，２０５ａｂ，２０５ｂａ，２０５ｂｂが形
成される。このとき、例えばコンタクト孔１０４ｂにお
けるゲート電極２０５ａａの先端とゲート酸化膜２０３
とのオーバーラップ・マージンは、０．２μｍ程度であ
る。換言すれば、例えばコンタクト孔２０４ｂの部分で
のゲート電極２０５ａａは１．０μｍ□になっている。
コンタクト孔２０４ｂ，２０４ａの部分でゲート電極２
０５ａａ，２０５ｂａを広くしてあるのは、これらの部
分でゲート電極２０５ａａ，２０５ｂａの上面がノード
・コンタクト孔の底部を成すためである。
【００８７】フィールド酸化膜２０２とゲート電極２０
５ａａ，２０５ａｂ，２０５ｂａ，２０５ｂｂとをマス
クにした砒素のイオン注入等により、Ｐ型シリコン基板
２０１の表面にはＮ型拡散層２０６ａａ，２０６ａｂ，
２０６ａｃ，２０６ｂａ，２０６ｂｂ，２０６ｂｃが形
成される。Ｎ型拡散層２０６ａａ等の不純物濃度は１０
20〜１０21ｃｍ-3程度である。例えば、コンタクト孔２
０４ａ直下に形成されるＮ型拡散層の接合の深さは０．
２〜０．３μｍ程度であり、ゲート酸化膜２０３直下に
形成されるＮ型拡散層の接合の深さは０．１５〜０．２
μｍ程度である。このため、これら２つのＮ型拡散層は
（横方向の拡散により）接続され、Ｎ型拡散層２０６ａ
ｂが形成されることになる。
５ａａ，２０５ａｂ，２０５ｂａ，２０５ｂｂとをマス
クにした砒素のイオン注入等により、Ｐ型シリコン基板
２０１の表面にはＮ型拡散層２０６ａａ，２０６ａｂ，
２０６ａｃ，２０６ｂａ，２０６ｂｂ，２０６ｂｃが形
成される。Ｎ型拡散層２０６ａａ等の不純物濃度は１０
20〜１０21ｃｍ-3程度である。例えば、コンタクト孔２
０４ａ直下に形成されるＮ型拡散層の接合の深さは０．
２〜０．３μｍ程度であり、ゲート酸化膜２０３直下に
形成されるＮ型拡散層の接合の深さは０．１５〜０．２
μｍ程度である。このため、これら２つのＮ型拡散層は
（横方向の拡散により）接続され、Ｎ型拡散層２０６ａ
ｂが形成されることになる。
【００８８】次に、ＬＰＣＶＤ法および例えば化学的機
械研磨法（ＣＭＰ）等により、平坦な表面を有し，少な
くとも底面が酸化シリコン膜からなる層間絶縁膜２０７
が全面に形成される。この層間絶縁膜２０７は、例えば
次のように形成される。ＬＰＣＶＤ法により膜厚１００
ｎｍ程度の酸化シリコン膜が全面に形成され、続いて、
ＬＰＣＶＤ法等により膜厚６００ｎｍ程度のＢＰＳＧ膜
が形成される。（例えば８００〜８５０℃でのリフロー
処理を行なった後）ＣＭＰにより表面が平坦化される。
Ｎ型拡散層２０６ａａ，２０６ｂａに達する接地コンタ
クト孔２０８ａ，２０８ｂが層間絶縁膜２０７に形成さ
れる。全面にタングステン・シリサイド膜が形成され
る。異方性ドライ・エッチングによりこのタングステン
・シリサイド膜の所定の領域（後工程で形成されるノー
ド・コンタクト孔，ビット・コンタクト孔が通過する部
分に例えば０．２μｍ程度のマージンを有した領域）に
開口部（例えば、口径は１．０μｍ）が形成され、接地
コンタクト孔２０８ａ，２０８ｂを介してＮ型拡散層２
０６ａａ，２０６ｂａに接続される（このタングステン
・シリサイド膜からなる）接地線２０９が形成される
〔図４（ａ），図４（ｃ），図５（ａ）〕。
械研磨法（ＣＭＰ）等により、平坦な表面を有し，少な
くとも底面が酸化シリコン膜からなる層間絶縁膜２０７
が全面に形成される。この層間絶縁膜２０７は、例えば
次のように形成される。ＬＰＣＶＤ法により膜厚１００
ｎｍ程度の酸化シリコン膜が全面に形成され、続いて、
ＬＰＣＶＤ法等により膜厚６００ｎｍ程度のＢＰＳＧ膜
が形成される。（例えば８００〜８５０℃でのリフロー
処理を行なった後）ＣＭＰにより表面が平坦化される。
Ｎ型拡散層２０６ａａ，２０６ｂａに達する接地コンタ
クト孔２０８ａ，２０８ｂが層間絶縁膜２０７に形成さ
れる。全面にタングステン・シリサイド膜が形成され
る。異方性ドライ・エッチングによりこのタングステン
・シリサイド膜の所定の領域（後工程で形成されるノー
ド・コンタクト孔，ビット・コンタクト孔が通過する部
分に例えば０．２μｍ程度のマージンを有した領域）に
開口部（例えば、口径は１．０μｍ）が形成され、接地
コンタクト孔２０８ａ，２０８ｂを介してＮ型拡散層２
０６ａａ，２０６ｂａに接続される（このタングステン
・シリサイド膜からなる）接地線２０９が形成される
〔図４（ａ），図４（ｃ），図５（ａ）〕。
【００８９】続いて、ＬＰＣＶＤ法，ＣＭＰ等により、
平坦な表面を有し，少なくとも表面が酸化シリコン膜か
ら成る層間絶縁膜２３３が全面に形成される。この層間
絶縁膜２１３は、例えば次のように形成される。例えば
ＬＰＣＶＤ法により膜厚１５０ｎｍ程度のＢＰＳＧ膜が
全面に形成され、続いて、（例えばリフロー処理を行な
った後）ＬＰＣＶＤ法等により膜厚１５０ｎｍ程度の酸
化シリコン膜が全面に形成され、ＣＭＰにより表面が平
坦化される。ＬＰＣＶＤ法により全面に１００ｎｍ程度
の膜厚を有する多結晶シリコン膜が形成され、イオン注
入法により１０16〜１０19ｃｍ-3のＮ型もしくはＰ型不
純物がドープされる。この多結晶シリコン膜がパターニ
ングされ、（第５の）ゲート電極２２１ａ，（第６の）
ゲート電極２２１ｂが形成される。ゲート電極２２１ａ
の一端は、層間絶縁膜２１３，２０７を介して、ゲート
電極２０５ａａにおけるコンタクト孔２０４ｂに接続さ
れる部分の上部に延在されている。ゲート電極２２１ｂ
の一端は、層間絶縁膜２１３，２０７を介して、ゲート
電極２０５ｂａにおけるコンタクト孔２０４ａに接続さ
れる部分の上部に延在されている。ＬＰＣＶＤ法等によ
り、１５ｎｍ程度の膜厚の酸化シリコン膜（ＨＴＯ膜）
からなる（第１の）ゲート絶縁膜２２３が、全面に形成
される。
平坦な表面を有し，少なくとも表面が酸化シリコン膜か
ら成る層間絶縁膜２３３が全面に形成される。この層間
絶縁膜２１３は、例えば次のように形成される。例えば
ＬＰＣＶＤ法により膜厚１５０ｎｍ程度のＢＰＳＧ膜が
全面に形成され、続いて、（例えばリフロー処理を行な
った後）ＬＰＣＶＤ法等により膜厚１５０ｎｍ程度の酸
化シリコン膜が全面に形成され、ＣＭＰにより表面が平
坦化される。ＬＰＣＶＤ法により全面に１００ｎｍ程度
の膜厚を有する多結晶シリコン膜が形成され、イオン注
入法により１０16〜１０19ｃｍ-3のＮ型もしくはＰ型不
純物がドープされる。この多結晶シリコン膜がパターニ
ングされ、（第５の）ゲート電極２２１ａ，（第６の）
ゲート電極２２１ｂが形成される。ゲート電極２２１ａ
の一端は、層間絶縁膜２１３，２０７を介して、ゲート
電極２０５ａａにおけるコンタクト孔２０４ｂに接続さ
れる部分の上部に延在されている。ゲート電極２２１ｂ
の一端は、層間絶縁膜２１３，２０７を介して、ゲート
電極２０５ｂａにおけるコンタクト孔２０４ａに接続さ
れる部分の上部に延在されている。ＬＰＣＶＤ法等によ
り、１５ｎｍ程度の膜厚の酸化シリコン膜（ＨＴＯ膜）
からなる（第１の）ゲート絶縁膜２２３が、全面に形成
される。
【００９０】ＬＰＣＶＤ法により全面に４０ｎｍ程度の
膜厚を有する非晶質シリコン膜が形成される。６００℃
程度の温度で１０時間程度の熱処理が行なられ、この非
晶質シリコン膜は多結晶シリコン膜になる。さらにこの
多結晶シリコン膜にＮ型不純物がイオン注入により導入
され、不純物濃度が１０16〜１０18ｃｍ-3程度のＮ型の
多結晶シリコン膜（第１の多結晶シリコン膜）になる。
この多結晶シリコン膜が異方性ドライ・エッチングによ
りパターニングされ、（第１の）多結晶シリコン膜パタ
ーン２３１ａ，（第２の）多結晶シリコン膜パターン２
３１ｂが形成される。多結晶シリコン膜パターン１３１
ａの一端は、ゲート絶縁膜２２３を介して、ゲート電極
２２１ｂの上記一端の直上に延在されている。多結晶シ
リコン膜パターン２３１ｂの一端も、ゲート絶縁膜２２
３を介して、ゲート電極２２１ａの上記一端の直上に延
在されている。ＬＰＣＶＤ法等により、例えば１５ｎｍ
程度の膜厚の酸化シリコン膜（ＨＴＯ膜）からなる（第
２の）ゲート絶縁膜２３３が全面に形成される。ＬＰＣ
ＶＤ法により全面に１００ｎｍ程度の膜厚を有する多結
晶シリコン膜が成膜され、イオン注入法により１０16〜
１０19ｃｍ-3のＮ型もしくはＰ型不純物がドープされ、
第２の多結晶シリコン膜２３５が形成される〔図５
（ｂ）〕。
膜厚を有する非晶質シリコン膜が形成される。６００℃
程度の温度で１０時間程度の熱処理が行なられ、この非
晶質シリコン膜は多結晶シリコン膜になる。さらにこの
多結晶シリコン膜にＮ型不純物がイオン注入により導入
され、不純物濃度が１０16〜１０18ｃｍ-3程度のＮ型の
多結晶シリコン膜（第１の多結晶シリコン膜）になる。
この多結晶シリコン膜が異方性ドライ・エッチングによ
りパターニングされ、（第１の）多結晶シリコン膜パタ
ーン２３１ａ，（第２の）多結晶シリコン膜パターン２
３１ｂが形成される。多結晶シリコン膜パターン１３１
ａの一端は、ゲート絶縁膜２２３を介して、ゲート電極
２２１ｂの上記一端の直上に延在されている。多結晶シ
リコン膜パターン２３１ｂの一端も、ゲート絶縁膜２２
３を介して、ゲート電極２２１ａの上記一端の直上に延
在されている。ＬＰＣＶＤ法等により、例えば１５ｎｍ
程度の膜厚の酸化シリコン膜（ＨＴＯ膜）からなる（第
２の）ゲート絶縁膜２３３が全面に形成される。ＬＰＣ
ＶＤ法により全面に１００ｎｍ程度の膜厚を有する多結
晶シリコン膜が成膜され、イオン注入法により１０16〜
１０19ｃｍ-3のＮ型もしくはＰ型不純物がドープされ、
第２の多結晶シリコン膜２３５が形成される〔図５
（ｂ）〕。
【００９１】次に、フォトレジスト膜（図示せず）をマ
スクにして、多結晶シリコン膜２３５とゲート絶縁膜２
３３と多結晶シリコン膜パターン２３１ａ並びに多結晶
シリコン膜パターン２３１ｂとゲート絶縁膜２２３とゲ
ート電極２２１ｂ並びにゲート電極２２１ａと層間絶縁
膜２１３と層間絶縁膜２０７とが順次異方性エッチング
され、概ねコンタクト孔２０４ａ直上の位置でのゲート
電極２０５ｂａに達する（第１の）ノード・コンタクト
孔２３８ａ並びに概ねコンタクト孔２０４ｂ直上の位置
でのゲート電極２０５ａａに達する（第２の）ノード・
コンタクト孔２３８ｂが形成される。これらのノード・
コンタクト孔２３８ａ，２３８ｂの口径は、０．４μｍ
程度である。これらノード・コンタクト孔２３８ａ，２
３８ｂに対する多結晶シリコン膜パターン２３１ａ，２
３１ｂのマージンは、０．２μｍ程度である〔図４
（ａ）〜（ｃ），図５（ｃ）〕。
スクにして、多結晶シリコン膜２３５とゲート絶縁膜２
３３と多結晶シリコン膜パターン２３１ａ並びに多結晶
シリコン膜パターン２３１ｂとゲート絶縁膜２２３とゲ
ート電極２２１ｂ並びにゲート電極２２１ａと層間絶縁
膜２１３と層間絶縁膜２０７とが順次異方性エッチング
され、概ねコンタクト孔２０４ａ直上の位置でのゲート
電極２０５ｂａに達する（第１の）ノード・コンタクト
孔２３８ａ並びに概ねコンタクト孔２０４ｂ直上の位置
でのゲート電極２０５ａａに達する（第２の）ノード・
コンタクト孔２３８ｂが形成される。これらのノード・
コンタクト孔２３８ａ，２３８ｂの口径は、０．４μｍ
程度である。これらノード・コンタクト孔２３８ａ，２
３８ｂに対する多結晶シリコン膜パターン２３１ａ，２
３１ｂのマージンは、０．２μｍ程度である〔図４
（ａ）〜（ｃ），図５（ｃ）〕。
【００９２】上記ノード・コンタクト孔２３８ａ，２３
８ｂ形成の異方性エッチングは、例えば次のようになっ
ている。まず、例えばＨＢｒおよびＣｌ2 からなるエッ
チング・ガスを用いた異方性ドライ・エッチングによ
り、多結晶シリコン膜２３５がエッチングされる。次
に、例えばＣＨＦ3 をエッチング・ガスとした異方性ド
ライ・エッチングにより、ゲート絶縁膜２３３がエッチ
ングされる。続いて、例えばＨＢｒおよびＣｌ2 からな
るエッチング・ガスを用いた異方性ドライ・エッチング
により、多結晶シリコン膜パターン２３１ａ並びに多結
晶シリコン膜パターン２３１ｂがエッチングされる。次
に、例えばＣＨＦ3 をエッチング・ガスとした異方性ド
ライ・エッチングにより、ゲート絶縁膜２２３がエッチ
ングされる。続いて、例えばＨＢｒおよびＣｌ2 からな
るエッチング・ガスを用いた異方性ドライ・エッチング
により、ゲート電極２２１ａ並びにゲート電極２２１ｂ
がエッチングされる。引き続いて、例えばＣＨＦ3 をエ
ッチング・ガスとした異方性ドライ・エッチングによ
り、層間絶縁膜２１３および層間絶縁膜２０７が順次異
方性エッチングされる。この異方性エッチングにおい
て、層間絶縁膜２１３および層間絶縁膜２０７の表面が
平坦化されているため、このエッチングの制御性は良好
になる。上記フォトレジスト膜もこの一連の異方性エッ
チングに長時間曝されることから、このフォトレジスト
の除去は酸素プラズマによるアッシングが好ましい。そ
のため、アッシング後に酸洗浄，稀弗酸による表面処理
が必要になる。本実施例でもゲート絶縁膜２３３が直接
にフォトレジスト膜に接触してないため、稀弗酸による
表面処理に際して、ゲート絶縁膜２３３等のアンダー・
カットは多少生ずるものの、ゲート絶縁膜２３３の膜厚
が局所的に薄くなるこのは回避される。
８ｂ形成の異方性エッチングは、例えば次のようになっ
ている。まず、例えばＨＢｒおよびＣｌ2 からなるエッ
チング・ガスを用いた異方性ドライ・エッチングによ
り、多結晶シリコン膜２３５がエッチングされる。次
に、例えばＣＨＦ3 をエッチング・ガスとした異方性ド
ライ・エッチングにより、ゲート絶縁膜２３３がエッチ
ングされる。続いて、例えばＨＢｒおよびＣｌ2 からな
るエッチング・ガスを用いた異方性ドライ・エッチング
により、多結晶シリコン膜パターン２３１ａ並びに多結
晶シリコン膜パターン２３１ｂがエッチングされる。次
に、例えばＣＨＦ3 をエッチング・ガスとした異方性ド
ライ・エッチングにより、ゲート絶縁膜２２３がエッチ
ングされる。続いて、例えばＨＢｒおよびＣｌ2 からな
るエッチング・ガスを用いた異方性ドライ・エッチング
により、ゲート電極２２１ａ並びにゲート電極２２１ｂ
がエッチングされる。引き続いて、例えばＣＨＦ3 をエ
ッチング・ガスとした異方性ドライ・エッチングによ
り、層間絶縁膜２１３および層間絶縁膜２０７が順次異
方性エッチングされる。この異方性エッチングにおい
て、層間絶縁膜２１３および層間絶縁膜２０７の表面が
平坦化されているため、このエッチングの制御性は良好
になる。上記フォトレジスト膜もこの一連の異方性エッ
チングに長時間曝されることから、このフォトレジスト
の除去は酸素プラズマによるアッシングが好ましい。そ
のため、アッシング後に酸洗浄，稀弗酸による表面処理
が必要になる。本実施例でもゲート絶縁膜２３３が直接
にフォトレジスト膜に接触してないため、稀弗酸による
表面処理に際して、ゲート絶縁膜２３３等のアンダー・
カットは多少生ずるものの、ゲート絶縁膜２３３の膜厚
が局所的に薄くなるこのは回避される。
【００９３】次に、上記第１の実施例と同様のＬＰＣＶ
Ｄ法により、膜厚１００ｎｍ程度の（導電体膜である）
タングステン・シリサイド膜２４１が全面に形成される
〔図５（ｄ）〕。なお、上記ノード・コンタクト孔２３
８ａ，２３８ｂのアスペクト比も２．５程度と高い値で
あることと、ゲート絶縁膜２３３，２２３等のアンダー
・カットが在ることとから、このタングステン・シリサ
イド膜２４１の形成を（段差被覆性の悪い）スパッタリ
ングで行なうことは好ましくない。また、あらかじめタ
ングステン膜等の選択成長法によりこれらノード・コン
タクト孔２３８ａ，２３８ｂ内を充填しておく方法も、
好ましくない。なお、導電体膜としてタングステン・シ
リサイド膜以外の材料を採用する場合にも、スパッタリ
ングではなくＬＰＣＶＤ法，ＭＯＣＶＤ法もしくはＭＢ
Ｅ法等により成膜するのが好ましい。
Ｄ法により、膜厚１００ｎｍ程度の（導電体膜である）
タングステン・シリサイド膜２４１が全面に形成される
〔図５（ｄ）〕。なお、上記ノード・コンタクト孔２３
８ａ，２３８ｂのアスペクト比も２．５程度と高い値で
あることと、ゲート絶縁膜２３３，２２３等のアンダー
・カットが在ることとから、このタングステン・シリサ
イド膜２４１の形成を（段差被覆性の悪い）スパッタリ
ングで行なうことは好ましくない。また、あらかじめタ
ングステン膜等の選択成長法によりこれらノード・コン
タクト孔２３８ａ，２３８ｂ内を充填しておく方法も、
好ましくない。なお、導電体膜としてタングステン・シ
リサイド膜以外の材料を採用する場合にも、スパッタリ
ングではなくＬＰＣＶＤ法，ＭＯＣＶＤ法もしくはＭＢ
Ｅ法等により成膜するのが好ましい。
【００９４】次に、フォトレジスト膜２４４をマスクに
した異方性エッチングにより、タングステン・シリサイ
ド膜２４１，多結晶シリコン膜２３５が順次パターニン
グされ、（第３の）多結晶シリコン膜パターン２３５ａ
表面上に（第１の導電体膜パターンである）タングステ
ン・シリサイド膜パターン２４１ａが積層されたポリサ
イド構造の（第７の）ゲート電極１４５ａと、（第４
の）多結晶シリコン膜パターン２３５ｂ表面上に（第２
の導電体膜パターンである）タングステン・シリサイド
膜パターン２４１ｂが積層されたポリサイド構造の（第
８の）ゲート電極２４５ｂとが形成される。ゲート電極
２４５ａ，２４５ｂは、それぞれゲート絶縁膜２３３お
よびゲート絶縁膜２２３等を介して、それぞれ概ねゲー
ト電極２２１ａ，２２１ｂの直上の位置に形成されてい
る。タングステン・シリサイド膜パターン２４１ａがノ
ード・コンタクト孔２３８ｂを介してゲート電極２２１
ａ，ゲート電極２０５ａａに接続されることにより、ゲ
ート電極２４５ａ並びにゲート電極２２１ａはゲート電
極２０５ａａに接続される。また、タングステン・シリ
サイド膜パターン２４１ｂがノード・コンタクト孔２３
８ａを介してゲート電極２２１ｂ，ゲート電極２０５ｂ
ａに接続されることにより、ゲート電極２４５ｂ並びに
ゲート電極２２１ｂはゲート電極２０５ｂａに接続され
る。ノード・コンタクト孔２３８ａ，２３８ｂに対する
ゲート電極２４５ｂ，２４５ａのオーバーラップ・マー
ジンは、０．２μｍ前後である。ゲート電極２４５ａ，
２４５ｂ（およびゲート電極２２１ａ，２２１ｂ）のゲ
ート長（チャネル長ではない），ゲート幅は、それぞれ
０．８μｍ，０．４μｍ程度である〔図４（ａ）〜
（ｃ），図６（ａ）〕。
した異方性エッチングにより、タングステン・シリサイ
ド膜２４１，多結晶シリコン膜２３５が順次パターニン
グされ、（第３の）多結晶シリコン膜パターン２３５ａ
表面上に（第１の導電体膜パターンである）タングステ
ン・シリサイド膜パターン２４１ａが積層されたポリサ
イド構造の（第７の）ゲート電極１４５ａと、（第４
の）多結晶シリコン膜パターン２３５ｂ表面上に（第２
の導電体膜パターンである）タングステン・シリサイド
膜パターン２４１ｂが積層されたポリサイド構造の（第
８の）ゲート電極２４５ｂとが形成される。ゲート電極
２４５ａ，２４５ｂは、それぞれゲート絶縁膜２３３お
よびゲート絶縁膜２２３等を介して、それぞれ概ねゲー
ト電極２２１ａ，２２１ｂの直上の位置に形成されてい
る。タングステン・シリサイド膜パターン２４１ａがノ
ード・コンタクト孔２３８ｂを介してゲート電極２２１
ａ，ゲート電極２０５ａａに接続されることにより、ゲ
ート電極２４５ａ並びにゲート電極２２１ａはゲート電
極２０５ａａに接続される。また、タングステン・シリ
サイド膜パターン２４１ｂがノード・コンタクト孔２３
８ａを介してゲート電極２２１ｂ，ゲート電極２０５ｂ
ａに接続されることにより、ゲート電極２４５ｂ並びに
ゲート電極２２１ｂはゲート電極２０５ｂａに接続され
る。ノード・コンタクト孔２３８ａ，２３８ｂに対する
ゲート電極２４５ｂ，２４５ａのオーバーラップ・マー
ジンは、０．２μｍ前後である。ゲート電極２４５ａ，
２４５ｂ（およびゲート電極２２１ａ，２２１ｂ）のゲ
ート長（チャネル長ではない），ゲート幅は、それぞれ
０．８μｍ，０．４μｍ程度である〔図４（ａ）〜
（ｃ），図６（ａ）〕。
【００９５】次に、ゲート電極２４５ａ並びにゲート電
極２４５ｂをマスクにして、ボロンのイオン注入が行な
われる。このイオン注入は、上記フォトレジスト膜２４
４を残して行なってもよく、除去した後に行なってもよ
い。このイオン注入とフォトレジスト膜１４４の除去と
が行なわれた後、例えば１０００℃，１０秒間の急速熱
処理（ＲＴＡ）が行なわれる。これにより、（第１の）
多結晶シリコン膜パターン２３１ａには、（第１のＰ型
のドレイン領域である）Ｐ型拡散領域２４６ａａと電源
線の一部を成す（第１のＰ型のソース領域である）Ｐ型
拡散領域２４６ａｂとが形成され、同時に、ゲート電極
２４５ａの概ね直下に（第１の）チャネル領域２３１ａ
ａが残置され、ノード・コンタクト孔２３８ｂの周辺の
一部にＮ型の多結晶シリコン膜パターン２３１ａｂが残
置される。また、（第２の）多結晶シリコン膜パターン
２３１ｂには、（第２のＰ型のドレイン領域である）Ｐ
型拡散領域２４６ｂａと電源線の一部を成す（第２のＰ
型のソース領域である）Ｐ型拡散領域２４６ｂｂとが形
成され、同時に、ゲート電極２４５ｂの概ね直下に（第
２の）チャネル領域２３１ｂａが残置され、ノード・コ
ンタクト孔２３８ａの周辺の一部にＮ型の多結晶シリコ
ン膜パターン２３１ｂｂが残置される。
極２４５ｂをマスクにして、ボロンのイオン注入が行な
われる。このイオン注入は、上記フォトレジスト膜２４
４を残して行なってもよく、除去した後に行なってもよ
い。このイオン注入とフォトレジスト膜１４４の除去と
が行なわれた後、例えば１０００℃，１０秒間の急速熱
処理（ＲＴＡ）が行なわれる。これにより、（第１の）
多結晶シリコン膜パターン２３１ａには、（第１のＰ型
のドレイン領域である）Ｐ型拡散領域２４６ａａと電源
線の一部を成す（第１のＰ型のソース領域である）Ｐ型
拡散領域２４６ａｂとが形成され、同時に、ゲート電極
２４５ａの概ね直下に（第１の）チャネル領域２３１ａ
ａが残置され、ノード・コンタクト孔２３８ｂの周辺の
一部にＮ型の多結晶シリコン膜パターン２３１ａｂが残
置される。また、（第２の）多結晶シリコン膜パターン
２３１ｂには、（第２のＰ型のドレイン領域である）Ｐ
型拡散領域２４６ｂａと電源線の一部を成す（第２のＰ
型のソース領域である）Ｐ型拡散領域２４６ｂｂとが形
成され、同時に、ゲート電極２４５ｂの概ね直下に（第
２の）チャネル領域２３１ｂａが残置され、ノード・コ
ンタクト孔２３８ａの周辺の一部にＮ型の多結晶シリコ
ン膜パターン２３１ｂｂが残置される。
【００９６】上記ＲＴＡによるＰ型拡散領域２４６ａ
ａ，２４６ｂａの接合の横方向の広がりは０．２〜０．
２５μｍ程度（ノード・コンタクト孔２３８ａ，２３８
ｂに対するゲート電極２４５ｂ，２４５ａのオーバーラ
ップ・マージン（０．２μｍ前後）と同程度）である
が、タングステン・シリサイド膜パターン２４１ｂ，２
４１ａ等に添加されたボロンのノード・コンタクト孔２
３８ａ，２３８ｂの側壁部からの拡散があるため、Ｐ型
拡散領域２４６ａａ，２４６ｂａは、それぞれノード・
コンタクト孔２３８ａ，２３８ｂの側壁部に達すること
になる。ノード・コンタクト孔２３８ｂの側壁部おい
て、Ｐ型拡散領域２４６ｂａはタングステン・シリサイ
ド膜パターン２４１ａに接続されることにより、Ｐ型拡
散領域２４６ｂａとゲート電極２４５ａ並びにゲート電
極２２１ａとゲート電極２０５ａａとＮ型拡散層２０６
ｂｂとが接続される。また、ノード・コンタクト孔２３
８ａの側壁部おいて、Ｐ型拡散領域２４６ａａはタング
ステン・シリサイド膜パターン２４１ｂに接続されるこ
とにより、Ｐ型拡散領域２４６ａａとゲート電極２４５
ｂ並びにゲート電極２２１ｂとゲート電極２０５ｂａと
Ｎ型拡散層２０６ａｂとが接続される〔図４（ａ）〜
（ｃ），図６（ｂ）〕。
ａ，２４６ｂａの接合の横方向の広がりは０．２〜０．
２５μｍ程度（ノード・コンタクト孔２３８ａ，２３８
ｂに対するゲート電極２４５ｂ，２４５ａのオーバーラ
ップ・マージン（０．２μｍ前後）と同程度）である
が、タングステン・シリサイド膜パターン２４１ｂ，２
４１ａ等に添加されたボロンのノード・コンタクト孔２
３８ａ，２３８ｂの側壁部からの拡散があるため、Ｐ型
拡散領域２４６ａａ，２４６ｂａは、それぞれノード・
コンタクト孔２３８ａ，２３８ｂの側壁部に達すること
になる。ノード・コンタクト孔２３８ｂの側壁部おい
て、Ｐ型拡散領域２４６ｂａはタングステン・シリサイ
ド膜パターン２４１ａに接続されることにより、Ｐ型拡
散領域２４６ｂａとゲート電極２４５ａ並びにゲート電
極２２１ａとゲート電極２０５ａａとＮ型拡散層２０６
ｂｂとが接続される。また、ノード・コンタクト孔２３
８ａの側壁部おいて、Ｐ型拡散領域２４６ａａはタング
ステン・シリサイド膜パターン２４１ｂに接続されるこ
とにより、Ｐ型拡散領域２４６ａａとゲート電極２４５
ｂ並びにゲート電極２２１ｂとゲート電極２０５ｂａと
Ｎ型拡散層２０６ａｂとが接続される〔図４（ａ）〜
（ｃ），図６（ｂ）〕。
【００９７】次に、ＬＰＣＶＤ法およびＣＭＰ等によ
り、平坦な表面を有し，少なくとも底面が酸化シリコン
膜からなる層間絶縁膜２５３が全面に形成される。この
層間絶縁膜２５３は、例えば次のように形成される。Ｌ
ＰＣＶＤ法により膜厚１００ｎｍ程度の酸化シリコン膜
が全面に形成され、続いて、ＬＰＣＶＤ法等により膜厚
４５０ｎｍ程度のＢＰＳＧ膜が形成される。（例えばリ
フロー処理を行なった後）ＣＭＰにより表面が平坦化さ
れる。層間絶縁膜２５３，ゲート絶縁膜２３３，ゲート
絶縁膜２２３，層間絶縁膜２１３，層間絶縁膜２０７お
よびゲート酸化膜２０３が順次異方性ドライ・エッチン
グされ、Ｎ型拡散層２０６ａｃに達する（第１の）ビッ
ト・コンタクト孔２５４ａ，Ｎ型拡散層２０６ｂｃに達
する（第２の）ビット・コンタクト孔２５４ｂが形成さ
れる。この異方性ドライ・エッチングでは、酸化シリコ
ン系の絶縁膜のみがエッチングされる。これらビット・
コンタクト孔２５４ａ，２５４ｂの口径はそれぞれ０．
４μｍ程度であり、これらビット・コンタクト孔２５４
ａ，２５４ｂのアスペクト比はそれぞれ３．９程度であ
る。
り、平坦な表面を有し，少なくとも底面が酸化シリコン
膜からなる層間絶縁膜２５３が全面に形成される。この
層間絶縁膜２５３は、例えば次のように形成される。Ｌ
ＰＣＶＤ法により膜厚１００ｎｍ程度の酸化シリコン膜
が全面に形成され、続いて、ＬＰＣＶＤ法等により膜厚
４５０ｎｍ程度のＢＰＳＧ膜が形成される。（例えばリ
フロー処理を行なった後）ＣＭＰにより表面が平坦化さ
れる。層間絶縁膜２５３，ゲート絶縁膜２３３，ゲート
絶縁膜２２３，層間絶縁膜２１３，層間絶縁膜２０７お
よびゲート酸化膜２０３が順次異方性ドライ・エッチン
グされ、Ｎ型拡散層２０６ａｃに達する（第１の）ビッ
ト・コンタクト孔２５４ａ，Ｎ型拡散層２０６ｂｃに達
する（第２の）ビット・コンタクト孔２５４ｂが形成さ
れる。この異方性ドライ・エッチングでは、酸化シリコ
ン系の絶縁膜のみがエッチングされる。これらビット・
コンタクト孔２５４ａ，２５４ｂの口径はそれぞれ０．
４μｍ程度であり、これらビット・コンタクト孔２５４
ａ，２５４ｂのアスペクト比はそれぞれ３．９程度であ
る。
【００９８】次に、ＷＦ6 をＳｉＨ4 で還元する高真空
のＬＰＣＶＤ法により、ビット・コンタクト孔２５４
ａ，２５４ｂ内には、（プラグ・）タングステン膜（図
示せず）が選択的に成長される。続いて、全面にチタン
膜，窒化チタン膜およびアルミニウム膜が順次形成され
る。これらのアルミニウム膜，窒化チタン膜およびチタ
ン膜が順次パターニングされ、一対のビット線２５９
ａ，２５９ｂが形成される。ビット線２５９ａはビット
・コンタクト孔２５４ａを介してＮ型拡散層２０６ａｃ
に接続され、ビット線２５９ｂはビット・コンタクト孔
２５４ｂを介してＮ型拡散層２０６ｂｃに接続される
〔図４（ａ）〜（ｃ）〕。
のＬＰＣＶＤ法により、ビット・コンタクト孔２５４
ａ，２５４ｂ内には、（プラグ・）タングステン膜（図
示せず）が選択的に成長される。続いて、全面にチタン
膜，窒化チタン膜およびアルミニウム膜が順次形成され
る。これらのアルミニウム膜，窒化チタン膜およびチタ
ン膜が順次パターニングされ、一対のビット線２５９
ａ，２５９ｂが形成される。ビット線２５９ａはビット
・コンタクト孔２５４ａを介してＮ型拡散層２０６ａｃ
に接続され、ビット線２５９ｂはビット・コンタクト孔
２５４ｂを介してＮ型拡散層２０６ｂｃに接続される
〔図４（ａ）〜（ｃ）〕。
【００９９】上記第２の実施例の負荷素子は、多結晶シ
リコン膜にタングステン・シリサイド膜が積層されて成
る上部ゲート電極を有した２重ゲート型のＰチャネルＴ
ＦＴである。このため、本実施例も上記第１の実施例と
同様に、一対のＣＭＯＳインバータの交差接続の一部
に、このタングステン・シリサイド膜を利用することが
可能となる。このため、本実施例は上記第１の実施例の
有する効果を有することになる。さらに本実施例は、２
重ゲート型のＰチャネルＴＦＴを負荷素子とすることか
ら、上記第１の実施例より電流駆動能力が高くなるとい
う利点がある。
リコン膜にタングステン・シリサイド膜が積層されて成
る上部ゲート電極を有した２重ゲート型のＰチャネルＴ
ＦＴである。このため、本実施例も上記第１の実施例と
同様に、一対のＣＭＯＳインバータの交差接続の一部
に、このタングステン・シリサイド膜を利用することが
可能となる。このため、本実施例は上記第１の実施例の
有する効果を有することになる。さらに本実施例は、２
重ゲート型のＰチャネルＴＦＴを負荷素子とすることか
ら、上記第１の実施例より電流駆動能力が高くなるとい
う利点がある。
【０１００】
【発明の効果】以上説明したように本発明の半導体記憶
装置の負荷素子は層間絶縁膜の表面上に設けられたトッ
プ・ゲート型もしくは２重ゲート型のＰチャネルＴＦＴ
からなる。本発明によるＰチャネルＴＦＴでは、第１の
多結晶シリコン膜にソース領域，チャネル領域およびド
レイン領域が設けられ、（上部）ゲート電極が第２の多
結晶シリコン膜とこの膜上に積層された導電体膜とから
構成されている。このため、一対のＣＭＯＳインバータ
の交差接続の一部に、上記導電体膜を利用することが可
能となる。同しＣＭＯＳインバータをなすＮチャネルＭ
ＯＳトランジスタのゲート電極とＰチャネルＴＦＴのゲ
ート電極との接続は、上記第２の多結晶シリコン膜から
ＰチャネルＴＦＴのゲート絶縁膜，第１の多結晶シリコ
ン膜，層間絶縁膜等を貫通してこのＮチャネルＭＯＳト
ランジスタのゲート電極に達するノード・コンタクト孔
を介して、このＰチャネルＴＦＴのゲート電極から延在
する上記導電体膜により達成される。
装置の負荷素子は層間絶縁膜の表面上に設けられたトッ
プ・ゲート型もしくは２重ゲート型のＰチャネルＴＦＴ
からなる。本発明によるＰチャネルＴＦＴでは、第１の
多結晶シリコン膜にソース領域，チャネル領域およびド
レイン領域が設けられ、（上部）ゲート電極が第２の多
結晶シリコン膜とこの膜上に積層された導電体膜とから
構成されている。このため、一対のＣＭＯＳインバータ
の交差接続の一部に、上記導電体膜を利用することが可
能となる。同しＣＭＯＳインバータをなすＮチャネルＭ
ＯＳトランジスタのゲート電極とＰチャネルＴＦＴのゲ
ート電極との接続は、上記第２の多結晶シリコン膜から
ＰチャネルＴＦＴのゲート絶縁膜，第１の多結晶シリコ
ン膜，層間絶縁膜等を貫通してこのＮチャネルＭＯＳト
ランジスタのゲート電極に達するノード・コンタクト孔
を介して、このＰチャネルＴＦＴのゲート電極から延在
する上記導電体膜により達成される。
【０１０１】本発明の半導体記憶装置はこのような構造
であれことから、上記ノード・コンタクト孔の形成の際
のＰチャネルＴＦＴのゲート絶縁膜のエッチングは、表
面に上記第２の多結晶シリコン膜に覆われた状態で行な
われる。このため、このノード・コンタクト孔の形成の
ためのエッチングにおいてこのゲート絶縁膜はダメー
ジ，汚染を受けることはなく、このエッチングの後処理
の酸洗浄，稀弗酸処理によりこのゲート絶縁膜の膜厚が
局部的に薄くなることも回避される。その結果、本発明
のＳＲＡＭのメモリセルとその製造方法との採用にする
より、ＰチャネルＴＦＴのゲート耐圧の極度の低下を回
避することが、容易になる。
であれことから、上記ノード・コンタクト孔の形成の際
のＰチャネルＴＦＴのゲート絶縁膜のエッチングは、表
面に上記第２の多結晶シリコン膜に覆われた状態で行な
われる。このため、このノード・コンタクト孔の形成の
ためのエッチングにおいてこのゲート絶縁膜はダメー
ジ，汚染を受けることはなく、このエッチングの後処理
の酸洗浄，稀弗酸処理によりこのゲート絶縁膜の膜厚が
局部的に薄くなることも回避される。その結果、本発明
のＳＲＡＭのメモリセルとその製造方法との採用にする
より、ＰチャネルＴＦＴのゲート耐圧の極度の低下を回
避することが、容易になる。
【図１】本発明の第１の実施例の平面模式図および断面
模式図である。
模式図である。
【図２】上記第１の実施例の製造工程の断面模式図であ
り、図１（ａ）および（ｂ）のＸＸ線での断面模式図で
ある。
り、図１（ａ）および（ｂ）のＸＸ線での断面模式図で
ある。
【図３】上記第１の実施例の製造工程の断面模式図であ
り、図１（ａ）および（ｂ）のＸＸ線での断面模式図で
ある。
り、図１（ａ）および（ｂ）のＸＸ線での断面模式図で
ある。
【図４】本発明の第２の実施例の平面模式図および断面
模式図である。
模式図である。
【図５】上記第２の実施例の製造工程の断面模式図であ
り、図４（ａ）および（ｂ）のＹＹ線での断面模式図で
ある。
り、図４（ａ）および（ｂ）のＹＹ線での断面模式図で
ある。
【図６】上記第２の実施例の製造工程の断面模式図であ
り、図４（ａ）および（ｂ）のＹＹ線での断面模式図で
ある。
り、図４（ａ）および（ｂ）のＹＹ線での断面模式図で
ある。
【図７】ＰチャネルＭＯＳトランジスタを負荷素子とし
て有するＳＲＡＭのメモリセルの一般的な回路図であ
る。
て有するＳＲＡＭのメモリセルの一般的な回路図であ
る。
【図８】ＰチャネルＴＥＴを負荷素子として有する従来
のＳＲＡＭのメモリセルの平面模式図および断面模式図
である。
のＳＲＡＭのメモリセルの平面模式図および断面模式図
である。
【図９】上記従来のＳＲＡＭのメモリセルの製造工程の
断面模式図であり、図８（ａ）および（ｂ）のＺＺ線で
の断面模式図である。
断面模式図であり、図８（ａ）および（ｂ）のＺＺ線で
の断面模式図である。
【図１０】上記従来のＳＲＡＭのメモリセルの製造工程
の断面模式図であり、図８（ａ）および（ｂ）のＺＺ線
での断面模式図である。
の断面模式図であり、図８（ａ）および（ｂ）のＺＺ線
での断面模式図である。
【図１１】ＰチャネルＴＥＴのオン電流のゲート酸化膜
膜厚依存性の一例を示すグラフである。
膜厚依存性の一例を示すグラフである。
１０１，２０１，３０１ Ｐ型シリコン基板 １０２，２０２，３０２ フィールド酸化膜 １０３，２０３，３０３ ゲート酸化膜 １０４ａ，１０４ｂ，２０４ａ，２０４ｂ，３０４ａ，
３０４ｂ，３１４ａ，３１４ｂ，３２４ａ，３２４ｂ
コンタクト孔 １０５ａａ，１０５ａｂ，１０５ｂａ，１０５ｂｂ，１
４５ａ，１４５ｂ，２０５ａａ，２０５ａｂ，２０５ｂ
ａ，２０５ｂｂ，２２１ａ，２２１ｂ，２１５ａ，２４
５ｂ，３０５ａａ，３０５ａｂ，３０５ｂａ，３０５ｂ
ｂ，３２１ａ，３２１ｂ ゲート電極 １０６ａａ〜１０６ａｃ，１０６ｂａ〜１０６ｂｃ，２
０６ａａ〜２０６ａｃ，２０６ｂａ〜２０６ｂｃ，３０
６ａａ〜３０６ａｃ，３０６ｂａ〜３０６ｂｃＮ型拡散
層 １０７，１１３，１５３，２０７，２１３，２５３，３
０７，３１３，３５３層間絶縁膜 １０８ａ，１０８ｂ，２０８ａ，２０８ｂ，３０８ａ，
３０８ｂ 接地コンタクト孔 １０９，２０９，３０９ 接地線 １３１ａ，１３１ａｂ，１３１ｂ，１３１ｂｂ，１３５
ａ，１３５ｂ，２３１ａ，２３１ａｂ，２３１ｂ，２３
１ｂｂ，２３５ａ，２３５ｂ，３３１ａ，３３１ｂ
多結晶シリコン膜パターン １３１ａａ，１３１ｂａ，２３１ａａ，２３１ｂａ，３
３１ａａ，３３１ｂａチャネル領域 １３３，２２３，２３３，３２３ ゲート絶縁膜 １３５，２３５ 多結晶シリコン膜 １３８ａ，１３８ｂ，２３８ａ，２３８ｂ ノード・
コンタクト孔 １４１，２４１ タングステン・シリサイド膜 １４１ａ，１４１ｂ，２４１ａ，２４１ｂ タングス
テン・シリサイド膜パターン １４４，２４４，３２９，３３９ フォトレジスト膜 １４６ａａ，１４６ａｂ，１４６ｂａ，１４６ｂｂ，２
４６ａａ，２４６ａｂ，２４６ｂａ，２４６ｂｂ，３４
６ａａ，３４６ａｂ，３４６ｂａ，３４６ｂｂＰ型拡散
領域 １５４ａ，１５４ｂ，２５４ａ，２５４ｂ，３５４ａ，
２５４ｂ ビット・コンタクト孔 １５９ａ，１５９ｂ，２５９ａ，２５９ｂ，３５９ａ，
３５９ｂ ビット線 ＴT1，ＴT2 転送用ＮチャネルＭＯＳトランジスタ ＴD1，ＴD2 駆動用ＮチャネルＭＯＳトランジスタ ＴL1，ＴL2 負荷用ＰチャネルＭＯＳトランジスタ Ｎ1 ，Ｎ2 ノード
３０４ｂ，３１４ａ，３１４ｂ，３２４ａ，３２４ｂ
コンタクト孔 １０５ａａ，１０５ａｂ，１０５ｂａ，１０５ｂｂ，１
４５ａ，１４５ｂ，２０５ａａ，２０５ａｂ，２０５ｂ
ａ，２０５ｂｂ，２２１ａ，２２１ｂ，２１５ａ，２４
５ｂ，３０５ａａ，３０５ａｂ，３０５ｂａ，３０５ｂ
ｂ，３２１ａ，３２１ｂ ゲート電極 １０６ａａ〜１０６ａｃ，１０６ｂａ〜１０６ｂｃ，２
０６ａａ〜２０６ａｃ，２０６ｂａ〜２０６ｂｃ，３０
６ａａ〜３０６ａｃ，３０６ｂａ〜３０６ｂｃＮ型拡散
層 １０７，１１３，１５３，２０７，２１３，２５３，３
０７，３１３，３５３層間絶縁膜 １０８ａ，１０８ｂ，２０８ａ，２０８ｂ，３０８ａ，
３０８ｂ 接地コンタクト孔 １０９，２０９，３０９ 接地線 １３１ａ，１３１ａｂ，１３１ｂ，１３１ｂｂ，１３５
ａ，１３５ｂ，２３１ａ，２３１ａｂ，２３１ｂ，２３
１ｂｂ，２３５ａ，２３５ｂ，３３１ａ，３３１ｂ
多結晶シリコン膜パターン １３１ａａ，１３１ｂａ，２３１ａａ，２３１ｂａ，３
３１ａａ，３３１ｂａチャネル領域 １３３，２２３，２３３，３２３ ゲート絶縁膜 １３５，２３５ 多結晶シリコン膜 １３８ａ，１３８ｂ，２３８ａ，２３８ｂ ノード・
コンタクト孔 １４１，２４１ タングステン・シリサイド膜 １４１ａ，１４１ｂ，２４１ａ，２４１ｂ タングス
テン・シリサイド膜パターン １４４，２４４，３２９，３３９ フォトレジスト膜 １４６ａａ，１４６ａｂ，１４６ｂａ，１４６ｂｂ，２
４６ａａ，２４６ａｂ，２４６ｂａ，２４６ｂｂ，３４
６ａａ，３４６ａｂ，３４６ｂａ，３４６ｂｂＰ型拡散
領域 １５４ａ，１５４ｂ，２５４ａ，２５４ｂ，３５４ａ，
２５４ｂ ビット・コンタクト孔 １５９ａ，１５９ｂ，２５９ａ，２５９ｂ，３５９ａ，
３５９ｂ ビット線 ＴT1，ＴT2 転送用ＮチャネルＭＯＳトランジスタ ＴD1，ＴD2 駆動用ＮチャネルＭＯＳトランジスタ ＴL1，ＴL2 負荷用ＰチャネルＭＯＳトランジスタ Ｎ1 ，Ｎ2 ノード
Claims (8)
- 【請求項１】 一対のビット線の一方に接続された第１
のＮ型のソース領域，第１のＮ型のドレイン領域，ゲー
ト酸化膜，およびワード線に接続された第１のゲート電
極からなり、Ｐ型シリコン基板表面に設けられた第１の
転送用ＮチャネルＭＯＳトランジスタと、 前記一対のビット線の他方に接続された第２のＮ型のソ
ース領域，第２のＮ型のドレイン領域，前記ゲート酸化
膜，および前記ワード線に接続された第２のゲート電極
からなり、前記Ｐ型シリコン基板表面に設けられた第２
の転送用ＮチャネルＭＯＳトランジスタと、 接地線に接続された第３のＮ型のソース領域，前記第１
のＮ型のドレイン領域に接続された第３のＮ型のドレイ
ン領域，前記ゲート酸化膜および第３のゲート電極から
なり、前記Ｐ型シリコン基板表面に設けられた第１の駆
動用ＮチャネルＭＯＳトランジスタと、 前記接地線に接続された第４のＮ型のソース領域，前記
第２のＮ型のドレイン領域と前記第３のゲート電極とに
接続された第４のＮ型のドレイン領域，前記ゲート酸化
膜，および前記第３のＮ型のドレイン領域に接続された
第４のゲート電極からなり、前記Ｐ型シリコン基板表面
に設けられた第２の駆動用ＮチャネルＭＯＳトランジス
タとを有し、 前記第１，第２の転送用ＮチャネルＭＯＳトランジスタ
および前記第１，第２の駆動用ＮチャネルＭＯＳトラン
ジスタの表面を覆う層間絶縁膜を有し、 前記層間絶縁膜表面に設けられた第１の多結晶シリコン
膜から構成され、該層間絶縁膜を介して前記第４のゲー
ト電極の直上に延在された部分を有し、電源線に接続さ
れた第１のＰ型のソース領域，第１のチャネル領域およ
び第１のＰ型のドレイン領域からなる第１の多結晶シリ
コン膜パターンと、 前記第１の多結晶シリコン膜から構成され、前記層間絶
縁膜を介して前記第３のゲート電極の直上に延在された
部分を有し、前記電源線に接続された第２のＰ型のソー
ス領域，第２のチャネル領域および第２のＰ型のドレイ
ン領域からなる第２の多結晶シリコン膜パターンと、 前記第１および第２の多結晶シリコン膜パターンの表面
を覆い、前記層間絶縁膜表面に設けられたゲート絶縁膜
と、 前記ゲート絶縁膜の表面に設けられた第２の多結晶シリ
コン膜から構成され、該ゲート絶縁膜を介して前記第１
のチャネル領域を覆い、該ゲート絶縁膜を介して，前記
第２のＰ型のドレイン領域における前記第３のゲート電
極の直上に延在された部分上に延在する部分を有する第
３の多結晶シリコン膜パターンと、 前記第２の多結晶シリコン膜から構成され、該ゲート絶
縁膜を介して前記第２のチャネル領域を覆い、該ゲート
絶縁膜を介して，前記第１のＰ型のドレイン領域におけ
る前記第４のゲート電極の直上に延在された部分上に延
在する部分を有する第４の多結晶シリコン膜パターン
と、 前記第３の多結晶シリコン膜パターン，ゲート絶縁膜，
第２のＰ型のドレイン領域および層間絶縁膜を貫通し
て、前記第３のゲート電極に達する第１のノード・コン
タクト孔と、 前記第４の多結晶シリコン膜パターン，ゲート絶縁膜，
第１のＰ型のドレイン領域および層間絶縁膜を貫通し
て、前記第４のゲート電極に達する第２のノード・コン
タクト孔と、 前記第３の多結晶シリコン膜パターンの上面を選択的に
直接に覆い，前記第１のノード・コンタクト孔を介して
前記第３のゲート電極に接続される第１の導電体膜パタ
ーンと、該第３の多結晶シリコン膜パターンとからなる
第５のゲート電極と、 前記第４の多結晶シリコン膜パターンの上面を選択的に
直接に覆い，前記第２のノード・コンタクト孔を介して
前記第４のゲート電極に接続される第２の導電体膜パタ
ーンと、該第４の多結晶シリコン膜パターンとからなる
第６のゲート電極とを有し、 前記第１のＰ型のソース領域，第１のチャネル領域，第
１のＰ型のドレイン領域，ゲート絶縁膜および第５のゲ
ート電極からなる第１の負荷用Ｐチャネル薄膜トランジ
スタと、 前記第２のＰ型のソース領域，第２のチャネル領域，第
２のＰ型のドレイン領域，ゲート絶縁膜および第６のゲ
ート電極からなる第２の負荷用Ｐチャネル薄膜トランジ
スタとを有することとを併せて特徴とする半導体記憶装
置。 - 【請求項２】 前記第１および第２の導電体膜パターン
が高融点金属膜もしくは高融点金属合金膜からなること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 一対のビット線の一方に接続された第１
のＮ型のソース領域，第１のＮ型のドレイン領域，ゲー
ト酸化膜，およびワード線に接続された第１のゲート電
極からなり、Ｐ型シリコン基板表面に設けられた第１の
転送用ＮチャネルＭＯＳトランジスタと、 前記一対のビット線の他方に接続された第２のＮ型のソ
ース領域，第２のＮ型のドレイン領域，前記ゲート酸化
膜，および前記ワード線に接続された第２のゲート電極
からなり、前記Ｐ型シリコン基板表面に設けられた第２
の転送用ＮチャネルＭＯＳトランジスタと、 接地線に接続された第３のＮ型のソース領域，前記第１
のＮ型のドレイン領域に接続された第３のＮ型のドレイ
ン領域，前記ゲート酸化膜および第３のゲート電極から
なり、前記Ｐ型シリコン基板表面に設けられた第１の駆
動用ＮチャネルＭＯＳトランジスタと、 前記接地線に接続された第４のＮ型のソース領域と前記
第２のＮ型のドレイン領域および前記第３のゲート電極
に接続された第４のＮ型のドレイン領域と前記ゲート酸
化膜と前記第３のＮ型のドレイン領域に接続された第４
のゲート電極とからなる前記Ｐ型シリコン基板表面に設
けられた第２の駆動用ＮチャネルＭＯＳトランジスタと
を有し、 前記第１，第２の転送用ＮチャネルＭＯＳトランジスタ
および前記第１，第２の駆動用ＮチャネルＭＯＳトラン
ジスタの表面を覆う層間絶縁膜を有し、 前記層間絶縁膜を介して前記第３のゲート電極の直上に
延在された部分を有して該層間絶縁膜表面に設けられた
第５のゲート電極と、 前記層間絶縁膜を介して前記第４のゲート電極の直上に
延在された部分を有して該層間絶縁膜表面に設けられた
第６のゲート電極と、 前記第５，第６のゲート電極表面を覆い、前記層間絶縁
膜表面に設けられた第１のゲート絶縁膜と、 前記第１のゲート絶縁膜表面に設けられた第１の多結晶
シリコン膜から構成され、該第１のゲート絶縁膜を介し
て前記第６のゲート電極の直上に延在された部分を有す
る第１のＰ型のドレイン領域，該第１のゲート絶縁膜を
介して前記第５のゲート電極上に設けられた第１のチャ
ネル領域，および電源線に接続された第１のＰ型のソー
ス領域からなる第１の多結晶シリコン膜パターンと、 前記第１の多結晶シリコン膜から構成され、前記第１の
ゲート絶縁膜を介して前記第５のゲート電極の直上に延
在された部分を有する第２のＰ型のドレイン領域，該第
１のゲート絶縁膜を介して前記第６のゲート電極上に設
けられた第２のチャネル領域，および前記電源線に接続
された第２のＰ型のソース領域からなる第２の多結晶シ
リコン膜パターンと、 前記第１および第２の多結晶シリコン膜パターンの表面
を覆い、前記第１のゲート絶縁膜表面に設けられた第２
のゲート絶縁膜と、 前記第２のゲート絶縁膜の表面に設けられた第２の多結
晶シリコン膜から構成され、前記第１のゲート絶縁膜お
よび該第２のゲート絶縁膜を介して前記第５のゲート電
極の直上に設けられた第３の多結晶シリコン膜パターン
と、 前記第２の多結晶シリコン膜から構成され、前記第１の
ゲート絶縁膜および該第２のゲート絶縁膜を介して前記
第６のゲート電極の直上に設けられた第４の多結晶シリ
コン膜パターンと、 前記第３の多結晶シリコン膜パターン，第２のゲート絶
縁膜，第２のＰ型のドレイン領域，第１のゲート絶縁
膜，第５のゲート電極および層間絶縁膜を貫通して、前
記第３のゲート電極に達する第１のノード・コンタクト
孔と、 前記第４の多結晶シリコン膜パターン，第２のゲート絶
縁膜，第１のＰ型のドレイン領域，第１のゲート絶縁
膜，第６のゲート電極および層間絶縁膜を貫通して、前
記第４のゲート電極に達する第２のノード・コンタクト
孔と、 前記第３の多結晶シリコン膜パターンの上面を選択的に
直接に覆い，前記第１のノード・コンタクト孔を介して
前記第３のゲート電極に接続される第１の導電体膜パタ
ーンと、該第３の多結晶シリコン膜パターンとからなる
第７のゲート電極と、 前記第４の多結晶シリコン膜パターンの上面を選択的に
直接に覆い，前記第２のノード・コンタクト孔を介して
前記第４のゲート電極に接続される第２の導電体膜パタ
ーンと、該第４の多結晶シリコン膜パターンとからなる
第８のゲート電極とを有し、 前記第５のゲート電極，第１のゲート絶縁膜，第１のＰ
型のソース領域，第１のチャネル領域，第１のＰ型のド
レイン領域，第２のゲート絶縁膜および第７のゲート電
極からなる第１の負荷用Ｐチャネル薄膜トランジスタ
と、 前記第６のゲート電極，第１のゲート絶縁膜，第２のＰ
型のソース領域，第２のチャネル領域，第２のＰ型のド
レイン領域，第２のゲート絶縁膜および第８のゲート電
極からなる第２の負荷用Ｐチャネル薄膜トランジスタと
を有することとを併せて特徴とする半導体記憶装置。 - 【請求項４】 前記第１および第２の導電体膜パターン
が高融点金属膜もしくは高融点金属合金膜からなること
を特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 Ｐ型シリコン基板の表面の素子分離領域
と素子形成領域とにそれぞれフィールド酸化膜と熱酸化
によるゲート酸化膜とを形成した後、該Ｐ型シリコン基
板の表面に第１のＮ型のソース領域と第１のＮ型のドレ
イン領域とゲート酸化膜とワード線を兼る第１のゲート
電極とからなる第１の転送用ＮチャネルＭＯＳトランジ
スタ，第２のＮ型のソース領域と第２のＮ型のドレイン
領域と該ゲート酸化膜と該ワード線を兼る第２のゲート
電極とからなる第２の転送用ＮチャネルＭＯＳトランジ
スタ，第３のＮ型のソース領域と該第１のＮ型のドレイ
ン領域に接続された第３のＮ型のドレイン領域と該ゲー
ト酸化膜と第３のゲート電極とからなる第１の駆動用Ｎ
チャネルＭＯＳトランジスタ，および第４のＮ型のソー
ス領域と該第２のＮ型のドレイン領域および該第３のゲ
ート電極に接続された第４のＮ型のドレイン領域と該ゲ
ート酸化膜と該第３のＮ型のドレイン領域に接続された
第４のゲート電極とからなる第２の駆動用ＮチャネルＭ
ＯＳトランジスタを形成する工程と、 全面に第１の層間絶縁膜を形成し、該第１の層間絶縁膜
に前記第３，第４のＮ型のソース領域に達する第１，第
２の接地コンタクト孔を形成する工程と、 所定の領域に開口部を有し、前記第１，第２の接地コン
タクト孔を介して前記第３，第４のＮ型のソース領域に
接続される接地線を形成する工程と、 全面に第２の層間絶縁膜を形成し、全面にＮ型の第１の
多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜をパターニングして、前記
第２および第１の層間絶縁膜を介して前記第４のゲート
電極の直上に延在された部分を有する第１の多結晶シリ
コン膜パターンと、該第２および第１の層間絶縁膜を介
して前記第３のゲート電極の直上に延された部分を有す
る第２の多結晶シリコン膜パターンとを形成する工程
と、 全面にゲート絶縁膜を形成する工程と、 全面に所望の導電型の第２の多結晶シリコン膜を形成す
る工程と、 前記第３，第４のゲート電極の直上に形成された前記第
２の多結晶シリコン膜と、前記ゲート絶縁膜と、前記第
２，第１の多結晶シリコン膜パターンと、前記第２の層
間絶縁膜と、前記第１の層間絶縁膜とを順次エッチング
して、該第３，第４のゲート電極に達する第１，第２の
ノード・コンタクト孔を形成する工程と、 全面に導電体膜を形成し、該導電体膜並びに前記第２の
多結晶シリコン膜をパターニングして、前記ゲート絶縁
膜を介して前記第１の多結晶シリコン膜パターンの所定
の領域上を横断して前記第１のノード・コンタクト孔に
達する第３の多結晶シリコン膜パターンと該第３の多結
晶シリコン膜パターンの上面を選択的に直接に覆い，該
第１のノード・コンタクト孔を介して前記第３のゲート
電極に接続される第１の導電体膜パターンとからなる第
５のゲート電極を形成し、同時に、該ゲート絶縁膜を介
して該第２の多結晶シリコン膜パターンの所定の領域上
を横断して前記第２のノード・コンタクト孔に達する第
４の多結晶シリコン膜パターンと該第４の多結晶シリコ
ン膜パターンの上面を選択的に直接に覆い，該第２のノ
ード・コンタクト孔を介して前記第４のゲート電極に接
続される第２の導電体膜パターンとからなる第６のゲー
ト電極を形成する工程と、 前記第５，第６のゲート電極をマスクして前記第１，第
２の多結晶シリコン膜パターンにＰ型不純物の拡散を行
ない、該第１の多結晶シリコン膜パターンに電源線の一
部をなす第１のＰ型のソース領域と第１のチャネル領域
と前記第２のノード・コンタクト孔を介して該第６のゲ
ート電極に接続される第１のＰ型のドレイン領域とを形
成し、該第２の多結晶シリコン膜パターンに該電源線の
一部をなす第２のＰ型のソース領域と第２のチャネル領
域と前記第１のノード・コンタクト孔を介して該第５の
ゲート電極に接続される第２のＰ型のドレイン領域とを
形成することにより、該第１のＰ型のソース領域，該第
１のチャネル領域，該第１のＰ型のドレイン領域，前記
ゲート絶縁膜および該第５のゲート電極からなる第１の
負荷用Ｐチャネル薄膜トランジスタと、該第２のＰ型の
ソース領域，該第２のチャネル領域，該第２のＰ型のド
レイン領域，該ゲート絶縁膜および該第６のゲート電極
からなる第２の負荷用Ｐチャネル薄膜トランジスタとを
形成する工程と、 全面に第３の層間絶縁膜を形成し、該第３の層間絶縁
膜，前記第２の層間絶縁膜および前記第１の層間絶縁膜
を順次エッチングして、前記第１および第２のＮ型のソ
ース領域に達する第１および第２のビット・コンタクト
孔を形成し、該第１および第２のビット・コンタクト孔
を介して該第１および第２のＮ型のソース領域にそれぞ
れ接続する一対のビット線を形成する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 前記第１および第２の導電体膜パターン
が高融点金属膜もしくは高融点金属合金膜からなること
を特徴とする請求項５記載の半導体記憶装置の製造方
法。 - 【請求項７】 Ｐ型シリコン基板の表面の素子分離領域
と素子形成領域とにそれぞれフィールド酸化膜と熱酸化
によるゲート酸化膜とを形成した後、該Ｐ型シリコン基
板の表面に第１のＮ型のソース領域と第１のＮ型のドレ
イン領域とゲート酸化膜とワード線を兼る第１のゲート
電極とからなる第１の転送用ＮチャネルＭＯＳトランジ
スタ，第２のＮ型のソース領域と第２のＮ型のドレイン
領域と該ゲート酸化膜と該ワード線を兼る第２のゲート
電極とからなる第２の転送用ＮチャネルＭＯＳトランジ
スタ，第３のＮ型のソース領域と該第１のＮ型のドレイ
ン領域に接続された第３のＮ型のドレイン領域と該ゲー
ト酸化膜と第３のゲート電極とからなる第１の駆動用Ｎ
チャネルＭＯＳトランジスタ，および第４のＮ型のソー
ス領域と該第２のＮ型のドレイン領域および該第３のゲ
ート電極に接続された第４のＮ型のドレイン領域と該ゲ
ート酸化膜と該第３のＮ型のドレイン領域に接続された
第４のゲート電極とからなる第２の駆動用ＮチャネルＭ
ＯＳトランジスタを形成する工程と、 全面に第１の層間絶縁膜を形成し、該第１の層間絶縁膜
に前記第３，第４のＮ型のソース領域に達する第１，第
２の接地コンタクト孔を形成する工程と、 所定の領域に開口部を有し、前記第１，第２の接地コン
タクト孔を介して前記第３，第４のＮ型のソース領域に
接続される接地線を形成する工程と、 全面に第２の層間絶縁膜を形成し、該第２の層間絶縁膜
および前記第１の層間絶縁膜を介して前記第３のゲート
電極の直上に延在された部分を有する第５のゲート電極
と、該第２の層間絶縁膜および該第１の層間絶縁膜を介
して前記第４のゲート電極の直上に延在された部分を有
する第６のゲート電極とを該第２の層間絶縁膜の表面に
形成する工程と、 全面に第１のゲート絶縁膜を形成し、全面にＮ型の第１
の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜をパターニングして、前記
第１のゲート絶縁膜を介して前記第５のゲート電極の所
定の領域上を横断し，前記第６のゲート電極における前
記第４のゲート電極の直上に延在された部分上に延在す
る部分を有する第１の多結晶シリコン膜パターンと、該
第１のゲート絶縁膜を介して該第６のゲート電極の所定
の領域上を横断し，該第５のゲート電極における前記第
３のゲート電極の直上に延在された部分上に延在する部
分を有する第２の多結晶シリコン膜パターンとを形成す
る工程と、 全面に第２のゲート絶縁膜を形成する工程と、 全面に所望の導電型の第２の多結晶シリコン膜を形成す
る工程と、 前記第３，第４のゲート電極の直上に形成された前記第
２の多結晶シリコン膜と、前記第２のゲート絶縁膜と、
前記第２，第１の多結晶シリコン膜パターンと、前記第
１のゲート絶縁膜と、前記第５，第６のゲート電極と、
前記第２の層間絶縁膜と、前記第１の層間絶縁膜とを順
次エッチングして、該第３，第４のゲート電極に達する
第１，第２のノード・コンタクト孔を形成する工程と、 全面に導電体膜を形成し、該導電体膜並びに前記第２の
多結晶シリコン膜をパターニングして、前記第２および
第１のゲート絶縁膜を介して前記第５のゲート電極を覆
い，前記第１のノード・コンタクト孔に達する第３の多
結晶シリコン膜パターンと該第３の多結晶シリコン膜パ
ターンの上面を選択的に直接に覆い，該第１のノード・
コンタクト孔を介して前記第３のゲート電極に接続され
る第１の導電体膜パターンとからなる第７のゲート電極
を形成し、同時に、該第２および第１のゲート絶縁膜を
介して前記第６のゲート電極を覆い，前記第２のノード
・コンタクト孔に達する第４の多結晶シリコン膜パター
ンと該第４の多結晶シリコン膜パターンの上面を選択的
に直接に覆い，該第２のノード・コンタクト孔を介して
前記第４のゲート電極に接続される第２の導電体膜パタ
ーンとからなる第８のゲート電極を形成する工程と、 前記第７，第８のゲート電極をマスクして前記第１，第
２の多結晶シリコン膜パターンにＰ型不純物の拡散を行
ない、該第１の多結晶シリコン膜パターンに電源線の一
部をなす第１のＰ型のソース領域と第１のチャネル領域
と前記第２のノード・コンタクト孔を介して前記第６の
ゲート電極並びに該第８のゲート電極に接続される第１
のＰ型のドレイン領域とを形成し、該第２の多結晶シリ
コン膜パターンに該電源線の一部をなす第２のＰ型のソ
ース領域と第２のチャネル領域と前記第１のノード・コ
ンタクト孔を介して前記第５のゲート電極並びに該第７
のゲート電極に接続される第２のＰ型のドレイン領域と
を形成することにより、該第５のゲート電極，前記第１
のゲート絶縁膜，該第１のＰ型のソース領域，該第１の
チャネル領域，該第１のＰ型のドレイン領域，前記第２
のゲート絶縁膜および該第７のゲート電極からなる第１
の負荷用Ｐチャネル薄膜トランジスタと、該第６のゲー
ト電極，該第１のゲート絶縁膜，該第２のＰ型のソース
領域，該第２のチャネル領域，該第２のＰ型のドレイン
領域，該第２のゲート絶縁膜および該第８のゲート電極
からなる第２の負荷用Ｐチャネル薄膜トランジスタとを
形成する工程と、 全面に第３の層間絶縁膜を形成し、該第３の層間絶縁
膜，前記第２の層間絶縁膜および前記第１の層間絶縁膜
を順次エッチングして、前記第１および第２のＮ型のソ
ース領域に達する第１および第２のビット・コンタクト
孔を形成し、該第１および第２のビット・コンタクト孔
を介して該第１および第２のＮ型のソース領域にそれぞ
れ接続する一対のビット線を形成する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項８】 前記第１および第２の導電体膜パターン
が高融点金属膜もしくは高融点金属合金膜からなること
を特徴とする請求項７記載の半導体記憶装置の製造方
法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950232B2 (ja) * | 1996-03-29 | 1999-09-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP3701405B2 (ja) * | 1996-08-27 | 2005-09-28 | 株式会社ルネサステクノロジ | スタティック型半導体記憶装置 |
| US6349401B2 (en) * | 1996-09-12 | 2002-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, design method and computer-readable medium using a permissive current ratio |
| JPH10229135A (ja) | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5953606A (en) * | 1998-04-27 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing a TFT SRAM memory device with improved performance |
| JP3134927B2 (ja) * | 1998-05-01 | 2001-02-13 | 日本電気株式会社 | 半導体装置及びｓｒａｍセルの製造方法 |
| US7486541B2 (en) * | 2003-06-13 | 2009-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive cell structure for reducing soft error rate |
| US20050275043A1 (en) * | 2004-06-10 | 2005-12-15 | Chien-Chao Huang | Novel semiconductor device design |
| KR100629264B1 (ko) | 2004-07-23 | 2006-09-29 | 삼성전자주식회사 | 게이트 관통 바디 콘택을 갖는 반도체소자 및 그 제조방법 |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| KR100822806B1 (ko) * | 2006-10-20 | 2008-04-18 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US7888705B2 (en) | 2007-08-02 | 2011-02-15 | Tela Innovations, Inc. | Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same |
| FR2912548A1 (fr) * | 2007-06-05 | 2008-08-15 | Commissariat Energie Atomique | Realisation de contacts compacts pour des transistors a double grilles auto-alignees. |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101739709B1 (ko) | 2008-07-16 | 2017-05-24 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US10868045B2 (en) * | 2015-12-11 | 2020-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, semiconductor device, and electronic device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5266587A (en) * | 1989-12-23 | 1993-11-30 | Interox Chemicals Limited | Peroxycarboxylic acids and compositions containing such |
| JPH0770624B2 (ja) * | 1990-06-22 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
| DE69229014T2 (de) * | 1991-03-01 | 1999-08-26 | Fujitsu Ltd | Halbleiterspeichereinrichtung mit Dünnfilmtransistor und seine Herstellungsmethode |
| JPH04334054A (ja) * | 1991-05-09 | 1992-11-20 | Mitsubishi Electric Corp | 半導体装置、電界効果トランジスタおよびその製造方法 |
| JPH05251666A (ja) * | 1992-03-04 | 1993-09-28 | Fujitsu Ltd | 半導体装置 |
| JPH06275724A (ja) * | 1993-01-22 | 1994-09-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2682393B2 (ja) * | 1993-08-13 | 1997-11-26 | 日本電気株式会社 | スタティック形半導体記憶装置 |
| JP2601202B2 (ja) * | 1994-07-05 | 1997-04-16 | 日本電気株式会社 | 半導体記憶装置 |
-
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-
1997
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017118126A (ja) * | 2012-01-23 | 2017-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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