JPH06101546B2 - １トランジスタ・メモリ・セル装置の製造方法 - Google Patents

１トランジスタ・メモリ・セル装置の製造方法

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JPH06101546B2
JPH06101546B2 JP61193010A JP19301086A JPH06101546B2 JP H06101546 B2 JPH06101546 B2 JP H06101546B2 JP 61193010 A JP61193010 A JP 61193010A JP 19301086 A JP19301086 A JP 19301086A JP H06101546 B2 JPH06101546 B2 JP H06101546B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はアクセス・トランジスタ及び記憶キャパシタを
含む個々のセルが単結晶半導体チツプ上に形成されるダ
イナミツク・ランダム・アクセス・メモリ（DRAM）に関
し、さらに具体的にはトレンチ（溝）キヤパシタの上に
単結晶アクセス・トランジスタを積層した３次元構造の
ダイナミツク・ランダム・アクセス・メモリ（DRAM）装
置構造体、並びに結晶化の種がセルを取巻く単結晶半導
体領域もしくはトレンチの垂直壁もしくはその両方から
与えられ、アクセス・トランジスタを絶縁体によつて分
離した上記DRAM装置構造体の製造方法に関連する。
B.従来技術 次のものは代表的な従来技術のトレンチ・キヤパシタを
有するDRAM装置の参考文献である。
米国特許第4353086号はアクセス・トランジスタ及び記
憶キヤパシタを含む個々のセルを、シリコン・チツプ上
に形成したメサ中に形成したダイナミツク・ランダム・
アクセス・メモリを説明している。セルのアクセス・ト
ランジスタはメサの最上面上に形成され、セルの記憶キ
ヤパシタの一つのプレートはメサの側壁で形成され、他
のプレートはメサを取囲む溝に、２酸化シリコン層によ
つてメサから分離して充填したドープ・ポリシリコンに
よつて形成されている。この幾何額形状によつて、チツ
プの表面を使用する事なく、大きな記憶表面、従つて大
きなキヤパシタンスが与えられている。他の実施例では
メサは他の形の回路の素子を含んでいる。
米国特許第4327476号は半導体基板の所定の位置に少な
く共１つのトレンチを形成し、トレンチを含む半導体基
板の全表面上に絶縁層を与え、絶縁層上にトレンチ開口
の幅の半分よりも厚い導電性材料を付着し、トレンチ内
以外の絶縁層が露出する迄付着した導電性層をエツチし
て、トレンチ内の導電性層によつてMOSキヤパシタの電
極を形成する段階より成る半導体装置の製造方法を開示
している。
米国特許第4462847号は予定のパターンの形状に単結晶
及び多結晶半導体材料を同時に低圧で付着するマイクロ
エレクトロニクス半導体回路の製造方法を開示してい
る。誘電体で分離した回路はこの様な選択的エピタキシ
ヤル成長及びその後の単結晶及び多結晶付着物の両方の
酸化によつて形成される。付着率の割合の制御及び酸化
段階の制御によつて多結晶の付着物は略完全に酸化物に
変り、他方単結晶は部分的に酸化されるだけであり、こ
れによつて表面安定化された単結晶領域の略平坦な分離
したマトリツクスが与えられ、この中に相互接続のため
の回路素子が形成される。
特開昭58−137245号公報には、キヤパシタの電極表面と
してSi基板中に掘つたトレンチの側壁部分を使用する事
によつて平面の領域を増大する事なく電極の面積を増大
する方法を開示している。フイールド領域のSiO2薄膜を
いわゆるLOCOS方法によつてSi基板上に選択的に形成
し、基板中にトレンチをエツチングによつて形成し、CV
D法によつてSi3N4より成るキヤパシタ絶縁薄膜をこれ等
の表面上に形成する。絶縁薄膜の全表面上に多結晶Siの
プレートを被覆する。同時にトレンチを同じ多結晶Siに
よつて埋没する。プレートを酸化して、最初の中間層の
酸化物薄膜を形成し、Si3N4薄膜及びSiO2薄膜を除去
し、他方酸化物の薄膜をマスクに使用して、酸化により
ゲートの酸化物薄膜を形成している。予定の部分をワー
ド線で覆い、プレート及びゲートで覆われていない部分
にイオン注入によつてソース・ドレイン層を形成してい
る。
C.発明が解決しようとする問題点 半導体基板に形成した溝、即ちトレンチ、に埋込みキヤ
パシタを形成し、このキヤパシタ上にアクセス用トラン
ジスタを形成すれば、メモリ・セル面積を小さくし、集
積密度を高めることができる。トレンチ・キヤパシタ上
にアクセス用トランジスタを形成するためには、トレン
チ・キヤパシタの領域上に単結晶シリコン層を形成する
必要がある。しかし従来のトレンチ・キヤパシタ型メモ
リの製造では、トレンチ・キヤパシタ電極（トレンチ内
のポリシリコン）とソース領域との接続する接点開孔領
域を除く領域を分離用の絶縁層で覆う構造となっていた
ため、トレンチ・キヤパシタ領域上に単結晶シリコン層
を直後に成長させることができなかった。そのため従来
は、先ずトレンチ・キヤパシタの領域上にポリシリコン
または非結晶質シリコンを付着し、次にレーザ・ビーム
または電子ビームのようなエネルギ・ビームの照射によ
り再結晶化し、この再結晶化層にアクセス用トランジス
タを形成していた。しかし、このような再結晶化層は、
多くの場合、格子欠陥を含む低品質の単結晶層であり、
信頼性、再現性の点で問題を含んでいた。
従って、本発明の目的は、再結晶化技術を使用すること
なく、トレンチ・キヤパシタの領域上に良質のエピタキ
シヤル単結晶層を直接に成長させ、この単結晶層にアク
セス・トランジスタを形成することにより、高密度で高
信頼性を有する１トランジスタ・メモリ・セルを簡単に
実現することができる製造方法を提供することである。
D.問題点を解決するための手段 本発明による１トランジスタ・メモリ・セル装置の製造
方法では、先ず、単結晶半導体基板上に第１マスク層を
形成し、上記第１マスク層に第１の窓を形成する。次
に、上記第１の窓を通して上記基板を食刻することによ
り上記基板にトレンチを形成する。次いで、上記トレン
チの内壁に絶縁層を形成し且つ上記トレンチをポリシリ
コンで充填する。次に、上記トレンチ内の上記ポリシリ
コン上に酸化物層を形成する。上記基板から上記第１マ
スク層を除去して、上記トレンチを取り囲む上記基板の
表面領域を露出させ、露出している上記基板の表面領域
を単結晶成長の核として、上記酸化物層の領域を含む上
記基板上に、不純物ドープ・エピタキシヤル半導体単結
晶層を成長させる。上記単結晶層上に第２マスク層を形
成し、上記トレンチ上の所定の領域において上記第２マ
スク層に第２の窓を形成する。次いで、上記第２の窓を
通して上記単結晶層および上記酸化物層を食刻すること
により上記トレンチの上記ポリシリコンに至る開孔で形
成し、上記開孔をポリシリコンで充填する。そして、上
記開孔に充填されたポリシリコンの上部と一体をなすソ
ース領域を含むアクセス用トランジスタを上記トレンチ
上方の上記単結晶層内に形成する。
次に作用について説明すると、エピタキシヤル成長の核
となる単結晶の種が豊富に存在する場合は、酸化物層上
に単結晶半導体層を直接にエピタキシヤル成長させるこ
とができることが判明し、本発明は、これを利用して１
トランジスタ・メモリ・セルを形成するものである。ト
レンチ・ポリシリコンは酸化物層で覆われているが、ト
レンチを取り囲む露出した基板表面領域が豊富な単結晶
の種を与え、エピタキシヤル成長の核として働く。最初
は、酸化物層上にエピタキシヤル成長のための核がない
ので、基板表面上で垂直方向に成長するが、次第に横方
向にも成長し、最終的には、トレンチ領域を含む基板上
に連続したエピタキシヤル単結晶層が形成される。
成長した単結晶層及び酸化物層を通る開口に充填された
ポリシリコンは、トレンチ内のポリシリコンとソース領
域とを確実に接続する相互接続体として働く。従って、
単結晶層の表面部に、浅くて小面積のソース領域を形成
し、このソース領域をポリシリコン相互接続体でトレン
チ・ポリシリコンに接続することにより、アクセス用ト
ランジスタの寸法を小さくでき、セルを高密度化するの
に役立つ。従って、本発明によれば、エピタキシヤル単
結晶層を直接に成長させることにより、高信頼性を有し
高密度なトレンチ・キヤパシタ型のメモリ・セルを簡単
に実現できる。
E.実施例 第１図は説明のためにP+型にされているシリコン基板10
を含むDRAM装置の断面図を示す。トレンチが基板10中に
存在し、濃厚に不純物ドープされたN+ポリシリコン12を
含んでいる。SiO2/Si3N4/SiO2の複合層14がキヤパシタ
の記憶絶縁体として与えられる。ポリシリコン12の上に
はSiO2層34が設けられている。基板10及び層34上には低
濃度に不純物ドープされたP-型のエピタキシヤル・シリ
コン層22が存在する。
メモリ・セルのアクセス・トランジスタはトレンチ型キ
ヤパシタの最上部に存在する。N+にドープされた材料の
プラグ18がトランジスタのソース領域50を溝の内部のポ
リシリコン12に接続している。溝の表面に沿つて大きな
もれ電流がある場合には、トレンチの表面の上に中程度
にドープされたＰ領域16を設けることができる。しかし
ながらこの層は構造体の必要素子ではない。
トランジスタの残りの素子としては、ワード線に接続し
たゲート26がある。ビツト線28がリセスド（半埋込み）
分離領域20と共に示されている。なお、各図は実際の寸
法関係を比較的に示しているものではないことを断つて
おく。
トランジスタがバルク材料中に形成されるか、もしくは
薄膜材料中に形成されるかに依存して、夫々第１図及び
第３図に示した２つのセル構造体が与えられる。トレン
チ・キヤパシタの最上部にトランジスタを積層する事に
よつて、ダイナミツクRAMセルが丁度１つのトランジス
タ領域中に形成出来る。積層しない場合は、トレンチ・
キヤパシタ・セルの寸法を小さくして、トレンチ・キヤ
パシタの開口をせばめなくてはならず、従つて十分な電
荷記憶を行なうためには、トレンチの深さ対幅のアスペ
クト比を大きくする必要がある。従つてトレンチのエツ
チング及び再充填工程が極めて困難になる。積層構造に
した時は、トレンチの開口をトランジスタの能動領域程
度に大きくする事が出来、トレンチの深さ対幅のアスペ
クト比に余裕をもたす事が出来る。積層セルは、その他
の利点として、ビツト線の方向を沿う寸法を小さくなる
ためにビツト線のキヤパシタンスが小さくなる、信号電
荷がトレンチ・キヤパシタの内部に記憶されるためにノ
イズに強い、平滑な表面構造にしやすい、といういくつ
かの利点を与える。本発明の１つの利点はポリシリコン
の薄膜を単結晶材料に再結晶化するという通常の問題を
生じることなく、トレンチ・キヤパシタの最上部上に単
結晶の薄膜もしくはバルク・トランジスタを有するセル
を積層する事が出来る点にある。
上述の如き、セル構造体が第１図に示されている。アク
セス・トランジスタはトレンチ・キヤパシタの最上部上
に積層されている。N+にドープされた材料18がアクセス
・トランジスタのソース領域50をトレンチ内部のポリシ
リコン12に接続する。トレンチの表面に沿つて多量のも
れ電流が存在する場合にはトレンチの表面の直ぐ上に中
程度にドープしたＰ領域16を与えることができる（必ず
しも必要ではない）。第４図に示した類似の構造体はト
ランジスタのソース／ドレイン及びトレンチ内部のポリ
シリコンのドーパントの極性をＮ型からＰ型に変える事
によつて、CMOS技術でＮ型ウエルの内部にＰチヤネルの
アクセス・トランジスタを形成して得られる。第４図の
構造体の場合には、Ｎ型ウエルを形成するのに１つの余
分の工程が必要である。
第２図は第１図のDRAM装置のレイアウトを示し、第８図
は第４図のDRAM装置のレイアウトを示している。第２図
において、26はワード線、斜線部15はトレンチ・キヤパ
シタ領域、17はソース−トレンチ・キヤパシタの接続領
域を示している。隣接するセルは線19に関して対称的に
形成される。第８図において、26はワード線、21はトレ
ンチ・キヤパシタ領域、23はソース−トレンチ・キヤパ
シタの接続領域、25はドレイン−ビツト線コンタクト領
域を示している。
第１図のセル構造体を製造するための製造工程を以下に
説明する。
工程1.シリコン基板10がドープ濃度の高いP+ウエハ上に
P-エピタキシヤル層30を有する（単なるP+ウエハでもよ
い）ものと仮定し、SiO2及びSi3N4の複合層をP-エピタ
キシヤル層30上に形成する。適当なリソグラフイ工程の
後に、このSi3N4/SiO2層の一部を除去して窓を与え、シ
リコン基板10中にRIE（反応性イオン食刻）でトレンチ
を形成する。
工程2.トレンチの中に薄い酸化物層を熱的に成長した
後、薄い窒化物層を付着し、酸化雰囲気中で熱的に緻密
にして、キヤパシタの絶縁層14のためのSiO2/Si3N4/SiO
2の複合層を形成する。次に厚いポリシリコン膜12を付
着してトレンチ充填する。このポリシリコンは第５図に
示した如く、N+に高濃度にドープされる。
工程3.ポリシリコン膜12をRIEもしくは機械化学的ポリ
ツシング技法によつて平坦にし、ポリシリコンの表面が
基板表面と整列する様にする。基板表面上の窒化物層は
エツチ・ストツプとして使用する。
工程4.次に薄い２酸化シリコン層34をポリシリコンの表
面上に局部的に熱的に成長する。酸化物は他の領域上に
は成長しない。それは他の基板表面が窒化物層によつて
覆われているからである。
工程5.基板上の窒化物を等方性エツチングによつて除去
する。次に、ポリシリコン上の酸化物34以外のすべての
基板表面上の酸化物層を除去する（全面エツチングでこ
れを行なうためには、工程４でポリシリコン上に成長し
た酸化物層は工程１で成長した、窒化物層の下の酸化物
層よりかなり厚くなくてはならない）。
工程6.次に低濃度にドープしたP-シリコン層22をエピタ
キシヤルに成長する（第５図）。小さなトレンチ領域以
外の所では、単結晶シリコン基板のすべての表面領域が
エピタキシヤル成長を受けるので、垂直方向及び水平方
向のエピタキシヤル成長のための単結晶の種が豊富に依
存する。最初酸化物層34の上にシリコン成長の核が存在
しないが、垂直方向のエピタキシヤル成長につれて横方
向にも成長し、酸化物層34の上に、連続するエピタキシ
ヤル・シリコン層を形成する。一般に、横方向の成長速
度と垂直方向の成長速度はほぼ1:1であり、したがつ
て、成長させるエピタキシヤル層の厚さをトレンチ開口
の寸法の半分以上にするのが好ましい。しかしこれは絶
対的なものではなく、エピタキシヤル成長の条件によつ
ては、垂直方向よりも横方向の成長速度の方が大きくな
りうることが報告されている。したがつて、酸化物層34
の上に連続するエピタキシヤル層が得られるように、横
方向の成長速度に応じてエピタキシヤル層の厚さを選択
すればよい。
工程7.次に第６図に示した様に、P-エピタキシヤル層上
にSiO2及びSi3N4の複合層32を形成する。適当なリソグ
ラフイ工程の後に、このSi3N4/SiO2層32の一部を除去し
て窓を形成し、RIEを使用して、トレンチのポリシリコ
ン12の上部のシリコン及び酸化物を除去する。
工程8.次に真性ポリシリコンの薄膜18を付着して窓を充
填する。RIEもしくは機械化学的ポリツシング技法によ
つて平坦にし、真性ポリシリコンの表面が第６図に示し
た様にシリコン層22の表面と整列するようにする。表面
層32の窒化物の部分はエツチ・ストツプとして使用す
る。次に窒化物及び酸化物のマスキング層32を除去す
る。
工程9.次にROXと呼ばれる通常の浅い分離領域20（第７
図）を形成する。これは、シリコン層22の表面を二酸化
シリコン層及び窒化シリコン層の複合層で覆つて、分離
領域の所に窓開口を形成し、窓領域を局部的に熱酸化す
ることによつて形成することができる。第４図に示すよ
うにN-ウエルの中にトランジスタを形成する場合は、分
離領域20を形成する前に、ウエル領域以外をフオトレジ
ストで覆つてN-ウエルのイオン注入を行なう必要があ
る。
工程10.酸化物分離領域を形成した後に、酸化障壁層と
して用いた二酸化シリコン層及び窒化シリコン層を除去
し、薄いゲート酸化物層40を成長させる。次に、もし必
要なら、閾値電圧調節のためのイオン注入を行ない、次
にゲート酸化物層40の上にドープ・ポリシリコン層を付
着し、フオトリングラフイツク・エツチングによりゲー
ト電極26を形成する。次にシリコン・ゲート電極26を酸
化し、ゲート酸化物層を通してソース領域50及びドレイ
ン領域24をイオン注入する。第１図ではN+に注入し、第
４図ではP+に注入する。このイオン注入は真性ポリシリ
コン領域18にも行なわれる必要がある。真性ポリシリコ
ンはソース及びドレインのドーパントに対して高い拡散
率を示すので、熱処理の後に真性ポリシリコンは高濃度
にドープされ、第７図に示したようにアクセス装置のソ
ース領域をトレンチ内部のポリシリコンを接続する。も
し希望するならば、予じめドープしたポリシリコン・プ
ラグ18を付着することも可能である。
ソース／ドレイン領域のイオン注入は任意の知られてい
る他の方法で行なうことができる。例えば、ゲート電極
上に所定の厚さの二酸化シリコン層又は窒化シリコン層
を付着し、異方性RIEエツチングによりゲート電極の側
壁にスペーサを形成し、このスペーサによりゲート電極
に対するソース／ドレイン領域の注入縁を定めてソース
／ドレイン領域をイオン注入することができる。勿論、
アルミニウムのような金属のゲート電極を用いることも
できる。
その後、リンを含む二酸化シリコン・ガラスのような表
面絶縁層の付着、電極接点のための開孔の形成、電極の
形成などの通常のMOS製造工程を続けて、セル製造体が
完成する。上述の全過程は又CMOS技術とも完全に両立す
る。
上述の方法によつて、アクセス・トランジスタが単結晶
のバルク領域中に形成された第１図もしくは第４図に示
されたセル構造体を生ずる。アクセス・トランジスタの
本体はエピタキシヤル領域22を介して基板の電圧源によ
つて直接バイアスされ、又Ｎ型ウエルの電圧源につてバ
イアスされる。実用上の見地からいえば、もし横方向の
エピタキシヤル成長による欠陥領域が存在しても、この
領域はソース／ドレイン拡散領域にかくれ、又欠陥の大
部分はトレンチ・キヤパシタに真性ポリシリコンのプラ
グ18を形成したり分離領域を形成したりする段階に除去
される。結果的には、良品質のエピタキシヤル層が常に
アクセス・トランジスタのチヤネル領域に保存される。
同じ理由が第３図に示されたセル構造体を実現するのに
使用出来る。第３図の構造ではトラジスタは単結晶薄膜
中に形成され、酸化物分離領域によつてトレンチ・キヤ
パシタの平坦な部分の境界内に位置付けられている。製
造手順は次の通りである。
工程Ａ及びＢは上述の段階１及び２と同じである。
工程C.ポリシリコン膜12をRIEもしくは機械化学的ポリ
ツシング技法によつて平坦にし、ポリシリコンの表面が
第９図に示した様に基板の表面よりも下に来るようにす
る。基板表面上の窒化物層42がエツチ・ストツプに使用
される。
工程Ｄ及びＥは前に説明した工程４及び５と同じであ
る。
工程F.次に第10図に示した様に低ドープP-型シリコン層
をエピタキシヤルに成長する。小さなトレンチ領域以外
のすべての単結晶シリコン基板領域及びトレンチ酸化物
層の上側のシリコン側壁がエピタキシヤル成長を受ける
ことになるので、垂直方向及び横方向の両方のエピタキ
シアル成長のための豊富な単結晶の種が利用出来る。従
つて、既述したように、連続するエピタキシヤル層52が
形成される。
工程Ｇ及びＨは上述の工程７及び８と同じである。
工程I.次に通常のROXもしくは浅い分離領域を形成す
る。第３図を参照するに、完成した酸化物分離領域44及
び46がトレンチ・キヤパシタの平坦な部分の境界内に存
在する膜状のアクセス・トランジスタを完全に分離して
いる。トランジスタの本体は直接バイアスされないが、
トランジスタを十分薄くする事によつて、セルの動作に
悪影響を与える事はない。
工程Ｊは上述の工程10と同じである。第３図はアクセス
・トランジスタが酸化物によつて完全に分離され、寄生
キヤパシタンスが小さい最終セル構造体を示す。
F.発明の効果 本発明によれば、トレンチ・キヤパシタの上部に単結晶
トランジスタを積層した非常に高密度な新らしい１トラ
ンジスタ・ダイナミツク・メモリ・セル構造体を得るこ
とができる。また、単結晶は再結晶化工程を必要とする
事なくエピタキシヤル成長から直接得られる。この新し
い方法の重要な点はトレンチを取巻くシリコン領域を露
出してトレンチ・キヤパシタ上にエピタキシヤル成長を
行なうための十分な種領域を与える事にある。これによ
つて水平トランジスタ及び垂直トランジスタ、ダイオー
ド、抵抗器等を含む異なる種々装置が、トレンチ・キヤ
パシタの上部に直接積層した単結晶中に形成出来る。
【図面の簡単な説明】
第１図は本発明の原理に従いバルク材料から形成した３
次元DRAM装置の一実施例の断面図である。第２図は第１
図のDRAM装置の上面図である。第３図は本発明の原理に
従い薄膜から形成した３次元DRAM装置の他の実施例の概
略図である。第４図はCMOS技法でＮウエルの内部に存在
するＰチヤネル・アクセス・トランジスタを含む３次元
DRAM装置の他の実施例の断面図である。第５図、第６図
及び第７図は第１図もしくは第４図の構造体の製造段階
を示した断面図である。第８図は第４図の装置のアクセ
ス・トランジスタ及びトレンチ・キヤパシタ構造体の上
面図である。第９図及び第10図は第３図の構造体の製造
段階を示した断面図である。 10……基板、12……ポリシリコン、14……SiO2/Si3N4/S
iO2薄膜、18……N+ポリシリコン・プラグ、20、46……
分離領域、22、52……エピタキシヤル・シリコン層、24
……ドレイン、26……ゲート（ワード線）、28……ビツ
ト線、30……シリコン層、34……SiO2層、50……ソー
ス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−136366（ＪＰ，Ａ) 特開 昭58−212160（ＪＰ，Ａ) 特開 昭56−87317（ＪＰ，Ａ) 特開 昭56−144531（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】単結晶半導体基板上に第１マスク層を形成
    し、 上記第１マスク層に第１の窓を形成し、 上記第１の窓を通して上記基板を食刻することにより上
    記基板にトレンチを形成し、 上記トレンチの内壁に絶縁層を形成し且つ上記トレンチ
    をポリシリコンで充填し、 上記トレンチ内の上記ポリシリコン上に酸化物層を形成
    し、 上記基板から上記第１マスク層を除去して、上記トレン
    チを取り囲む上記基板の表面領域を露出させ、 露出している上記基板の表面領域を単結晶成長の核とし
    て、上記酸化物層の領域を含む上記基板上に、不純物ド
    ープ・エピタキシヤル半導体単結晶層を成長させ、 上記単結晶層上に第２マスク層を形成し、 上記トレンチ上の所定の領域において上記第２マスク層
    に第２の窓を形成し、 上記第２の窓を通して上記単結晶層および上記酸化物層
    を食刻することにより上記トレンチの上記ポリシリコン
    に至る開孔を形成し、 上記開孔をポリシリコンで充填し、 上記開孔に充填されたポリシリコンの上部と一体をなす
    ソース領域を含むアクセス用トランジスタを上記トレン
    チ上方の上記単結晶層内に形成することを含む １トランジスタ・メモリ・セル装置の製造方法。
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Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830981A (en) * 1984-07-03 1989-05-16 Texas Instruments Inc. Trench capacitor process for high density dynamic ram
USRE33261E (en) * 1984-07-03 1990-07-10 Texas Instruments, Incorporated Trench capacitor for high density dynamic RAM
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US5225697A (en) * 1984-09-27 1993-07-06 Texas Instruments, Incorporated dRAM cell and method
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US4791463A (en) * 1984-10-31 1988-12-13 Texas Instruments Incorporated Structure for contacting devices in three dimensional circuitry
US5102817A (en) * 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
DE3686878T2 (de) * 1985-07-25 1993-02-25 American Telephone & Telegraph Dram-arrays hoher leistung mit graben-kondensatoren.
JP2509188B2 (ja) * 1986-06-18 1996-06-19 株式会社日立製作所 半導体記憶装置
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
US4728623A (en) * 1986-10-03 1988-03-01 International Business Machines Corporation Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method
US4833094A (en) * 1986-10-17 1989-05-23 International Business Machines Corporation Method of making a dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes
US5017504A (en) * 1986-12-01 1991-05-21 Mitsubishi Denki Kabushiki Kaisha Vertical type MOS transistor and method of formation thereof
JP2681887B2 (ja) * 1987-03-06 1997-11-26 シ−メンス、アクチエンゲゼルシヤフト ３次元１トランジスタメモリセル構造とその製法
US4916524A (en) * 1987-03-16 1990-04-10 Texas Instruments Incorporated Dram cell and method
JPH0795568B2 (ja) * 1987-04-27 1995-10-11 日本電気株式会社 半導体記憶装置
US4816884A (en) * 1987-07-20 1989-03-28 International Business Machines Corporation High density vertical trench transistor and capacitor memory cell structure and fabrication method therefor
US4833516A (en) * 1987-08-03 1989-05-23 International Business Machines Corporation High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor
US5109259A (en) * 1987-09-22 1992-04-28 Texas Instruments Incorporated Multiple DRAM cells in a trench
US4942554A (en) * 1987-11-26 1990-07-17 Siemens Aktiengesellschaft Three-dimensional, one-transistor cell arrangement for dynamic semiconductor memories comprising trench capacitor and method for manufacturing same
JP2507502B2 (ja) * 1987-12-28 1996-06-12 三菱電機株式会社 半導体装置
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US4958206A (en) * 1988-06-28 1990-09-18 Texas Instruments Incorporated Diffused bit line trench capacitor dram cell
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
US5200354A (en) * 1988-07-22 1993-04-06 Hyundai Electronics Industries Co. Ltd. Method for manufacturing dynamic random access memory cell
JP2743391B2 (ja) * 1988-08-25 1998-04-22 ソニー株式会社 半導体メモリの製造方法
JPH0281471A (ja) * 1988-09-16 1990-03-22 Victor Co Of Japan Ltd ダイナミック・ランダムアクセスメモリ装置
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
US5316962A (en) * 1989-08-15 1994-05-31 Matsushita Electric Industrial Co., Ltd. Method of producing a semiconductor device having trench capacitors and vertical switching transistors
JP2798276B2 (ja) * 1989-09-18 1998-09-17 三菱電機株式会社 半導体記憶装置及びその製造方法
US5034787A (en) * 1990-06-28 1991-07-23 International Business Machines Corporation Structure and fabrication method for a double trench memory cell device
US5064777A (en) * 1990-06-28 1991-11-12 International Business Machines Corporation Fabrication method for a double trench memory cell device
US4988637A (en) * 1990-06-29 1991-01-29 International Business Machines Corp. Method for fabricating a mesa transistor-trench capacitor memory cell structure
US5204281A (en) * 1990-09-04 1993-04-20 Motorola, Inc. Method of making dynamic random access memory cell having a trench capacitor
JPH07118522B2 (ja) * 1990-10-24 1995-12-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 基板表面を酸化処理するための方法及び半導体の構造
US5198995A (en) * 1990-10-30 1993-03-30 International Business Machines Corporation Trench-capacitor-one-transistor storage cell and array for dynamic random access memories
US5214603A (en) * 1991-08-05 1993-05-25 International Business Machines Corporation Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors
TW313677B (ja) * 1991-08-14 1997-08-21 Gold Star Electronics
US5508541A (en) * 1992-09-22 1996-04-16 Kabushiki Kaisha Toshiba Random access memory device with trench-type one-transistor memory cell structure
US5365097A (en) * 1992-10-05 1994-11-15 International Business Machines Corporation Vertical epitaxial SOI transistor, memory cell and fabrication methods
EP0683921B1 (en) * 1993-02-04 2004-06-16 Cornell Research Foundation, Inc. Microstructures and single mask, single-crystal process for fabrication thereof
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US5692281A (en) * 1995-10-19 1997-12-02 International Business Machines Corporation Method for making a dual trench capacitor structure
US5793075A (en) * 1996-07-30 1998-08-11 International Business Machines Corporation Deep trench cell capacitor with inverting counter electrode
US5914510A (en) * 1996-12-13 1999-06-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
KR100211769B1 (ko) * 1996-12-27 1999-08-02 윤종용 내부배선을 위한 반도체 장치 및 그 제조방법
US7067406B2 (en) * 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US6222254B1 (en) 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US5892707A (en) * 1997-04-25 1999-04-06 Micron Technology, Inc. Memory array having a digit line buried in an isolation region and method for forming same
JPH1140772A (ja) * 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5843820A (en) * 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US6383864B2 (en) * 1997-09-30 2002-05-07 Siemens Aktiengesellschaft Memory cell for dynamic random access memory (DRAM)
CN1213182A (zh) * 1997-09-30 1999-04-07 西门子公司 用于动态随机存取存储器的存储单元
US5990511A (en) * 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
US6198151B1 (en) * 1997-10-24 2001-03-06 Nippon Steel Semiconductor Corp. Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same
US6174811B1 (en) * 1998-12-02 2001-01-16 Applied Materials, Inc. Integrated deposition process for copper metallization
US6069390A (en) 1998-01-15 2000-05-30 International Business Machines Corporation Semiconductor integrated circuits with mesas
US6177299B1 (en) 1998-01-15 2001-01-23 International Business Machines Corporation Transistor having substantially isolated body and method of making the same
US6037620A (en) * 1998-06-08 2000-03-14 International Business Machines Corporation DRAM cell with transfer device extending along perimeter of trench storage capacitor
US6194755B1 (en) 1998-06-22 2001-02-27 International Business Machines Corporation Low-resistance salicide fill for trench capacitors
EP0981164A3 (en) 1998-08-18 2003-10-15 International Business Machines Corporation Low resistance fill for deep trench capacitor
US6627542B1 (en) 1999-07-12 2003-09-30 Applied Materials, Inc. Continuous, non-agglomerated adhesion of a seed layer to a barrier layer
US6313033B1 (en) 1999-07-27 2001-11-06 Applied Materials, Inc. Ionized metal plasma Ta, TaNx, W, and WNx liners for gate electrode applications
DE19939589B4 (de) * 1999-08-20 2004-08-12 Infineon Technologies Ag Verfahren zur Herstellung eines Grabens mit vergrabener Platte
DE19941148B4 (de) 1999-08-30 2006-08-10 Infineon Technologies Ag Speicher mit Grabenkondensator und Auswahltransistor und Verfahren zu seiner Herstellung
DE19941147A1 (de) 1999-08-30 2001-03-22 Infineon Technologies Ag Epitaxieschicht und Verfahren zu ihrer Herstellung
JP4938921B2 (ja) * 2000-03-16 2012-05-23 康夫 垂井 トランジスタ型強誘電体不揮発性記憶素子
US6358867B1 (en) 2000-06-16 2002-03-19 Infineon Technologies Ag Orientation independent oxidation of silicon
DE10045694A1 (de) * 2000-09-15 2002-04-04 Infineon Technologies Ag Halbleiterspeicherzelle mit Grabenkondensator und Auswahltransistor und Verfahren zu ihrer Herstellung
FR2819631B1 (fr) 2001-01-12 2003-04-04 St Microelectronics Sa Procede de fabrication d'un substrat monocristallin, et circuit integre comportant un tel substrat
FR2819632B1 (fr) 2001-01-12 2003-09-26 St Microelectronics Sa Circuit integre comportant un dispositif analogique de stockage de charges, et procede de fabrication
US6891209B2 (en) * 2001-08-13 2005-05-10 Amberwave Systems Corporation Dynamic random access memory trench capacitors
JP3795366B2 (ja) * 2001-10-03 2006-07-12 プロモス テクノロジーズ インコーポレイテッド 記憶素子及びその製造方法
KR100442781B1 (ko) * 2001-12-24 2004-08-04 동부전자 주식회사 트렌치 캐패시터를 구비한 반도체소자 및 그 제조방법
DE10202139B4 (de) * 2002-01-21 2006-07-13 Infineon Technologies Ag Speicherzelle mit einem dünnen Isolationskragen und Speicherbaustein
US6797636B2 (en) * 2002-05-31 2004-09-28 Infineon Technologies Ag Process of fabricating DRAM cells with collar isolation layers
US6936512B2 (en) * 2002-09-27 2005-08-30 International Business Machines Corporation Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric
US6605838B1 (en) * 2002-09-30 2003-08-12 International Business Machines Corporation Process flow for thick isolation collar with reduced length
FR2849962B1 (fr) * 2003-01-13 2005-09-30 St Microelectronics Sa Condensateur enterre associe a une cellule sram
US6987042B2 (en) * 2003-05-30 2006-01-17 International Business Machines Corporation Method of forming a collar using selective SiGe/Amorphous Si Etch
KR100591016B1 (ko) * 2003-12-30 2006-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7385251B2 (en) 2006-01-18 2008-06-10 International Business Machines Corporation Area-efficient gated diode structure and method of forming same
TWI302354B (en) * 2006-04-19 2008-10-21 Promos Technologies Inc A trench step channel cell transistor and manufacture method thereof
US20080042208A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with esd trench capacitor
US7755926B2 (en) * 2007-06-13 2010-07-13 International Business Machines Corporation 3-D SRAM array to improve stability and performance
US20080310220A1 (en) * 2007-06-13 2008-12-18 International Business Machines Corporation 3-d sram array to improve stability and performance
US10205032B2 (en) 2010-09-20 2019-02-12 Infineon Technologies Ag Semiconductor structure and method for making same
US9059030B2 (en) * 2011-10-07 2015-06-16 Micron Technology, Inc. Memory cells having capacitor dielectric directly against a transistor source/drain region
CN104617091A (zh) * 2013-11-01 2015-05-13 华邦电子股份有限公司 集成电路的电容
CN105097794A (zh) * 2014-04-25 2015-11-25 中芯国际集成电路制造(上海)有限公司 Esd防护器件及其制作方法
CN105609503A (zh) * 2016-01-25 2016-05-25 中国科学院微电子研究所 存储单元、存储器件及电子设备
CN106876278A (zh) * 2017-03-01 2017-06-20 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅器件的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3421055A (en) * 1965-10-01 1969-01-07 Texas Instruments Inc Structure and method for preventing spurious growths during epitaxial deposition of semiconductor material
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
JPS583242A (ja) * 1981-06-30 1983-01-10 Fujitsu Ltd 半導体装置の製造方法
JPS583269A (ja) * 1981-06-30 1983-01-10 Fujitsu Ltd 縦型ｍｏｓダイナミツクメモリ−セル
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPS58212160A (ja) * 1982-06-02 1983-12-09 Toshiba Corp 半導体記憶装置
US4462847A (en) * 1982-06-21 1984-07-31 Texas Instruments Incorporated Fabrication of dielectrically isolated microelectronic semiconductor circuits utilizing selective growth by low pressure vapor deposition
JPS5919366A (ja) * 1982-07-23 1984-01-31 Hitachi Ltd 半導体記憶装置
JPS5982761A (ja) * 1982-11-04 1984-05-12 Hitachi Ltd 半導体メモリ
JPS60128658A (ja) * 1983-12-15 1985-07-09 Toshiba Corp 半導体記憶装置
JPS60136366A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体集積回路装置
EP0167764B1 (en) * 1984-06-14 1989-08-16 International Business Machines Corporation Dynamic ram cell

Also Published As

Publication number Publication date
BR8604546A (pt) 1987-05-26
CN86105868A (zh) 1987-06-10
IN167820B (ja) 1990-12-22
KR900002885B1 (ko) 1990-05-01
EP0220410A2 (en) 1987-05-06
EP0220410B1 (en) 1993-04-07
CN1005883B (zh) 1989-11-22
ES2003376A6 (es) 1988-11-01
DE3688231T2 (de) 1993-11-04
CA1232362A (en) 1988-02-02
KR870004513A (ko) 1987-05-11
JPS6298766A (ja) 1987-05-08
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ZA866625B (en) 1987-06-24
DE3688231D1 (de) 1993-05-13
HK90993A (en) 1993-09-10
EP0220410A3 (en) 1989-05-10
AU6307186A (en) 1987-04-30
AU575499B2 (en) 1988-07-28

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