JPH0281471A - ダイナミック・ランダムアクセスメモリ装置 - Google Patents
ダイナミック・ランダムアクセスメモリ装置Info
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- JPH0281471A JPH0281471A JP63233306A JP23330688A JPH0281471A JP H0281471 A JPH0281471 A JP H0281471A JP 63233306 A JP63233306 A JP 63233306A JP 23330688 A JP23330688 A JP 23330688A JP H0281471 A JPH0281471 A JP H0281471A
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- JP
- Japan
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- polysilicon
- groove
- insulating film
- switching transistor
- memory capacitor
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- Pending
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 5
- 230000035945 sensitivity Effects 0.000 abstract description 4
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- 238000005229 chemical vapour deposition Methods 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ ５ｅ１
ｃｏｎｄａｃｔｏｒ ）ＦＥＴ（電界効果型トランジス
タ）をスイッチングトランジスタとして使用したダイナ
ミック・ランダムアクセスメモリ装置７ （ＤＲＡＭ）
に係り、特に１記憶セルに１スイツチングトランジスタ
と１メモリキヤパシタとを使用したＤＲＡＭの改良に関
する。
ｃｏｎｄａｃｔｏｒ ）ＦＥＴ（電界効果型トランジス
タ）をスイッチングトランジスタとして使用したダイナ
ミック・ランダムアクセスメモリ装置７ （ＤＲＡＭ）
に係り、特に１記憶セルに１スイツチングトランジスタ
と１メモリキヤパシタとを使用したＤＲＡＭの改良に関
する。
（従来技術）
第３図はＤＲＡＭの一種である１素子３線式ダイナミッ
ク型記憶セルの回路構成であり、同図において、１０は
ＭＯＳＦＥＴであり、ゲート１１、ドレイン１２、ソー
ス１３の各電極を有する。
ク型記憶セルの回路構成であり、同図において、１０は
ＭＯＳＦＥＴであり、ゲート１１、ドレイン１２、ソー
ス１３の各電極を有する。
Ｃｓはメモリキャパシタであり、ドレイン１３と情報蓄
積線１４との間に設置けられている。１５はワード線、
１６はビット線であり、それぞれゲート１１及びドレイ
ン１２に接続されている。ｃ。
積線１４との間に設置けられている。１５はワード線、
１６はビット線であり、それぞれゲート１１及びドレイ
ン１２に接続されている。ｃ。
はビット線１６の寄生キャパシタである。
上記の回路構成において、読出し時にワード線１５を高
電位とし、ＭＯ３ＦＥＴＩＯを導通すると、Ｃｓに蓄積
していた信号の電荷がデータ線の寄生容ｆｆ１Ｃｏに再
分配されるため、データ線での電位変化Δｖ０は、 ・・・（１） であられされる。但しＶ、、ＶｏはそれぞれＭＯＳ、Ｆ
ＥＴ１０が１しゃ断状態でのＣｓ、Ｃ８の端子電圧であ
る。読出しは、ΔＶ、を検出することにより行うが、Δ
ｖｏは通常数百ｍＶ程度と小さいため検出にはフリップ
フロップ形のセンス増幅器が使用される。
電位とし、ＭＯ３ＦＥＴＩＯを導通すると、Ｃｓに蓄積
していた信号の電荷がデータ線の寄生容ｆｆ１Ｃｏに再
分配されるため、データ線での電位変化Δｖ０は、 ・・・（１） であられされる。但しＶ、、ＶｏはそれぞれＭＯＳ、Ｆ
ＥＴ１０が１しゃ断状態でのＣｓ、Ｃ８の端子電圧であ
る。読出しは、ΔＶ、を検出することにより行うが、Δ
ｖｏは通常数百ｍＶ程度と小さいため検出にはフリップ
フロップ形のセンス増幅器が使用される。
第４図は、第３図に示すＤＲＡＭの従来例の一部断面図
であり、以下同図を用いて、その構造について説明する
。
であり、以下同図を用いて、その構造について説明する
。
同図において、２０は単位記憶セルであり、２１は例え
ば、Ｐ型シリコン基板である。このＰ型シリコン基板２
１には複数個の記憶セルが所定の配列に従って配設され
ているが、これらの複数の記憶セルを個々の単位記憶セ
ル２０に分離するための５ｉ０２からなる素子間分離膜
２２が、既知のりソグラフィ手段及び酸化手段によって
形成されている。そしてこの単位記憶セル２０は１ケの
メモリキャパシタ２３（Ｃｓ）と１ケのＭＯ８ＦＥＴ２
４から構成されている。ＭＯ３ＦＥＴ２４はＮ型不純物
をＰ型シリコン基板２１中に拡散手段により拡散して得
られたＮ型領域からなるドレイン２５及びソース２６と
ゲート酸化膜２７を介して形成されたポリシリコンから
なるゲート２８から構成されている。２９はドレイン２
５とソース２６を結ぶチャンネルを示す。一方、メモリ
キャパシタ２３はソース２６近傍のＰ型シリコン基板２
１にＲＩＥ等の手段により形成した溝３０の内部に熱酸
化等の手段により形成した厚さ約２５０人の絶縁膜３１
と、この絶縁膜３１を介してＣＶＤ等の手段により埋設
したポリシリコン３２とから構成されている。
ば、Ｐ型シリコン基板である。このＰ型シリコン基板２
１には複数個の記憶セルが所定の配列に従って配設され
ているが、これらの複数の記憶セルを個々の単位記憶セ
ル２０に分離するための５ｉ０２からなる素子間分離膜
２２が、既知のりソグラフィ手段及び酸化手段によって
形成されている。そしてこの単位記憶セル２０は１ケの
メモリキャパシタ２３（Ｃｓ）と１ケのＭＯ８ＦＥＴ２
４から構成されている。ＭＯ３ＦＥＴ２４はＮ型不純物
をＰ型シリコン基板２１中に拡散手段により拡散して得
られたＮ型領域からなるドレイン２５及びソース２６と
ゲート酸化膜２７を介して形成されたポリシリコンから
なるゲート２８から構成されている。２９はドレイン２
５とソース２６を結ぶチャンネルを示す。一方、メモリ
キャパシタ２３はソース２６近傍のＰ型シリコン基板２
１にＲＩＥ等の手段により形成した溝３０の内部に熱酸
化等の手段により形成した厚さ約２５０人の絶縁膜３１
と、この絶縁膜３１を介してＣＶＤ等の手段により埋設
したポリシリコン３２とから構成されている。
このポリシリコン３２は５ｉ０２等からなる絶縁層３３
に形成されたコンタクト孔上に設けられたＡｇ層３４を
介してソース２６とオーミックに接合され、ポリシリコ
ン３２とＰ型基板２１との間でコンデンサーＣＳを形成
している。従ってコンデンサー０５の容量は絶縁膜３１
の厚さを一定とした場合、溝３０の表面積に比例する。
に形成されたコンタクト孔上に設けられたＡｇ層３４を
介してソース２６とオーミックに接合され、ポリシリコ
ン３２とＰ型基板２１との間でコンデンサーＣＳを形成
している。従ってコンデンサー０５の容量は絶縁膜３１
の厚さを一定とした場合、溝３０の表面積に比例する。
３５及び３６はそれぞれＡ１層等からなるワード線及び
ビット線であり、絶縁層３３に形成したコンタクト孔に
よって、ゲート２８及びドレイン２５とオーミックに接
合している。
ビット線であり、絶縁層３３に形成したコンタクト孔に
よって、ゲート２８及びドレイン２５とオーミックに接
合している。
（発明が解決しようとする課題）
上述の様に、データ線の電位変化ΔＶｏがＤＲＡＭの感
度と考えられるが、これは（１）式で示した様に、デー
タ線の寄生容量Ｃ８と比較してメモリキャパシタＣｓを
十分大きくすることが要求される。しかし、メモリキャ
パシタＣｓを十分大きくとろうとすると、溝３１の断面
形状を大きくする必要があり、その結果、単位記憶セル
の所要面積が大となり、高密度の集積回路（ＬＳＩ）が
実現出来ず、また、その逆に、高密度を行うために溝３
１の断面形状を小さくすると十分なりＲＡＭの感度特性
が得られない等の問題点があった。
度と考えられるが、これは（１）式で示した様に、デー
タ線の寄生容量Ｃ８と比較してメモリキャパシタＣｓを
十分大きくすることが要求される。しかし、メモリキャ
パシタＣｓを十分大きくとろうとすると、溝３１の断面
形状を大きくする必要があり、その結果、単位記憶セル
の所要面積が大となり、高密度の集積回路（ＬＳＩ）が
実現出来ず、また、その逆に、高密度を行うために溝３
１の断面形状を小さくすると十分なりＲＡＭの感度特性
が得られない等の問題点があった。
（課題を解決するための手段）
本発明は上記課題を解決するためになされたものであり
Ｐ （Ｎ）型基板にスイッチングトランジスタとメモリ
キャパシタとを不可分に形成してなるダイナミック・ラ
ンダムアクセスメモリ装置において、前記スイッチング
トランジスタの底面下にこの底面と略等しい断面形状を
有する溝を前記Ｐ （Ｎ）型基板に形成し、この溝の内
壁に形成した絶縁膜を介してポリシリコンを埋設するこ
とにより前記メモリキャパシタを形成し、前記ポリシリ
コンとスイッチングトランジスタとをオーミックに接合
してなることを特徴とするダイナミック・ランダムアク
セスメモリ装置を提供しようとするものである。
Ｐ （Ｎ）型基板にスイッチングトランジスタとメモリ
キャパシタとを不可分に形成してなるダイナミック・ラ
ンダムアクセスメモリ装置において、前記スイッチング
トランジスタの底面下にこの底面と略等しい断面形状を
有する溝を前記Ｐ （Ｎ）型基板に形成し、この溝の内
壁に形成した絶縁膜を介してポリシリコンを埋設するこ
とにより前記メモリキャパシタを形成し、前記ポリシリ
コンとスイッチングトランジスタとをオーミックに接合
してなることを特徴とするダイナミック・ランダムアク
セスメモリ装置を提供しようとするものである。
（実施例）
第１図は本発明の一実施例であるＤＲＡＭの一部断面図
、第２図は第１図の平面図であり、以下同図を用いて説
明する。
、第２図は第１図の平面図であり、以下同図を用いて説
明する。
同図において、４０は単位記憶セルであり、４１は例え
ば、Ｐ型シリコン基板である。
ば、Ｐ型シリコン基板である。
このＰ型シリコン基板４１上には、ＭＯＳＦＥＴからな
るスイッチングトランジスタ４２が５ｉ０２からなる絶
縁膜４３を介して設けられている。このスイッチングト
ランジスタ４２の真下に位置するＰ型シリコン基板４１
には、スイッチングトランジスタ４２の底面と略等しい
断面形状を有する深さ約３μ程度の溝４４が設けられ、
この溝４４を利用してメモリキャパシタ４５が形成され
ている。スイッチングトランジスタ４２は、例えばＣＶ
Ｄ法により絶縁膜４３上に形成された約０．３μのポリ
シリコン膜にＮ型不純物を拡散して形成したドレイン４
６及びソース４７とこれらドレイン４６、ソース４７を
結ぶチャンネル４８とこのチャンネル４８上にゲート酸
化膜４９を介して形成したポリシリコンからなるゲート
電極５０から構成されている。
るスイッチングトランジスタ４２が５ｉ０２からなる絶
縁膜４３を介して設けられている。このスイッチングト
ランジスタ４２の真下に位置するＰ型シリコン基板４１
には、スイッチングトランジスタ４２の底面と略等しい
断面形状を有する深さ約３μ程度の溝４４が設けられ、
この溝４４を利用してメモリキャパシタ４５が形成され
ている。スイッチングトランジスタ４２は、例えばＣＶ
Ｄ法により絶縁膜４３上に形成された約０．３μのポリ
シリコン膜にＮ型不純物を拡散して形成したドレイン４
６及びソース４７とこれらドレイン４６、ソース４７を
結ぶチャンネル４８とこのチャンネル４８上にゲート酸
化膜４９を介して形成したポリシリコンからなるゲート
電極５０から構成されている。
一方、メモリキャパシタ４５は、溝４４の内壁にＣＶＤ
法により堆積させた窒化膜５１とＣＶＤ法によってこの
満４４に配設したポリシリコン５２とから構成されてい
る。
法により堆積させた窒化膜５１とＣＶＤ法によってこの
満４４に配設したポリシリコン５２とから構成されてい
る。
また、絶縁膜４３にはコンタクト孔５３が形成され、こ
のコンタクト孔５３をソース４７が貫通する如く形成さ
れているため、ソース４７とポリシリコン５２とはオー
ミックに接合した構成となっている。
のコンタクト孔５３をソース４７が貫通する如く形成さ
れているため、ソース４７とポリシリコン５２とはオー
ミックに接合した構成となっている。
５４．５５はそれぞれ１層等からなるビット線、ワード
線であり、絶縁膜５６に設けられたコンタクト孔によっ
て、ゲート電極５０、ドレイン４９とオーミックに接合
形成されている。
線であり、絶縁膜５６に設けられたコンタクト孔によっ
て、ゲート電極５０、ドレイン４９とオーミックに接合
形成されている。
次に、本発明になるＤＲＡＭ４０の製造方法について説
明する。まず、Ｐ型シリコン基板４１にＭＯ３ＦＥＴ４
２と略等しい面積を有する深さ３μ程度の満４４をＲＩ
Ｅ法にて形成し、ＣＶＤ法により窒化膜５１を溝４４の
内壁に堆積させたのち、ＣＶＤ法によりポリシリコン５
２を溝４４の内に堆積させ溝４４を埋めることによりメ
モリキャパシタ４５を形成する。次に加工済のＰ型シリ
コン基板４１面を１μ程度熱酸化し、５ｉ０２からなる
絶縁膜４３を形成する。
明する。まず、Ｐ型シリコン基板４１にＭＯ３ＦＥＴ４
２と略等しい面積を有する深さ３μ程度の満４４をＲＩ
Ｅ法にて形成し、ＣＶＤ法により窒化膜５１を溝４４の
内壁に堆積させたのち、ＣＶＤ法によりポリシリコン５
２を溝４４の内に堆積させ溝４４を埋めることによりメ
モリキャパシタ４５を形成する。次に加工済のＰ型シリ
コン基板４１面を１μ程度熱酸化し、５ｉ０２からなる
絶縁膜４３を形成する。
次に、この絶縁膜４３の一部にポリシリコン５２が露出
するようにコンタクト孔５３を形成し、更にＣＶＤ法に
よってポリシリコンを０．３μ程度堆積したのち、既知
のホトリソグラフィ手段、拡散手段等を用いてドレイン
４６、チャンネル４８、ソース４７を形成するが、この
時コンタクト孔５３に堆積したポリシリコンを利用して
ソース４７を形成する。次に、ゲート酸化膜４９を形成
したのち、ＣＶＤ法によりポリシリコンからなるゲート
電極５０を形成する。次に、ＣＶＤ法によりＳ ｉ ０
２からなる絶縁膜５６を形成したのち、コンタクト孔を
形成し、例えばＡ１層からなるワード線５５、ビット線
５４をそれぞれゲート電極５０、ドレイン４６にオーミ
ック接合させることにより第１図及び第２図に示すＤＲ
ＡＭが得られる。
するようにコンタクト孔５３を形成し、更にＣＶＤ法に
よってポリシリコンを０．３μ程度堆積したのち、既知
のホトリソグラフィ手段、拡散手段等を用いてドレイン
４６、チャンネル４８、ソース４７を形成するが、この
時コンタクト孔５３に堆積したポリシリコンを利用して
ソース４７を形成する。次に、ゲート酸化膜４９を形成
したのち、ＣＶＤ法によりポリシリコンからなるゲート
電極５０を形成する。次に、ＣＶＤ法によりＳ ｉ ０
２からなる絶縁膜５６を形成したのち、コンタクト孔を
形成し、例えばＡ１層からなるワード線５５、ビット線
５４をそれぞれゲート電極５０、ドレイン４６にオーミ
ック接合させることにより第１図及び第２図に示すＤＲ
ＡＭが得られる。
上述の様に、本発明のＤＲＡＭによれば、メモリキャパ
シタ４５をＭＯ５ＦＥＴ４２の真下に来る様に設けたこ
とと、これにより素子間分離膜を特に必要としないこと
から単位記憶セルの面積を大幅に減少させることが出来
ると共に、メモリキャパシタ４４の対向表面積を従来よ
り大幅に増すことが出来るため大容；のものが得られる
。
シタ４５をＭＯ５ＦＥＴ４２の真下に来る様に設けたこ
とと、これにより素子間分離膜を特に必要としないこと
から単位記憶セルの面積を大幅に減少させることが出来
ると共に、メモリキャパシタ４４の対向表面積を従来よ
り大幅に増すことが出来るため大容；のものが得られる
。
（発明の効果）
本発明は以上説明した通りＰ （Ｎ）型基板にスイッチ
ングトランジスタとメモリキャパシタとを不可分に形成
してなるダイナミック・ランダムアクセスメモリ装置に
おいて、前記スイッチングトランジスタの底面下にこの
底面と略等しい断面形状を有する溝を前記Ｐ （Ｎ）型
基板に形成し、この溝の内壁に形成した絶縁膜を介して
ポリシリコンを埋設することにより前記メモリキャパシ
タを形成し、前記ポリシリコンとスイッチングトランジ
スタとをオーミックに接合したため、メモリキャパシタ
の容量を大幅に増加させることが可能となるため優れた
感度特性を有するＤＲＡＭが実現出来る。しかも、単位
記憶セルの所要面積を大幅に減少させ得る結果、ＬＳＩ
に最適なりＲＡＭの提供を可能とするものである。
ングトランジスタとメモリキャパシタとを不可分に形成
してなるダイナミック・ランダムアクセスメモリ装置に
おいて、前記スイッチングトランジスタの底面下にこの
底面と略等しい断面形状を有する溝を前記Ｐ （Ｎ）型
基板に形成し、この溝の内壁に形成した絶縁膜を介して
ポリシリコンを埋設することにより前記メモリキャパシ
タを形成し、前記ポリシリコンとスイッチングトランジ
スタとをオーミックに接合したため、メモリキャパシタ
の容量を大幅に増加させることが可能となるため優れた
感度特性を有するＤＲＡＭが実現出来る。しかも、単位
記憶セルの所要面積を大幅に減少させ得る結果、ＬＳＩ
に最適なりＲＡＭの提供を可能とするものである。
第１図は本発明の一実施例であるＤＲＡＭの一部断面図
、第２図は第１図の平面図、第３図はＤＲＡＭの一種で
ある１素子３線式のＤＲＡＭの単位記憶セルの回路構成
図、第４図は第３図に示すＤＲＡＭの従来例の一部断面
図である。 ４０・・・Ｄ ＲＡ Ｍ 。 ４１・・・Ｐ （Ｎ）型シリコン基板、４２・・・スイ
ッチングトランジスタ、４３．５６・・・絶縁膜、４４
・・・溝、４５・・・メモリキャパシタ、４６・・・ド
レイン、４７・・・ソース、４８・・・チャンネル、４
９・・ゲート酸化膜、５０・・・ゲート電極、５１・・
・窒化膜、５２・・・ポリシリコン、５３・・コンタク
ト孔、５４−・・ビット線、５５・・・ワード線。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 薯ｚｌＢ
、第２図は第１図の平面図、第３図はＤＲＡＭの一種で
ある１素子３線式のＤＲＡＭの単位記憶セルの回路構成
図、第４図は第３図に示すＤＲＡＭの従来例の一部断面
図である。 ４０・・・Ｄ ＲＡ Ｍ 。 ４１・・・Ｐ （Ｎ）型シリコン基板、４２・・・スイ
ッチングトランジスタ、４３．５６・・・絶縁膜、４４
・・・溝、４５・・・メモリキャパシタ、４６・・・ド
レイン、４７・・・ソース、４８・・・チャンネル、４
９・・ゲート酸化膜、５０・・・ゲート電極、５１・・
・窒化膜、５２・・・ポリシリコン、５３・・コンタク
ト孔、５４−・・ビット線、５５・・・ワード線。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 薯ｚｌＢ
Claims (1)
- Ｐ（Ｎ）型基板にスイッチングトランジスタとメモリ
キャパシタとを不可分に形成してなるダイナミック・ラ
ンダムアクセスメモリ装置において、前記スイッチング
トランジスタの底面下にこの底面と略等しい断面形状を
有する溝を前記Ｐ（Ｎ）型基板に形成し、この溝の内壁
に形成した絶縁膜を介してポリシリコンを埋設すること
により前記メモリキャパシタを形成し、前記ポリシリコ
ンとスイッチングトランジスタとをオーミックに接合し
てなることを特徴とするダイナミック・ランダムアクセ
スメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233306A JPH0281471A (ja) | 1988-09-16 | 1988-09-16 | ダイナミック・ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233306A JPH0281471A (ja) | 1988-09-16 | 1988-09-16 | ダイナミック・ランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281471A true JPH0281471A (ja) | 1990-03-22 |
Family
ID=16953053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233306A Pending JPH0281471A (ja) | 1988-09-16 | 1988-09-16 | ダイナミック・ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7222535B2 (en) | 2004-11-18 | 2007-05-29 | Tdk Corporation | Acceleration sensor and magnetic disk drive apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614271A (ja) * | 1984-06-14 | 1986-01-10 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | メモリセル |
| JPS6298766A (ja) * | 1985-10-21 | 1987-05-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ダイナミツク・メモリ装置及びその製造方法 |
-
1988
- 1988-09-16 JP JP63233306A patent/JPH0281471A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614271A (ja) * | 1984-06-14 | 1986-01-10 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | メモリセル |
| JPS6298766A (ja) * | 1985-10-21 | 1987-05-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ダイナミツク・メモリ装置及びその製造方法 |
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