JPH02133953A - 側壁静電容量体ｄｒａｍセル - Google Patents
側壁静電容量体ｄｒａｍセルInfo
- Publication number
- JPH02133953A JPH02133953A JP1176954A JP17695489A JPH02133953A JP H02133953 A JPH02133953 A JP H02133953A JP 1176954 A JP1176954 A JP 1176954A JP 17695489 A JP17695489 A JP 17695489A JP H02133953 A JPH02133953 A JP H02133953A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- cell
- trench
- ram cell
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 143
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 90
- 238000003860 storage Methods 0.000 claims abstract description 37
- 238000001020 plasma etching Methods 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 230000006870 function Effects 0.000 claims description 17
- 238000012546 transfer Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 13
- 230000003321 amplification Effects 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000003870 refractory metal Substances 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 49
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 2
- 229910052750 molybdenum Inorganic materials 0.000 claims 2
- 239000011733 molybdenum Substances 0.000 claims 2
- 238000000926 separation method Methods 0.000 claims 2
- 239000010936 titanium Substances 0.000 claims 2
- 229910052719 titanium Inorganic materials 0.000 claims 2
- 238000001514 detection method Methods 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 22
- 229910052710 silicon Inorganic materials 0.000 abstract description 21
- 239000010703 silicon Substances 0.000 abstract description 21
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 210000004027 cell Anatomy 0.000 description 238
- 238000000034 method Methods 0.000 description 26
- 230000009977 dual effect Effects 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 239000002245 particle Substances 0.000 description 9
- 239000010408 film Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000001066 destructive effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000004952 Polyamide Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102100036301 C-C chemokine receptor type 7 Human genes 0.000 description 1
- 241000518994 Conta Species 0.000 description 1
- 101000716065 Homo sapiens C-C chemokine receptor type 7 Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000011449 brick Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業上の利用分野〉
本発明はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）セルに関し、特にα粒子による影響を受けに＜＜、
かつ小型化に適し、しかも大きな静電容量を有するＤＲ
ＡＭセルに関する。
Ｍ）セルに関し、特にα粒子による影響を受けに＜＜、
かつ小型化に適し、しかも大きな静電容量を有するＤＲ
ＡＭセルに関する。
〈従来の技術及び発明が解決しようとする課題〉近年Ｄ
ＲＡＭ技術の発展が目覚しく、１メガビットの素子が既
に大量生産されており、４メガビット或いは１６メガビ
ットの素子も現在開発中である。これらのＤＲＡＭ素子
は全て１ビット当り、トランスファーデバイスとしての
１つのトランジスタと１つの静電容量体を用いる。ＤＲ
ＡＭセルの発達に伴い、素子が小型化し、セルが小型化
するに伴い、静電容量の大きさが減少すると共に、共通
なビットラインを共有するセルの数が増大する傾向にあ
る。信号に対するノイズのレベル比を許容範囲内に抑え
るために、ＤＲＡＭの技術分野に於ける努力の多くは、
静電容量体としてのシリコン領域の単位面積当りの電荷
貯蔵効率を高めることに向けられてきた。
ＲＡＭ技術の発展が目覚しく、１メガビットの素子が既
に大量生産されており、４メガビット或いは１６メガビ
ットの素子も現在開発中である。これらのＤＲＡＭ素子
は全て１ビット当り、トランスファーデバイスとしての
１つのトランジスタと１つの静電容量体を用いる。ＤＲ
ＡＭセルの発達に伴い、素子が小型化し、セルが小型化
するに伴い、静電容量の大きさが減少すると共に、共通
なビットラインを共有するセルの数が増大する傾向にあ
る。信号に対するノイズのレベル比を許容範囲内に抑え
るために、ＤＲＡＭの技術分野に於ける努力の多くは、
静電容量体としてのシリコン領域の単位面積当りの電荷
貯蔵効率を高めることに向けられてきた。
第１ａ図には、初期の段階に於て市販された単一トラン
ジスタＤＲＡＭセルが断面図により示されている。セル
１００はプレーナセルとして知られており、ドレイン１
０１、ソース１０２、ゲー１−１０３及びチャンネル領
域１０５を有するＭＯＳ ｌ−ランジスタを備えている
。静電容量体Ｃが、薄い絶縁層１０９を介して対峙する
極板１０４と基層１０６との間に形成される。隣接する
セル同士は、チャンネルストップ領域１０８−１＝に重
合されたイソプレーナ酸化物１０７を介して互いに分離
されている。メモリアレイ内の各セル１００は、ドレイ
ン１０１に接続されたビットライン及びそれに直交する
ようにゲー１−１０３に接続されたワードラインを介し
てそれぞれ個別にアクセスされる。静電容量体の極板１
０４は、通常接地電位若しくは電源電位等からなる固定
電位に保持された導電層からなる。トランスファトラン
ジスタを導通させ、静電容量体Ｃを充電若しくは放電さ
せることによりセルに対する所要の書き込みが行なわれ
る。読み取りに際しては、静電容量体Ｃの内容が、予め
充電された状態にあるビットラインに向けて送り出され
、図示されないセンス増幅器により、電荷がビットライ
ンから静電容量体Ｃに流れる場合にはロー、逆に静電容
量体Ｃに充電された電荷がビットラインに流れる場合に
はハイであるものとして検出を行う。セルの静電容量Ｃ
のビットラインの寄生静電容量に対する比が高いことが
、広い作動温度範囲に亘ってＤＲＡＭの動作の信頼性を
高める」二で重要なこととなっている。通常は、ビット
ラインの静電容量は、セルの静電容量Ｃの約１５倍以上
であってはならない。
ジスタＤＲＡＭセルが断面図により示されている。セル
１００はプレーナセルとして知られており、ドレイン１
０１、ソース１０２、ゲー１−１０３及びチャンネル領
域１０５を有するＭＯＳ ｌ−ランジスタを備えている
。静電容量体Ｃが、薄い絶縁層１０９を介して対峙する
極板１０４と基層１０６との間に形成される。隣接する
セル同士は、チャンネルストップ領域１０８−１＝に重
合されたイソプレーナ酸化物１０７を介して互いに分離
されている。メモリアレイ内の各セル１００は、ドレイ
ン１０１に接続されたビットライン及びそれに直交する
ようにゲー１−１０３に接続されたワードラインを介し
てそれぞれ個別にアクセスされる。静電容量体の極板１
０４は、通常接地電位若しくは電源電位等からなる固定
電位に保持された導電層からなる。トランスファトラン
ジスタを導通させ、静電容量体Ｃを充電若しくは放電さ
せることによりセルに対する所要の書き込みが行なわれ
る。読み取りに際しては、静電容量体Ｃの内容が、予め
充電された状態にあるビットラインに向けて送り出され
、図示されないセンス増幅器により、電荷がビットライ
ンから静電容量体Ｃに流れる場合にはロー、逆に静電容
量体Ｃに充電された電荷がビットラインに流れる場合に
はハイであるものとして検出を行う。セルの静電容量Ｃ
のビットラインの寄生静電容量に対する比が高いことが
、広い作動温度範囲に亘ってＤＲＡＭの動作の信頼性を
高める」二で重要なこととなっている。通常は、ビット
ラインの静電容量は、セルの静電容量Ｃの約１５倍以上
であってはならない。
セル１００の静電容量Ｃを増大させるために、従来技術
に基づくデバイスに於ては、例えば、ＣｈａＬＬｅｒｊ
ｅｅ等による、ｒＡ ５ｕｒｖｅｙ Ｏｆ’ Ｉｌｌｇ
ｈ ＤｅｎｓｉｔｙＤｙｎａｍｉｃ ＲへＭ Ｃｅ
１ｌ ＣｏｎｃｅｐＬｓＪ 、 ＩＥＥＥ Ｔｒ
ａｎｓ、ｎ１ｅｃＬｒｏｎ Ｄｅｖｉｃｅｓ 、１９７
９年６月発行、第２６巻の６、に記載されているように
、充電用絶縁層１０９の厚さを１０ｎｍ以下としたり、
基層１０６の表面ドーピング濃度を最適化する等の手法
が適用された、所謂ハイ−Ｃセルが提案されている。
に基づくデバイスに於ては、例えば、ＣｈａＬＬｅｒｊ
ｅｅ等による、ｒＡ ５ｕｒｖｅｙ Ｏｆ’ Ｉｌｌｇ
ｈ ＤｅｎｓｉｔｙＤｙｎａｍｉｃ ＲへＭ Ｃｅ
１ｌ ＣｏｎｃｅｐＬｓＪ 、 ＩＥＥＥ Ｔｒ
ａｎｓ、ｎ１ｅｃＬｒｏｎ Ｄｅｖｉｃｅｓ 、１９７
９年６月発行、第２６巻の６、に記載されているように
、充電用絶縁層１０９の厚さを１０ｎｍ以下としたり、
基層１０６の表面ドーピング濃度を最適化する等の手法
が適用された、所謂ハイ−Ｃセルが提案されている。
しかしながら、１メガビット以上の素子については、プ
レーナ構造であっては、セルの表面積の減少に伴い充分
な静電容量を確保できないことにより、セル１００及び
特にプレーナ静電容量体Ｃの有用性に限界が見られる。
レーナ構造であっては、セルの表面積の減少に伴い充分
な静電容量を確保できないことにより、セル１００及び
特にプレーナ静電容量体Ｃの有用性に限界が見られる。
トレーナ静電容量体構造の変形としては、１、Ｌｅｅ等
による、ｒＡ ６４Ｋｂ ＭＯＳ Ｄｙｎａｍｌｃ Ｒ
ＡＭＪ 、ｌＥＥＥＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｌ
ｃａｌ Ｐａｐｅｒｓ ｆｒｏｍ １９７９１ｓｓｃｃ
。
による、ｒＡ ６４Ｋｂ ＭＯＳ Ｄｙｎａｍｌｃ Ｒ
ＡＭＪ 、ｌＥＥＥＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｌ
ｃａｌ Ｐａｐｅｒｓ ｆｒｏｍ １９７９１ｓｓｃｃ
。
１４６頁、により提案されたものがある。このセルは、
積−にげ静電容量体セルとして知られており、その断面
図が第１ｂ図に示されている。同様な、しかしながらよ
り小型化された積−１二げ式静電容潰体セルがＭ、 Ｋ
ｏｙａｎａｇｌ等による、ｒＮｏｖｅｌ ｌｌｌｇｈ
ＤｅｎｓｉＬｙ、 ５Ｌａｃｋｅｄ Ｃａｐａｃｌ
ｔｏｒ ＭＯＳ Ｒ八）４ Ｊ 、 Ｔｅｃｈ
ｎｌｃａｔ Ｄｉｇｅｓｔ ｏｌ” ＩＥＥＥ
１９７８ Ｉｎｔｅｒｎａｔｉｏｎａｌ １ＥＩｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、 ３４
８頁、に於て提案されている。このセルの２９の変形例
が第１ｂ図及び第１ｃ図に断面図により示されている。
積−にげ静電容量体セルとして知られており、その断面
図が第１ｂ図に示されている。同様な、しかしながらよ
り小型化された積−１二げ式静電容潰体セルがＭ、 Ｋ
ｏｙａｎａｇｌ等による、ｒＮｏｖｅｌ ｌｌｌｇｈ
ＤｅｎｓｉＬｙ、 ５Ｌａｃｋｅｄ Ｃａｐａｃｌ
ｔｏｒ ＭＯＳ Ｒ八）４ Ｊ 、 Ｔｅｃｈ
ｎｌｃａｔ Ｄｉｇｅｓｔ ｏｌ” ＩＥＥＥ
１９７８ Ｉｎｔｅｒｎａｔｉｏｎａｌ １ＥＩｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、 ３４
８頁、に於て提案されている。このセルの２９の変形例
が第１ｂ図及び第１ｃ図に断面図により示されている。
セル２００（第１ｂ図）及びセル３００（第１ｃ図）は
いずれも、Ｎ＋ドープされた多結晶シリコン２１４．３
１４からなる下側の極板及びＮ＋ドープされた多結晶シ
リコン２０４．３０４からなる上側の極板からなる２９
の電極間に薄い絶縁フィルム２０９．３０９を介在させ
たものからなる。下側の極板は、埋設コンタクト接続２
１５．３１５を介してトランスファトランジスタのソー
ス２０２．３０２に電気的に接続されている。セル２０
０とセル３００との主な相違点は、後者がアクセスゲー
ト３０３−１ｘに於て静電容量体の一部を折り曲げるこ
とにより、前者よりも充電のために有効なセル面積を大
きくした点にある。セル２００．３００は、３重多結晶
シリコン層を用いる構造に固有な問題である金属皮膜の
段差をカバーする」二での問題を軽減するように、セル
２００．３００は、全ての多結晶シリコンＰ１、Ｐ２、
Ｐ３について２００乃至５００ｎｍの厚さのものを用い
ている。
いずれも、Ｎ＋ドープされた多結晶シリコン２１４．３
１４からなる下側の極板及びＮ＋ドープされた多結晶シ
リコン２０４．３０４からなる上側の極板からなる２９
の電極間に薄い絶縁フィルム２０９．３０９を介在させ
たものからなる。下側の極板は、埋設コンタクト接続２
１５．３１５を介してトランスファトランジスタのソー
ス２０２．３０２に電気的に接続されている。セル２０
０とセル３００との主な相違点は、後者がアクセスゲー
ト３０３−１ｘに於て静電容量体の一部を折り曲げるこ
とにより、前者よりも充電のために有効なセル面積を大
きくした点にある。セル２００．３００は、３重多結晶
シリコン層を用いる構造に固有な問題である金属皮膜の
段差をカバーする」二での問題を軽減するように、セル
２００．３００は、全ての多結晶シリコンＰ１、Ｐ２、
Ｐ３について２００乃至５００ｎｍの厚さのものを用い
ている。
積」二げ式静電容量体セルは、プレーナセルよりもやや
大きな充電効率を有している。また、これらは、α粒子
等の高エネルギイオン化粒子による局部的な照射からの
影響を受けにくい。これは、高エネルギ粒子の入射に伴
い、接合部２０２．３０２の周辺部の比較的小さな領域
のみが、基層２１３．３１３に発生する電荷キャリアを
集めることができることによるものである。それに対し
て、プレーナセル静電容量体（第１ａ図）は、その電荷
を表面空乏層１０６内に貯蔵し、従ってこのようなα粒
子の照射に対して極めて敏感である。
大きな充電効率を有している。また、これらは、α粒子
等の高エネルギイオン化粒子による局部的な照射からの
影響を受けにくい。これは、高エネルギ粒子の入射に伴
い、接合部２０２．３０２の周辺部の比較的小さな領域
のみが、基層２１３．３１３に発生する電荷キャリアを
集めることができることによるものである。それに対し
て、プレーナセル静電容量体（第１ａ図）は、その電荷
を表面空乏層１０６内に貯蔵し、従ってこのようなα粒
子の照射に対して極めて敏感である。
このような利点にも拘らず、積−１−げ静電容量式ＤＲ
ＡＭセルは広く採用されるには至らなかった。
ＡＭセルは広く採用されるには至らなかった。
その土な理由は、積上、げ静電容量式セルが依然として
プレーナ静電容量体を用い、従ってその小型化が困難な
ためである。
プレーナ静電容量体を用い、従ってその小型化が困難な
ためである。
プレーナ式及び積１−げ静電容量式ＤＲＡＭセルの小型
化に限度があるために、ＤＲＡＭの改良のための努力は
第３の形式のセル即ちトレンチＤＲＡＭセルに向けられ
た。このようなセルの単純な一例が第１ｄ図に断面図に
より示されている。
化に限度があるために、ＤＲＡＭの改良のための努力は
第３の形式のセル即ちトレンチＤＲＡＭセルに向けられ
た。このようなセルの単純な一例が第１ｄ図に断面図に
より示されている。
第１ｄ図に示された従来技術に基づく）・レンチＤＲＡ
Ｍセル４００は、ワードラインの一部をなすゲーｈ ４
０３と、ビットラインの一部をなすドレイン４０１と、
記憶ノード４０２と、記憶ノート４０２に電気的に接続
されたトレンチ静電容量体Ｃとからなるアクセストラン
ジスタを備えている。トレンチ静電容量体Ｃは、概ね垂
直な側壁４１６をもってシリコンの表面の内部に向けて
エツチングされた深いトレンチと、トレンチ静電容量体
Ｃの第１の極板をなすＮ十拡散シリコン領域４１４と、
絶縁層４０９と、トレンチ静電容量体の第２の電極をな
す多結晶シリコンフィールド極板４０４とからなる。ト
レンチ静電容量体Ｃの静電容量は、トレンチを深くする
ことにより増大させることができる。酸化物分離領域４
０７は、セル４００を、メモリアレイ内の隣接するセル
及びトレンチに対して分離するために用いられる。
Ｍセル４００は、ワードラインの一部をなすゲーｈ ４
０３と、ビットラインの一部をなすドレイン４０１と、
記憶ノード４０２と、記憶ノート４０２に電気的に接続
されたトレンチ静電容量体Ｃとからなるアクセストラン
ジスタを備えている。トレンチ静電容量体Ｃは、概ね垂
直な側壁４１６をもってシリコンの表面の内部に向けて
エツチングされた深いトレンチと、トレンチ静電容量体
Ｃの第１の極板をなすＮ十拡散シリコン領域４１４と、
絶縁層４０９と、トレンチ静電容量体の第２の電極をな
す多結晶シリコンフィールド極板４０４とからなる。ト
レンチ静電容量体Ｃの静電容量は、トレンチを深くする
ことにより増大させることができる。酸化物分離領域４
０７は、セル４００を、メモリアレイ内の隣接するセル
及びトレンチに対して分離するために用いられる。
高密度ＤＲＡＭセルのためのトレンチ構造としていくつ
かの変形例が知られている。このようなりＲＡＭセルの
種々の形態については、Ｐ、 ＣｂａＬＬｅｒｊｅｅ等
による、ｒＴｒｅｎｅｈ ａｎｄ Ｃｏｍｐａｃｔ Ｓ
ＬｒｕｃＬｕｒｅｓ ｆ’ｏｒ ＤＲ八へＪ 、
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏ（’
ＩＥＩＥＥ １９７８１ｎｔｅｒｎａｔＩｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｌｎｇ、
１９８６年発行、１２８頁、に詳しく紹介されている
。
かの変形例が知られている。このようなりＲＡＭセルの
種々の形態については、Ｐ、 ＣｂａＬＬｅｒｊｅｅ等
による、ｒＴｒｅｎｅｈ ａｎｄ Ｃｏｍｐａｃｔ Ｓ
ＬｒｕｃＬｕｒｅｓ ｆ’ｏｒ ＤＲ八へＪ 、
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏ（’
ＩＥＩＥＥ １９７８１ｎｔｅｒｎａｔＩｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｌｎｇ、
１９８６年発行、１２８頁、に詳しく紹介されている
。
トレンチＤＲＡＭセルは、プレーナ或いは積上げ静電容
量式セルよりも遥かに高い充電効率を有し、従って小型
化に適するが、その製造が極めて煩雑であるという欠点
を有する。
量式セルよりも遥かに高い充電効率を有し、従って小型
化に適するが、その製造が極めて煩雑であるという欠点
を有する。
極めて複雑なトレンチセルの一例が、Ｍ、 Ｉｎｏｕｅ
等による、ｒＡ １６ Ｍｂｌｔ ＤＲＡＭ ｗｌｖＬ
ｈ ａｎ ０ｐｅｎ ＢｉｔＬｉｎｅ Ａｒｃｈｌｔｅ
ｃｔｕｒｅＪ 、ｌＩＥ［ＥＥ １９８８１ＳＳＣＣＤ
ｉｇｅｓｔｏ１’ Ｔｅｃｈｎｌｃａｌ Ｐａｐｅｒｓ
、 ２４６頁、に紹介されている。ｌ ｎｏｕｅは、デ
バイス分離領域としても機能するようにトレンチを満た
す目的も兼ねるように、多結晶シリコン極板を用い、Ｍ
ＯＳ）ランスファトランジスタの周辺部を完全に包囲す
る細幅のトレンチを用いることにより、５０ ｆ Ｆ
（ｆ’ｅｍＬｏＰａｒａｄ）というかなり高い静電容量
を備える極めて小型のセル（１，５μｍＸ２．２μｍ＝
３．３μｍ２）を達成した。この種の構造は、静電容量
体トレンチを、シリコンの表面から３．０μｍ以上の深
さの、トランスファトランジスタの下側位置に設けるこ
とを必要とし、このような構造の製造を極めて困難にし
、この種のデバイスを非実用的なものとしている。
等による、ｒＡ １６ Ｍｂｌｔ ＤＲＡＭ ｗｌｖＬ
ｈ ａｎ ０ｐｅｎ ＢｉｔＬｉｎｅ Ａｒｃｈｌｔｅ
ｃｔｕｒｅＪ 、ｌＩＥ［ＥＥ １９８８１ＳＳＣＣＤ
ｉｇｅｓｔｏ１’ Ｔｅｃｈｎｌｃａｌ Ｐａｐｅｒｓ
、 ２４６頁、に紹介されている。ｌ ｎｏｕｅは、デ
バイス分離領域としても機能するようにトレンチを満た
す目的も兼ねるように、多結晶シリコン極板を用い、Ｍ
ＯＳ）ランスファトランジスタの周辺部を完全に包囲す
る細幅のトレンチを用いることにより、５０ ｆ Ｆ
（ｆ’ｅｍＬｏＰａｒａｄ）というかなり高い静電容量
を備える極めて小型のセル（１，５μｍＸ２．２μｍ＝
３．３μｍ２）を達成した。この種の構造は、静電容量
体トレンチを、シリコンの表面から３．０μｍ以上の深
さの、トランスファトランジスタの下側位置に設けるこ
とを必要とし、このような構造の製造を極めて困難にし
、この種のデバイスを非実用的なものとしている。
ＤＲＡＭセルを形成する上で通常遭遇する困難な点とし
ては、小径をなし深い円筒形のトレンチキャビティをエ
ツチングしようとする際のエツチングの均一性、内側の
垂直壁４１６を汚染に対して保護すること、エツチング
された材料を再び被着させること、高品位の絶縁体から
なる薄膜４０９を均一に成長若しくは被着させること、
多結晶シリコンからなる極板４０４の垂直方向に向かう
同形性を確保すること、平坦な表面形状を確保すること
、或いは隣接するトレンチ間にパ洩電流を発生させない
こと等がある。これらの問題点は、より深い静電容量ト
レンチを必要とする将来のＤＲＡＭセルを開発する一ト
で極めて深刻な問題を提起している。例えば、４メガビ
ットデバイスに於て必要となる４００万個のトレンチを
エツチングしようとする場合、全てのトレンチを同一の
深さにエツチングすることは不可能である。従って、メ
モリセルのいくつかは浅いトレンチを有するようになり
、それらは隣接するセルに比較して小さな静電容量を有
するようになる。
ては、小径をなし深い円筒形のトレンチキャビティをエ
ツチングしようとする際のエツチングの均一性、内側の
垂直壁４１６を汚染に対して保護すること、エツチング
された材料を再び被着させること、高品位の絶縁体から
なる薄膜４０９を均一に成長若しくは被着させること、
多結晶シリコンからなる極板４０４の垂直方向に向かう
同形性を確保すること、平坦な表面形状を確保すること
、或いは隣接するトレンチ間にパ洩電流を発生させない
こと等がある。これらの問題点は、より深い静電容量ト
レンチを必要とする将来のＤＲＡＭセルを開発する一ト
で極めて深刻な問題を提起している。例えば、４メガビ
ットデバイスに於て必要となる４００万個のトレンチを
エツチングしようとする場合、全てのトレンチを同一の
深さにエツチングすることは不可能である。従って、メ
モリセルのいくつかは浅いトレンチを有するようになり
、それらは隣接するセルに比較して小さな静電容量を有
するようになる。
〈課題を解決するための手段〉
本発明によれば、シリコン基層内にトレンチ静電容量体
を形成することなく積上げ静電容量式セル及びトレンチ
ＤＲＡＭセルの利点を兼ね備えたＤＲＡＭセルが提供さ
れる。この側壁静電容量体（Ｓ２０）セルと呼ばれる新
規なりＲＡＭセルは従来技術に基づく積上げ静電容量式
セル３００と同様な３重多結晶シリコン構造を用いるが
、静電容量体の下側の極板として機能する第２のドープ
された多結晶シリコン層Ｐ２に関して、従来技術に基づ
く素子に比較してかなり大きな厚さを有する点に於て異
なっている。この層が静電容量体の極板を構成するべく
エツチングされると、その側壁により、電荷を蓄積する
ために利用可能な表面積を大幅に増大させることができ
る。これらの、Ｓ２０セルに於ける多結晶シリコン層Ｐ
２に形成された高い側壁は、トレンチ静電容量体構造に
於て互いに対向する垂直側壁に対応するものである。
を形成することなく積上げ静電容量式セル及びトレンチ
ＤＲＡＭセルの利点を兼ね備えたＤＲＡＭセルが提供さ
れる。この側壁静電容量体（Ｓ２０）セルと呼ばれる新
規なりＲＡＭセルは従来技術に基づく積上げ静電容量式
セル３００と同様な３重多結晶シリコン構造を用いるが
、静電容量体の下側の極板として機能する第２のドープ
された多結晶シリコン層Ｐ２に関して、従来技術に基づ
く素子に比較してかなり大きな厚さを有する点に於て異
なっている。この層が静電容量体の極板を構成するべく
エツチングされると、その側壁により、電荷を蓄積する
ために利用可能な表面積を大幅に増大させることができ
る。これらの、Ｓ２０セルに於ける多結晶シリコン層Ｐ
２に形成された高い側壁は、トレンチ静電容量体構造に
於て互いに対向する垂直側壁に対応するものである。
しかしながら、トレンチがトランスファトランジスタに
隣接する固定された物理的位置を占めざるを得ないのに
対して、Ｐ２極板は、その高い側壁と共に、トランスフ
ァトランジスタの」二側その他の表面領域に形成可能で
あることより、与えられたセルの面積に対して静電容量
を大幅に増大させることができる。
隣接する固定された物理的位置を占めざるを得ないのに
対して、Ｐ２極板は、その高い側壁と共に、トランスフ
ァトランジスタの」二側その他の表面領域に形成可能で
あることより、与えられたセルの面積に対して静電容量
を大幅に増大させることができる。
本発明の或る実施例によれば、新規なＳ２Ｃデバイス及
びＤＲＡＭを製造するための新規な方法が開示される。
びＤＲＡＭを製造するための新規な方法が開示される。
第２の実施例に於ては、新規なＳ２０セルが高度に小型
化されたマルチポートＤＲＡＭ構造として形成される。
化されたマルチポートＤＲＡＭ構造として形成される。
第３の実施例に於ては、Ｓ２０が、高速センシングに特
に適すると共に、各記憶セル当りに１ビットより大きい
記憶容量を有するような信号増幅機能を有するＤＲＡＭ
セル及び信号増幅機能を有するマルチポートＤＲＡＭ構
造体を形成するために用いられる。
に適すると共に、各記憶セル当りに１ビットより大きい
記憶容量を有するような信号増幅機能を有するＤＲＡＭ
セル及び信号増幅機能を有するマルチポートＤＲＡＭ構
造体を形成するために用いられる。
〈実施例〉
第２ａ図は本発明の第１の実施例に基づき構築された２
×２アレイのメモリセル５００の平面図である。第２ａ
図の構造に於けるＡ−Ａ線についての断面図が第２ｂ図
に示され、その回路構成が第２Ｃ図に示されている。Ｓ
２Ｃセル５００は、記憶コンデンサＣに電気的に結合さ
れたトランスファトランジスタＴ１からなる。トランス
ファトランジスタＴ１は、ゲート５０３と、Ｎ＋ドープ
されたソース５０２と、ドレイン５０１と、Ｐドープさ
れたヂャンネル５０５と、ゲート絶縁層５１０とをＹ了
するショートチャンネルＭＯ８ＦＥＴからなる。所望に
応じて、ドレイン及びソース拡散層が軽度にＮドープさ
れた構造５０１Ａ、５０２Ａを有することにより熱チャ
ンネル電子効果を低減させることもできる。ゲートｌ１
Ｐ１はＮ＋ドープされた多結晶シリコン、或いは通常２
００〜４００ｎｍの厚さを有する低抵抗率シリサイド若
しくは耐熱金属からなるものであって良い。ゲー］・絶
縁層５１０は通常１０〜２５ｎｍの厚さを有する熱二酸
化シリコンからなる。ゲート５０３は、その上面に被着
された導電体に対して絶縁フィルム５１２により絶縁さ
れており、熱成長された二酸化シリコン、窒化シリコン
或いはこれらの組合せからなるものであって良い。例え
ば、ゲート５０３としてＮ＋ドープされた多結晶シリコ
ン層Ｐ１を用い、選択的な酸化により比較的厚い（２０
０〜３００ｎｍの厚さの）酸化物５１２を多結晶シリコ
ン層Ｐ１の表面に成長させると共に、図示されない相対
的に薄い酸化物をシリコン基層の表面上に被着させるこ
とができる。薄い酸化物は、厚い酸化物からなる絶縁ゲ
ート５０３を除去することなく短時間のエツチングによ
り除去することができる。これにより、ゲート５０３と
埋設コンタクト開口５１５との間の間隙を極小化するこ
とができ、従って埋設コンタクト開口をゲート５０３の
エツジに対して自己整合させることができる。
×２アレイのメモリセル５００の平面図である。第２ａ
図の構造に於けるＡ−Ａ線についての断面図が第２ｂ図
に示され、その回路構成が第２Ｃ図に示されている。Ｓ
２Ｃセル５００は、記憶コンデンサＣに電気的に結合さ
れたトランスファトランジスタＴ１からなる。トランス
ファトランジスタＴ１は、ゲート５０３と、Ｎ＋ドープ
されたソース５０２と、ドレイン５０１と、Ｐドープさ
れたヂャンネル５０５と、ゲート絶縁層５１０とをＹ了
するショートチャンネルＭＯ８ＦＥＴからなる。所望に
応じて、ドレイン及びソース拡散層が軽度にＮドープさ
れた構造５０１Ａ、５０２Ａを有することにより熱チャ
ンネル電子効果を低減させることもできる。ゲートｌ１
Ｐ１はＮ＋ドープされた多結晶シリコン、或いは通常２
００〜４００ｎｍの厚さを有する低抵抗率シリサイド若
しくは耐熱金属からなるものであって良い。ゲー］・絶
縁層５１０は通常１０〜２５ｎｍの厚さを有する熱二酸
化シリコンからなる。ゲート５０３は、その上面に被着
された導電体に対して絶縁フィルム５１２により絶縁さ
れており、熱成長された二酸化シリコン、窒化シリコン
或いはこれらの組合せからなるものであって良い。例え
ば、ゲート５０３としてＮ＋ドープされた多結晶シリコ
ン層Ｐ１を用い、選択的な酸化により比較的厚い（２０
０〜３００ｎｍの厚さの）酸化物５１２を多結晶シリコ
ン層Ｐ１の表面に成長させると共に、図示されない相対
的に薄い酸化物をシリコン基層の表面上に被着させるこ
とができる。薄い酸化物は、厚い酸化物からなる絶縁ゲ
ート５０３を除去することなく短時間のエツチングによ
り除去することができる。これにより、ゲート５０３と
埋設コンタクト開口５１５との間の間隙を極小化するこ
とができ、従って埋設コンタクト開口をゲート５０３の
エツジに対して自己整合させることができる。
活性トランジスタ表面領域は、Ｐ型フィールド分離注入
領域５０８上に形成された通常２００〜４００ｎｍの厚
さを有するフィールド酸化物５０７により包囲される。
領域５０８上に形成された通常２００〜４００ｎｍの厚
さを有するフィールド酸化物５０７により包囲される。
」二記した議論は、ＮＭＯＳｌ・ランスファトランジス
タに適用されるものであるが、ＰＭＯ８構造にも等しく
適用可能である。
タに適用されるものであるが、ＰＭＯ８構造にも等しく
適用可能である。
絶縁層５１２に於ける埋設コンタクト開口５１５は、ソ
ース５０２と第２の導電性多結晶シリコン極板Ｐ２ （
５１４）との間の直接的な電気的接触を実現する。ソー
ス拡散領域５０２は、コンデンサＣに蓄積された電荷の
ための接合分離蓄積ノードをなす。Ｎ十拡散流域５０２
とＰ型基層５１３との間に形成された接合部の静電容量
は、ソース５０２と接触する基層領域のＰ型ドープ濃度
を増大させることにより増大させることができる。
ース５０２と第２の導電性多結晶シリコン極板Ｐ２ （
５１４）との間の直接的な電気的接触を実現する。ソー
ス拡散領域５０２は、コンデンサＣに蓄積された電荷の
ための接合分離蓄積ノードをなす。Ｎ十拡散流域５０２
とＰ型基層５１３との間に形成された接合部の静電容量
は、ソース５０２と接触する基層領域のＰ型ドープ濃度
を増大させることにより増大させることができる。
このような強度のＰ型ドーピングは、例えば、埋設コン
タクト開口５１５を介して、ソース拡散領域５０２によ
り示される領域に限ってボロンを注入することにより達
成される。しかしながら、このステップは、デバイスの
本来の機能を達成する寸−で不可欠なことではない。
タクト開口５１５を介して、ソース拡散領域５０２によ
り示される領域に限ってボロンを注入することにより達
成される。しかしながら、このステップは、デバイスの
本来の機能を達成する寸−で不可欠なことではない。
多結晶シリコン極板Ｐ２は強度にＮ＋（またはＰ＋）
ドープされた多結晶シリコンの極めて厚い層からなる
。この層の実際の厚さは、セルの静電容量Ｃの大きさに
より定められる。この厚さは、小さいものでは０．５μ
ｍ〜１．０μｍであって良（、大きい場合には５．０μ
ｍ〜７．０μｍであって良い。好ましい静電容量を達成
すｔために、典型的には、この厚さは１．０μｍ〜３．
０μｍの範囲であって良い。多結晶シリコン層Ｐ２は、
低圧化学蒸着（ＬＰＣＶＤ）により被着され、そのまま
ドープし或いは被着の後に熱駆動された拡散若しくはイ
オン注入を行なうことによりドープされたものであって
良い。リンまたは砒素をイオン注入する場合には、熱駆
動のステップは、アイランドを形成するために多結晶シ
リコン層Ｐ２をエツチングした後に行なわれる。このよ
うにして多結晶シリコン層Ｐ２内のＮ＋ドーパントによ
り、電極５１４が埋設コンタクト開口に重合する部分の
シリコン基層に対してのみドーピングが行なわれる。多
結晶シリコンＰ２は、その垂直側壁５１４１．５１４ｒ
、５１４ｆ、５１４ｂ （第２ａ図及び第２ｂ図）に沿
って表面積を可及的に大きくするため意図的に厚くされ
ている。これらの垂直側壁は、例えば多結晶シリコン層
Ｐ２の非等方性反応性イオンエツチング（ＲＩ Ｅ）等
により導電層５１４がエツチングされる時に形成される
。構造体を保護する多結晶シリコン及び酸化物５１２．
５０７の間のエツチングの選択度を約３０対１とするこ
とにより、多結晶シリコン層Ｐ２の、アイランド５１４
．５１８等のような互いに隣接するアイランド間を短絡
させることがないように多結晶シリコン層Ｐ２を充分に
オーバーエツチングすることができる。このエツチング
過程に於てアイランドを保護するためにフォトレジスト
マスク、酸化物マスク或いは窒化物マスクを用いること
ができる。セル５００に於て、多結晶シリコン層Ｐ２は
トランスファーゲート５０３上に至る絶縁層５１２上に
沿って延出し、更にフィールド分離酸化物５０７上に沿
って延在する極板を構成する。
ドープされた多結晶シリコンの極めて厚い層からなる
。この層の実際の厚さは、セルの静電容量Ｃの大きさに
より定められる。この厚さは、小さいものでは０．５μ
ｍ〜１．０μｍであって良（、大きい場合には５．０μ
ｍ〜７．０μｍであって良い。好ましい静電容量を達成
すｔために、典型的には、この厚さは１．０μｍ〜３．
０μｍの範囲であって良い。多結晶シリコン層Ｐ２は、
低圧化学蒸着（ＬＰＣＶＤ）により被着され、そのまま
ドープし或いは被着の後に熱駆動された拡散若しくはイ
オン注入を行なうことによりドープされたものであって
良い。リンまたは砒素をイオン注入する場合には、熱駆
動のステップは、アイランドを形成するために多結晶シ
リコン層Ｐ２をエツチングした後に行なわれる。このよ
うにして多結晶シリコン層Ｐ２内のＮ＋ドーパントによ
り、電極５１４が埋設コンタクト開口に重合する部分の
シリコン基層に対してのみドーピングが行なわれる。多
結晶シリコンＰ２は、その垂直側壁５１４１．５１４ｒ
、５１４ｆ、５１４ｂ （第２ａ図及び第２ｂ図）に沿
って表面積を可及的に大きくするため意図的に厚くされ
ている。これらの垂直側壁は、例えば多結晶シリコン層
Ｐ２の非等方性反応性イオンエツチング（ＲＩ Ｅ）等
により導電層５１４がエツチングされる時に形成される
。構造体を保護する多結晶シリコン及び酸化物５１２．
５０７の間のエツチングの選択度を約３０対１とするこ
とにより、多結晶シリコン層Ｐ２の、アイランド５１４
．５１８等のような互いに隣接するアイランド間を短絡
させることがないように多結晶シリコン層Ｐ２を充分に
オーバーエツチングすることができる。このエツチング
過程に於てアイランドを保護するためにフォトレジスト
マスク、酸化物マスク或いは窒化物マスクを用いること
ができる。セル５００に於て、多結晶シリコン層Ｐ２は
トランスファーゲート５０３上に至る絶縁層５１２上に
沿って延出し、更にフィールド分離酸化物５０７上に沿
って延在する極板を構成する。
下側の構造体を問題となる程度に侵すことなく多結晶シ
リコン層Ｐ２をエツチングし得ることにより、全てのト
レンチの深さを均一にするような自然のエツチングスト
ップ手段が存在しないような場合に、シリコン層内にエ
ツチングにより形成されたトレンチの側壁に沿って形成
された静電容量体に比較して、同一の高さを有する垂直
壁を備える大きなメモリセルアレイを形成することが可
能となる。
リコン層Ｐ２をエツチングし得ることにより、全てのト
レンチの深さを均一にするような自然のエツチングスト
ップ手段が存在しないような場合に、シリコン層内にエ
ツチングにより形成されたトレンチの側壁に沿って形成
された静電容量体に比較して、同一の高さを有する垂直
壁を備える大きなメモリセルアレイを形成することが可
能となる。
極めて薄い充電用絶縁層５０９が多結晶シリコン層Ｐ２
の露出面５１４Ｉｌ、５１４ｒ、５１４ｆ、５１４ｂ及
び５１４を上に亘って成長若しくは被着される。この絶
縁層の厚さは１０ｎｍ〜２０ｎｍ以下であって良い。ま
たこの絶縁層は熱成長二酸化シリコン、ＬＰＣＶＤ窒化
シリコンまたはこれらの組合せであったり、高い絶縁率
を有し、良好な同形性を有し、多結晶シリコン層Ｐ２の
全ての露出面を、極めて低い漏洩電流をもって均一に覆
いかつ絶縁し得るような任意の絶縁物からなるものであ
って良い。
の露出面５１４Ｉｌ、５１４ｒ、５１４ｆ、５１４ｂ及
び５１４を上に亘って成長若しくは被着される。この絶
縁層の厚さは１０ｎｍ〜２０ｎｍ以下であって良い。ま
たこの絶縁層は熱成長二酸化シリコン、ＬＰＣＶＤ窒化
シリコンまたはこれらの組合せであったり、高い絶縁率
を有し、良好な同形性を有し、多結晶シリコン層Ｐ２の
全ての露出面を、極めて低い漏洩電流をもって均一に覆
いかつ絶縁し得るような任意の絶縁物からなるものであ
って良い。
静電容量体の第２の極板は充電用絶縁層５０９の一上面
に被着された第３の導電層５０４により形成される。本
実施例に於て、導電層５０４は、強度にドープされた多
結晶シリコン層Ｐ３からなる。
に被着された第３の導電層５０４により形成される。本
実施例に於て、導電層５０４は、強度にドープされた多
結晶シリコン層Ｐ３からなる。
その厚さは、メモリセルアレイに於ける隣接する多結晶
シリコン層Ｐ２の極板５１４．５１８の１間隔であると
した場合に、Ｚ／２よりもやや大きいように定められる
。メモリアレイの密度が高い場合にはＺは１．０μｍ以
下であって、従って第３の導電層は約０．５μｍより厚
いことを必要としない。このような厚さの選択は、アイ
ランド５１４．５１８等の多結晶シリコン層Ｐ２からな
る側壁間の領域５２０に形成される極めて急峻な段部が
多結晶シリコン層Ｐ３により完全に埋められ、その次に
被着されるべき金属皮膜５１１が、破壊したりその他の
問題を生じることなく間隙５２０を覆うように定められ
る。第３の導電層５０４は、金属皮膜５１１により接触
されるべき、ビットラインコンタクト５１１Ｃ等のメモ
リセルアレイ内の領域から、マスキング及びエツチング
の過程により除去される。次に、この構造体に対して比
較的厚い絶縁／平坦化層５１７が被着され、この層は通
常的１μｍの厚さを有する硼燐珪酸ガラス若しくはポリ
アミドからなるものであって良い。この層は流動性を有
するのであって、表面を平坦化すると共に、共通のドレ
イン５０１を用いるセル５１４．５１９等の間の間隙Ｙ
を埋めることができる。小型化された素子に於ては、こ
の間隙Ｙは２．０μｍのオーダーであって、従って１μ
ｍよりもやや大きい厚さを有する同形フィルム５１７を
用いることにより、この間隙により形成される急峻な段
部を簡単に平坦化することができる。
シリコン層Ｐ２の極板５１４．５１８の１間隔であると
した場合に、Ｚ／２よりもやや大きいように定められる
。メモリアレイの密度が高い場合にはＺは１．０μｍ以
下であって、従って第３の導電層は約０．５μｍより厚
いことを必要としない。このような厚さの選択は、アイ
ランド５１４．５１８等の多結晶シリコン層Ｐ２からな
る側壁間の領域５２０に形成される極めて急峻な段部が
多結晶シリコン層Ｐ３により完全に埋められ、その次に
被着されるべき金属皮膜５１１が、破壊したりその他の
問題を生じることなく間隙５２０を覆うように定められ
る。第３の導電層５０４は、金属皮膜５１１により接触
されるべき、ビットラインコンタクト５１１Ｃ等のメモ
リセルアレイ内の領域から、マスキング及びエツチング
の過程により除去される。次に、この構造体に対して比
較的厚い絶縁／平坦化層５１７が被着され、この層は通
常的１μｍの厚さを有する硼燐珪酸ガラス若しくはポリ
アミドからなるものであって良い。この層は流動性を有
するのであって、表面を平坦化すると共に、共通のドレ
イン５０１を用いるセル５１４．５１９等の間の間隙Ｙ
を埋めることができる。小型化された素子に於ては、こ
の間隙Ｙは２．０μｍのオーダーであって、従って１μ
ｍよりもやや大きい厚さを有する同形フィルム５１７を
用いることにより、この間隙により形成される急峻な段
部を簡単に平坦化することができる。
連絡線開口５１１が、非等方性反応性オンエツチングに
よりこの層を通過するように垂直に工、ンチングされ、
ドレイン領域５０１を露出すると共に、多結晶シリコン
層Ｐ１、Ｐ３との接触を可ｔ１旨にする。このエツチン
グ過程は、二酸化物とシリコンとの間に於て約３０対１
のエツチンク選択度をもって行なうもので、多結晶ンリ
コン層Ｐ１、Ｐ３或いは開かれた連絡線に於けるトレイ
ン５０１に対して甚しいエツチングを行なうことな（層
５１７の異なる厚さを通過して連絡線に対する工ッチン
グを行なうことができる。この連絡線開口内部の急峻な
垂直壁は、連絡線充填技術の１つを利用することを必要
とする。例えば、ＫｏＬａｍｌ等による、 ｒＡ ｆｌ
ｉｇｈｔｙ Ｒｅ１ｌａｂ！ｅ ５ｅｌｅｃｔｉｖｅ
ＣＶＤ−Ｗ ＵｓＩｎｇ ５ｌｌｌ ４ Ｒｅｄ
ｕｃｔｉｏｎ ｆ’ｏｒ ＶＬＳＩ Ｃｏｎｔａ
ｃｔｓ Ｊ 、 ＩＥＩＥＥ １９８７ １ＥＤＭ
Ｄｉｇｅｓｔ ｏｆ’ Ｔｅｃｈｎｉｃａｌ
Ａｂｓｔｒａｃｔｓ。
よりこの層を通過するように垂直に工、ンチングされ、
ドレイン領域５０１を露出すると共に、多結晶シリコン
層Ｐ１、Ｐ３との接触を可ｔ１旨にする。このエツチン
グ過程は、二酸化物とシリコンとの間に於て約３０対１
のエツチンク選択度をもって行なうもので、多結晶ンリ
コン層Ｐ１、Ｐ３或いは開かれた連絡線に於けるトレイ
ン５０１に対して甚しいエツチングを行なうことな（層
５１７の異なる厚さを通過して連絡線に対する工ッチン
グを行なうことができる。この連絡線開口内部の急峻な
垂直壁は、連絡線充填技術の１つを利用することを必要
とする。例えば、ＫｏＬａｍｌ等による、 ｒＡ ｆｌ
ｉｇｈｔｙ Ｒｅ１ｌａｂ！ｅ ５ｅｌｅｃｔｉｖｅ
ＣＶＤ−Ｗ ＵｓＩｎｇ ５ｌｌｌ ４ Ｒｅｄ
ｕｃｔｉｏｎ ｆ’ｏｒ ＶＬＳＩ Ｃｏｎｔａ
ｃｔｓ Ｊ 、 ＩＥＩＥＥ １９８７ １ＥＤＭ
Ｄｉｇｅｓｔ ｏｆ’ Ｔｅｃｈｎｉｃａｌ
Ａｂｓｔｒａｃｔｓ。
１７頁、は酸化物からなる垂直壁により包囲された連絡
線の内部にタングステンを選択的に被着するための技術
を開示している。ＫｏＬａｍｌによれば、毎分約０．３
μｍの選択的な被着速度及び極めて低い接触抵抗が達成
された。このような連絡線充填技術が、−Ｌ面に近いよ
うなレベル５１１ｂに至る極めて深い連絡線を充填する
ための実用的な方法であって、これにより垂直導電スタ
ッド５２１を介して金属皮膜５１１とドレイン領域５０
１との間の電気的接触を容易に達成することができる。
線の内部にタングステンを選択的に被着するための技術
を開示している。ＫｏＬａｍｌによれば、毎分約０．３
μｍの選択的な被着速度及び極めて低い接触抵抗が達成
された。このような連絡線充填技術が、−Ｌ面に近いよ
うなレベル５１１ｂに至る極めて深い連絡線を充填する
ための実用的な方法であって、これにより垂直導電スタ
ッド５２１を介して金属皮膜５１１とドレイン領域５０
１との間の電気的接触を容易に達成することができる。
他の連絡線充填技術を利用することもできる。例えば、
連絡線開口の直径よりも大きい厚さを有するＣＶＤタン
グステンシリサイド若しくは被着状態に於けるＬＰＣＶ
Ｄドープされた多結晶シリコンを全面的に被着すること
によっても連絡線のキャビティを簡単に充填することが
でき、ドレイン５０１と金属皮膜５１１との間の直列接
触抵抗を許容値以下に抑えることができる。或いは、厚
い導電性多結晶シリコン層Ｐ２自身を金属皮膜５１１と
ドレイン５０１とを接続する垂直スタッドとして用いる
こともできる。この場合、埋設コンタクト開口を、多結
晶シリコン層Ｐ２の被着に先立って、ソース領域５１５
ばかりでなく、多結晶シリコン層Ｐ２スタッドが形成さ
れるべき部分の下側の共通なドレイン領域５０１に対し
ても絶縁層５１２を貫通するように設けなければならな
い。
連絡線開口の直径よりも大きい厚さを有するＣＶＤタン
グステンシリサイド若しくは被着状態に於けるＬＰＣＶ
Ｄドープされた多結晶シリコンを全面的に被着すること
によっても連絡線のキャビティを簡単に充填することが
でき、ドレイン５０１と金属皮膜５１１との間の直列接
触抵抗を許容値以下に抑えることができる。或いは、厚
い導電性多結晶シリコン層Ｐ２自身を金属皮膜５１１と
ドレイン５０１とを接続する垂直スタッドとして用いる
こともできる。この場合、埋設コンタクト開口を、多結
晶シリコン層Ｐ２の被着に先立って、ソース領域５１５
ばかりでなく、多結晶シリコン層Ｐ２スタッドが形成さ
れるべき部分の下側の共通なドレイン領域５０１に対し
ても絶縁層５１２を貫通するように設けなければならな
い。
また、この場合、多結晶シリコン層Ｐ３は、平坦化層５
１７の被着に先立って多結晶シリコン層Ｐ２スタッドか
ら注意深く除去しておくことにより、多結晶シリコン層
Ｐ３（即ち極板）とドレイン５０１若しくは金属皮膜５
１１との間の短絡を防ぐようにしている。
１７の被着に先立って多結晶シリコン層Ｐ２スタッドか
ら注意深く除去しておくことにより、多結晶シリコン層
Ｐ３（即ち極板）とドレイン５０１若しくは金属皮膜５
１１との間の短絡を防ぐようにしている。
セル５００のＤＲＡＭ構造に着目することにより理解さ
れるように、静電容量体Ｃの２９の極（反のいずれかを
、今まで利用されなかったような厚さの多結晶シリコン
層Ｐ２からなるものとすることは、注意深く平坦化操作
により平坦化されなければならないような平面形状を形
成することから、デバイスのサイスを小型化しようとす
る従来の思想とは相反するものである。しかしながら、
この表面形状に関する問題は２９のファクタにより軽減
される。第１に、素子の小型化が図られることにより、
１セル当りの占める面積が極めて小さくなっている。し
たがって、隣接するセルの多結晶シリコンＰ２が互いに
極めて近接していることから、同形フィルム５０４．５
１７等によりこれらの間の空隙（例えばＺ、Ｙ等）を埋
めることは比較的容易である。第２に、発展した集積回
路に於て３層或いは４層の金属皮膜を用いることが一般
的になりつつあり、それに伴い、急峻な垂直壁構造に固
ｒ１な段部を覆う際の問題を、改良された平坦化過程或
いは深い連絡線を充填する技術により克服できるように
なったことである。
れるように、静電容量体Ｃの２９の極（反のいずれかを
、今まで利用されなかったような厚さの多結晶シリコン
層Ｐ２からなるものとすることは、注意深く平坦化操作
により平坦化されなければならないような平面形状を形
成することから、デバイスのサイスを小型化しようとす
る従来の思想とは相反するものである。しかしながら、
この表面形状に関する問題は２９のファクタにより軽減
される。第１に、素子の小型化が図られることにより、
１セル当りの占める面積が極めて小さくなっている。し
たがって、隣接するセルの多結晶シリコンＰ２が互いに
極めて近接していることから、同形フィルム５０４．５
１７等によりこれらの間の空隙（例えばＺ、Ｙ等）を埋
めることは比較的容易である。第２に、発展した集積回
路に於て３層或いは４層の金属皮膜を用いることが一般
的になりつつあり、それに伴い、急峻な垂直壁構造に固
ｒ１な段部を覆う際の問題を、改良された平坦化過程或
いは深い連絡線を充填する技術により克服できるように
なったことである。
第２ｂ図のセル５００の構造を第１ｄ図に示された最も
単純なトレンチ静電容量体Ｄ ＲＡ Ｍセル４００と比
較することより理解されるように、多結晶シリコン層Ｐ
２の垂直壁５１４１．５１４ｒのエツチングは、細幅の
開口を有するトレンチの内部に垂直壁４１−６をエツチ
ングすることに比較して、前者の場合には自然なエツチ
ングのストッパがあるのに対して後者にはそれがないこ
とから、或いはまたエツチングされたＨ料の再被着或い
は汚染物質の捕捉といった問題が少ないことから、かな
り容易に行なうことができる。セル５００に於ける平坦
化過程及び連絡線の充填は、セル４００に於ける深（か
つ細幅のトレンチを適切に埋めることに伴う問題と同様
のものである。
単純なトレンチ静電容量体Ｄ ＲＡ Ｍセル４００と比
較することより理解されるように、多結晶シリコン層Ｐ
２の垂直壁５１４１．５１４ｒのエツチングは、細幅の
開口を有するトレンチの内部に垂直壁４１−６をエツチ
ングすることに比較して、前者の場合には自然なエツチ
ングのストッパがあるのに対して後者にはそれがないこ
とから、或いはまたエツチングされたＨ料の再被着或い
は汚染物質の捕捉といった問題が少ないことから、かな
り容易に行なうことができる。セル５００に於ける平坦
化過程及び連絡線の充填は、セル４００に於ける深（か
つ細幅のトレンチを適切に埋めることに伴う問題と同様
のものである。
しかしながら、セル５００の静電容量体１１４造は、発
達した）・レンチＤ ＲＡ Ｍセルに於ける静電容量体
構造よりも遥かに容易に実施することができる。
達した）・レンチＤ ＲＡ Ｍセルに於ける静電容量体
構造よりも遥かに容易に実施することができる。
例えば、最も進歩したトレンチ静電容量体は、トレンチ
のキャビティの内部に埋設された２９の薄い多結晶シリ
コン層間に、極めて薄い絶縁層を用いることにより静電
容量体を措成している。開口の直径が０． ７μｍ以下
であるようなトレンチの数μｍの深さの部分にこのよう
な充電用絶縁層を高品質に形成することは極めて困難で
ある。例えば、Ｔ、 Ｋａｇａ等による、ｒＡ ４．２
Ｍｉｃｒｏｎ２１１ａｌｆ−ＶＣＣ５ｈｅａｔｈ−Ｐ
ｌａｔｅ Ｃａｐａｃｌｔｏｒ ＤＲＡＭ Ｃｅ１ｌ
ｗｌＬｈ ５ｅｌｒ−＾１１ｇｎｅｄ Ｂｕｒｉｅｄ
Ｐｌａｔｅ−Ｗｌｒｌｎｇ Ｊ 、１ＥＩＥｒＥ １９
８７ＩＥＤＭ Ｄｉｇｅｓｔ ｏｆ’ Ｔｅｃｈｎｉｃ
ａｌ ＡｂｓＬｒｕｃｔｓ、 ３３２頁、を参照された
い。
のキャビティの内部に埋設された２９の薄い多結晶シリ
コン層間に、極めて薄い絶縁層を用いることにより静電
容量体を措成している。開口の直径が０． ７μｍ以下
であるようなトレンチの数μｍの深さの部分にこのよう
な充電用絶縁層を高品質に形成することは極めて困難で
ある。例えば、Ｔ、 Ｋａｇａ等による、ｒＡ ４．２
Ｍｉｃｒｏｎ２１１ａｌｆ−ＶＣＣ５ｈｅａｔｈ−Ｐ
ｌａｔｅ Ｃａｐａｃｌｔｏｒ ＤＲＡＭ Ｃｅ１ｌ
ｗｌＬｈ ５ｅｌｒ−＾１１ｇｎｅｄ Ｂｕｒｉｅｄ
Ｐｌａｔｅ−Ｗｌｒｌｎｇ Ｊ 、１ＥＩＥｒＥ １９
８７ＩＥＤＭ Ｄｉｇｅｓｔ ｏｆ’ Ｔｅｃｈｎｉｃ
ａｌ ＡｂｓＬｒｕｃｔｓ、 ３３２頁、を参照された
い。
本発明に基づく新規な側壁静電容量体（Ｓ２Ｃ）セルの
従来技術に基づくトレンチ静電容量体セルに対する明瞭
な利点は、Ｓ２Ｃセルがα粒子の照射や表面に於ける漏
洩電流によるソフトエラーに対して過敏でない点にある
。これは、Ｓ２Ｃセルに蓄積された電荷の多くが、シリ
コン基層から離れた両極板Ｐ２、Ｐ３間の垂直側壁及び
上面に位置していることによるものである。それに対し
て、トレンチ静電容量体は、照射されたα粒子により生
成する電荷キャリアにより最も影響を受は易い基層内部
に位置している。
従来技術に基づくトレンチ静電容量体セルに対する明瞭
な利点は、Ｓ２Ｃセルがα粒子の照射や表面に於ける漏
洩電流によるソフトエラーに対して過敏でない点にある
。これは、Ｓ２Ｃセルに蓄積された電荷の多くが、シリ
コン基層から離れた両極板Ｐ２、Ｐ３間の垂直側壁及び
上面に位置していることによるものである。それに対し
て、トレンチ静電容量体は、照射されたα粒子により生
成する電荷キャリアにより最も影響を受は易い基層内部
に位置している。
新規なＳ２Ｃセルの電荷蓄積能力を適切に評価するため
に、３９の異なる種類のセルの比較を行なった。これら
の３９のセルは、第１Ｃ図に示された従来技術に基づく
積上げ式静電容量体セル３００と、第１ｄ図に示された
従来技術に基づく積」二げ式静電容量体セル４００と、
第２ｂ図に示されたＳ２０セル５００であり、これらは
同一のセル面積及び同一の充電用絶縁層厚さを有するよ
うに基準化されている。セル４００として、−１−記し
た文献のにａｇａ氏により提案されたセルを用いたが、
そのセルは１．３μｍＸ３．２μｍ＝４．２μｍ２の寸
法を有する。これは、５．５％ｍの厚さを有する充電用
絶縁層と、５１ｆＦの静電容量を達成するべく３．０μ
ｍの深さをもって設けられたトレンチとを有する。トレ
ンチ内部に埋設された静電容量体の極板の有効全面積は
約９．０１１ｍ２であった。同一のセル領域（４，２μ
ｍ２）を有し、同一の充電用絶縁層厚さを有し、３．０
μｍの厚さの多結晶シリコン層を有するＳ２Ｃセル５０
０の有効な全蓄積領域が次の式により与えられる。
に、３９の異なる種類のセルの比較を行なった。これら
の３９のセルは、第１Ｃ図に示された従来技術に基づく
積上げ式静電容量体セル３００と、第１ｄ図に示された
従来技術に基づく積」二げ式静電容量体セル４００と、
第２ｂ図に示されたＳ２０セル５００であり、これらは
同一のセル面積及び同一の充電用絶縁層厚さを有するよ
うに基準化されている。セル４００として、−１−記し
た文献のにａｇａ氏により提案されたセルを用いたが、
そのセルは１．３μｍＸ３．２μｍ＝４．２μｍ２の寸
法を有する。これは、５．５％ｍの厚さを有する充電用
絶縁層と、５１ｆＦの静電容量を達成するべく３．０μ
ｍの深さをもって設けられたトレンチとを有する。トレ
ンチ内部に埋設された静電容量体の極板の有効全面積は
約９．０１１ｍ２であった。同一のセル領域（４，２μ
ｍ２）を有し、同一の充電用絶縁層厚さを有し、３．０
μｍの厚さの多結晶シリコン層を有するＳ２Ｃセル５０
０の有効な全蓄積領域が次の式により与えられる。
Ａ＝ｓ＋を
但し、
Ａ−静電容量体Ｃの蓄積面積
Ｓ−多結晶ンリコン層Ｐ２の側壁表面積を一多結晶ンリ
コン層Ｐ２の−Ｆ面の面積従って、 Ａ−（２ｘｌ、６ ｘ３．０ ＋２ ｘｏ、６
ｘ３．０）＋（ｌ ＸＩ、６ Ｘｏ、６ ） ＝ （９，６＋３．６ ） ＋０．９６＝１．４．２μ
ｍ２ 従って、セル５００の静電容量が８０．５ｆＦ即ち従来
技術に基づくトレンチセル４００よりも５８％多い静電
容量を有するものであった。重要なことは、セル５００
に於ける静電容量の増大量の多くが側壁領域（１３，２
／１４．２＝９３％）から得られたことである。それに
対して、同じ４゜２μｍ２の表面積を有し同一の絶縁層
厚さを有するが多結晶シリコン層Ｐ２の厚さが０．３μ
ｍであるセル３００にあっては、その有効な全蓄積領域
が次の式により与えられ、 Ａ＝ｓ＋を 即ち、 Ａ＝（２ｘ１．６ ｘＯ，３＋２ ｘｏ、６ ｘｏ、３
）＋（１ｘ１．６ ｘＯ，６） ＝ （０，９６＋０．３６） ＋０．９６−２．３μｍ
２ 従って、セル３００は、１Ｂ、ＯｆＦの静電容量を有し
、Ｔａｇａ氏のセル４００の２５％に過ぎず、Ｓ２Ｃセ
ルの１６．２％に過ぎない。
コン層Ｐ２の−Ｆ面の面積従って、 Ａ−（２ｘｌ、６ ｘ３．０ ＋２ ｘｏ、６
ｘ３．０）＋（ｌ ＸＩ、６ Ｘｏ、６ ） ＝ （９，６＋３．６ ） ＋０．９６＝１．４．２μ
ｍ２ 従って、セル５００の静電容量が８０．５ｆＦ即ち従来
技術に基づくトレンチセル４００よりも５８％多い静電
容量を有するものであった。重要なことは、セル５００
に於ける静電容量の増大量の多くが側壁領域（１３，２
／１４．２＝９３％）から得られたことである。それに
対して、同じ４゜２μｍ２の表面積を有し同一の絶縁層
厚さを有するが多結晶シリコン層Ｐ２の厚さが０．３μ
ｍであるセル３００にあっては、その有効な全蓄積領域
が次の式により与えられ、 Ａ＝ｓ＋を 即ち、 Ａ＝（２ｘ１．６ ｘＯ，３＋２ ｘｏ、６ ｘｏ、３
）＋（１ｘ１．６ ｘＯ，６） ＝ （０，９６＋０．３６） ＋０．９６−２．３μｍ
２ 従って、セル３００は、１Ｂ、ＯｆＦの静電容量を有し
、Ｔａｇａ氏のセル４００の２５％に過ぎず、Ｓ２Ｃセ
ルの１６．２％に過ぎない。
セルを充分な安定性をもって動作させるためには少なく
とも約３０ｆＦの静電容量を必要とする。
とも約３０ｆＦの静電容量を必要とする。
明かに、セル３００はそのように大きな静電容量を確保
できないものであり、そのために、多くの場合、ＤＲＡ
Ｍ素子としてトレンチセル４００に置き換えられてきて
いる。しかしながら、８２Ｃセル５００は、トレンチセ
ル４００よりも単位面積当りの静電容量をかなり大きく
取ることができ、将来、セルの小型化を図り、トレンチ
セルの静電容量が３０ｆＦのレベルに到達したような場
合には、Ｓ２Ｃセル５００がトレンチセル４００に代わ
って広く採用されることとなろう。
できないものであり、そのために、多くの場合、ＤＲＡ
Ｍ素子としてトレンチセル４００に置き換えられてきて
いる。しかしながら、８２Ｃセル５００は、トレンチセ
ル４００よりも単位面積当りの静電容量をかなり大きく
取ることができ、将来、セルの小型化を図り、トレンチ
セルの静電容量が３０ｆＦのレベルに到達したような場
合には、Ｓ２Ｃセル５００がトレンチセル４００に代わ
って広く採用されることとなろう。
セル５００が単位面積当り大きな静電容量を有すること
からその余裕を利用して最も厳しいデバイスのパラメー
タを緩和することができる。例えば、多結晶シリコン層
Ｐ２の厚さを約５８％削減して２．０μｍ以下とし、或
いは充電用絶縁層の厚さを約５８％増大させ、或いはセ
ル自体を約２５％小さくした場合でも、５０ｆＦを超え
る最低限の静電容量を確保することができる。
からその余裕を利用して最も厳しいデバイスのパラメー
タを緩和することができる。例えば、多結晶シリコン層
Ｐ２の厚さを約５８％削減して２．０μｍ以下とし、或
いは充電用絶縁層の厚さを約５８％増大させ、或いはセ
ル自体を約２５％小さくした場合でも、５０ｆＦを超え
る最低限の静電容量を確保することができる。
８２０セルの別の利点は、トレンチが電荷を蓄積するた
めに用いられていないことから、第２ａ図、第２ｂ図に
示された絶縁分離層５０７に代えて、活性デバイス表面
領域の周囲を包囲する細幅の分離トレンチを用いること
によりセルサイズを更に小さくすることができる。
めに用いられていないことから、第２ａ図、第２ｂ図に
示された絶縁分離層５０７に代えて、活性デバイス表面
領域の周囲を包囲する細幅の分離トレンチを用いること
によりセルサイズを更に小さくすることができる。
ＤＲＡＭメモリチップに於ては、メモリセルのアレイが
周辺回路により包囲されている。多結晶シリコン層Ｐ２
が、全ての周辺回路領域からエツチングにより除去され
、多結晶シリコン層Ｐ１、Ｐ３をゲート及び相互接続線
の材料として利用することができる。この周辺回路に於
ては、段差部分を覆うことに伴う問題が生じない。しか
しながら、メモリアレイと周辺領域との間の境界部に於
ては、多結晶シリコン層Ｐ２の導入に伴う垂直壁による
急峻な垂直段差が形成される。従って、垂直相互接続ス
タッド等の手段を、アレイ内部の金属皮膜ライン５１１
とアレイに接続されるべき周辺領域の金属皮膜との間の
ジャンパーとして用いなければならない。複数レベルの
金属皮膜を用いることによりこのようなジャンパー線の
形成を単純化することができる。
周辺回路により包囲されている。多結晶シリコン層Ｐ２
が、全ての周辺回路領域からエツチングにより除去され
、多結晶シリコン層Ｐ１、Ｐ３をゲート及び相互接続線
の材料として利用することができる。この周辺回路に於
ては、段差部分を覆うことに伴う問題が生じない。しか
しながら、メモリアレイと周辺領域との間の境界部に於
ては、多結晶シリコン層Ｐ２の導入に伴う垂直壁による
急峻な垂直段差が形成される。従って、垂直相互接続ス
タッド等の手段を、アレイ内部の金属皮膜ライン５１１
とアレイに接続されるべき周辺領域の金属皮膜との間の
ジャンパーとして用いなければならない。複数レベルの
金属皮膜を用いることによりこのようなジャンパー線の
形成を単純化することができる。
Ｓ２Ｃセルに附随する１つの問題は、金属相互接続線５
１１を郭成するためのフォトリソグラフィ過程に於て発
生する。現在用いられている最も進歩したりソグラフィ
マスク整合機は、３．０μｍ以下の焦点深度を有する。
１１を郭成するためのフォトリソグラフィ過程に於て発
生する。現在用いられている最も進歩したりソグラフィ
マスク整合機は、３．０μｍ以下の焦点深度を有する。
従って、多結晶シリコンＰ２の厚さの分だけ高いメモリ
アレイの内部及び周辺部の層５１１に対して同時に適切
に焦点を結ぶことが困難である。しかしながら、Ｘ線リ
ソグラフィによればこのような焦点深度に伴う問題が発
生しない。この問題はいくつかの方法により回避するこ
とができる。その１つは、金属皮膜５１１をメモリアレ
イ内のみに於て用い、周辺部には別の金属皮膜を用いる
ことである。第２の方法は、層５１７に用いられた厚い
酸化物若しくはポリアミド層を用いて周辺部を平坦化す
ることである。第３の方法は、アレイを形成するべき領
域のシリコンに対してエツチングを行ない、或いはアレ
イの外側の周辺部にシリコンエピタキシャル層を選択的
に成長させることをもってシリコン基層に段差を形成す
ることにより、メモリアレイの表面と周辺部の表面とを
、マスク整合機の同−焦点深度内に位置するように概ね
同一の高さにすることからなる。
アレイの内部及び周辺部の層５１１に対して同時に適切
に焦点を結ぶことが困難である。しかしながら、Ｘ線リ
ソグラフィによればこのような焦点深度に伴う問題が発
生しない。この問題はいくつかの方法により回避するこ
とができる。その１つは、金属皮膜５１１をメモリアレ
イ内のみに於て用い、周辺部には別の金属皮膜を用いる
ことである。第２の方法は、層５１７に用いられた厚い
酸化物若しくはポリアミド層を用いて周辺部を平坦化す
ることである。第３の方法は、アレイを形成するべき領
域のシリコンに対してエツチングを行ない、或いはアレ
イの外側の周辺部にシリコンエピタキシャル層を選択的
に成長させることをもってシリコン基層に段差を形成す
ることにより、メモリアレイの表面と周辺部の表面とを
、マスク整合機の同−焦点深度内に位置するように概ね
同一の高さにすることからなる。
第４の方法は、ビットライン或いはワードラインが極板
Ｐ２の上面５１４ｔの表面を横切る必要がないようにし
てビットライン或いはワードラインの金属皮膜による段
差を覆うことに伴う問題を回避することある。例えば、
第２ａ図に示されたセル５００は、２００ｎｍ以下とい
ったやや薄い電極Ｐ３を有するように変更し、隣接する
Ｐ２アイランド５１４．５２４間のギャップＸを意図的
に完全には充填しないようにすることからなる。
Ｐ２の上面５１４ｔの表面を横切る必要がないようにし
てビットライン或いはワードラインの金属皮膜による段
差を覆うことに伴う問題を回避することある。例えば、
第２ａ図に示されたセル５００は、２００ｎｍ以下とい
ったやや薄い電極Ｐ３を有するように変更し、隣接する
Ｐ２アイランド５１４．５２４間のギャップＸを意図的
に完全には充填しないようにすることからなる。
このギャップの残りの空隙は、耐熱金属、ＬＰＣＶＤタ
ングステンンリサイド或いはアルミニウムなどからなる
金属製ビットラインを延在させるために利用することが
できる。このようにして、金属ラインが、急峻な垂直壁
を有する峡谷の内部を流れる川の様に、これらの金属ラ
インが静電容量体の上面上を横切るのではなく、それに
沿って延在させることとなる。
ングステンンリサイド或いはアルミニウムなどからなる
金属製ビットラインを延在させるために利用することが
できる。このようにして、金属ラインが、急峻な垂直壁
を有する峡谷の内部を流れる川の様に、これらの金属ラ
インが静電容量体の上面上を横切るのではなく、それに
沿って延在させることとなる。
側壁静電容量体セルを用いたマルヂポ−１・ＤＲＡそれ
ぞれ固有のトランスファーゲート（ワードライン）及び
ドレインコンタクト（ビットライン）を備える異なるＤ
ＲＡＭセルに属する２９以上の静電容量体のための相互
接続線としても第２ａ図に示された静電容量体の極板Ｐ
２を利用することにより側壁静電容量体の汎用性を利用
することができる。デュアルポートＳ２０ＤＲＡＭセル
６００の一例が第３ａ図に於て平面図により示されてい
る。図示を明瞭化するため、極板Ｐ２の周縁部を包囲し
その表面形状を平坦化するための第２の極板Ｐ３が図示
省略されている。同一のセルが第３ｂ図に模式化して示
されている。デュアルポートＲＡＭは通常、データベー
スを共有化するよう２９のシステム間に於てデータイン
ターフェイスが必要となるような用途に用いられる。各
システム１０ボートは全てのメモリ番地を個々に呼び出
すことができ、各番地に記憶されているデータを読み出
し或いは変更することができる。従って、各ポートは、
共有されるべきデータの各番地のための専用のワードラ
イン及び専用のビットラインを必要とする。例えば、１
組のワードライン及びビットラインの組を、第１のクロ
ックサイクルに従ってメモリにデータを書き込むために
用い、他方のワードライン及びビットラインの組を第２
のクロックサイクルに従ってデータを読み出すために用
いるようなＦＩＦＯ（ファーストイン・ファーストアウ
ト）メモリとしてデュアルポートＲＡＭを用いることが
できる。
ぞれ固有のトランスファーゲート（ワードライン）及び
ドレインコンタクト（ビットライン）を備える異なるＤ
ＲＡＭセルに属する２９以上の静電容量体のための相互
接続線としても第２ａ図に示された静電容量体の極板Ｐ
２を利用することにより側壁静電容量体の汎用性を利用
することができる。デュアルポートＳ２０ＤＲＡＭセル
６００の一例が第３ａ図に於て平面図により示されてい
る。図示を明瞭化するため、極板Ｐ２の周縁部を包囲し
その表面形状を平坦化するための第２の極板Ｐ３が図示
省略されている。同一のセルが第３ｂ図に模式化して示
されている。デュアルポートＲＡＭは通常、データベー
スを共有化するよう２９のシステム間に於てデータイン
ターフェイスが必要となるような用途に用いられる。各
システム１０ボートは全てのメモリ番地を個々に呼び出
すことができ、各番地に記憶されているデータを読み出
し或いは変更することができる。従って、各ポートは、
共有されるべきデータの各番地のための専用のワードラ
イン及び専用のビットラインを必要とする。例えば、１
組のワードライン及びビットラインの組を、第１のクロ
ックサイクルに従ってメモリにデータを書き込むために
用い、他方のワードライン及びビットラインの組を第２
のクロックサイクルに従ってデータを読み出すために用
いるようなＦＩＦＯ（ファーストイン・ファーストアウ
ト）メモリとしてデュアルポートＲＡＭを用いることが
できる。
従来技術に基づくマルチポートＲＡＭは一般にスタチッ
クＲＡＭフリップフロップ記憶要素を用いるものからな
る。最近発行された、Ｔ、 ５ａｋｕｒａｉ等による、
ｒＴｒａｎｓｐａｒｅｎｔ Ｒｅｆ’ｒｅｓｈ ＤＲＡ
Ｍ （ＴＲＩＥＤ）Ｌｌｓｌｎｇ Ｄｕａｌ ＰｏｒＬ
ＤＲＡＭ Ｃｅ１ｌ Ｊ 、ＩＥＥＩＥ １９８８
Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ ＣＩｒｃｕｌＬ
ｓ Ｃｏｎｆｅｒｅｎｃｅ 、 ４． ３゜１頁、には
デュアルポートＤＲＡＭセルに関する記載が見られる。
クＲＡＭフリップフロップ記憶要素を用いるものからな
る。最近発行された、Ｔ、 ５ａｋｕｒａｉ等による、
ｒＴｒａｎｓｐａｒｅｎｔ Ｒｅｆ’ｒｅｓｈ ＤＲＡ
Ｍ （ＴＲＩＥＤ）Ｌｌｓｌｎｇ Ｄｕａｌ ＰｏｒＬ
ＤＲＡＭ Ｃｅ１ｌ Ｊ 、ＩＥＥＩＥ １９８８
Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ ＣＩｒｃｕｌＬ
ｓ Ｃｏｎｆｅｒｅｎｃｅ 、 ４． ３゜１頁、には
デュアルポートＤＲＡＭセルに関する記載が見られる。
５ａｋｕｒａｌは、２９の隣接するセルの平坦な静電容
量体を組合せることによりデュアルポートＤＲＡＭセル
を構成した。その際、静電容量は、セルの面積と共に、
標準的なりＲＡＭセルに対して約２倍に増大した。静電
容量を２倍にすることは、１つではなく２９のビットラ
インのビットライン静電容量を正しく駆動するために充
分に大きな電荷を蓄積していることを必要とするような
、２９のポートから共通のセルを同時にアクセスするよ
うな場合に必要となる。５ａｋｕｒａｌは、２９のポー
トのいずれかを周期的なりフレッシュ動作のために用い
、他方のポートをリード／ライトのみのために用い、従
って何らリフレッシュのために用いられないような、ス
タチックＲＡＭに代わるデュアルポー）ＤＲＡＭの使用
を提案した。このようなデュアルポートＲＡＭを構成す
るためにセルの面積を２倍にしても、セルの寸法を、フ
リップフロップスタチックＲＡＭセルの寸法よりも小さ
くすることができる。
量体を組合せることによりデュアルポートＤＲＡＭセル
を構成した。その際、静電容量は、セルの面積と共に、
標準的なりＲＡＭセルに対して約２倍に増大した。静電
容量を２倍にすることは、１つではなく２９のビットラ
インのビットライン静電容量を正しく駆動するために充
分に大きな電荷を蓄積していることを必要とするような
、２９のポートから共通のセルを同時にアクセスするよ
うな場合に必要となる。５ａｋｕｒａｌは、２９のポー
トのいずれかを周期的なりフレッシュ動作のために用い
、他方のポートをリード／ライトのみのために用い、従
って何らリフレッシュのために用いられないような、ス
タチックＲＡＭに代わるデュアルポー）ＤＲＡＭの使用
を提案した。このようなデュアルポートＲＡＭを構成す
るためにセルの面積を２倍にしても、セルの寸法を、フ
リップフロップスタチックＲＡＭセルの寸法よりも小さ
くすることができる。
本発明に基づく８２Ｃ構造は、少なくとも次のような理
由によりマルチプルポー１・動作のために特に好適であ
る。第１に、極板Ｐ２が導電体でもあり、この導電体を
、トランジスタＴ１、Ｔ２（第３ａ図）等の任意の数の
トランジスタを作動させ、共通なデータを共有する全て
の埋設コンタクト開口（例えばコンタクト開口６１５ａ
、６１５ｂ）間の電気的な接続線６２２を提１ｊ（する
ために用いることができる。このような多結晶シリコン
層Ｐ２による相互接続の働きは、各番地を共用するポー
１゛の数が増大すればする（ユと°重要なものとなる。
由によりマルチプルポー１・動作のために特に好適であ
る。第１に、極板Ｐ２が導電体でもあり、この導電体を
、トランジスタＴ１、Ｔ２（第３ａ図）等の任意の数の
トランジスタを作動させ、共通なデータを共有する全て
の埋設コンタクト開口（例えばコンタクト開口６１５ａ
、６１５ｂ）間の電気的な接続線６２２を提１ｊ（する
ために用いることができる。このような多結晶シリコン
層Ｐ２による相互接続の働きは、各番地を共用するポー
１゛の数が増大すればする（ユと°重要なものとなる。
即ち、Ｓ２０構造は、３ポート・４ポートといった多ポ
ー１− Ｄ ＲＡ Ｍセルを構築する一Ｌで高いフレキ
シビリティを提供する。第２に、極板Ｐ２をセルの非使
用領域を覆い、急峻な垂直壁の表面積及びその上面の表
面積を増大させることにより静電容量体Ｃの静電容量を
増大させるように構成することができる。これは、電荷
の蓄積のために比較的小さなしかも動かすことの出来な
い領域のみを利用し得るようなプレーナ若しくはトレン
チ静電容量体に於ては不可能なことであった。
ー１− Ｄ ＲＡ Ｍセルを構築する一Ｌで高いフレキ
シビリティを提供する。第２に、極板Ｐ２をセルの非使
用領域を覆い、急峻な垂直壁の表面積及びその上面の表
面積を増大させることにより静電容量体Ｃの静電容量を
増大させるように構成することができる。これは、電荷
の蓄積のために比較的小さなしかも動かすことの出来な
い領域のみを利用し得るようなプレーナ若しくはトレン
チ静電容量体に於ては不可能なことであった。
例えば、第２ａ図に示された単一ポー）ＤＲＡＭセル５
００を第３ａ図に示されたデュアルポートＤＲＡＭセル
６００と比較することより次の関係を得ることができる
。
００を第３ａ図に示されたデュアルポートＤＲＡＭセル
６００と比較することより次の関係を得ることができる
。
（以下余白）
セル６００の表面積
２．５
セル６００の静電容量 ２．９このようにセル
毎の静電容量を比較的大きくすることにより２９のポー
トから同時にアクセスが行なわれた場合の安定性を確保
することができる。
毎の静電容量を比較的大きくすることにより２９のポー
トから同時にアクセスが行なわれた場合の安定性を確保
することができる。
しかも、静電容量は、第３、第４或いは第５のポートを
イ；１加することにより更に増大させることができる。
イ；１加することにより更に増大させることができる。
例えば、５−ポートＤＲＡＭは、単一ポ−４ＤＲＡＭよ
りも５倍の静電容量を必要とするが、データを共有する
５つのノードの全てを相互接続する多結晶シリコン層Ｐ
２が設けられていることから、５−ポートセルに必要と
なる静電容量は単一ポートＤＲＡＭの静電容量の７〜１
０倍であって良い。
りも５倍の静電容量を必要とするが、データを共有する
５つのノードの全てを相互接続する多結晶シリコン層Ｐ
２が設けられていることから、５−ポートセルに必要と
なる静電容量は単一ポートＤＲＡＭの静電容量の７〜１
０倍であって良い。
側壁静電容量体セルを用いた複数状態ＤＲＡＭＳ２０セ
ルは、その単位面積当りの静電容量が高くかつα粒子に
よる影響を受けにくいことから、１セル当り１ビットよ
りも大きい記憶容量を即ち２９以上の荷電状態を有する
のに適している。例えば、８２Ｃセルの最小サイズを、
リソグラフィにより可能な最小のサイズに対して７０％
を増大させることができる。これにより、拡大されたセ
ルの製造がかなり容易になる。多結晶シリコンＰ２の垂
直壁の面積を増大させることに伴い静電容量は約１００
％増大する。これは、４つの記憶状態のそれぞれに与え
られた信号マージンを犠牲にすることなく、拡大された
セルに於て２ビット（即ち４つの異なる状態）を記憶す
ることを可能にする。その結果、ビット当りの面積が１
５％削減され、製造過程に伴う許容誤差がかなり緩和さ
れる。アクセス速度を犠牲にすることなく４つの記憶状
態のいずれかを検出するための方法が、Ｔ。
ルは、その単位面積当りの静電容量が高くかつα粒子に
よる影響を受けにくいことから、１セル当り１ビットよ
りも大きい記憶容量を即ち２９以上の荷電状態を有する
のに適している。例えば、８２Ｃセルの最小サイズを、
リソグラフィにより可能な最小のサイズに対して７０％
を増大させることができる。これにより、拡大されたセ
ルの製造がかなり容易になる。多結晶シリコンＰ２の垂
直壁の面積を増大させることに伴い静電容量は約１００
％増大する。これは、４つの記憶状態のそれぞれに与え
られた信号マージンを犠牲にすることなく、拡大された
セルに於て２ビット（即ち４つの異なる状態）を記憶す
ることを可能にする。その結果、ビット当りの面積が１
５％削減され、製造過程に伴う許容誤差がかなり緩和さ
れる。アクセス速度を犠牲にすることなく４つの記憶状
態のいずれかを検出するための方法が、Ｔ。
Ｆｕｒｕｙａｍａ等による、［Ａｎ ＩＥｘｐｅｒｌｍ
ｅｎＬａｌ ２１１１Ｌｓ／Ｃｅ１ｌ Ｓｔｏｒａｇｅ
ＤＲＡＭ ［’ｏｒ Ｍａｃｒｏ Ｃｅ１ｌ ｏｒ
Ｍｅｍｏｒｙ−ｏｎ−Ｌｏｇｉｃ 八ｐｐＨｃａｔｌ
ｏｎＪ 、 ｌ［ＥＥＥ １９８８ Ｃｕｓｔｏ
ｍ ＩｎＬｅｇｒａＬｅｄ Ｃ１ｒｃｕｉｔｓ Ｃｏ
ｎ１’ｅｒｅｎｃｅ 、 ４．４． ］頁、に開示さ
れている。
ｅｎＬａｌ ２１１１Ｌｓ／Ｃｅ１ｌ Ｓｔｏｒａｇｅ
ＤＲＡＭ ［’ｏｒ Ｍａｃｒｏ Ｃｅ１ｌ ｏｒ
Ｍｅｍｏｒｙ−ｏｎ−Ｌｏｇｉｃ 八ｐｐＨｃａｔｌ
ｏｎＪ 、 ｌ［ＥＥＥ １９８８ Ｃｕｓｔｏ
ｍ ＩｎＬｅｇｒａＬｅｄ Ｃ１ｒｃｕｉｔｓ Ｃｏ
ｎ１’ｅｒｅｎｃｅ 、 ４．４． ］頁、に開示さ
れている。
記憶データの自己増幅機能を有する側壁静電容量体Ｄ
ＲＡ Ｍ Ｓ２Ｃセルの汎用性は、自らの静電容量に蓄積される電
荷をトランジスタにより増幅し得るようなりＲＡＭセル
にも適用することができる。自己信号増幅能力を有する
公知技術に基づ＜ＤＲＡＭセルの例としては、同一出願
人による米国特許箱４．６１２．６２９号明細書に開示
されたものがある。
ＲＡ Ｍ Ｓ２Ｃセルの汎用性は、自らの静電容量に蓄積される電
荷をトランジスタにより増幅し得るようなりＲＡＭセル
にも適用することができる。自己信号増幅能力を有する
公知技術に基づ＜ＤＲＡＭセルの例としては、同一出願
人による米国特許箱４．６１２．６２９号明細書に開示
されたものがある。
第４ａ図及び第４ｂ図は、本発明に基づき構築し得る自
己増幅型ＤＲＡＭセルの１つを示す平面図及び断面図で
ある。セルフ００は、電荷を蓄積するばかりでなく、セ
レクトリードトランジスタＴＩ？に接続されたＭＯＳセ
ンス（リード）トランジスタＴＳのゲートとしても機能
する静電容量体Ｃの極板７１４を形成するべき多結晶シ
リコン層Ｐ２を用いる。電荷は、ライトトランジスタＴ
ｗのみを介して静電容量体Ｃに書き込み或いは除去する
ことができる。ライトトランジスタース７０２は、埋設
コンタクト開ロア１５を介して極板Ｐ２に接続されてい
る。多結晶シリコン層Ｐ３は、固定された電位Ｖｐｌａ
ｔｅ （即ち接地電位若しくは電源電位）に保持され
た第２の極板７０４を構成するために用いられる。金属
ビットライン７１１は、それぞれ連絡線間ロア２１ａ、
７２１ｂを介してライト及びリードトランジスタＴＷ。
己増幅型ＤＲＡＭセルの１つを示す平面図及び断面図で
ある。セルフ００は、電荷を蓄積するばかりでなく、セ
レクトリードトランジスタＴＩ？に接続されたＭＯＳセ
ンス（リード）トランジスタＴＳのゲートとしても機能
する静電容量体Ｃの極板７１４を形成するべき多結晶シ
リコン層Ｐ２を用いる。電荷は、ライトトランジスタＴ
ｗのみを介して静電容量体Ｃに書き込み或いは除去する
ことができる。ライトトランジスタース７０２は、埋設
コンタクト開ロア１５を介して極板Ｐ２に接続されてい
る。多結晶シリコン層Ｐ３は、固定された電位Ｖｐｌａ
ｔｅ （即ち接地電位若しくは電源電位）に保持され
た第２の極板７０４を構成するために用いられる。金属
ビットライン７１１は、それぞれ連絡線間ロア２１ａ、
７２１ｂを介してライト及びリードトランジスタＴＷ。
ＴＩ？のドレイン７０１Ｗ、７０１Ｒに接触している。
別の実施例に於ては、ライト及びリードトランジスタに
ついて異なるビットラインが用いられている。センスト
ランジスタＴＳは接地電位に保持された埋設ソース拡散
領域７３０をｆＴする。
ついて異なるビットラインが用いられている。センスト
ランジスタＴＳは接地電位に保持された埋設ソース拡散
領域７３０をｆＴする。
セルフ００は次の要領で作動する。セルにデータを書き
込む際に、リードワードライン７０３ｂがローレベルに
保持され、リードトランジスタＴＲを遮断し、ライトロ
ーｉ・ライン７０３ａをハ，イレベルにし７、ライトト
ランジスタＴＷを導通させる。ビットライン７１１は、
書き込まれるべきデ−夕に応じてハイ若しくはローとな
っている。ビットラインの電位は、静電容量体Ｃに書き
込まれ、ライトワードラインがローにされ、ライトトラ
ンジスタＴＶが遮断される。セルからデータを読むため
には、リードワードライン７０３ｂがノ１イにされ、リ
ードトランジスタＴＲを導通させる。記憶状態がハイで
あれば、直列センストランジスタＴＳが導通し、ビット
ライン７１１に予め加えられた電荷が、リードトランジ
スタＴＲ及びセンストランジスタＴＳを介してｖＳＳレ
ベルにプルされる。しかしながら、記憶状態がローであ
れば、リードトランジスタＴＲが導通した場合でもセン
ストランジスタＴＳがオフ状態に止まり、ビットライン
７１１がｖＳＳ電位に向けて電荷を放出するのを阻止す
る。いずれの場合もビットラインの電圧は、２９の状態
を識別するために基準ビットライン電位と比較される。
込む際に、リードワードライン７０３ｂがローレベルに
保持され、リードトランジスタＴＲを遮断し、ライトロ
ーｉ・ライン７０３ａをハ，イレベルにし７、ライトト
ランジスタＴＷを導通させる。ビットライン７１１は、
書き込まれるべきデ−夕に応じてハイ若しくはローとな
っている。ビットラインの電位は、静電容量体Ｃに書き
込まれ、ライトワードラインがローにされ、ライトトラ
ンジスタＴＶが遮断される。セルからデータを読むため
には、リードワードライン７０３ｂがノ１イにされ、リ
ードトランジスタＴＲを導通させる。記憶状態がハイで
あれば、直列センストランジスタＴＳが導通し、ビット
ライン７１１に予め加えられた電荷が、リードトランジ
スタＴＲ及びセンストランジスタＴＳを介してｖＳＳレ
ベルにプルされる。しかしながら、記憶状態がローであ
れば、リードトランジスタＴＲが導通した場合でもセン
ストランジスタＴＳがオフ状態に止まり、ビットライン
７１１がｖＳＳ電位に向けて電荷を放出するのを阻止す
る。いずれの場合もビットラインの電圧は、２９の状態
を識別するために基準ビットライン電位と比較される。
局部的な増幅を行なうことなく蓄積された電荷をビット
ライン上に直接ダンプする標準的なりＲＡＭの場合と異
なり、リード信号は、静電容量体Ｃに蓄積された電荷を
センストランジスタＴＳにより増幅させる。リード動作
は非破壊的であって、標準的なりＲＡＭの場合と同様に
リフレッシュ動作を伴うことを必要としない。周期的な
リフレッシュは、接合部７０２に於ける基層に向かう漏
洩電流によって失われた蓄積電荷を補充するためにのみ
必要となる。リフレッシュ動作に対して、記憶された状
態はまず、（リードトランジスタＴＲが導通状態である
ことから）ビットラインに読み出され、次いでこのビッ
トラインから（ライトトランジスタＴＶが導通しリード
トランジスタＴＲがオンまたはオフであることから）静
電容量体Ｃに書き込まれる。
ライン上に直接ダンプする標準的なりＲＡＭの場合と異
なり、リード信号は、静電容量体Ｃに蓄積された電荷を
センストランジスタＴＳにより増幅させる。リード動作
は非破壊的であって、標準的なりＲＡＭの場合と同様に
リフレッシュ動作を伴うことを必要としない。周期的な
リフレッシュは、接合部７０２に於ける基層に向かう漏
洩電流によって失われた蓄積電荷を補充するためにのみ
必要となる。リフレッシュ動作に対して、記憶された状
態はまず、（リードトランジスタＴＲが導通状態である
ことから）ビットラインに読み出され、次いでこのビッ
トラインから（ライトトランジスタＴＶが導通しリード
トランジスタＴＲがオンまたはオフであることから）静
電容量体Ｃに書き込まれる。
局部的な信号の増幅が行なわれることから、セルフ００
は、リード動作に伴う時間を短縮し、より良好な信号／
ノイズ比を達成するようにより安定な電荷の蓄積が可能
となり、ビットラインに関わる、α粒子の照射に伴うソ
フトエラーを大幅に引き起こしにくくする。
は、リード動作に伴う時間を短縮し、より良好な信号／
ノイズ比を達成するようにより安定な電荷の蓄積が可能
となり、ビットラインに関わる、α粒子の照射に伴うソ
フトエラーを大幅に引き起こしにくくする。
複数状態記憶能力を有する自己増幅型ＤＲＡＭ３２Ｃ構
造に固有な局部的信号増幅能力及び大きな静電容量は、
セルフ００を１セル当り１ビットより大きい記憶容量を
備えるような複数状態の記憶のために適するものとして
いる。セルフ００に於ける複数状態の記憶は、アナログ
信号を記憶するための連続的に変化可能な電位であって
良いビットライン７１１から供給される２９以」二の電
圧値のいずれかを静電容量体Ｃに書き込むことにより達
成される。これらの電位のそれぞれは、センストランジ
スタＴＳに於てそれぞれ異なるゲート電圧を供給する。
造に固有な局部的信号増幅能力及び大きな静電容量は、
セルフ００を１セル当り１ビットより大きい記憶容量を
備えるような複数状態の記憶のために適するものとして
いる。セルフ００に於ける複数状態の記憶は、アナログ
信号を記憶するための連続的に変化可能な電位であって
良いビットライン７１１から供給される２９以」二の電
圧値のいずれかを静電容量体Ｃに書き込むことにより達
成される。これらの電位のそれぞれは、センストランジ
スタＴＳに於てそれぞれ異なるゲート電圧を供給する。
読み取りに際して、セルは、それぞれ異なる中間的な基
準導電レベルと比較されるようないくつかの導電状態の
いずれかを取ることができる。これは、Ｆｕｒｕｙａｍ
ａによる２−ビットセルＲＡＭと同様であるが、公知技
術に基づくＰｕｒｕｙａｍａセルはリード信号が過渡的
でありその大きさが小さいのに対して、セルフ００に於
けるリード動作は非破壊的であり、従って安定した信号
レベルを形成するための余裕がある点で異なる。
準導電レベルと比較されるようないくつかの導電状態の
いずれかを取ることができる。これは、Ｆｕｒｕｙａｍ
ａによる２−ビットセルＲＡＭと同様であるが、公知技
術に基づくＰｕｒｕｙａｍａセルはリード信号が過渡的
でありその大きさが小さいのに対して、セルフ００に於
けるリード動作は非破壊的であり、従って安定した信号
レベルを形成するための余裕がある点で異なる。
セルフ００を用いる更に別の実施例は、リード相互コン
ダクタンスを増大させ、複数状態の記憶のために利用可
能な電圧のウィンドウを更に開くための手段として、０
或いは負（即ち空乏）導通閾電圧値を有するように製造
されたセンサトランジスタＴＳを用いる。重要なことは
、その上うな空乏閾電圧値が、従来技術に基づ（Ｐｕｒ
ｕｙａｍａによるセルの場合には、そのトランジスタを
介して電荷が漏洩することにより不可能な点にある。
ダクタンスを増大させ、複数状態の記憶のために利用可
能な電圧のウィンドウを更に開くための手段として、０
或いは負（即ち空乏）導通閾電圧値を有するように製造
されたセンサトランジスタＴＳを用いる。重要なことは
、その上うな空乏閾電圧値が、従来技術に基づ（Ｐｕｒ
ｕｙａｍａによるセルの場合には、そのトランジスタを
介して電荷が漏洩することにより不可能な点にある。
セルフ００を２ビット／セル自己増幅型素子とすること
により、１ビット当りのシリコン領域及び１ビット当り
の静電容量を、単一トランジスタ非増幅型セル５００と
路間等とし、しかもそのリード動作を高速化し、素子の
動作を一層安定化する。セルフ００を用いたことによる
不利な点は、２９の記憶状態を識別するためにセンス増
幅器の数を増大させなければならないことである。
により、１ビット当りのシリコン領域及び１ビット当り
の静電容量を、単一トランジスタ非増幅型セル５００と
路間等とし、しかもそのリード動作を高速化し、素子の
動作を一層安定化する。セルフ００を用いたことによる
不利な点は、２９の記憶状態を識別するためにセンス増
幅器の数を増大させなければならないことである。
上記したようなトランジスタによる信号増幅動作を伴な
うＳ２ＣＤＲＡＭセルをメモリセルのアレイに対する複
数の書き込み用ポート及び複数の読み出し用ポートを備
えるＤＲＡＭセルに拡張することができる。例えば、セ
ルをいくつかの人力のいずれかから書き込み、いくつか
ある出力のいずれかから読み出すことができる。周辺回
路を用いて、異なるライトポートから同一の番地に対し
て自由にアクセスするために周辺回路を用いることがで
き、しかも或る番地にデータを書き込むのと同時に別の
番地に記憶されたデータを読み出したり、２９の異なる
番地から同時にデータを読み出すことも可能である。
うＳ２ＣＤＲＡＭセルをメモリセルのアレイに対する複
数の書き込み用ポート及び複数の読み出し用ポートを備
えるＤＲＡＭセルに拡張することができる。例えば、セ
ルをいくつかの人力のいずれかから書き込み、いくつか
ある出力のいずれかから読み出すことができる。周辺回
路を用いて、異なるライトポートから同一の番地に対し
て自由にアクセスするために周辺回路を用いることがで
き、しかも或る番地にデータを書き込むのと同時に別の
番地に記憶されたデータを読み出したり、２９の異なる
番地から同時にデータを読み出すことも可能である。
上記した５ａｋｕｒａ１によるデュアルボー１− ＲＡ
Ｍ以外の従来技術に基づくマルチポートＲＡＭは、記
憶要素として、バイステーブルフリップフロップ回路を
なすように交差接続されたインバータを用いて構成され
ている。そのような従来技術に基つくデュアルポートＲ
ＡＭセルの一例が第５Ｃ図に示されている。これらの従
来技術に基づくマルチポートＲＡＭによれば、セルがや
や大型化し、従ってアレイのザイズ或いはセル当りのポ
ートの数が制限される。本発明によれば、極めて安定で
あってしかも比較的小さな領域を占めるのみであるよう
なダイナミックマルチポートＲＡＭが実現する０ 本発明に基づく４ポ一トダイナミツクＲＡＭの一例とし
てのセル８００が第５ａ図に於て平面図により示されて
いる。第５ｂ図はこの実施例を回路図によって示してい
る。セル８００は、セルにデータを書き込むための２９
の独立したポート及び記憶されたデータを読み出すため
の更に別の２９の独立したポートを備えている。セルは
４つのワードライン（読み出し用のＷＬＲＩ、ＷＬＲ２
及び書き込み用のＷＬＷｌ、ＷＬＷ２）及び４つのビッ
トライン（センス増幅器に接続されたＢＬＲｌ、ＢＬＲ
２及びデータ人力バッファに接続されたＢＬＷＩ、ＢＬ
Ｗ２）を備えている。データを書き込むためには、ライ
ｌ−トランジスタＴＷＩ、ＴＶ２のいずれかが導通し、
データがＢ Ｌ Ｗ ｉまたはＢＬＷ２から、共通の埋
設コンタクト８１５を介して静電容量体Ｃに書き込まれ
る。静電容量体Ｃは、厚い多結晶シリコン層Ｐ２からな
る下側の極板と、通常接地電位若しくは電源電位からな
る電位ｖ ｐｌａｔｅに保持された第２の極板８０４を
なす別の多結晶シリコン層Ｐ３とを備えるものである。
Ｍ以外の従来技術に基づくマルチポートＲＡＭは、記
憶要素として、バイステーブルフリップフロップ回路を
なすように交差接続されたインバータを用いて構成され
ている。そのような従来技術に基つくデュアルポートＲ
ＡＭセルの一例が第５Ｃ図に示されている。これらの従
来技術に基づくマルチポートＲＡＭによれば、セルがや
や大型化し、従ってアレイのザイズ或いはセル当りのポ
ートの数が制限される。本発明によれば、極めて安定で
あってしかも比較的小さな領域を占めるのみであるよう
なダイナミックマルチポートＲＡＭが実現する０ 本発明に基づく４ポ一トダイナミツクＲＡＭの一例とし
てのセル８００が第５ａ図に於て平面図により示されて
いる。第５ｂ図はこの実施例を回路図によって示してい
る。セル８００は、セルにデータを書き込むための２９
の独立したポート及び記憶されたデータを読み出すため
の更に別の２９の独立したポートを備えている。セルは
４つのワードライン（読み出し用のＷＬＲＩ、ＷＬＲ２
及び書き込み用のＷＬＷｌ、ＷＬＷ２）及び４つのビッ
トライン（センス増幅器に接続されたＢＬＲｌ、ＢＬＲ
２及びデータ人力バッファに接続されたＢＬＷＩ、ＢＬ
Ｗ２）を備えている。データを書き込むためには、ライ
ｌ−トランジスタＴＷＩ、ＴＶ２のいずれかが導通し、
データがＢ Ｌ Ｗ ｉまたはＢＬＷ２から、共通の埋
設コンタクト８１５を介して静電容量体Ｃに書き込まれ
る。静電容量体Ｃは、厚い多結晶シリコン層Ｐ２からな
る下側の極板と、通常接地電位若しくは電源電位からな
る電位ｖ ｐｌａｔｅに保持された第２の極板８０４を
なす別の多結晶シリコン層Ｐ３とを備えるものである。
導電層Ｐ２は、それぞれリードポート（ＴＳＩＳＴＳ２
）を備える２９のセンストランジスタのゲートをも構成
している。２９のリードボートからの読み出し動作を行
なうためには、リードトランジスタＴＲＩ、ＴＲ２のい
ずれかが導通状態にされる。対応するビットラインＢＬ
ＲＩまたはＢＬＲ２が、直列接続されたリード及びセン
ストランジスタの導通状態を検出する。リード及びセン
ストランジスタが、ライトトランジスタＴＶ Ｌ ＴＶ
２よりも幅広のチャンネルを備えるものとするとによ
り、それらの導通状態を改善し、そのアクセススピード
を向上させることができる。重要なことは、この呼び出
し動作が非破壊的であることである。従って、各読み取
り動作毎にリフレッシュ動作を必要としない。２９のラ
イトポートのいずれか及び２９のリードボートのいずれ
かがそれぞれセルのアレイ全体に対して周期的な読み出
し／リフレッュを行なうために設定されている。或いは
、単一のビットラインがリード及びライトアクセスのた
めに用いられるような場合にセルフ００を用いて追加の
専用リード／ライトパスを、周期的なリフレッシュのた
めにのみ提供し、他の全てのポートをこの仕事から解放
することもできる。この場合、マルチポートセル８００
は、専用のリフレッシュセルと同一の極板Ｐ２を共有す
る。Ｐ２は、マルチポートセルの埋設コンタクト開口８
］５とリフレッシュ専用のセルの埋設コンタクト開口と
の間を接続している。
）を備える２９のセンストランジスタのゲートをも構成
している。２９のリードボートからの読み出し動作を行
なうためには、リードトランジスタＴＲＩ、ＴＲ２のい
ずれかが導通状態にされる。対応するビットラインＢＬ
ＲＩまたはＢＬＲ２が、直列接続されたリード及びセン
ストランジスタの導通状態を検出する。リード及びセン
ストランジスタが、ライトトランジスタＴＶ Ｌ ＴＶ
２よりも幅広のチャンネルを備えるものとするとによ
り、それらの導通状態を改善し、そのアクセススピード
を向上させることができる。重要なことは、この呼び出
し動作が非破壊的であることである。従って、各読み取
り動作毎にリフレッシュ動作を必要としない。２９のラ
イトポートのいずれか及び２９のリードボートのいずれ
かがそれぞれセルのアレイ全体に対して周期的な読み出
し／リフレッュを行なうために設定されている。或いは
、単一のビットラインがリード及びライトアクセスのた
めに用いられるような場合にセルフ００を用いて追加の
専用リード／ライトパスを、周期的なリフレッシュのた
めにのみ提供し、他の全てのポートをこの仕事から解放
することもできる。この場合、マルチポートセル８００
は、専用のリフレッシュセルと同一の極板Ｐ２を共有す
る。Ｐ２は、マルチポートセルの埋設コンタクト開口８
］５とリフレッシュ専用のセルの埋設コンタクト開口と
の間を接続している。
第５ａ図の構成を実現する際に、ワードラインは４つの
アクセストランジスタのゲートの１つにそれぞれ接触す
る金属１ラインからなっている。
アクセストランジスタのゲートの１つにそれぞれ接触す
る金属１ラインからなっている。
４つのビットラインを金属からなるものとし、かくライ
ンが開口８２１Ｒ１，８２１Ｗ１．８２１Ｗ２若しくは
８２１Ｒ２を介してビットラインの１つと接触する。金
属２ビットラインは図示を明瞭にするために第５ａ図に
於て図示省略されている。これらは、金属１ワードライ
ンの方向に対して直交する方向に延在している。
ンが開口８２１Ｒ１，８２１Ｗ１．８２１Ｗ２若しくは
８２１Ｒ２を介してビットラインの１つと接触する。金
属２ビットラインは図示を明瞭にするために第５ａ図に
於て図示省略されている。これらは、金属１ワードライ
ンの方向に対して直交する方向に延在している。
セル８００を製造する際に遭遇する問題の１つは、とく
に金属１及び金属２が極板Ｐ２の急峻な壁を横切らなけ
ればならないことから、金属１及び金属２により形成さ
れる段部を覆う際に発生する。しかしながら、セル８０
０についてのＰ２の黒く塗られた境界部及び上面からな
る静電容量領域をセル５００（第２ｂ図）のそれと比較
することにより、静電容量がセル８００に比較して５倍
も大きくなっていることが理解される。従って、Ｐ２の
厚さを１．０μｍ若しくはそれ以下とし、しかも安定な
マルチポートＲＡＭの動作を確保するために充分なセル
の静電容量を確保することができる。Ｐ２（層８１４）
を約１．０μｍの厚さに減少させることより、段差を覆
うことに関する問題が略解消される。また、第５ｂ図に
示されたセル８００のようなマルチポートＤＲＡＭを、
３９のレベルの多結晶シリコンを用いることなく製造す
ることも可能である。例えば、第５ａ図に於けるＰ２に
相当する下側の極板及びセンストランジスタのゲートを
、第１の多結晶シリコン層Ｐ１からなるものとし、第５
ａ図に於けるＰ３に相当する第２の極板及びリード及び
ライトトランジスタのゲートを第２の多結晶シリコンＰ
２からなるものとすることにより、多結晶シリコンの層
の１つを省略することができる。セル５００．６００．
７００に於てそうしなかった理由は、２層の多結晶シリ
コンを用いた場合にはこれらのセルがかなり大型化する
ことによるものである。それに対して、セル８００は、
金属１及び金属２の幅及び間隔に関わる必要により概ね
支配される表面領域を有している。従って、そのような
場合に極めてコンパクトな３重多結晶シリコンＳ２Ｃ構
造を用いることによる利点がやや失われる。
に金属１及び金属２が極板Ｐ２の急峻な壁を横切らなけ
ればならないことから、金属１及び金属２により形成さ
れる段部を覆う際に発生する。しかしながら、セル８０
０についてのＰ２の黒く塗られた境界部及び上面からな
る静電容量領域をセル５００（第２ｂ図）のそれと比較
することにより、静電容量がセル８００に比較して５倍
も大きくなっていることが理解される。従って、Ｐ２の
厚さを１．０μｍ若しくはそれ以下とし、しかも安定な
マルチポートＲＡＭの動作を確保するために充分なセル
の静電容量を確保することができる。Ｐ２（層８１４）
を約１．０μｍの厚さに減少させることより、段差を覆
うことに関する問題が略解消される。また、第５ｂ図に
示されたセル８００のようなマルチポートＤＲＡＭを、
３９のレベルの多結晶シリコンを用いることなく製造す
ることも可能である。例えば、第５ａ図に於けるＰ２に
相当する下側の極板及びセンストランジスタのゲートを
、第１の多結晶シリコン層Ｐ１からなるものとし、第５
ａ図に於けるＰ３に相当する第２の極板及びリード及び
ライトトランジスタのゲートを第２の多結晶シリコンＰ
２からなるものとすることにより、多結晶シリコンの層
の１つを省略することができる。セル５００．６００．
７００に於てそうしなかった理由は、２層の多結晶シリ
コンを用いた場合にはこれらのセルがかなり大型化する
ことによるものである。それに対して、セル８００は、
金属１及び金属２の幅及び間隔に関わる必要により概ね
支配される表面領域を有している。従って、そのような
場合に極めてコンパクトな３重多結晶シリコンＳ２Ｃ構
造を用いることによる利点がやや失われる。
複数状態記憶機能を備えるマルチポー１− Ｄ ＲＡ
ＭマルチポートＤＲＡＭセル８００は、従来技術に基づ
く同等のマルチポートＲＡＭセルに比較してかなり小型
化されている。しかしながら、各セルが１ビットより多
い記憶容量、即ち２９以」二の導通状態を達成し得るこ
とによりその記憶効率が更に改善されている。動作の基
本原理は、上記した複数状態自己増幅型Ｓ２Ｃセルフ０
０と路間等である。セル８００に固有な比較的大きな静
電容量により、４．８或いは１６状態マルチポ一ト記憶
動作（即ちセル当り２．３または４ビットの記憶容量を
伴う動作）を安定に行なうことができる。
ＭマルチポートＤＲＡＭセル８００は、従来技術に基づ
く同等のマルチポートＲＡＭセルに比較してかなり小型
化されている。しかしながら、各セルが１ビットより多
い記憶容量、即ち２９以」二の導通状態を達成し得るこ
とによりその記憶効率が更に改善されている。動作の基
本原理は、上記した複数状態自己増幅型Ｓ２Ｃセルフ０
０と路間等である。セル８００に固有な比較的大きな静
電容量により、４．８或いは１６状態マルチポ一ト記憶
動作（即ちセル当り２．３または４ビットの記憶容量を
伴う動作）を安定に行なうことができる。
このセルの欠点は、各リードポートが、複数の基準レベ
ルを有する比較的複雑なセンス増幅器を各リードポート
が備えていなければならず、各ライトポートがセル内に
向けて複数の電圧レベルを書き込み得るものでなければ
ならない点にある。しかしながら、この欠点は、静電容
量を２．３或いは４倍に増大させることの利点に比較す
ると許容し得るものであると言える。
ルを有する比較的複雑なセンス増幅器を各リードポート
が備えていなければならず、各ライトポートがセル内に
向けて複数の電圧レベルを書き込み得るものでなければ
ならない点にある。しかしながら、この欠点は、静電容
量を２．３或いは４倍に増大させることの利点に比較す
ると許容し得るものであると言える。
静電容量を更に増大させる技術
セル５００．６００．７００．８００は、以下に記載す
るいくつかの手法のいずれかを用いることにより、その
セルにより占められる面積を増大させることなく静電容
量Ｃを更に増大させることができる。
るいくつかの手法のいずれかを用いることにより、その
セルにより占められる面積を増大させることなく静電容
量Ｃを更に増大させることができる。
１、多結晶シリコン層の粒状構造を顕著にするために多
結晶シリコン電極Ｐ２の垂直壁及び上面を化学的その他
の方法により処理し、その表面の粗さを増大させ、静電
容量Ｃとして利用可能な表面積を大きくする。Ｎ＋ドー
プされた多結晶シリコンの粒界はドーパントの凝集の核
を構成し、従って、多結晶シリコンの粒に比較してより
強度にドープされる。強度にＮ＋ドープされたシリコン
を選択的にエツチングし得る化学的溶液を用いて、層Ｐ
２をその粒界に沿ってより速くエツチングすることによ
り粗い表面を得ることができる。第６ａ図及び第６ｂ図
は、第６ａ図に示された平坦なＰ２及び第６ｂ図に示さ
れた化学処理された表面からなる２９の場合についての
静電容量体Ｃの拡大図である。充電用絶縁層９０９の厚
さが、通常６乃至１２ｎｍといった極めて小さい厚さを
有するものであるため、Ｐ２の表面形状を再現している
。この手法を用いることによりＣの値を１００％も増大
させることができる。この場合、それだけ電極Ｐ２の垂
直壁の高さを減少させることができる。ここで注意すべ
きことは、この手法が、シリコン基層内にエツチングに
より形成されたトレンチの垂直壁に対して適用し得ない
ことである。
結晶シリコン電極Ｐ２の垂直壁及び上面を化学的その他
の方法により処理し、その表面の粗さを増大させ、静電
容量Ｃとして利用可能な表面積を大きくする。Ｎ＋ドー
プされた多結晶シリコンの粒界はドーパントの凝集の核
を構成し、従って、多結晶シリコンの粒に比較してより
強度にドープされる。強度にＮ＋ドープされたシリコン
を選択的にエツチングし得る化学的溶液を用いて、層Ｐ
２をその粒界に沿ってより速くエツチングすることによ
り粗い表面を得ることができる。第６ａ図及び第６ｂ図
は、第６ａ図に示された平坦なＰ２及び第６ｂ図に示さ
れた化学処理された表面からなる２９の場合についての
静電容量体Ｃの拡大図である。充電用絶縁層９０９の厚
さが、通常６乃至１２ｎｍといった極めて小さい厚さを
有するものであるため、Ｐ２の表面形状を再現している
。この手法を用いることによりＣの値を１００％も増大
させることができる。この場合、それだけ電極Ｐ２の垂
直壁の高さを減少させることができる。ここで注意すべ
きことは、この手法が、シリコン基層内にエツチングに
より形成されたトレンチの垂直壁に対して適用し得ない
ことである。
これは、露出したシリコンが単一のシリコンからなり、
選択的なエツチングを行なうべき粒界を有していないた
めである。
選択的なエツチングを行なうべき粒界を有していないた
めである。
粒状の構造を強調するための別の方法としては、Ｐ２の
表面に比較的厚い二酸化シリコンを熱成長させ、充電用
絶縁層９０９を成長若しくは被着する前にこれをエツチ
ングにより除去することからなる。
表面に比較的厚い二酸化シリコンを熱成長させ、充電用
絶縁層９０９を成長若しくは被着する前にこれをエツチ
ングにより除去することからなる。
２、垂直壁（第２ａ図及び第２ｂ図に於ける５１４ｒ、
５１４１．５１４ｆ及び５１４ｂ）を、その表面積を増
大させるために僅かな傾斜を有するようにエツチングす
ることができる。
５１４１．５１４ｆ及び５１４ｂ）を、その表面積を増
大させるために僅かな傾斜を有するようにエツチングす
ることができる。
３、Ｓ２Ｃ及びトレンチ静電容量体を組合せることによ
り、それほど急峻であることを必要としない垂直壁を備
える電極Ｐ２及びそれほど深いものであることを必要と
しないトレンチを備えるトレンチ静電容量体を有する静
電容量体Ｃを提供することができる。これらの２９の手
法を組合せることにより、極めて急峻な垂直側壁或いは
極めて深いトレンチを必要とすることに伴う困難を解消
しつつセル毎に充分な静電容量を確保することができる
。このようなハイブリッド静電容量体の一例が第７図に
於て断面図により示されている。セル１０００は、Ｐ２
電極１０１４の上面及び側壁面に部分的に処理かっＮ＋
ドープされた垂直壁１０１６及び浅いトレンチの底面に
部分的に沿って形成された静電容量Ｃを有する。第２の
極板１００４はトレンチを完全に満たす。多結晶シリコ
ンＰ３はシリコン上面の凹凸を完全には平滑化できない
が、セル１０００内に於ける多結晶シリコン層Ｐ２の高
さがセル５００内の多結晶シリコン層Ｐ２程でないこと
により全体的な平滑化に伴う問題を回避することができ
る。その他の点に関して、セル１０００はセル５００と
同様である。
り、それほど急峻であることを必要としない垂直壁を備
える電極Ｐ２及びそれほど深いものであることを必要と
しないトレンチを備えるトレンチ静電容量体を有する静
電容量体Ｃを提供することができる。これらの２９の手
法を組合せることにより、極めて急峻な垂直側壁或いは
極めて深いトレンチを必要とすることに伴う困難を解消
しつつセル毎に充分な静電容量を確保することができる
。このようなハイブリッド静電容量体の一例が第７図に
於て断面図により示されている。セル１０００は、Ｐ２
電極１０１４の上面及び側壁面に部分的に処理かっＮ＋
ドープされた垂直壁１０１６及び浅いトレンチの底面に
部分的に沿って形成された静電容量Ｃを有する。第２の
極板１００４はトレンチを完全に満たす。多結晶シリコ
ンＰ３はシリコン上面の凹凸を完全には平滑化できない
が、セル１０００内に於ける多結晶シリコン層Ｐ２の高
さがセル５００内の多結晶シリコン層Ｐ２程でないこと
により全体的な平滑化に伴う問題を回避することができ
る。その他の点に関して、セル１０００はセル５００と
同様である。
他の実施例
第２ａ図及び第２ｂ図に示されたセル５００の垂直側壁
静電容量体構造を、静電容量体の側壁に沿って得られる
追加の静電容量領域を依然として保持しつつ異なる形式
のＤＲＡＭセルを構成するよう変更することができる。
静電容量体構造を、静電容量体の側壁に沿って得られる
追加の静電容量領域を依然として保持しつつ異なる形式
のＤＲＡＭセルを構成するよう変更することができる。
そのような変更例が、第８ａ図及び第８ｂ図に於てセル
１５００．１６００として断面図により示されている。
１５００．１６００として断面図により示されている。
これらの図面中に於ては、３９のセルを比較する便宜の
ために対応する部分には対応する符号を付した。例えは
、符号５１５．１５１５．１６１５は全て、２９の極板
Ｐ２とソース拡散領域５０２．１５０２．１６０２との
間のオーミック接触を可能にするような埋設コンタクト
開口を指す。
ために対応する部分には対応する符号を付した。例えは
、符号５１５．１５１５．１６１５は全て、２９の極板
Ｐ２とソース拡散領域５０２．１５０２．１６０２との
間のオーミック接触を可能にするような埋設コンタクト
開口を指す。
特にセル１５００に関し、静電容量体Ｃが、主に両極板
Ｐ２．２３間の垂直壁に沿う絶縁層１５０９に於て形成
されている。セル５００の場合と異なり、極板Ｐ３ （
１５０４）は極板Ｐ２に先立って形成される。また、セ
ル１５００に於ける極板Ｐ３は比較的厚く、静電容量Ｃ
を増大させるような垂直な側壁を提供すると共に、極板
Ｐ２の厚さはＣの大きさに対して何ら影響を与えない。
Ｐ２．２３間の垂直壁に沿う絶縁層１５０９に於て形成
されている。セル５００の場合と異なり、極板Ｐ３ （
１５０４）は極板Ｐ２に先立って形成される。また、セ
ル１５００に於ける極板Ｐ３は比較的厚く、静電容量Ｃ
を増大させるような垂直な側壁を提供すると共に、極板
Ｐ２の厚さはＣの大きさに対して何ら影響を与えない。
セル１５００は、Ｐ２が位置するべき表面部分に形成さ
れる孔を毛坦化することを必要とする。
れる孔を毛坦化することを必要とする。
第８ｂ図に示されたセル１６００に於て、両極板Ｐ２
（１６１４）或いはＰ３のいずれも厚くされていない。
（１６１４）或いはＰ３のいずれも厚くされていない。
その代わりに、絶縁層１６１’＃＋＜、静電容量体Ｃの
高い側壁を形成するように厚く被着されている。細幅の
連絡線が、記憶接合部をなすソース拡散領域１６０２及
び１６１１ｃに於てトレインと接触する連絡線プラグ１
６２１を介してビットラインに接続されたドレイン拡散
領域１６０１に向けて下向きに延出する垂直壁を備える
ように絶縁層１６１７からエツチングにより形成される
。垂直壁１６１４Ｃ１６１４ｒを備える静電容量体Ｃが
、極めて薄い導電層Ｐ２と、キャビティ１６２０を埋め
るのに充分な厚さを有する極板Ｐ３ （１６０４）との
間に形成される。これら両極板Ｐ２、Ｐ３のいずれか若
しくは両方が、ビットラインからドレインに至る電気的
な接触を可能にするためにプラグ材料１６２１に代えて
用いられている。セル１６００の静電容量Ｃは、第１ｄ
図に示された公知技術に基づくセル４００のトレンチ静
電容量と路間等であるが、前者は２９の特記すべき利点
を有している。その第１のものは、絶縁層１６１７とシ
リコン基層１６１３との境界部にエツチング阻止手段が
自然に形成されることである。従って、メモリアレイ内
に於ける全てのセルに対して均一な静電容量を確保する
ことが可能となる。第２に、静電容量体Ｃを基層の表面
から持ち上げ、Ｃに蓄積された電荷が、基層の表面の下
側に形成されたトレンチ静電容量体に比較してソフトエ
ラーを遥かに引き起こしにくくさせる。
高い側壁を形成するように厚く被着されている。細幅の
連絡線が、記憶接合部をなすソース拡散領域１６０２及
び１６１１ｃに於てトレインと接触する連絡線プラグ１
６２１を介してビットラインに接続されたドレイン拡散
領域１６０１に向けて下向きに延出する垂直壁を備える
ように絶縁層１６１７からエツチングにより形成される
。垂直壁１６１４Ｃ１６１４ｒを備える静電容量体Ｃが
、極めて薄い導電層Ｐ２と、キャビティ１６２０を埋め
るのに充分な厚さを有する極板Ｐ３ （１６０４）との
間に形成される。これら両極板Ｐ２、Ｐ３のいずれか若
しくは両方が、ビットラインからドレインに至る電気的
な接触を可能にするためにプラグ材料１６２１に代えて
用いられている。セル１６００の静電容量Ｃは、第１ｄ
図に示された公知技術に基づくセル４００のトレンチ静
電容量と路間等であるが、前者は２９の特記すべき利点
を有している。その第１のものは、絶縁層１６１７とシ
リコン基層１６１３との境界部にエツチング阻止手段が
自然に形成されることである。従って、メモリアレイ内
に於ける全てのセルに対して均一な静電容量を確保する
ことが可能となる。第２に、静電容量体Ｃを基層の表面
から持ち上げ、Ｃに蓄積された電荷が、基層の表面の下
側に形成されたトレンチ静電容量体に比較してソフトエ
ラーを遥かに引き起こしにくくさせる。
セル５００．１５００．１６００を比較すると、セル５
００．１５００は略同様の製造過程の複雑さを伴うもの
で、略同様の記憶効率を有すると共に、路間等の段差を
覆うことに関する困難性を有している。しかしながら、
セル１６００は、やや製造が容易であって、段差を覆う
ことに関してそれほど問題を引き起こさない。セル５０
０に見られる比較的不利な点は、自己信号増幅型セル或
いはマルチプルポートＤＲＡＭセルに於けるセンストラ
ンジスタのゲートとして極板Ｐ２を用い得ることに関し
てそれほどフレキシビリティを有していないことである
。また、これは、絶縁層１６１７内にエツチングにより
形成された連絡線の内部の垂直壁の領域が、セル５００
若しくは１５００内に可能なものよりも小さいことによ
り、その電荷蓄積に関する効率がやや低い。いうまでも
なく、第７図に示されたセル１０００のハイブリッド静
電容量体に関するものと同様の容量をもって埋設コンタ
クト開口１６１５内のソース拡散領域１６０２内に浅い
トレンチをエツチングに形成することにより、基層の内
部に静電容量体の一部を形成することをもってセル１６
００の静電容量体Ｃの垂直側壁の高さを増大させること
ができる。
００．１５００は略同様の製造過程の複雑さを伴うもの
で、略同様の記憶効率を有すると共に、路間等の段差を
覆うことに関する困難性を有している。しかしながら、
セル１６００は、やや製造が容易であって、段差を覆う
ことに関してそれほど問題を引き起こさない。セル５０
０に見られる比較的不利な点は、自己信号増幅型セル或
いはマルチプルポートＤＲＡＭセルに於けるセンストラ
ンジスタのゲートとして極板Ｐ２を用い得ることに関し
てそれほどフレキシビリティを有していないことである
。また、これは、絶縁層１６１７内にエツチングにより
形成された連絡線の内部の垂直壁の領域が、セル５００
若しくは１５００内に可能なものよりも小さいことによ
り、その電荷蓄積に関する効率がやや低い。いうまでも
なく、第７図に示されたセル１０００のハイブリッド静
電容量体に関するものと同様の容量をもって埋設コンタ
クト開口１６１５内のソース拡散領域１６０２内に浅い
トレンチをエツチングに形成することにより、基層の内
部に静電容量体の一部を形成することをもってセル１６
００の静電容量体Ｃの垂直側壁の高さを増大させること
ができる。
ここで言及された刊行物或いは特許出願は、それらに言
及したことをもって、その開示内容が本明細書の一部を
なすものと理解されたい。
及したことをもって、その開示内容が本明細書の一部を
なすものと理解されたい。
」−記した説明は単に例示として与えられたもので本発
明を何ら限定するものはではない。種々のセルについて
、特定の特性を最適化したり自己整合の特徴を改善する
ために自由にその構成を選択することができる。上記し
た発明は、説明の便宜のために添付の図面について説明
したが、当業者であれば本発明の概念から逸脱すること
なく種々の変形変更を加え得ることは言うまでもない。
明を何ら限定するものはではない。種々のセルについて
、特定の特性を最適化したり自己整合の特徴を改善する
ために自由にその構成を選択することができる。上記し
た発明は、説明の便宜のために添付の図面について説明
したが、当業者であれば本発明の概念から逸脱すること
なく種々の変形変更を加え得ることは言うまでもない。
第１ａ図は平坦な静電容量体を備える従来技術に基づ＜
ＤＲＡＭセルの断面図である。 第１ｂ図は積み上げ静電容量体を備える従来技術に基づ
（ＤＲＡＭセルの断面図である。 第１Ｃ図は積み」−げ式静電容量体を備える従来技術に
基づ（ＤＲＡＭセルの別の例を示す断面図である。 第１ｄ図はトレンチ静電容量体を備える従来技術に基づ
＜ＤＲＡＭセルの断面図である。 第２ａ図は本発明に基づき構成された８２Ｃセルの一実
施例を２Ｘ２のメモリセルアレイとして構成したものを
示す平面図である。 第２ｂ図は第２ａ図に示された構造をＡ−Ａ線に沿って
見た断面図である。 第２ｃ図は第２ａ図に示されたＤＲＡＭセルの回路図で
ある。 第３ａ図は本発明に基づき構成された８２Ｃ素子を用い
たデュアルポートＤＲＡＭセルを示す平面図である。 第３ｂ図は第３ａ図のデュアルポー１− Ｄ ＲＡ Ｍ
セルを示す回路図である。 第４ａ図は本発明に基づくＳ２０セルを用いた自己信号
増幅機能を有するＤＲＡＭセルの断面図である。 第４ｂ図は第４ａ図に示されたＤＲＡＭセルの平面図で
ある。 第４ｃ図は第４ａ図のＤＲＡＭセルを示す回路図である
。 第５ａ図は本発明に基づく自己信号信号増幅機能を備え
るマルチポートＤＲＡＭの一例を示す平面図である。 第５ｂ図は第５ａ図に示されたマルチポー１− ＤＲＡ
Ｍセルを示す回路図である。 第５ｃ図は従来技術に基づくデュアルポートスクチツク
ＲＡＭセルを示す。 第６ａ図は平坦な表面を有する静電容量体の拡大図であ
る。 第６ｂ図は多結晶シリコンの粒状構造を強調するために
化学的に処理された表面を有する静電容量体の拡大図で
ある。 第７図はＳ２Ｃ及びトレンチ静電容量体の組合せからな
るＤＲＡＭセルの断面図である。 第８ａ図は８２ＣＤＲＡＭセルの別の実施例を示す断面
図である。 第８ｂ図はＳ２ＣＤＲＡＭセルの更に別の実施例を示す
断面図である。
ＤＲＡＭセルの断面図である。 第１ｂ図は積み上げ静電容量体を備える従来技術に基づ
（ＤＲＡＭセルの断面図である。 第１Ｃ図は積み」−げ式静電容量体を備える従来技術に
基づ（ＤＲＡＭセルの別の例を示す断面図である。 第１ｄ図はトレンチ静電容量体を備える従来技術に基づ
＜ＤＲＡＭセルの断面図である。 第２ａ図は本発明に基づき構成された８２Ｃセルの一実
施例を２Ｘ２のメモリセルアレイとして構成したものを
示す平面図である。 第２ｂ図は第２ａ図に示された構造をＡ−Ａ線に沿って
見た断面図である。 第２ｃ図は第２ａ図に示されたＤＲＡＭセルの回路図で
ある。 第３ａ図は本発明に基づき構成された８２Ｃ素子を用い
たデュアルポートＤＲＡＭセルを示す平面図である。 第３ｂ図は第３ａ図のデュアルポー１− Ｄ ＲＡ Ｍ
セルを示す回路図である。 第４ａ図は本発明に基づくＳ２０セルを用いた自己信号
増幅機能を有するＤＲＡＭセルの断面図である。 第４ｂ図は第４ａ図に示されたＤＲＡＭセルの平面図で
ある。 第４ｃ図は第４ａ図のＤＲＡＭセルを示す回路図である
。 第５ａ図は本発明に基づく自己信号信号増幅機能を備え
るマルチポートＤＲＡＭの一例を示す平面図である。 第５ｂ図は第５ａ図に示されたマルチポー１− ＤＲＡ
Ｍセルを示す回路図である。 第５ｃ図は従来技術に基づくデュアルポートスクチツク
ＲＡＭセルを示す。 第６ａ図は平坦な表面を有する静電容量体の拡大図であ
る。 第６ｂ図は多結晶シリコンの粒状構造を強調するために
化学的に処理された表面を有する静電容量体の拡大図で
ある。 第７図はＳ２Ｃ及びトレンチ静電容量体の組合せからな
るＤＲＡＭセルの断面図である。 第８ａ図は８２ＣＤＲＡＭセルの別の実施例を示す断面
図である。 第８ｂ図はＳ２ＣＤＲＡＭセルの更に別の実施例を示す
断面図である。
Claims (64)
- （１）半導体静電容量体構造であって、 上面を有する半導体基層と、 上面を有しかつ静電容量体の第１の電極を構成するべく
前記半導体基層の前記上面上に形成された第１の導電層
と、 前記導電層内に形成された概ね垂直な側壁を有するトレ
ンチと、 前記トレンチの前記側壁及び前記第１の導電層の前記上
面の少なくとも一部に形成された充電用絶縁層と、 前記静電容量体の第２の電極を構成するべく前記絶縁層
上に形成された第２の導電層とを有し、前記側壁により
得られる静電容量が前記第１の導電層の上面より得られ
る静電容量以上の大きさを有することを特徴とする半導
体静電容量体構造。 - （２）前記基層内に形成された第２のトレンチと、前記
第１の電極の一部を構成するべく前記第１の導電層に接
続された、前記第２のトレンチに隣接する前記基層内に
設けられた半導体領域と、前記第２のトレンチの面上に
形成された充電用絶縁層とを更に有し、 前記第２の導電層が前記第２のトレンチ内にも形成され
ることにより更に追加の静電容量を得るようにしたこと
を特徴とする半導体静電容量体構造。 - （３）前記半導体基層の上面に形成されかつ上面を有す
る絶縁層と、 概ね垂直な側壁を有するように前記絶縁層内に形成され
たトレンチとを更に有し、 前記第１の導電層が、前記絶縁層内の前記トレンチの前
記側壁及び少なくとも前記絶縁層の前記上面の一部に形
成されていることにより、前記トレンチを前記第１の導
電層に向けて形成したことを特徴とする特許請求の範囲
第１項に記載の半導体静電容量体構造。 - （４）前記第１の導電層の表面が凹凸を有し、前記充電
用絶縁層及び前記第２の導電層が前記第１の導電層の輪
郭形状に沿って設けられていることにより、前記静電容
量体の静電容量を増大してなることを特徴とする特許請
求の範囲第１項乃至第３項のいずれかに記載の半導体静
電容量体構造。 - （５）前記第１の導電層が多結晶シリコンを有し、前記
凹凸面が、結晶粒界に沿って前記多結晶シリコンをエッ
チングすることにより形成してなることを特徴とする特
許請求の範囲第４項に記載の半導体静電容量体構造。 - （６）前記側壁から得られる静電容量が、前記上面から
得られる静電容量の２倍以上であること特徴とする特許
請求の範囲第１項乃至第３項のいずれかに記載の半導体
静電容量体構造。 - （７）前記側壁の高さが少なくとも０．５μｍであるこ
とを特徴とする特許請求の範囲第１項乃至第３項のいず
れかに記載の半導体静電容量体構造。 - （８）前記側壁が少なくとも１．０μｍの高さを有する
ことを特徴とする特許請求の範囲第１項乃至第３項のい
ずれかに記載の半導体静電容量体構造。 - （９）前記第１及び第２の電極が、ドープされた多結晶
シリコンを有し、前記充電用絶縁層が、二酸化シリコン
、窒化シリコン、二酸化シリコン及び窒化シリコンのサ
ンドイッチ構造又は二酸化シリコンよりも高い絶縁率を
有する絶縁材料からなることを特徴とする特許請求の範
囲第１項乃至第３項のいずれかに記載の半導体静電容量
体構造。 - （１０）前記第１の電極が、前記半導体基層の表面に対
してオーミック接触を行うことを特徴とする特許請求の
範囲第１項乃至第３項のいずれかに記載の半導体静電容
量体構造。 - （１１）前記半導体基層の前記表面が、前記第１の電極
に対してオーミック接触を行うと共に、前記基層内に於
ける接合部分離充電ノードとして機能する接合部を有す
ることを特徴とする特許請求の範囲第１０項に記載の半
導体静電容量体構造。 - （１２）前記オーミック接触が、本来前記第１の電極を
その下部の構造に対して電気的に絶縁するための絶縁層
を貫通する埋設接触開口を介して行われることを特徴と
する特許請求の範囲第１０項に記載の半導体静電容量体
構造。 - （１３）固定された極板電圧が前記第２の電極に加えら
れることを特徴とする特許請求の範囲第１項乃至第３項
のいずれかに記載の半導体静電容量体構造。 - （１４）前記第１の電極が、前記半導体基層に対して、
複数の前記埋設接触開口間に亘る低抵抗率導電路を提供
することを特徴とする特許請求の範囲第１２項に記載の
半導体静電容量体構造。 - （１５）前記第１の電極が、少なくとも１つのＭＯＳセ
ンストランジスタの接合部分離ゲート電極としても機能
することを特徴とする特許請求の範囲第１２項に記載の
半導体静電容量体構造。 - （１６）更に、前記第１の電極に接続されたソースと、
ワードラインの一部をなすゲートと、ビットラインの一
部をなすドレーンとを有するＭＯＳトランジスタを有す
るダイナミックＲＡＭを備えることを特徴とする特許請
求の範囲第１項乃至第３項のいずれかに記載の半導体静
電容量体構造。 - （１７）少なくとも２つのＭＯＳアクセストランジスタ
を有し、それぞれ別個のゲートワードライン及びドレー
ンビットラインを有するが、前記第１の電極に電気的に
接続された共通のソース領域を有することを特徴とする
特許請求の範囲第１６項に記載の半導体静電容量体構造
。 - （１８）前記第２の電極の厚さが、前記第１の電極の隣
接するものの間の最小の間隔の半分よりも大きく、かつ
前記間隔が、前記第２の電極により完全に埋められてい
ることにより、その表面を概ね平坦としたことを特徴と
する特許請求の範囲第１項乃至第３項のいずれかに記載
の半導体静電容量体構造。 - （１９）更に、前記第２の電極の表面に平坦化用絶縁層
を被着したことを特徴とする特許請求の範囲第１８項に
記載の半導体静電容量体構造。 - （２０）２つ以上の充電状態を書込み及び読出し可能と
することにより、各静電容量体について１ビットよりも
多い情報量を記憶し得るようにしたことを特徴とする特
許請求の範囲第１６項若しくは第１７項に記載の半導体
静電容量体構造。 - （２１）ダイナミックＲＡＭセルであって、ソース領域
と、ドレーン領域と、チャンネル領域と、絶縁ゲートと
を有するように半導体基層内に形成されかつ当該ＲＡＭ
セルに対して選択的にデータを書込み或いは読出すため
に用いられるＭＯＳトランスファトランジスタと、 充電用静電容量体とを有し、 前記静電容量体が、第１の導電層からなりかつ上面と概
ね垂直な側壁とを有すると共に、前記ソース領域に対し
て埋設接触開口を介して接続された第１の電極と、前記
第１の電極の前記上面及び前記側壁に対して被着された
第２の電極と、前記第１及び第２の電極間に位置する充
電用絶縁層とを有し、 更に前記ドレーンに接続されたビットラインと、前記ゲ
ートに接続されたワードラインと、 前記チャンネルを固定された電位に接続するための手段
とを有し、 前記側壁の全面積が前記上面の面積よりも大きいことに
より、前記半導体基層に於て前記セルの表面が占める面
積を殆ど増大させることなく前記静電容量体の静電容量
を増大させたことを特徴とするダイナミックＲＡＭセル
。 - （２２）前記静電容量体が更に前記基層に形成された第
２のトレンチと、前記第１の電極の一部として機能する
べく第１の導電層に接続された、前記第２のトレンチに
隣接する前記基層内に形成された半導体領域と、前記ト
レンチの表面に形成された充電用絶縁層とを有し、 前記第２の導電層も前記第２のトレンチ内に形成される
ことにより、更に静電容量を大きくしたことを特徴とす
る特許請求の範囲第２１項に記載のダイナミックＲＡＭ
セル。 - （２３）前記静電容量体が更に、前記半導体基層の前記
上面に形成されかつ自ら上面を有する絶縁層と、概ね垂
直な側壁を有するように前記絶縁層内に形成されたトレ
ンチとを有し、 前記第１の導電層が、前記絶縁層内に於ける前記トレン
チの前記側壁及び、少なくとも前記絶縁層の前記上面の
一部に形成されることにより、前記トレンチを前記第１
の導電層内に向けて形成したことを特徴とする特許請求
の範囲第２１項に記載のダイナミックＲＡＭセル。 - （２４）前記第１の導電層の表面が凹凸を有し、前記絶
縁層及び前記第２の導電層が前記第１の導電層の輪郭形
状に沿って被着されることにより、前記静電容量体の静
電容量を増大させたことを特徴とする特許請求の範囲第
２１項乃至第２３項のいずれかに記載のダイナミックＲ
ＡＭセル。 - （２５）前記第１の導電層が多結晶シリコンを有し、前
記凹凸面が、結晶粒界に沿って多結晶シリコンをエッチ
ングすることにより形成してなることを特徴とする特許
請求の範囲第２４項に記載のダイナミックＲＡＭセル。 - （２６）前記側壁から得られる静電容量が、前記上面か
ら得られる静電容量の２倍以上であること特徴とする特
許請求の範囲第２１項乃至第２３項のいずれかに記載の
ダイナミックＲＡＭセル。 - （２７）前記第１の電極が少なくとも０．５μｍの厚さ
を有するドープされた第１の多結晶シリコン層を有し、 前記第２の電極が、同一アレイ中に於ける隣接するセル
間の間隙を完全に満たすのに十分な厚さを有するドープ
された第２の多結晶シリコン層を有し、 前記充電用絶縁層が、二酸化シリコン、窒化シリコン、
二酸化シリコンと窒化シリコンとの組合わせ、酸化され
た窒化シリコン及び５ｎｍ乃至５０ｎｍの範囲の厚さを
有しかつ二酸化シリコンよりも高い絶縁率を有する絶縁
物からなる群から選ばれた絶縁材料からなることを特徴
とする特許請求の範囲第２１項乃至第２３項のいずれか
に記載のＲＡＭセル。 - （２８）前記ドープされた第１の多結晶シリコン層の厚
さが少なくとも１．０μｍであることにより、前記静電
容量体の前記垂直側壁に沿う充電領域を実質的に増大さ
せたことを特徴とする特許請求の範囲第２７項に記載の
ＲＡＭセル。 - （２９）前記ソース領域が、前記静電容量体の接合部分
離充電ノードとして機能することを特徴とする特許請求
の範囲第２１項乃至第２３項のいずれかに記載のＲＡＭ
セル。 - （３０）前記側壁により前記静電容量体の静電容量を増
大させることにより２つ以上の充電状態を実現可能とし
、各ＲＡＭセルに１ビットより大きい記憶容量を持たし
たことを特徴とする特許請求の範囲第２１項乃至第２３
項のいずれかに記載のＲＡＭセル。 - （３１）ダイナミックマルチポートＲＡＭセルであって
、 それぞれソース領域と、ドレーン領域と、チャンネル領
域と絶縁ゲートとを半導体基層内に有しかつ前記マルチ
ポートＲＡＭセルに対して個々にデータを書込み或いは
読出すためのポートとして用いられる少なくとも２つの
トランスファＭＯＳトランジスタと、 前記半導体基層の上面上に被着され前記静電容量体の第
１の電極として機能しかつ上面を有する第１の導電層と
、概ね垂直な側壁を有するように前記第１の導電層内に
形成されたトレンチと、前記第１の導電層の前記上面の
少なくとも一部と前記トレンチの側壁上に形成された充
電用絶縁層と、前記静電容量体の第２の電極として機能
するべく前記絶縁層上に被着された第２の導電層と、前
記第１若しくは前記第２の導電層と前記ソース領域との
それぞれとの間の接触を可能にするべく設けられた埋設
接触開口とを有する充電用静電容量体と、 前記トランスファトランジスタの対応するもののゲート
に個々に接続された複数の独立したワードラインと、 前記トランスファトランジスタの対応するもののドレー
ンにそれぞれ接続された複数の独立したビットラインと
、 前記チャンネル領域を固定された基層電位に接続するた
めの手段と、 前記第２の電極を固定された極板電位に接続するための
手段とを有し、 前記垂直側壁の全表面積が前記上面の面積よりも大きい
ことにより、前記セルが前記半導体基層内で占める表面
積を実質的に増大させることなく前記静電容量体の静電
容量を増大させ、この静電容量の増大をもって、その充
電状態を破壊することなく複数のポートから記憶された
状態を読出し得るようにしたことを特徴とするダイナミ
ックマルチポートＲＡＭセル。 - （３２）前記静電容量体が更に前記基層内に形成された
第２のトレンチと、前記第１の導電層に接続されかつ前
記第１の電極の一部として機能するべく前記第２のトレ
ンチに隣接する基層内に設けられた半導体領域と、前記
第２のトレンチの表面上に形成された充電用絶縁層とを
有し、 前記第２の導電層が前記第２のトレンチ内にも形成され
ていることにより、静電容量を更に増大させたことを特
徴とする特許請求の範囲第３１項に記載のダイナミック
マルチポートＲＡＭセル。 - （３３）前記静電容量体が更に、前記半導体基層の前記
上面上に被着されかつ自ら上面を有する絶縁層と、概ね
垂直な側壁を有するように前記絶縁層内に形成されたト
レンチとを有し、前記第１の導電層が前記絶縁層内の前
記トレンチの前記側壁上及び前記絶縁層の前記上面の少
なくとも一部に形成されていることにより、前記トレン
チを前記第１の導電層に向けて形成したことを特徴とす
る特許請求の範囲第３１項に記載のダイナミックマルチ
ポートＲＡＭセル。 - （３４）前記した少なくとも２つのトランスファＭＯＳ
トランジスタの１つが、前記静電容量体の充電状態を周
期的に読出しかつリフレッシュするために用いられるこ
とを特徴とする特許請求の範囲第３１項乃至第３３項の
いずれかに記載のダイナミックマルチポートＲＡＭセル
。 - （３５）ダイナミック自己増幅型ＲＡＭセルであって、 前記ＲＡＭセルに対して選択的にデータを書込むために
半導体基層内に形成され、ソース、ドレーン及びゲート
を備えるＭＯＳライトトランジスタと、 前記半導体基層内に形成されたＭＯＳリードトランジス
タと、 前記ＭＯＳリードトランジスタと直列に接続されたＭＯ
Ｓセンストランジスタと、 静電容量体と、 前記ライトトランジスタの前記ゲートに接続されたライ
トワードラインと、 前記リードトランジスタのゲートに接続されたリードワ
ーラインと、 前記ライトトランジスタ及び前記リードトランジスタの
ドレーンに接続されたビットラインと、前記基層を固定
された基層電位に接続するための手段と、 後記第２の電極を固定された極板電位に接続するための
手段と、 前記センストランジスタの前記ソース領域を固定された
基準電位に接続するための手段と、直列接続された前記
リードトランジスタが導通したときに、前記静電容量体
の特定の充電状態に対応するように少なくとも２つの導
通状態のいずれかを検出するための手段とを有し、 前記静電容量体が、前記ＭＯＳセンストランジスタのセ
ンスゲート及び前記静電容量体の第１の電極として機能
するべく前記半導体基層の上面に形成されると共に自ら
上面を有する第１の導電層と、 概ね垂直な側壁を有するように前記第１の導電層内に形
成されたトレンチと、 前記第１の導電層の前記上面の少なくとも一部及び前記
トレンチの前記側壁に形成された充電用絶縁層と、 前記静電容量体の第２の電極として機能するべく前記絶
縁層上に形成された第２の導電層と、前記第１若しくは
前記第２の導電層と前記ライトトランジスタの前記ソー
ス領域との間の電気的導通を可能にするための埋設接触
開口とを有し、前記垂直側壁の全表面積が前記上面の表
面積よりも大きいことにより、前記半導体基層上に前記
セルが占める表面積を実質的に増大させることなく前記
静電容量体の静電容量を増大させたことを特徴とするダ
イナミックＲＡＭセル。 - （３６）前記静電容量体が更に、前記基層内に形成され
た第２のトレンチと、前記第１の導電層に接続されかつ
前記第１の電極の一部として機能するように前記第２の
トレンチに隣接する前記基層内に形成された半導体領域
と、前記第２のトレンチの表面に形成された充電用絶縁
層とを有し、前記第２の導電層を前記第２のトレンチ内
にも形成することにより更に静電容量を増大させたこと
を特徴とする特許請求の範囲第３５項に記載のダイナミ
ックＲＡＭセル。 - （３７）前記静電容量体が更に、前記半導体基層の上面
上に形成されかつ自ら上面を有する絶縁層と、概ね垂直
な側壁を有するように前記絶縁層内に形成されたトレン
チとを有し、前記第１の導電層が、前記絶縁層内の前記
トレンチの前記側壁上及び前記絶縁層の前記上面の少な
くとも一部に形成されていることにより、前記トレンチ
を前記第１の導電層に向けて形成したことを特徴とする
ダイナミックＲＡＭセル。 - （３８）前記センスゲートが過剰電荷を有していないと
き、前記センストランジスタが空乏閾電圧値を有するこ
とを特徴とする特許請求の範囲第３５項乃至３７項のい
ずれかに記載のダイナミックＲＡＭセル。 - （３９）前記ライトトランジスタのドレーン及び前記リ
ードトランジスタのドレーンがそれぞれ異なるビットラ
イン制御手段に接続されていることを特徴とする特許請
求の範囲第３５項乃至第３７項にいずれかに記載のダイ
ナミックＲＡＭセル。 - （４０）半導体基層上に形成しれた自己増幅形ダイナミ
ックＲＡＭセルであって、 前記セルの記憶状態がＭＯＳセンストランジスタの導通
状態により決定され、前記センストランジスタが電荷を
一時的に貯蔵するためのゲートを有し、前記ゲートが、
前記半導体基層の表面に形成され逆バイアスされた記憶
接合部とオーミック接触を行う第１の電極からなり、前
記ゲートがその上面及びその垂直側壁の表面に沿って、
基準電位に保持された第２の電極に静電容量的に結合さ
れており、 前記第１の電極が厚い導電層内に形成されていることに
より、前記垂直側壁により得られる表面積が、前記半導
体基層内に於ける前記セルの占める表面積を実質的に増
大させることなく前記ゲートの静電容量を増大させるこ
とを特徴とするダイナミックＲＡＭセル。 - （４１）前記ゲートに於ける前記電荷の量が前記ＭＯＳ
ライトトランジスタにより制御され、かつ２つ以上の異
なる荷電状態のいずれかからなることを特徴とする特許
請求の範囲第４０項に記載のダイナミックＲＡＭセル。 - （４２）前記ゲートの前記電荷の量が、連続的な荷電状
態の異なるレベルのいずれかからなるものであって、ア
ナログ記憶素子として機能し得ることを特徴とする特許
請求の範囲第４１項に記載のダイナミックＲＡＭセル。 - （４３）前記ゲートが過剰電荷を有していないとき電気
センストランジスタが空乏閾電圧値を有することを特徴
とする特許請求の範囲第４０項に記載のダイナミックＲ
ＡＭセル。 - （４４）前記垂直側壁が少なくとも０．５μｍの高さを
有することを特徴とする特許請求の範囲第３５項乃至第
３７項ののいずれか若しくは第４０項に記載のダイナミ
ックＲＡＭセル。 - （４５）ダイナミックマルチポート自己増幅型ＲＡＭセ
ルであって、 前記ＲＡＭセルに対して個々にデータを書込むために用
いられかつ接合分離ソース領域を有するように半導体基
層内に形成された少なくとも１つのＭＯＳライトトラン
ジスタと、 前記半導体基層内に形成された少なくとも１つのＭＯＳ
リードトランジスタと、 前記リードトランジスタの１つの直列的に接続された少
なくとも１つのＭＯＳセンストランジスタと、 前記ライトトランジスタのそれぞれの接合部分離ソース
領域に対して埋設接触開口を介して接続された第１の電
極と、薄い充電用絶縁層を介して前記第１の電極の上面
及び垂直側壁を覆う第２の電極とを有し、かつ前記第１
の電極が前記センストランジスタのセンスゲートの全て
を構成するような静電容量体と、 前記ライトトランジスタのそれぞれのゲートを個別のラ
イトワードラインに接続し、前記リードトランジスタの
それぞれのゲートを個別のリードワードラインに接続し
、前記ライトトランジスタのそれぞれのドレーン及び前
記リードトランジスタのそれぞれのドレーンを個別のビ
ットラインに接続し、基層を固定された基層電位に接続
し、前記第２の電極を固定された極板電位に接続し、前
記センストランジスタのそれぞれのソース領域を共通の
固定された接地電位に接続するような電気的制御手段と
、 前記リードトランジスタのいずれかが導通したときに前
記センストランジスタの少なくとも２つの導通状態のい
ずれかを検出するべく前記ビットラインを介して前記リ
ードトランジスタのそれぞれのドレーンに付随する検出
手段とを有し、前記導通状態がそれぞれ前記静電容量体
の特定の充電状態に対応することを特徴とするダイナミ
ックＲＡＭセル。 - （４６）前記垂直側壁の全面積が前記上面の全面積より
も大きいことにより、前記半導体基層に於て前記セルが
占める面積を実質的に増大させることなく前記静電容量
体の静電容量を増大させたことを特徴とする特許請求の
範囲第４５項に記載のダイナミックＲＡＭセル。 - （４７）前記垂直側壁が少なくとも０．５μｍの高さを
有することを特徴とする特許請求の範囲第４５項に記載
のダイナミックＲＡＭセル。 - （４８）前記セルのアドレスを、前記リードトランジス
タのいずれかから同時に読出すことができ、かつ前記セ
ルのいずれかの列に於けるセルを、別の列のセルを更に
別の列のセルに書込むのと同時に読出すことができるこ
とを特徴とする特許請求の範囲第４５項に記載のダイナ
ミックＲＡＭセル。 - （４９）前記リードトランジスタ及び前記ライトトラン
ジスタのいずれかが前記静電容量体の記憶状態を周期的
に読出しかつリフレッシュするために用いられることを
特徴とする特許請求の範囲第４５項に記載のダイナミッ
クＲＡＭセル。 - （５０）周期的にリフレッシュを行うための前記リード
及びライトトランジスタが単一かつ共通のビットライン
を用いることを特徴とする特許請求の範囲第４９項に記
載のダイナミックＲＡＭセル。 - （５１）前記静電容量体に２つ以上の荷電状態が実現可
能であることにより、各セルが１ビットより大きい記憶
容量を有することを特徴とする特許請求の範囲第４５項
に記載のダイナミックＲＡＭセル。 - （５２）前記センストランジスタの２つ以上の導通状態
を適切に識別し得るように前記リードトランジスタのそ
れぞれのビットラインのそれぞれについてセンス増幅手
段が設けられていることを特徴とする特許請求の範囲第
５１項に記載のダイナミックＲＡＭセル。 - （５３）前記接合分離ゲートが過剰な電荷を有していな
いときに前記センストランジスタが空乏閾電圧値を有す
ることを特徴とする特許請求の範囲第４５項に記載のダ
イナミックＲＡＭセル。 - （５４）最も近い前記側壁の隣接するもの同士の空隙を
完全に埋めるために十分な厚さをもって前記第２の導電
層を形成することにより前記アレイの表面形状を平坦化
し、かつ前記アレイの別のギャップ及び段部を、前記第
２の導電層を覆う絶縁部からなる平坦化層により更に平
坦化したことを特徴とする特許請求の範囲第２１項乃至
第２３項、第３１項乃至第３３項、第３５項乃至第３７
項、第４０項、或いは第４５項のいずれかに記載のダイ
ナミックＲＡＭセル。 - （５５）前記ビットラインを含む金属ラインと前記ライ
ト及びリードトランジスタの前記ドレーンとの間の導電
路を形成し得るように前記絶縁平坦化層に連絡線開口を
エッチングにより形成したことを特徴とする特許請求の
範囲第１９項に記載のダイナミックＲＡＭセル。 - （５６）前記ビットラインを含む金属ラインと前記ライ
ト及びリードトランジスタの前記ドレーンとの間の導電
路を形成し得るように前記絶縁平坦化層に連絡線開口を
エッチングにより形成したことを特徴とする特許請求の
範囲第３５項に記載のダイナミックＲＡＭセル。 - （５７）前記ドレーンに接触する前記金属ラインの金属
段差を軽減するために前記連絡線開口が導電性相互接続
スタッドにより埋められていることを特徴とする特許請
求の範囲第５５項に記載のダイナミックＲＡＭセル。 - （５８）前記ドレーンに接触する前記金属ラインの金属
段差を軽減するために前記連絡線開口が導電性相互接続
スタッドにより埋められていることを特徴とする特許請
求の範囲第５６項に記載のダイナミックＲＡＭセル。 - （５９）前記スタッド材料が、タングステン、タングス
テンシリサイド、モリブデン、チタン、他の耐熱性金属
及び強度にドープされた多結晶シリコンからなる群から
選ばれたことを特徴とする特許請求の範囲第５５項に記
載のダイナミックＲＡＭセル。 - （６０）前記スタッド材料が、タングステン、タングス
テンシリサイド、モリブデン、チタン、他の耐熱性金属
及び強度にドープされた多結晶シリコンからなる群から
選ばれたことを特徴とする特許請求の範囲第５５項に記
載のダイナミックＲＡＭセル。 - （６１）前記垂直側壁が、マスクによつて保護されない
領域に於て前記第１の電極の材料に対して反応性イオン
エッチングを行うことにより形成したことを特徴とする
特許請求の範囲第１項乃至第３項、第２１項乃至第２３
項、或いは第３１項乃至第３３項のいずれかに記載のダ
イナミックＲＡＭセル。 - （６２）前記埋設接触開口が前記トランスファトランジ
スタの前記ゲートの１つのエッジに対して、前記エッジ
と前記埋設コンタクト開口とを互いに隔絶する絶縁性ス
ペーサを用いることによる自己整合がなされていること
を特徴とする特許請求の範囲第２１項、第３１項或いは
第４５項のいずれかに記載のダイナミックＲＡＭセル。 - （６３）前記トレンチが、環状トレンチをなすことによ
り、前記静電容量体を形成する材料のアイランドを形成
することを特徴とする特許請求の範囲第１項乃至第３項
、第２１項、第３１項、第３５項或いは第４５項のいず
れかに記載のダイナミックＲＡＭセル。 - （６４）前記トレンチが、或る層に設けられた孔からな
ることにより、前記孔内に前記静電容量体を形成したこ
とを特徴とする特許請求の範囲第１項乃至第３項のいず
れか、第２１項、第３１項、第３５項若しくは第４５項
に記載のダイナミックＲＡＭセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/216,873 US4958318A (en) | 1988-07-08 | 1988-07-08 | Sidewall capacitor DRAM cell |
| US216,873 | 1988-07-08 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30065295A Division JP3423128B2 (ja) | 1988-07-08 | 1995-10-24 | 側壁静電容量体ｄｒａｍセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133953A true JPH02133953A (ja) | 1990-05-23 |
Family
ID=22808820
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176954A Pending JPH02133953A (ja) | 1988-07-08 | 1989-07-07 | 側壁静電容量体ｄｒａｍセル |
| JP30065295A Expired - Fee Related JP3423128B2 (ja) | 1988-07-08 | 1995-10-24 | 側壁静電容量体ｄｒａｍセル |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30065295A Expired - Fee Related JP3423128B2 (ja) | 1988-07-08 | 1995-10-24 | 側壁静電容量体ｄｒａｍセル |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4958318A (ja) |
| JP (2) | JPH02133953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738062A (ja) * | 1993-07-22 | 1995-02-07 | Nec Corp | 半導体装置の製造方法 |
| JPH08250681A (ja) * | 1996-03-21 | 1996-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
Families Citing this family (86)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
| US5091761A (en) * | 1988-08-22 | 1992-02-25 | Hitachi, Ltd. | Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
| US5219779A (en) * | 1989-05-11 | 1993-06-15 | Sharp Kabushiki Kaisha | Memory cell for dynamic random access memory |
| KR910005460A (ko) * | 1989-08-08 | 1991-03-30 | 다니이 아끼오 | 반도체 메모리 장치 |
| JPH088341B2 (ja) * | 1989-10-06 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5146300A (en) * | 1989-11-27 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor |
| JP2825135B2 (ja) * | 1990-03-06 | 1998-11-18 | 富士通株式会社 | 半導体記憶装置及びその情報書込読出消去方法 |
| KR940007650B1 (ko) * | 1990-04-02 | 1994-08-22 | 마쯔시다덴기산교 가부시기가이샤 | 반도체메모리장치 및 그 제조방법 |
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0496270A (ja) * | 1990-08-03 | 1992-03-27 | Sharp Corp | 半導体装置の製造方法 |
| US5065273A (en) * | 1990-12-04 | 1991-11-12 | International Business Machines Corporation | High capacity DRAM trench capacitor and methods of fabricating same |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| JP2795549B2 (ja) * | 1991-03-13 | 1998-09-10 | シャープ株式会社 | ダイナミックｒａｍ及びその製造法 |
| US5055898A (en) * | 1991-04-30 | 1991-10-08 | International Business Machines Corporation | DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor |
| JPH0828476B2 (ja) * | 1991-06-07 | 1996-03-21 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR930015002A (ko) * | 1991-12-18 | 1993-07-23 | 김광호 | 반도체 메모리 장치 및 그 제조방법 |
| JP3666893B2 (ja) * | 1993-11-19 | 2005-06-29 | 株式会社日立製作所 | 半導体メモリ装置 |
| US5364808A (en) * | 1994-02-07 | 1994-11-15 | United Micro Electronics Corporation | Method of making a buried bit line DRAM cell |
| US5822341A (en) * | 1995-04-06 | 1998-10-13 | Advanced Hardware Architectures, Inc. | Multiport RAM for use within a viterbi decoder |
| US5595928A (en) * | 1995-09-18 | 1997-01-21 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
| US7705383B2 (en) | 1995-09-20 | 2010-04-27 | Micron Technology, Inc. | Integrated circuitry for semiconductor memory |
| US5946566A (en) * | 1996-03-01 | 1999-08-31 | Ace Memory, Inc. | Method of making a smaller geometry high capacity stacked DRAM device |
| US5710454A (en) * | 1996-04-29 | 1998-01-20 | Vanguard International Semiconductor Corporation | Tungsten silicide polycide gate electrode formed through stacked amorphous silicon (SAS) multi-layer structure. |
| US5946568A (en) * | 1996-05-17 | 1999-08-31 | Mosel Vitelic, Inc. | Self aligned method of fabricating a DRAM with improved capacitance |
| US6285045B1 (en) * | 1996-07-10 | 2001-09-04 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US5926718A (en) * | 1996-08-20 | 1999-07-20 | Micron Technology, Inc. | Method for forming a capacitor |
| AT405109B (de) * | 1997-05-21 | 1999-05-25 | Wasshuber Christoph Dipl Ing D | Ein-elektron speicherbauelement |
| US5970340A (en) * | 1997-06-24 | 1999-10-19 | Micron Technology, Inc. | Method for making semiconductor device incorporating an electrical contact to an internal conductive layer |
| US6150687A (en) * | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5973356A (en) | 1997-07-08 | 1999-10-26 | Micron Technology, Inc. | Ultra high density flash memory |
| US5909618A (en) * | 1997-07-08 | 1999-06-01 | Micron Technology, Inc. | Method of making memory cell with vertical transistor and buried word and body lines |
| US6191470B1 (en) | 1997-07-08 | 2001-02-20 | Micron Technology, Inc. | Semiconductor-on-insulator memory cell with buried word and body lines |
| US5936274A (en) * | 1997-07-08 | 1999-08-10 | Micron Technology, Inc. | High density flash memory |
| US6072209A (en) * | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
| US5914511A (en) * | 1997-10-06 | 1999-06-22 | Micron Technology, Inc. | Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US5907170A (en) * | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US6246083B1 (en) | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US5963469A (en) | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US6304483B1 (en) | 1998-02-24 | 2001-10-16 | Micron Technology, Inc. | Circuits and methods for a static random access memory using vertical transistors |
| US5991225A (en) * | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
| US6124729A (en) * | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6043527A (en) * | 1998-04-14 | 2000-03-28 | Micron Technology, Inc. | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device |
| US6084816A (en) | 1998-04-16 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6159787A (en) | 1998-05-28 | 2000-12-12 | International Business Machines Corporation | Structures and processes for reduced topography trench capacitors |
| US6088258A (en) | 1998-05-28 | 2000-07-11 | International Business Machines Corporation | Structures for reduced topography capacitors |
| US6134175A (en) | 1998-08-04 | 2000-10-17 | Micron Technology, Inc. | Memory address decode array with vertical transistors |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| DE59903684D1 (de) | 1998-09-30 | 2003-01-16 | Siemens Ag | Dual-port speicherzelle |
| US6346454B1 (en) * | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
| TW469635B (en) * | 2000-05-16 | 2001-12-21 | Nanya Technology Corp | Fabrication method of semiconductor memory cell transistor |
| US6545905B2 (en) * | 2000-07-14 | 2003-04-08 | Infineon Technologies Ag | Multi-port memory cell with refresh port |
| US6469924B2 (en) * | 2000-07-14 | 2002-10-22 | Infineon Technologies Ag | Memory architecture with refresh and sense amplifiers |
| US6317358B1 (en) * | 2000-08-03 | 2001-11-13 | Micron Technology, Inc. | Efficient dual port DRAM cell using SOI technology |
| JP2004519090A (ja) * | 2000-08-07 | 2004-06-24 | アンバーウェーブ システムズ コーポレイション | 歪み表面チャネル及び歪み埋め込みチャネルｍｏｓｆｅｔ素子のゲート技術 |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| US6496034B2 (en) * | 2001-02-09 | 2002-12-17 | Micron Technology, Inc. | Programmable logic arrays with ultra thin body transistors |
| US6566682B2 (en) * | 2001-02-09 | 2003-05-20 | Micron Technology, Inc. | Programmable memory address and decode circuits with ultra thin vertical body transistors |
| US6424001B1 (en) * | 2001-02-09 | 2002-07-23 | Micron Technology, Inc. | Flash memory with ultra thin vertical body transistors |
| US6559491B2 (en) * | 2001-02-09 | 2003-05-06 | Micron Technology, Inc. | Folded bit line DRAM with ultra thin body transistors |
| US6531727B2 (en) | 2001-02-09 | 2003-03-11 | Micron Technology, Inc. | Open bit line DRAM with ultra thin body transistors |
| WO2002103760A2 (en) * | 2001-06-14 | 2002-12-27 | Amberware Systems Corporation | Method of selective removal of sige alloys |
| US7301180B2 (en) * | 2001-06-18 | 2007-11-27 | Massachusetts Institute Of Technology | Structure and method for a high-speed semiconductor device having a Ge channel layer |
| WO2003001607A1 (en) * | 2001-06-21 | 2003-01-03 | Massachusetts Institute Of Technology | Mosfets with strained semiconductor layers |
| WO2003015142A2 (en) * | 2001-08-06 | 2003-02-20 | Massachusetts Institute Of Technology | Formation of planar strained layers |
| US6974735B2 (en) * | 2001-08-09 | 2005-12-13 | Amberwave Systems Corporation | Dual layer Semiconductor Devices |
| US7138649B2 (en) | 2001-08-09 | 2006-11-21 | Amberwave Systems Corporation | Dual-channel CMOS transistors with differentially strained channels |
| US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
| US8673399B2 (en) * | 2002-05-07 | 2014-03-18 | Nanoptek Corporation | Bandgap-shifted semiconductor surface and method for making same, and apparatus for using same |
| US7138310B2 (en) * | 2002-06-07 | 2006-11-21 | Amberwave Systems Corporation | Semiconductor devices having strained dual channel layers |
| US20030235705A1 (en) * | 2002-06-24 | 2003-12-25 | The Hong Kong Polytechnic University | Composite magnetic material |
| US6794254B1 (en) | 2003-05-15 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company | Embedded dual-port DRAM process |
| JP4803953B2 (ja) * | 2003-07-09 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7122413B2 (en) * | 2003-12-19 | 2006-10-17 | Texas Instruments Incorporated | Method to manufacture silicon quantum islands and single-electron devices |
| JP4781673B2 (ja) * | 2004-12-28 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| JP5078338B2 (ja) * | 2006-12-12 | 2012-11-21 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8779546B1 (en) * | 2013-03-07 | 2014-07-15 | Sony Corporation | Semiconductor memory system with bit line and method of manufacture thereof |
| KR20160074826A (ko) | 2014-12-18 | 2016-06-29 | 삼성전자주식회사 | 반도체 장치 |
| US11251186B2 (en) | 2020-03-23 | 2022-02-15 | Intel Corporation | Compute near memory with backend memory |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956754A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6442161A (en) * | 1987-08-10 | 1989-02-14 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPH01119049A (ja) * | 1987-11-02 | 1989-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01289154A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123687A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory element |
| US4300212A (en) * | 1979-01-24 | 1981-11-10 | Xicor, Inc. | Nonvolatile static random access memory devices |
| JPS5694655A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Semiconductor device |
| US4417325A (en) * | 1981-07-13 | 1983-11-22 | Eliyahou Harari | Highly scaleable dynamic ram cell with self-signal amplification |
| JPS5961063A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | ダイナミツク・メモリ |
| KR920010461B1 (ko) * | 1983-09-28 | 1992-11-28 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 메모리와 그 제조 방법 |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS6112058A (ja) * | 1984-06-27 | 1986-01-20 | Nec Corp | 半導体装置 |
| JPS6123661A (ja) * | 1984-07-12 | 1986-02-01 | Nippon Paint Co Ltd | メタリツクベ−ス塗料 |
| US4658283A (en) * | 1984-07-25 | 1987-04-14 | Hitachi, Ltd. | Semiconductor integrated circuit device having a carrier trapping trench arrangement |
| US4651184A (en) * | 1984-08-31 | 1987-03-17 | Texas Instruments Incorporated | Dram cell and array |
| US4890145A (en) * | 1984-08-31 | 1989-12-26 | Texas Instruments Incorporated | dRAM cell and array |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| JP2604705B2 (ja) * | 1985-04-03 | 1997-04-30 | 松下電子工業株式会社 | Ｍｏｓキヤパシタの製造方法 |
| US4650544A (en) * | 1985-04-19 | 1987-03-17 | Advanced Micro Devices, Inc. | Shallow groove capacitor fabrication method |
| JPS6235668A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体記憶装置 |
| US4801989A (en) * | 1986-02-20 | 1989-01-31 | Fujitsu Limited | Dynamic random access memory having trench capacitor with polysilicon lined lower electrode |
| JPH0797625B2 (ja) * | 1986-11-19 | 1995-10-18 | 三菱電機株式会社 | 半導体記憶装置 |
-
1988
- 1988-07-08 US US07/216,873 patent/US4958318A/en not_active Expired - Lifetime
-
1989
- 1989-07-07 JP JP1176954A patent/JPH02133953A/ja active Pending
-
1993
- 1993-03-02 US US08024917 patent/US5327375B1/en not_active Expired - Lifetime
-
1995
- 1995-10-24 JP JP30065295A patent/JP3423128B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956754A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6442161A (en) * | 1987-08-10 | 1989-02-14 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPH01119049A (ja) * | 1987-11-02 | 1989-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01289154A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738062A (ja) * | 1993-07-22 | 1995-02-07 | Nec Corp | 半導体装置の製造方法 |
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
| JPH08250681A (ja) * | 1996-03-21 | 1996-09-27 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5327375A (en) | 1994-07-05 |
| JP3423128B2 (ja) | 2003-07-07 |
| JPH08213566A (ja) | 1996-08-20 |
| US4958318A (en) | 1990-09-18 |
| US5327375B1 (en) | 1999-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3423128B2 (ja) | 側壁静電容量体ｄｒａｍセル | |
| US6891225B2 (en) | Dynamic semiconductor memory device | |
| CN100380666C (zh) | 薄膜存储器、阵列及其操作方法和制造方法 | |
| US6975531B2 (en) | 6F2 3-transistor DRAM gain cell | |
| US4792834A (en) | Semiconductor memory device with buried layer under groove capacitor | |
| US5198995A (en) | Trench-capacitor-one-transistor storage cell and array for dynamic random access memories | |
| US4873560A (en) | Dynamic random access memory having buried word lines | |
| US7091543B2 (en) | Embedded dual-port DRAM process | |
| US4855953A (en) | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same | |
| US5243209A (en) | Semiconductor memory device including junction field effect transistor and capacitor and method of manufacturing the same | |
| US20050213410A1 (en) | Method to prevent bit line capacitive coupling | |
| US5136533A (en) | Sidewall capacitor DRAM cell | |
| JP2002094029A (ja) | 半導体装置及びトランジスタ | |
| US5079181A (en) | Process for producing semiconductor memory device | |
| US6576948B2 (en) | Integrated circuit configuration and method for manufacturing it | |
| US7894255B1 (en) | Thyristor based memory cell | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| JPH0442965A (ja) | ダイナミック型半導体メモリ | |
| US7894256B1 (en) | Thyristor based memory cell | |
| JPH0744226B2 (ja) | 半導体装置及びその製造方法 | |
| US20120045872A1 (en) | Semiconductor Memory Device | |
| EP0436073A2 (en) | Trench-capacitor-one-transistor storage cell and array for dynamic random access memories | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| US4652898A (en) | High speed merged charge memory | |
| JP2001217324A (ja) | 集積ダイナミック記憶セルおよび該記憶セルを製造するための方法 |