JPH08213566A - 側壁静電容量体ｄｒａｍセル - Google Patents
側壁静電容量体ｄｒａｍセルInfo
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- JPH08213566A JPH08213566A JP7300652A JP30065295A JPH08213566A JP H08213566 A JPH08213566 A JP H08213566A JP 7300652 A JP7300652 A JP 7300652A JP 30065295 A JP30065295 A JP 30065295A JP H08213566 A JPH08213566 A JP H08213566A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 シリコン基層内にトレンチ静電容量体を形
成せずに、大容量の静電容量体を備えたＤＲＡＭセルを
提供することを目的とする。 【解決手段】 ソース領域と、ドレイン領域と、チャ
ンネル領域と、絶縁ゲートとを有するように半導体基層
内に形成されかつＲＡＭセルに対して選択的にデータを
書込み或いは読出すために用いられるＭＯＳトランスフ
ァトランジスタと、充電用静電容量体であって、半導体
基層の上に配置されてＭＯＳトランスファトランジスタ
を部分的に覆いかつ上面と概ね垂直な側壁とを有すると
共に、ソース領域に対して埋設接触開口を介して接続さ
れた第１の導電層からなる第１の電極と、第１の電極の
上面及び側壁に沿って形成された第２の電極と、第１及
び第２の電極間に位置する充電用絶縁層とを備えた充電
用静電容量体と、ドレインに接続されたビットライン
と、ゲートに接続されたワードラインと、チャンネルを
固定された電位に接続するための手段とを有する。
成せずに、大容量の静電容量体を備えたＤＲＡＭセルを
提供することを目的とする。 【解決手段】 ソース領域と、ドレイン領域と、チャ
ンネル領域と、絶縁ゲートとを有するように半導体基層
内に形成されかつＲＡＭセルに対して選択的にデータを
書込み或いは読出すために用いられるＭＯＳトランスフ
ァトランジスタと、充電用静電容量体であって、半導体
基層の上に配置されてＭＯＳトランスファトランジスタ
を部分的に覆いかつ上面と概ね垂直な側壁とを有すると
共に、ソース領域に対して埋設接触開口を介して接続さ
れた第１の導電層からなる第１の電極と、第１の電極の
上面及び側壁に沿って形成された第２の電極と、第１及
び第２の電極間に位置する充電用絶縁層とを備えた充電
用静電容量体と、ドレインに接続されたビットライン
と、ゲートに接続されたワードラインと、チャンネルを
固定された電位に接続するための手段とを有する。
Description
【０００１】
【発明の属する利用分野】本発明はダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）セルに関し、特にα粒子
による影響を受けにくく、かつ小型化に適し、しかも大
きな静電容量を有するＤＲＡＭセルに関する。
ムアクセスメモリ（ＤＲＡＭ）セルに関し、特にα粒子
による影響を受けにくく、かつ小型化に適し、しかも大
きな静電容量を有するＤＲＡＭセルに関する。
【０００２】
【従来の技術】近年ＤＲＡＭ技術の発展が目覚しく、１
メガビットの素子が既に大量生産されており、４メガビ
ット或いは１６メガビットの素子も現在開発中である。
これらのＤＲＡＭ素子は全て１ビット当り、トランスフ
ァーデバイスとしての１つのトランジスタと１つの静電
容量体を用いる。ＤＲＡＭセルの発達に伴い、素子が小
型化し、セルが小型化するに伴い、静電容量の大きさが
減少すると共に、共通なビットラインを共有するセルの
数が増大する傾向にある。信号に対するノイズのレベル
比を許容範囲内に抑えるために、ＤＲＡＭの技術分野に
於ける努力の多くは、静電容量体としてのシリコン領域
の単位面積当りの電荷貯蔵効率を高めることに向けられ
てきた。
メガビットの素子が既に大量生産されており、４メガビ
ット或いは１６メガビットの素子も現在開発中である。
これらのＤＲＡＭ素子は全て１ビット当り、トランスフ
ァーデバイスとしての１つのトランジスタと１つの静電
容量体を用いる。ＤＲＡＭセルの発達に伴い、素子が小
型化し、セルが小型化するに伴い、静電容量の大きさが
減少すると共に、共通なビットラインを共有するセルの
数が増大する傾向にある。信号に対するノイズのレベル
比を許容範囲内に抑えるために、ＤＲＡＭの技術分野に
於ける努力の多くは、静電容量体としてのシリコン領域
の単位面積当りの電荷貯蔵効率を高めることに向けられ
てきた。
【０００３】図１には、初期の段階に於て市販された単
一トランジスタＤＲＡＭセルが断面図により示されてい
る。セル１００はプレーナセルとして知られており、ド
レイン１０１、ソース１０２、ゲート１０３及びチャン
ネル領域１０５を有するＭＯＳトランジスタを備えてい
る。静電容量体Ｃが、薄い絶縁層１０９を介して対峙す
る電極１０４と基層１０６との間に形成される。隣接す
るセル同士は、チャンネルストップ領域１０８上に重合
されたイソプレーナ酸化物１０７を介して互いに分離さ
れている。メモリアレイ内の各セル１００は、ドレイン
１０１に接続されたビットライン及びそれに直交するよ
うにゲート１０３に接続されたワードラインを介してそ
れぞれ個別にアクセスされる。静電容量体の電極１０４
は、通常接地電位若しくは電源電位等からなる固定電位
に保持された導電層からなる。トランスファトランジス
タを導通させ、静電容量体Ｃを充電若しくは放電させる
ことによりセルに対する所要の書き込みが行なわれる。
読み取りに際しては、静電容量体Ｃの内容が、予め充電
された状態にあるビットラインに向けて送り出され、図
示されないセンス増幅器により、電荷がビットラインか
ら静電容量体Ｃに流れる場合にはロー、逆に静電容量体
Ｃに充電された電荷がビットラインに流れる場合にはハ
イであるものとして検出を行う。セルの静電容量Ｃのビ
ットラインの寄生静電容量に対する比が高いことが、広
い作動温度範囲に亘ってＤＲＡＭの動作の信頼性を高め
る上で重要なこととなっている。通常は、ビットライン
の静電容量は、セルの静電容量Ｃの約１５倍以上であっ
てはならない。
一トランジスタＤＲＡＭセルが断面図により示されてい
る。セル１００はプレーナセルとして知られており、ド
レイン１０１、ソース１０２、ゲート１０３及びチャン
ネル領域１０５を有するＭＯＳトランジスタを備えてい
る。静電容量体Ｃが、薄い絶縁層１０９を介して対峙す
る電極１０４と基層１０６との間に形成される。隣接す
るセル同士は、チャンネルストップ領域１０８上に重合
されたイソプレーナ酸化物１０７を介して互いに分離さ
れている。メモリアレイ内の各セル１００は、ドレイン
１０１に接続されたビットライン及びそれに直交するよ
うにゲート１０３に接続されたワードラインを介してそ
れぞれ個別にアクセスされる。静電容量体の電極１０４
は、通常接地電位若しくは電源電位等からなる固定電位
に保持された導電層からなる。トランスファトランジス
タを導通させ、静電容量体Ｃを充電若しくは放電させる
ことによりセルに対する所要の書き込みが行なわれる。
読み取りに際しては、静電容量体Ｃの内容が、予め充電
された状態にあるビットラインに向けて送り出され、図
示されないセンス増幅器により、電荷がビットラインか
ら静電容量体Ｃに流れる場合にはロー、逆に静電容量体
Ｃに充電された電荷がビットラインに流れる場合にはハ
イであるものとして検出を行う。セルの静電容量Ｃのビ
ットラインの寄生静電容量に対する比が高いことが、広
い作動温度範囲に亘ってＤＲＡＭの動作の信頼性を高め
る上で重要なこととなっている。通常は、ビットライン
の静電容量は、セルの静電容量Ｃの約１５倍以上であっ
てはならない。
【０００４】セル１００の静電容量Ｃを増大させるため
に、従来技術に基づくデバイスに於ては、例えば、Chat
terjee等による、「A Survey Of High Density Dynamic
RAMCell Concepts」、IEEE Trans.Electron Devices、
１９７９年６月発行、第２６巻の６、に記載されている
ように、充電用絶縁層１０９の厚さを１０ｎｍ以下とし
たり、基層１０６の表面ドーピング濃度を最適化する等
の手法が適用された、所謂ハイ−Ｃセルが提案されてい
る。しかしながら、１メガビット以上の素子について
は、プレーナ構造であっては、セルの表面積の減少に伴
い充分な静電容量を確保できないことにより、セル１０
０及び特にプレーナ静電容量体Ｃの有用性に限界が見ら
れる。
に、従来技術に基づくデバイスに於ては、例えば、Chat
terjee等による、「A Survey Of High Density Dynamic
RAMCell Concepts」、IEEE Trans.Electron Devices、
１９７９年６月発行、第２６巻の６、に記載されている
ように、充電用絶縁層１０９の厚さを１０ｎｍ以下とし
たり、基層１０６の表面ドーピング濃度を最適化する等
の手法が適用された、所謂ハイ−Ｃセルが提案されてい
る。しかしながら、１メガビット以上の素子について
は、プレーナ構造であっては、セルの表面積の減少に伴
い充分な静電容量を確保できないことにより、セル１０
０及び特にプレーナ静電容量体Ｃの有用性に限界が見ら
れる。
【０００５】プレーナ静電容量体構造の変形としては、
I. Lee等による、「A 64Kb MOS Dynamic RAM」、IEEE D
igest of Technical Papers from 1979 ISSCC、１４６
頁、により提案されたものがある。このセルは、積上げ
静電容量体セルとして知られており、その断面図が図２
に示されている。同様な、しかしながらより小型化され
た積上げ式静電容量体セルがM. Koyanagi等による、「N
ovel High Density, Stacked Capacitor MOS RAM」、Te
chnical Digest of IEEE 1978 InternationalElectron
Devices Meeting、３４８頁、に於て提案されている。
このセルの２つの変形例が図２及び図３に断面図により
示されている。セル２００（図２）及びセル３００（図
３）はいずれも、Ｎ＋ドープされた多結晶シリコン２１
４、３１４からなる下側の電極及びＮ＋ドープされた多
結晶シリコン２０４、３０４からなる上側の電極からな
る２つの電極間に薄い絶縁フィルム２０９、３０９を介
在させたものからなる。下側の電極は、埋設接触接続２
１５、３１５を介してトランスファトランジスタのソー
ス２０２、３０２に電気的に接続されている。セル２０
０とセル３００との主な相違点は、後者がアクセスゲー
ト３０３上に於て静電容量体の一部を折り曲げることに
より、前者よりも充電のために有効なセル面積を大きく
した点にある。セル２００、３００は、３重多結晶シリ
コン層を用いる構造に固有な問題である金属皮膜の段差
をカバーする上での問題を軽減するように、セル２０
０、３００は、全ての多結晶シリコンＰ１、Ｐ２、Ｐ３
について２００乃至５００ｎｍの厚さのものを用いてい
る。
I. Lee等による、「A 64Kb MOS Dynamic RAM」、IEEE D
igest of Technical Papers from 1979 ISSCC、１４６
頁、により提案されたものがある。このセルは、積上げ
静電容量体セルとして知られており、その断面図が図２
に示されている。同様な、しかしながらより小型化され
た積上げ式静電容量体セルがM. Koyanagi等による、「N
ovel High Density, Stacked Capacitor MOS RAM」、Te
chnical Digest of IEEE 1978 InternationalElectron
Devices Meeting、３４８頁、に於て提案されている。
このセルの２つの変形例が図２及び図３に断面図により
示されている。セル２００（図２）及びセル３００（図
３）はいずれも、Ｎ＋ドープされた多結晶シリコン２１
４、３１４からなる下側の電極及びＮ＋ドープされた多
結晶シリコン２０４、３０４からなる上側の電極からな
る２つの電極間に薄い絶縁フィルム２０９、３０９を介
在させたものからなる。下側の電極は、埋設接触接続２
１５、３１５を介してトランスファトランジスタのソー
ス２０２、３０２に電気的に接続されている。セル２０
０とセル３００との主な相違点は、後者がアクセスゲー
ト３０３上に於て静電容量体の一部を折り曲げることに
より、前者よりも充電のために有効なセル面積を大きく
した点にある。セル２００、３００は、３重多結晶シリ
コン層を用いる構造に固有な問題である金属皮膜の段差
をカバーする上での問題を軽減するように、セル２０
０、３００は、全ての多結晶シリコンＰ１、Ｐ２、Ｐ３
について２００乃至５００ｎｍの厚さのものを用いてい
る。
【０００６】積上げ式静電容量体セルは、プレーナセル
よりもやや大きな充電効率を有している。また、これら
は、α粒子等の高エネルギイオン化粒子による局部的な
照射からの影響を受けにくい。これは、高エネルギ粒子
の入射に伴い、接合部２０２、３０２の周辺部の比較的
小さな領域のみが、基層２１３、３１３に発生する電荷
キャリアを集めることができることによるものである。
それに対して、プレーナセル静電容量体（図１）は、そ
の電荷を表面空乏層１０６内に貯蔵し、従ってこのよう
なα粒子の照射に対して極めて敏感である。
よりもやや大きな充電効率を有している。また、これら
は、α粒子等の高エネルギイオン化粒子による局部的な
照射からの影響を受けにくい。これは、高エネルギ粒子
の入射に伴い、接合部２０２、３０２の周辺部の比較的
小さな領域のみが、基層２１３、３１３に発生する電荷
キャリアを集めることができることによるものである。
それに対して、プレーナセル静電容量体（図１）は、そ
の電荷を表面空乏層１０６内に貯蔵し、従ってこのよう
なα粒子の照射に対して極めて敏感である。
【０００７】このような利点にも拘らず、積上げ静電容
量式ＤＲＡＭセルは広く採用されるには至らなかった。
その主な理由は、積上げ静電容量式セルが依然としてプ
レーナ静電容量体を用い、従ってその小型化が困難なた
めである。
量式ＤＲＡＭセルは広く採用されるには至らなかった。
その主な理由は、積上げ静電容量式セルが依然としてプ
レーナ静電容量体を用い、従ってその小型化が困難なた
めである。
【０００８】プレーナ式及び積上げ静電容量式ＤＲＡＭ
セルの小型化に限度があるために、ＤＲＡＭの改良のた
めの努力は第３の形式のセル即ちトレンチＤＲＡＭセル
に向けられた。このようなセルの単純な一例が図４に断
面図により示されている。
セルの小型化に限度があるために、ＤＲＡＭの改良のた
めの努力は第３の形式のセル即ちトレンチＤＲＡＭセル
に向けられた。このようなセルの単純な一例が図４に断
面図により示されている。
【０００９】図４に示された従来技術に基づくトレンチ
ＤＲＡＭセル４００は、ワードラインの一部をなすゲー
ト４０３と、ビットラインの一部をなすドレイン４０１
と、記憶ノード４０２と、記憶ノード４０２に電気的に
接続されたトレンチ静電容量体Ｃとからなるアクセスト
ランジスタを備えている。トレンチ静電容量体Ｃは、概
ね垂直な側壁４１６をもってシリコンの表面の内部に向
けてエッチングされた深いトレンチと、トレンチ静電容
量体Ｃの第１の電極をなすＮ＋拡散シリコン領域４１４
と、絶縁層４０９と、トレンチ静電容量体の第２の電極
をなす多結晶シリコンフィールド電極４０４とからな
る。トレンチ静電容量体Ｃの静電容量は、トレンチを深
くすることにより増大させることができる。酸化物分離
領域４０７は、セル４００を、メモリアレイ内の隣接す
るセル及びトレンチに対して分離するために用いられ
る。
ＤＲＡＭセル４００は、ワードラインの一部をなすゲー
ト４０３と、ビットラインの一部をなすドレイン４０１
と、記憶ノード４０２と、記憶ノード４０２に電気的に
接続されたトレンチ静電容量体Ｃとからなるアクセスト
ランジスタを備えている。トレンチ静電容量体Ｃは、概
ね垂直な側壁４１６をもってシリコンの表面の内部に向
けてエッチングされた深いトレンチと、トレンチ静電容
量体Ｃの第１の電極をなすＮ＋拡散シリコン領域４１４
と、絶縁層４０９と、トレンチ静電容量体の第２の電極
をなす多結晶シリコンフィールド電極４０４とからな
る。トレンチ静電容量体Ｃの静電容量は、トレンチを深
くすることにより増大させることができる。酸化物分離
領域４０７は、セル４００を、メモリアレイ内の隣接す
るセル及びトレンチに対して分離するために用いられ
る。
【００１０】高密度ＤＲＡＭセルのためのトレンチ構造
としていくつかの変形例が知られている。このようなＤ
ＲＡＭセルの種々の形態については、P. Chatterjee等
による、「Trench and Compact Structures for DRA
M」、Technical Digest of IEEE1978 International El
ectron Devices Meeting、１９８６年発行、１２８頁、
に詳しく紹介されている。
としていくつかの変形例が知られている。このようなＤ
ＲＡＭセルの種々の形態については、P. Chatterjee等
による、「Trench and Compact Structures for DRA
M」、Technical Digest of IEEE1978 International El
ectron Devices Meeting、１９８６年発行、１２８頁、
に詳しく紹介されている。
【００１１】トレンチＤＲＡＭセルは、プレーナ或いは
積上げ静電容量式セルよりも遙かに高い充電効率を有
し、従って小型化に適するが、その製造が極めて煩雑で
あるという欠点を有する。
積上げ静電容量式セルよりも遙かに高い充電効率を有
し、従って小型化に適するが、その製造が極めて煩雑で
あるという欠点を有する。
【００１２】極めて複雑なトレンチセルの一例が、M. I
noue等による、「A 16 Mbit DRAM with an Open Bit Li
ne Architecture」、IEEE 1988 ISSCC Digest of Techn
icalPapers、２４６頁、に紹介されている。Inoueは、
デバイス分離領域としても機能するようにトレンチを満
たす目的も兼ねるように、多結晶シリコン電極を用い、
ＭＯＳトランスファトランジスタの周辺部を完全に包囲
する細幅のトレンチを用いることにより、５０ｆＦ（ｆ
ｅｍｔｏ Ｆａｒａｄ）というかなり高い静電容量を備
える極めて小型のセル（１．５μｍ×２．２μｍ＝３．
３μｍ2）を達成した。この種の構造は、静電容量体ト
レンチを、シリコンの表面から３．０μｍ以上の深さ
の、トランスファトランジスタの下側位置に設けること
を必要とし、このような構造の製造を極めて困難にし、
この種のデバイスを非実用的なものとしている。
noue等による、「A 16 Mbit DRAM with an Open Bit Li
ne Architecture」、IEEE 1988 ISSCC Digest of Techn
icalPapers、２４６頁、に紹介されている。Inoueは、
デバイス分離領域としても機能するようにトレンチを満
たす目的も兼ねるように、多結晶シリコン電極を用い、
ＭＯＳトランスファトランジスタの周辺部を完全に包囲
する細幅のトレンチを用いることにより、５０ｆＦ（ｆ
ｅｍｔｏ Ｆａｒａｄ）というかなり高い静電容量を備
える極めて小型のセル（１．５μｍ×２．２μｍ＝３．
３μｍ2）を達成した。この種の構造は、静電容量体ト
レンチを、シリコンの表面から３．０μｍ以上の深さ
の、トランスファトランジスタの下側位置に設けること
を必要とし、このような構造の製造を極めて困難にし、
この種のデバイスを非実用的なものとしている。
【００１３】ＤＲＡＭセルを形成する上で通常遭遇する
困難な点としては、小径をなし深い円筒形のトレンチキ
ャビティをエッチングしようとする際のエッチングの均
一性、内側の垂直壁４１６を汚染に対して保護するこ
と、エッチングされた材料を再び成膜によって形成する
こと、高品位の絶縁体からなる薄膜４０９を均一に成長
若しくは成膜によって形成すること、多結晶シリコンか
らなる電極４０４の垂直方向に向かう同形性を確保する
こと、平坦な表面形状を確保すること、或いは隣接する
トレンチ間に漏洩電流を発生させないこと等がある。こ
れらの問題点は、より深い静電容量トレンチを必要とす
る将来のＤＲＡＭセルを開発する上で極めて深刻な問題
を提起している。例えば、４メガビットデバイスに於て
必要となる４００万個のトレンチをエッチングしようと
する場合、全てのトレンチを同一の深さにエッチングす
ることは不可能である。従って、メモリセルのいくつか
は浅いトレンチを有するようになり、それらは隣接する
セルに比較して小さな静電容量を有するようになる。
困難な点としては、小径をなし深い円筒形のトレンチキ
ャビティをエッチングしようとする際のエッチングの均
一性、内側の垂直壁４１６を汚染に対して保護するこ
と、エッチングされた材料を再び成膜によって形成する
こと、高品位の絶縁体からなる薄膜４０９を均一に成長
若しくは成膜によって形成すること、多結晶シリコンか
らなる電極４０４の垂直方向に向かう同形性を確保する
こと、平坦な表面形状を確保すること、或いは隣接する
トレンチ間に漏洩電流を発生させないこと等がある。こ
れらの問題点は、より深い静電容量トレンチを必要とす
る将来のＤＲＡＭセルを開発する上で極めて深刻な問題
を提起している。例えば、４メガビットデバイスに於て
必要となる４００万個のトレンチをエッチングしようと
する場合、全てのトレンチを同一の深さにエッチングす
ることは不可能である。従って、メモリセルのいくつか
は浅いトレンチを有するようになり、それらは隣接する
セルに比較して小さな静電容量を有するようになる。
【００１４】
【発明が解決しようとする課題】本発明は、シリコン基
層内にトレンチ静電容量体を形成することなく、積上げ
静電容量体を備えたＤＲＡＭセル及びトレンチＤＲＡＭ
セルの特徴である大容量の静電容量体を備えたＤＲＡＭ
セルを提供することを目的とする。
層内にトレンチ静電容量体を形成することなく、積上げ
静電容量体を備えたＤＲＡＭセル及びトレンチＤＲＡＭ
セルの特徴である大容量の静電容量体を備えたＤＲＡＭ
セルを提供することを目的とする。
【００１５】
【課題を解決するための手段】この側壁静電容量体（Ｓ
2Ｃ）セルと呼ばれる新規なＤＲＡＭセルは従来技術に
基づく積上げ静電容量式セル３００と同様な３重多結晶
シリコン構造を用いるが、静電容量体の下側の電極とし
て機能する第２のドープされた多結晶シリコン層Ｐ２に
関して、従来技術に基づく素子に比較してかなり大きな
厚さを有する点に於て異なっている。この層が静電容量
体の電極を構成するべくエッチングされると、その側壁
により、電荷を蓄積するために利用可能な表面積を大幅
に増大させることができる。これらの、Ｓ2Ｃセルに於
ける多結晶シリコン層Ｐ２に形成された高い側壁は、ト
レンチ静電容量体構造に於て互いに対向する垂直側壁に
対応するものである。しかしながら、トレンチがトラン
スファトランジスタに隣接する固定された物理的位置を
占めざるを得ないのに対して、Ｐ２電極は、その高い側
壁と共に、トランスファトランジスタの上側その他の表
面領域に形成可能であることより、与えられたセルの面
積に対して静電容量を大幅に増大させることができる。
2Ｃ）セルと呼ばれる新規なＤＲＡＭセルは従来技術に
基づく積上げ静電容量式セル３００と同様な３重多結晶
シリコン構造を用いるが、静電容量体の下側の電極とし
て機能する第２のドープされた多結晶シリコン層Ｐ２に
関して、従来技術に基づく素子に比較してかなり大きな
厚さを有する点に於て異なっている。この層が静電容量
体の電極を構成するべくエッチングされると、その側壁
により、電荷を蓄積するために利用可能な表面積を大幅
に増大させることができる。これらの、Ｓ2Ｃセルに於
ける多結晶シリコン層Ｐ２に形成された高い側壁は、ト
レンチ静電容量体構造に於て互いに対向する垂直側壁に
対応するものである。しかしながら、トレンチがトラン
スファトランジスタに隣接する固定された物理的位置を
占めざるを得ないのに対して、Ｐ２電極は、その高い側
壁と共に、トランスファトランジスタの上側その他の表
面領域に形成可能であることより、与えられたセルの面
積に対して静電容量を大幅に増大させることができる。
【００１６】本発明の或る実施例によれば、新規なＳ2
Ｃデバイス及びＤＲＡＭを製造するための新規な方法が
開示される。第２の実施例に於ては、新規なＳ2Ｃセル
が高度に小型化されたマルチポートＤＲＡＭ構造として
形成される。第３の実施例に於ては、Ｓ2Ｃが、高速セ
ンシングに特に適すると共に、各記憶セル当りに１ビッ
トより大きい記憶容量を有するような信号増幅機能を有
するＤＲＡＭセル及び信号増幅機能を有するマルチポー
トＤＲＡＭ構造体を形成するために用いられる。
Ｃデバイス及びＤＲＡＭを製造するための新規な方法が
開示される。第２の実施例に於ては、新規なＳ2Ｃセル
が高度に小型化されたマルチポートＤＲＡＭ構造として
形成される。第３の実施例に於ては、Ｓ2Ｃが、高速セ
ンシングに特に適すると共に、各記憶セル当りに１ビッ
トより大きい記憶容量を有するような信号増幅機能を有
するＤＲＡＭセル及び信号増幅機能を有するマルチポー
トＤＲＡＭ構造体を形成するために用いられる。
【００１７】
【発明の実施の形態】図５は本発明の第１の実施例に基
づき構築された２×２アレイのメモリセル５００の平面
図である。図５の構造に於けるＡ−Ａ線についての断面
図が図６に示され、その回路構成が図７に示されてい
る。Ｓ2Ｃセル５００は、記憶コンデンサＣに電気的に
結合されたトランスファトランジスタＴ１からなる。ト
ランスファトランジスタＴ１は、ゲート５０３と、Ｎ＋
ドープされたソース５０２と、ドレイン５０１と、Ｐド
ープされたチャンネル５０５と、ゲート絶縁層５１０と
を有するショートチャンネルＭＯＳＦＥＴからなる。所
望に応じて、ドレイン及びソース拡散層が軽度にＮドー
プされた構造５０１ａ、５０２ａを有することにより熱
チャンネル電子効果を低減させることもできる。ゲート
材料Ｐ１はＮ＋ドープされた多結晶シリコン、或いは通
常２００〜４００ｎｍの厚さを有する低抵抗率シリサイ
ド若しくは耐熱金属からなるものであって良い。ゲート
絶縁層５１０は通常１０〜２５ｎｍの厚さを有する熱成
長された二酸化シリコンからなる。ゲート５０３は、そ
の上面に形成された導電体に対して絶縁フィルム５１２
により絶縁されており、熱成長された二酸化シリコン、
窒化シリコン或いはこれらの組合せからなるものであっ
て良い。例えば、ゲート５０３としてＮ＋ドープされた
多結晶シリコン層Ｐ１を用い、選択的な酸化により比較
的厚い（２００〜３００ｎｍの厚さの）酸化物５１２を
多結晶シリコン層Ｐ１の表面に成長させると共に、図示
されない相対的に薄い酸化物をシリコン基層の表面上に
成膜によって形成することができる。薄い酸化物は、厚
い酸化物からなる絶縁ゲート５０３を除去することなく
短時間のエッチングにより除去することができる。これ
により、ゲート５０３と埋設接触開口５１５との間の間
隙を極小化することができ、従って埋設接触開口をゲー
ト５０３のエッジに対して自己整合させることができ
る。
づき構築された２×２アレイのメモリセル５００の平面
図である。図５の構造に於けるＡ−Ａ線についての断面
図が図６に示され、その回路構成が図７に示されてい
る。Ｓ2Ｃセル５００は、記憶コンデンサＣに電気的に
結合されたトランスファトランジスタＴ１からなる。ト
ランスファトランジスタＴ１は、ゲート５０３と、Ｎ＋
ドープされたソース５０２と、ドレイン５０１と、Ｐド
ープされたチャンネル５０５と、ゲート絶縁層５１０と
を有するショートチャンネルＭＯＳＦＥＴからなる。所
望に応じて、ドレイン及びソース拡散層が軽度にＮドー
プされた構造５０１ａ、５０２ａを有することにより熱
チャンネル電子効果を低減させることもできる。ゲート
材料Ｐ１はＮ＋ドープされた多結晶シリコン、或いは通
常２００〜４００ｎｍの厚さを有する低抵抗率シリサイ
ド若しくは耐熱金属からなるものであって良い。ゲート
絶縁層５１０は通常１０〜２５ｎｍの厚さを有する熱成
長された二酸化シリコンからなる。ゲート５０３は、そ
の上面に形成された導電体に対して絶縁フィルム５１２
により絶縁されており、熱成長された二酸化シリコン、
窒化シリコン或いはこれらの組合せからなるものであっ
て良い。例えば、ゲート５０３としてＮ＋ドープされた
多結晶シリコン層Ｐ１を用い、選択的な酸化により比較
的厚い（２００〜３００ｎｍの厚さの）酸化物５１２を
多結晶シリコン層Ｐ１の表面に成長させると共に、図示
されない相対的に薄い酸化物をシリコン基層の表面上に
成膜によって形成することができる。薄い酸化物は、厚
い酸化物からなる絶縁ゲート５０３を除去することなく
短時間のエッチングにより除去することができる。これ
により、ゲート５０３と埋設接触開口５１５との間の間
隙を極小化することができ、従って埋設接触開口をゲー
ト５０３のエッジに対して自己整合させることができ
る。
【００１８】活性トランジスタ表面領域は、Ｐ型フィー
ルド分離注入領域５０８上に形成された通常２００〜４
００ｎｍの厚さを有するフィールド酸化物５０７により
包囲される。上記した議論は、ＮＭＯＳトランスファト
ランジスタに適用されるものであるが、ＰＭＯＳ構造に
も等しく適用可能である。
ルド分離注入領域５０８上に形成された通常２００〜４
００ｎｍの厚さを有するフィールド酸化物５０７により
包囲される。上記した議論は、ＮＭＯＳトランスファト
ランジスタに適用されるものであるが、ＰＭＯＳ構造に
も等しく適用可能である。
【００１９】絶縁層５１２に於ける埋設接触開口５１５
は、ソース５０２と第２の導電性多結晶シリコン電極Ｐ
２（５１４）との間の直接的な電気的接触を実現する。
ソース拡散領域５０２は、コンデンサＣに蓄積された電
荷のための接合分離蓄積ノードをなす。Ｎ＋拡散領域５
０２とＰ型基層５１３との間に形成された接合部の静電
容量は、ソース５０２と接触する基層領域のＰ型ドープ
濃度を増大させることにより増大させることができる。
このような強度のＰ型ドーピングは、例えば、埋設接触
開口５１５を介して、ソース拡散領域５０２により示さ
れる領域に限ってボロンを注入することにより達成され
る。しかしながら、このステップは、デバイスの本来の
機能を達成する上で不可欠なことではない。
は、ソース５０２と第２の導電性多結晶シリコン電極Ｐ
２（５１４）との間の直接的な電気的接触を実現する。
ソース拡散領域５０２は、コンデンサＣに蓄積された電
荷のための接合分離蓄積ノードをなす。Ｎ＋拡散領域５
０２とＰ型基層５１３との間に形成された接合部の静電
容量は、ソース５０２と接触する基層領域のＰ型ドープ
濃度を増大させることにより増大させることができる。
このような強度のＰ型ドーピングは、例えば、埋設接触
開口５１５を介して、ソース拡散領域５０２により示さ
れる領域に限ってボロンを注入することにより達成され
る。しかしながら、このステップは、デバイスの本来の
機能を達成する上で不可欠なことではない。
【００２０】多結晶シリコン電極Ｐ２は強度にＮ＋（ま
たはＰ＋）ドープされた多結晶シリコンの極めて厚い層
からなる。この層の実際の厚さは、セルの静電容量Ｃの
大きさにより定められる。この厚さは、小さいものでは
０．５μｍ〜１．０μｍであって良く、大きい場合には
５．０μｍ〜７．０μｍであって良い。好ましい静電容
量を達成するために、典型的には、この厚さは１．０μ
ｍ〜３．０μｍの範囲であって良い。多結晶シリコン層
Ｐ２は、低圧化学蒸着（ＬＰＣＶＤ）により形成され、
そのままドープし或いは形成された後に熱駆動された拡
散若しくはイオン注入を行なうことによりドープされた
ものであって良い。リンまたは砒素をイオン注入する場
合には、熱駆動のステップは、アイランドを形成するた
めに多結晶シリコン層Ｐ２をエッチングした後に行なわ
れる。このようにして多結晶シリコン層Ｐ２内のＮ＋ド
ーパントにより、電極５１４が埋設接触開口に重合する
部分のシリコン基層に対してのみドーピングが行なわれ
る。多結晶シリコンＰ２は、その垂直側壁５１４ｅ、５
１４ｒ、５１４ｆ、５１４ｂ（図５及び図６）に沿って
表面積を可及的に大きくするため意図的に厚くされてい
る。これらの垂直側壁は、例えば多結晶シリコン層Ｐ２
の異方性反応性イオンエッチング（ＲＩＥ）等により導
電層５１４がエッチングされる時に形成される。構造体
を保護する多結晶シリコン及び酸化物５１２、５０７の
間のエッチングの選択度を約３０対１とすることによ
り、多結晶シリコン層Ｐ２の、アイランド５１４、５１
８等のような互いに隣接するアイランド間を短絡させる
ことがないように多結晶シリコン層Ｐ２を充分にオーバ
ーエッチングすることができる。このエッチング過程に
於てアイランドを保護するためにフォトレジストマス
ク、酸化物マスク或いは窒化物マスクを用いることがで
きる。セル５００に於て、多結晶シリコン層Ｐ２はトラ
ンスファーゲート５０３上に至る絶縁層５１２上に沿っ
て延出し、更にフィールド分離酸化物５０７上に沿って
延在する電極を構成する。下側の構造体を問題となる程
度に侵すことなく多結晶シリコン層Ｐ２をエッチングし
得ることにより、全てのトレンチの深さを均一にするよ
うな自然のエッチングストップ手段が存在しないような
場合に、シリコン層内にエッチングにより形成されたト
レンチの側壁に沿って形成された静電容量体に比較し
て、同一の高さを有する垂直壁を備える大きなメモリセ
ルアレイを形成することが可能となる。
たはＰ＋）ドープされた多結晶シリコンの極めて厚い層
からなる。この層の実際の厚さは、セルの静電容量Ｃの
大きさにより定められる。この厚さは、小さいものでは
０．５μｍ〜１．０μｍであって良く、大きい場合には
５．０μｍ〜７．０μｍであって良い。好ましい静電容
量を達成するために、典型的には、この厚さは１．０μ
ｍ〜３．０μｍの範囲であって良い。多結晶シリコン層
Ｐ２は、低圧化学蒸着（ＬＰＣＶＤ）により形成され、
そのままドープし或いは形成された後に熱駆動された拡
散若しくはイオン注入を行なうことによりドープされた
ものであって良い。リンまたは砒素をイオン注入する場
合には、熱駆動のステップは、アイランドを形成するた
めに多結晶シリコン層Ｐ２をエッチングした後に行なわ
れる。このようにして多結晶シリコン層Ｐ２内のＮ＋ド
ーパントにより、電極５１４が埋設接触開口に重合する
部分のシリコン基層に対してのみドーピングが行なわれ
る。多結晶シリコンＰ２は、その垂直側壁５１４ｅ、５
１４ｒ、５１４ｆ、５１４ｂ（図５及び図６）に沿って
表面積を可及的に大きくするため意図的に厚くされてい
る。これらの垂直側壁は、例えば多結晶シリコン層Ｐ２
の異方性反応性イオンエッチング（ＲＩＥ）等により導
電層５１４がエッチングされる時に形成される。構造体
を保護する多結晶シリコン及び酸化物５１２、５０７の
間のエッチングの選択度を約３０対１とすることによ
り、多結晶シリコン層Ｐ２の、アイランド５１４、５１
８等のような互いに隣接するアイランド間を短絡させる
ことがないように多結晶シリコン層Ｐ２を充分にオーバ
ーエッチングすることができる。このエッチング過程に
於てアイランドを保護するためにフォトレジストマス
ク、酸化物マスク或いは窒化物マスクを用いることがで
きる。セル５００に於て、多結晶シリコン層Ｐ２はトラ
ンスファーゲート５０３上に至る絶縁層５１２上に沿っ
て延出し、更にフィールド分離酸化物５０７上に沿って
延在する電極を構成する。下側の構造体を問題となる程
度に侵すことなく多結晶シリコン層Ｐ２をエッチングし
得ることにより、全てのトレンチの深さを均一にするよ
うな自然のエッチングストップ手段が存在しないような
場合に、シリコン層内にエッチングにより形成されたト
レンチの側壁に沿って形成された静電容量体に比較し
て、同一の高さを有する垂直壁を備える大きなメモリセ
ルアレイを形成することが可能となる。
【００２１】極めて薄い充電用絶縁層５０９が多結晶シ
リコン層Ｐ２の露出面５１４ｅ、５１４ｒ、５１４ｆ、
５１４ｂ及び５１４ｔ上に亘って成長若しくは形成され
る。この絶縁層の厚さは１０ｎｍ〜２０ｎｍ以下であっ
て良い。またこの絶縁層は熱成長二酸化シリコン、ＬＰ
ＣＶＤ窒化シリコンまたはこれらの組合せであったり、
高い絶縁率を有し、良好な同形性を有し、多結晶シリコ
ン層Ｐ２の全ての露出面を、極めて低い漏洩電流をもっ
て均一に覆いかつ絶縁し得るような任意の絶縁物からな
るものであって良い。
リコン層Ｐ２の露出面５１４ｅ、５１４ｒ、５１４ｆ、
５１４ｂ及び５１４ｔ上に亘って成長若しくは形成され
る。この絶縁層の厚さは１０ｎｍ〜２０ｎｍ以下であっ
て良い。またこの絶縁層は熱成長二酸化シリコン、ＬＰ
ＣＶＤ窒化シリコンまたはこれらの組合せであったり、
高い絶縁率を有し、良好な同形性を有し、多結晶シリコ
ン層Ｐ２の全ての露出面を、極めて低い漏洩電流をもっ
て均一に覆いかつ絶縁し得るような任意の絶縁物からな
るものであって良い。
【００２２】静電容量体の第２の電極は充電用絶縁層５
０９の上面に形成された第３の導電層５０４により形成
される。本実施例に於て、導電層５０４は、強度にドー
プされた多結晶シリコン層Ｐ３からなる。その厚さＺ
を、メモリセルアレイに於ける隣接する多結晶シリコン
層Ｐ２の電極５１４と、電極５１８との間隔であるとし
た場合に、Ｚ／２よりもやや大きいように定められる。
メモリアレイの密度が高い場合にはＺは１．０μｍ以下
であって、従って第３の導電層は約０．５μｍより厚い
ことを必要としない。このような厚さの選択は、アイラ
ンド５１４、５１８等の多結晶シリコン層Ｐ２からなる
側壁間の領域５２０に形成される極めて急峻な段部が多
結晶シリコン層Ｐ３により完全に埋められ、その次に形
成されるべき金属皮膜５１１が、破壊したりその他の問
題を生じることなく間隙５２０を覆うように定められ
る。第３の導電層５０４は、金属皮膜５１１により接触
されるべき、ビットラインコンタクト５１１ｃ等のメモ
リセルアレイ内の領域から、マスキング及びエッチング
の過程により除去される。次に、この構造体に対して比
較的厚い絶縁／平坦化層５１７が形成され、この層は通
常約１μｍの厚さを有する硼燐珪酸ガラス若しくはポリ
アミドからなるものであって良い。この層は流動性を有
するのであって、表面を平坦化すると共に、共通のドレ
イン５０１を用いるセル５１４、５１９等の間の間隙Ｙ
を埋めることができる。小型化された素子に於ては、こ
の間隙Ｙは２．０μｍのオーダーであって、従って１μ
ｍよりもやや大きい厚さを有する同形フィルム５１７を
用いることにより、この間隙により形成される急峻な段
部を簡単に平坦化することができる。
０９の上面に形成された第３の導電層５０４により形成
される。本実施例に於て、導電層５０４は、強度にドー
プされた多結晶シリコン層Ｐ３からなる。その厚さＺ
を、メモリセルアレイに於ける隣接する多結晶シリコン
層Ｐ２の電極５１４と、電極５１８との間隔であるとし
た場合に、Ｚ／２よりもやや大きいように定められる。
メモリアレイの密度が高い場合にはＺは１．０μｍ以下
であって、従って第３の導電層は約０．５μｍより厚い
ことを必要としない。このような厚さの選択は、アイラ
ンド５１４、５１８等の多結晶シリコン層Ｐ２からなる
側壁間の領域５２０に形成される極めて急峻な段部が多
結晶シリコン層Ｐ３により完全に埋められ、その次に形
成されるべき金属皮膜５１１が、破壊したりその他の問
題を生じることなく間隙５２０を覆うように定められ
る。第３の導電層５０４は、金属皮膜５１１により接触
されるべき、ビットラインコンタクト５１１ｃ等のメモ
リセルアレイ内の領域から、マスキング及びエッチング
の過程により除去される。次に、この構造体に対して比
較的厚い絶縁／平坦化層５１７が形成され、この層は通
常約１μｍの厚さを有する硼燐珪酸ガラス若しくはポリ
アミドからなるものであって良い。この層は流動性を有
するのであって、表面を平坦化すると共に、共通のドレ
イン５０１を用いるセル５１４、５１９等の間の間隙Ｙ
を埋めることができる。小型化された素子に於ては、こ
の間隙Ｙは２．０μｍのオーダーであって、従って１μ
ｍよりもやや大きい厚さを有する同形フィルム５１７を
用いることにより、この間隙により形成される急峻な段
部を簡単に平坦化することができる。
【００２３】連絡線開口５１１ｃが、異方性反応性イオ
ンエッチングによりこの層を通過するように垂直にエッ
チングされ、ドレイン領域５０１を露出すると共に、多
結晶シリコン層Ｐ１、Ｐ３との接触を可能にする。この
エッチング過程は、二酸化物とシリコンとの間に於て約
３０対１のエッチング選択度をもって行なうもので、多
結晶シリコン層Ｐ１、Ｐ３或いは開かれた連絡線に於け
るドレイン５０１に対して甚しいエッチングを行なうこ
となく層５１７の異なる厚さを通過して連絡線に対する
エッチングを行なうことができる。この連絡線開口内部
の急峻な垂直壁は、連絡線充填技術の１つを利用するこ
とを必要とする。例えば、Kotami等による、「A Highly
Reliable Selective CVD-W Using SiH 4 Reduction fo
r VLSI Contacts」、IEEE 1987 IEDM Digest of Techni
cal Abstracts、１７頁、は酸化物からなる垂直壁によ
り包囲された連絡線の内部にタングステンを選択的に形
成するための技術を開示している。Kotamiによれば、毎
分約０．３μｍの選択的な形成速度及び極めて低い接触
抵抗が達成された。このような連絡線充填技術が、上面
に近いようなレベル５１１ｂに至る極めて深い連絡線を
充填するための実用的な方法であって、これにより垂直
導電スタッド５２１を介して金属皮膜５１１とドレイン
領域５０１との間の電気的接触を容易に達成することが
できる。他の連絡線充填技術を利用することもできる。
例えば、連絡線開口の直径よりも大きい厚さを有するＣ
ＶＤタングステンシリサイド若しくは形成状態に於ける
ＬＰＣＶＤドープされた多結晶シリコンを全面的に形成
することによっても連絡線のキャビティを簡単に充填す
ることができ、ドレイン５０１と金属皮膜５１１との間
の直列接触抵抗を許容値以下に抑えることができる。或
いは、厚い導電性多結晶シリコン層Ｐ２自身を金属皮膜
５１１とドレイン５０１とを接続する垂直スタッドとし
て用いることもできる。この場合、埋設接触開口５１５
を、多結晶シリコン層Ｐ２の形成に先立って、ソース領
域５０２ばかりでなく、多結晶シリコン層Ｐ２スタッド
が形成されるべき部分の下側の共通なドレイン領域５０
１に対しても絶縁層５１２を貫通するように設けなけれ
ばならない。また、この場合、多結晶シリコン層Ｐ３
は、平坦化層５１７の形成に先立って多結晶シリコン層
Ｐ２スタッドから注意深く除去しておくことにより、多
結晶シリコン層Ｐ３（即ち電極）とドレイン５０１若し
くは金属皮膜５１１との間の短絡を防ぐようにしてい
る。
ンエッチングによりこの層を通過するように垂直にエッ
チングされ、ドレイン領域５０１を露出すると共に、多
結晶シリコン層Ｐ１、Ｐ３との接触を可能にする。この
エッチング過程は、二酸化物とシリコンとの間に於て約
３０対１のエッチング選択度をもって行なうもので、多
結晶シリコン層Ｐ１、Ｐ３或いは開かれた連絡線に於け
るドレイン５０１に対して甚しいエッチングを行なうこ
となく層５１７の異なる厚さを通過して連絡線に対する
エッチングを行なうことができる。この連絡線開口内部
の急峻な垂直壁は、連絡線充填技術の１つを利用するこ
とを必要とする。例えば、Kotami等による、「A Highly
Reliable Selective CVD-W Using SiH 4 Reduction fo
r VLSI Contacts」、IEEE 1987 IEDM Digest of Techni
cal Abstracts、１７頁、は酸化物からなる垂直壁によ
り包囲された連絡線の内部にタングステンを選択的に形
成するための技術を開示している。Kotamiによれば、毎
分約０．３μｍの選択的な形成速度及び極めて低い接触
抵抗が達成された。このような連絡線充填技術が、上面
に近いようなレベル５１１ｂに至る極めて深い連絡線を
充填するための実用的な方法であって、これにより垂直
導電スタッド５２１を介して金属皮膜５１１とドレイン
領域５０１との間の電気的接触を容易に達成することが
できる。他の連絡線充填技術を利用することもできる。
例えば、連絡線開口の直径よりも大きい厚さを有するＣ
ＶＤタングステンシリサイド若しくは形成状態に於ける
ＬＰＣＶＤドープされた多結晶シリコンを全面的に形成
することによっても連絡線のキャビティを簡単に充填す
ることができ、ドレイン５０１と金属皮膜５１１との間
の直列接触抵抗を許容値以下に抑えることができる。或
いは、厚い導電性多結晶シリコン層Ｐ２自身を金属皮膜
５１１とドレイン５０１とを接続する垂直スタッドとし
て用いることもできる。この場合、埋設接触開口５１５
を、多結晶シリコン層Ｐ２の形成に先立って、ソース領
域５０２ばかりでなく、多結晶シリコン層Ｐ２スタッド
が形成されるべき部分の下側の共通なドレイン領域５０
１に対しても絶縁層５１２を貫通するように設けなけれ
ばならない。また、この場合、多結晶シリコン層Ｐ３
は、平坦化層５１７の形成に先立って多結晶シリコン層
Ｐ２スタッドから注意深く除去しておくことにより、多
結晶シリコン層Ｐ３（即ち電極）とドレイン５０１若し
くは金属皮膜５１１との間の短絡を防ぐようにしてい
る。
【００２４】セル５００のＤＲＡＭ構造に着目すること
により理解されるように、静電容量体Ｃの２つの電極の
いずれかを、今まで利用されなかったような厚さの多結
晶シリコン層Ｐ２からなるものとすることは、注意深く
平坦化操作により平坦化されなければならないような平
面形状を形成することから、デバイスのサイズを小型化
しようとする従来の思想とは相反するものである。しか
しながら、この表面形状に関する問題は２つのファクタ
により軽減される。第１に、素子の小型化が図られるこ
とにより、１セル当りの占める面積が極めて小さくなっ
ている。したがって、隣接するセルの多結晶シリコンＰ
２が互いに極めて近接していることから、同形フィルム
５０４、５１７等によりこれらの間の空隙（例えばＺ、
Ｙ等）を埋めることは比較的容易である。第２に、発展
した集積回路に於て３層或いは４層の金属皮膜を用いる
ことが一般的になりつつあり、それに伴い、急峻な垂直
壁構造に固有な段部を覆う際の問題を、改良された平坦
化過程或いは深い連絡線を充填する技術により克服でき
るようになったことである。
により理解されるように、静電容量体Ｃの２つの電極の
いずれかを、今まで利用されなかったような厚さの多結
晶シリコン層Ｐ２からなるものとすることは、注意深く
平坦化操作により平坦化されなければならないような平
面形状を形成することから、デバイスのサイズを小型化
しようとする従来の思想とは相反するものである。しか
しながら、この表面形状に関する問題は２つのファクタ
により軽減される。第１に、素子の小型化が図られるこ
とにより、１セル当りの占める面積が極めて小さくなっ
ている。したがって、隣接するセルの多結晶シリコンＰ
２が互いに極めて近接していることから、同形フィルム
５０４、５１７等によりこれらの間の空隙（例えばＺ、
Ｙ等）を埋めることは比較的容易である。第２に、発展
した集積回路に於て３層或いは４層の金属皮膜を用いる
ことが一般的になりつつあり、それに伴い、急峻な垂直
壁構造に固有な段部を覆う際の問題を、改良された平坦
化過程或いは深い連絡線を充填する技術により克服でき
るようになったことである。
【００２５】図６のセル５００の構造を図４に示された
最も単純なトレンチ静電容量体ＤＲＡＭセル４００と比
較することより理解されるように、多結晶シリコン層Ｐ
２の垂直壁５１４ｌ、５１４ｒのエッチングは、細幅の
開口を有するトレンチの内部に垂直壁４１６をエッチン
グすることに比較して、前者の場合には自然なエッチン
グのストッパがあるのに対して後者にはそれがないこと
から、或いはまたエッチングされた材料が再び形成され
るといった或いは汚染物質の捕捉といった問題が少ない
ことから、かなり容易に行なうことができる。セル５０
０に於ける平坦化過程及び連絡線の充填は、セル４００
に於ける深くかつ細幅のトレンチを適切に埋めることに
伴う問題と同様のものである。
最も単純なトレンチ静電容量体ＤＲＡＭセル４００と比
較することより理解されるように、多結晶シリコン層Ｐ
２の垂直壁５１４ｌ、５１４ｒのエッチングは、細幅の
開口を有するトレンチの内部に垂直壁４１６をエッチン
グすることに比較して、前者の場合には自然なエッチン
グのストッパがあるのに対して後者にはそれがないこと
から、或いはまたエッチングされた材料が再び形成され
るといった或いは汚染物質の捕捉といった問題が少ない
ことから、かなり容易に行なうことができる。セル５０
０に於ける平坦化過程及び連絡線の充填は、セル４００
に於ける深くかつ細幅のトレンチを適切に埋めることに
伴う問題と同様のものである。
【００２６】しかしながら、セル５００の静電容量体構
造は、発達したトレンチＤＲＡＭセルに於ける静電容量
体構造よりも遙かに容易に実施することができる。例え
ば、最も進歩したトレンチ静電容量体は、トレンチのキ
ャビティの内部に埋設された２つの薄い多結晶シリコン
層間に、極めて薄い絶縁層を用いることにより静電容量
体を構成している。開口の直径が０．７μｍ以下である
ようなトレンチの数μｍの深さの部分にこのような充電
用絶縁層を高品質に形成することは極めて困難である。
例えば、T. Kaga等による、「A 4.2 Micron2 Half-VCC
Sheath-Plate Capacitor DRAM Cell with Self-Aligned
Buried Plate-Wiring」、IEEE 1987 IEDM Digest of T
echnical Abstructs、３３２頁、を参照されたい。
造は、発達したトレンチＤＲＡＭセルに於ける静電容量
体構造よりも遙かに容易に実施することができる。例え
ば、最も進歩したトレンチ静電容量体は、トレンチのキ
ャビティの内部に埋設された２つの薄い多結晶シリコン
層間に、極めて薄い絶縁層を用いることにより静電容量
体を構成している。開口の直径が０．７μｍ以下である
ようなトレンチの数μｍの深さの部分にこのような充電
用絶縁層を高品質に形成することは極めて困難である。
例えば、T. Kaga等による、「A 4.2 Micron2 Half-VCC
Sheath-Plate Capacitor DRAM Cell with Self-Aligned
Buried Plate-Wiring」、IEEE 1987 IEDM Digest of T
echnical Abstructs、３３２頁、を参照されたい。
【００２７】本発明に基づく新規な側壁静電容量体（Ｓ
2Ｃ）セルの従来技術に基づくトレンチ静電容量体セル
に対する明瞭な利点は、Ｓ2Ｃセルがα粒子の照射や表
面に於ける漏洩電流によるソフトエラーに対して過敏で
ない点にある。これは、Ｓ2Ｃセルに蓄積された電荷の
多くが、シリコン基層から離れた両電極Ｐ２、Ｐ３間の
垂直側壁及び上面に位置していることによるものであ
る。それに対して、トレンチ静電容量体は、照射された
α粒子により生成する電荷キャリアにより最も影響を受
け易い基層内部に位置している。
2Ｃ）セルの従来技術に基づくトレンチ静電容量体セル
に対する明瞭な利点は、Ｓ2Ｃセルがα粒子の照射や表
面に於ける漏洩電流によるソフトエラーに対して過敏で
ない点にある。これは、Ｓ2Ｃセルに蓄積された電荷の
多くが、シリコン基層から離れた両電極Ｐ２、Ｐ３間の
垂直側壁及び上面に位置していることによるものであ
る。それに対して、トレンチ静電容量体は、照射された
α粒子により生成する電荷キャリアにより最も影響を受
け易い基層内部に位置している。
【００２８】新規なＳ2Ｃセルの電荷蓄積能力を適切に
評価するために、３つの異なる種類のセルの比較を行な
った。これらの３つのセルは、図３に示された従来技術
に基づく積上げ式静電容量体セル３００と、図４に示さ
れた従来技術に基づく積上げ式静電容量体セル４００
と、図６に示されたＳ2Ｃセル５００であり、これらは
同一のセル面積及び同一の充電用絶縁層厚さを有するよ
うに基準化されている。セル４００として、上記した文
献のKaga氏により提案されたセルを用いたが、そのセル
は１．３μｍ×３．２μｍ＝４．２μｍ2の寸法を有す
る。これは、５．５ｎｍの厚さを有する充電用絶縁層
と、５１ｆＦの静電容量を達成するべく３．０μｍの深
さをもって設けられたトレンチとを有する。トレンチ内
部に埋設された静電容量体の電極の有効全面積は約９．
０μｍ2であった。同一のセル領域（４．２μｍ2）を有
し、同一の充電用絶縁層厚さを有し、３．０μｍの厚さ
の多結晶シリコン層を有するＳ2Ｃセル５００の有効な
全蓄積領域が次の式により与えられる。
評価するために、３つの異なる種類のセルの比較を行な
った。これらの３つのセルは、図３に示された従来技術
に基づく積上げ式静電容量体セル３００と、図４に示さ
れた従来技術に基づく積上げ式静電容量体セル４００
と、図６に示されたＳ2Ｃセル５００であり、これらは
同一のセル面積及び同一の充電用絶縁層厚さを有するよ
うに基準化されている。セル４００として、上記した文
献のKaga氏により提案されたセルを用いたが、そのセル
は１．３μｍ×３．２μｍ＝４．２μｍ2の寸法を有す
る。これは、５．５ｎｍの厚さを有する充電用絶縁層
と、５１ｆＦの静電容量を達成するべく３．０μｍの深
さをもって設けられたトレンチとを有する。トレンチ内
部に埋設された静電容量体の電極の有効全面積は約９．
０μｍ2であった。同一のセル領域（４．２μｍ2）を有
し、同一の充電用絶縁層厚さを有し、３．０μｍの厚さ
の多結晶シリコン層を有するＳ2Ｃセル５００の有効な
全蓄積領域が次の式により与えられる。
【００２９】Ａ＝ｓ＋ｔ 但し、 Ａ＝静電容量体Ｃの蓄積面積 ｓ＝多結晶シリコン層Ｐ２の側壁表面積 ｔ＝多結晶シリコン層Ｐ２の上面の面積 従って、 Ａ＝（２×１．６×３．０＋２×０．６×３．０）＋（１×１．６×０．６） ＝（９．６＋３．６）＋０．９６ ＝１４．２μｍ2
【００３０】従って、セル５００の静電容量が８０．５
ｆＦ即ち従来技術に基づくトレンチセル４００よりも５
８％多い静電容量を有するものであった。重要なこと
は、セル５００に於ける静電容量の増大量の多くが側壁
領域（１３．２／１４．２＝９３％）から得られたこと
である。それに対して、同じ４．２μｍ2の表面積を有
し同一の絶縁層厚さを有するが多結晶シリコン層Ｐ２の
厚さが０．３μｍであるセル３００にあっては、その有
効な全蓄積領域が次の式により与えられ、 Ａ＝ｓ＋ｔ 即ち、 Ａ＝（２×１．６×０．３＋２×０．６×０．３）＋（１×１．６×０．６） ＝（０．９６＋０．３６）＋０．９６ ＝２．３μｍ2
ｆＦ即ち従来技術に基づくトレンチセル４００よりも５
８％多い静電容量を有するものであった。重要なこと
は、セル５００に於ける静電容量の増大量の多くが側壁
領域（１３．２／１４．２＝９３％）から得られたこと
である。それに対して、同じ４．２μｍ2の表面積を有
し同一の絶縁層厚さを有するが多結晶シリコン層Ｐ２の
厚さが０．３μｍであるセル３００にあっては、その有
効な全蓄積領域が次の式により与えられ、 Ａ＝ｓ＋ｔ 即ち、 Ａ＝（２×１．６×０．３＋２×０．６×０．３）＋（１×１．６×０．６） ＝（０．９６＋０．３６）＋０．９６ ＝２．３μｍ2
【００３１】従って、セル３００は、１３．０ｆＦの静
電容量を有し、Ｔａｇａ氏のセル４００の２５％に過ぎ
ず、Ｓ2Ｃセルの１６．２％に過ぎない。
電容量を有し、Ｔａｇａ氏のセル４００の２５％に過ぎ
ず、Ｓ2Ｃセルの１６．２％に過ぎない。
【００３２】セルを充分な安定性をもって動作させるた
めには少なくとも約３０ｆＦの静電容量を必要とする。
明かに、セル３００はそのように大きな静電容量を確保
できないものであり、そのために、多くの場合、ＤＲＡ
Ｍ素子としてトレンチセル４００に置き換えられてきて
いる。しかしながら、Ｓ2Ｃセル５００は、トレンチセ
ル４００よりも単位面積当りの静電容量をかなり大きく
取ることができ、将来、セルの小型化を図り、トレンチ
セルの静電容量が３０ｆＦのレベルに到達したような場
合には、Ｓ2Ｃセル５００がトレンチセル４００に代わ
って広く採用されることとなろう。
めには少なくとも約３０ｆＦの静電容量を必要とする。
明かに、セル３００はそのように大きな静電容量を確保
できないものであり、そのために、多くの場合、ＤＲＡ
Ｍ素子としてトレンチセル４００に置き換えられてきて
いる。しかしながら、Ｓ2Ｃセル５００は、トレンチセ
ル４００よりも単位面積当りの静電容量をかなり大きく
取ることができ、将来、セルの小型化を図り、トレンチ
セルの静電容量が３０ｆＦのレベルに到達したような場
合には、Ｓ2Ｃセル５００がトレンチセル４００に代わ
って広く採用されることとなろう。
【００３３】セル５００が単位面積当り大きな静電容量
を有することからその余裕を利用して最も厳しいデバイ
スのパラメータを緩和することができる。例えば、多結
晶シリコン層Ｐ２の厚さを約５８％削減して２．０μｍ
以下とし、或いは充電用絶縁層の厚さを約５８％増大さ
せ、或いはセル自体を約２５％小さくした場合でも、５
０ｆＦを超える最低限の静電容量を確保することができ
る。
を有することからその余裕を利用して最も厳しいデバイ
スのパラメータを緩和することができる。例えば、多結
晶シリコン層Ｐ２の厚さを約５８％削減して２．０μｍ
以下とし、或いは充電用絶縁層の厚さを約５８％増大さ
せ、或いはセル自体を約２５％小さくした場合でも、５
０ｆＦを超える最低限の静電容量を確保することができ
る。
【００３４】Ｓ2Ｃセルの別の利点は、トレンチが電荷
を蓄積するために用いられていないことから、図５、図
６に示された絶縁分離層５０７に代えて、活性デバイス
表面領域の周囲を包囲する細幅の分離トレンチを用いる
ことによりセルサイズを更に小さくすることができる。
を蓄積するために用いられていないことから、図５、図
６に示された絶縁分離層５０７に代えて、活性デバイス
表面領域の周囲を包囲する細幅の分離トレンチを用いる
ことによりセルサイズを更に小さくすることができる。
【００３５】ＤＲＡＭメモリチップに於ては、メモリセ
ルのアレイが周辺回路により包囲されている。多結晶シ
リコン層Ｐ２が、全ての周辺回路領域からエッチングに
より除去され、多結晶シリコン層Ｐ１、Ｐ３をゲート及
び相互接続線の材料として利用することができる。この
周辺回路に於ては、段差部分を覆うことに伴う問題が生
じない。しかしながら、メモリアレイと周辺領域との間
の境界部に於ては、多結晶シリコン層Ｐ２の導入に伴う
垂直壁による急峻な垂直段差が形成される。従って、垂
直相互接続スタッド等の手段を、アレイ内部の金属皮膜
ライン５１１とアレイに接続されるべき周辺領域の金属
皮膜との間のジャンパーとして用いなければならない。
複数レベルの金属皮膜を用いることによりこのようなジ
ャンパー線の形成を単純化することができる。
ルのアレイが周辺回路により包囲されている。多結晶シ
リコン層Ｐ２が、全ての周辺回路領域からエッチングに
より除去され、多結晶シリコン層Ｐ１、Ｐ３をゲート及
び相互接続線の材料として利用することができる。この
周辺回路に於ては、段差部分を覆うことに伴う問題が生
じない。しかしながら、メモリアレイと周辺領域との間
の境界部に於ては、多結晶シリコン層Ｐ２の導入に伴う
垂直壁による急峻な垂直段差が形成される。従って、垂
直相互接続スタッド等の手段を、アレイ内部の金属皮膜
ライン５１１とアレイに接続されるべき周辺領域の金属
皮膜との間のジャンパーとして用いなければならない。
複数レベルの金属皮膜を用いることによりこのようなジ
ャンパー線の形成を単純化することができる。
【００３６】Ｓ2Ｃセルに附随する１つの問題は、金属
相互接続線５１１を郭成するためのフォトリソグラフィ
過程に於て発生する。現在用いられている最も進歩した
リソグラフィマスク整合機は、３．０μｍ以下の焦点深
度を有する。従って、多結晶シリコンＰ２の厚さの分だ
け高いメモリアレイの内部及び周辺部の層５１１に対し
て同時に適切に焦点を結ぶことが困難である。しかしな
がら、Ｘ線リソグラフィによればこのような焦点深度に
伴う問題が発生しない。この問題はいくつかの方法によ
り回避することができる。その１つは、金属皮膜５１１
をメモリアレイ内のみに於て用い、周辺部には別の金属
皮膜を用いることである。第２の方法は、層５１７に用
いられた厚い酸化物若しくはポリアミド層を用いて周辺
部を平坦化することである。第３の方法は、アレイを形
成するべき領域のシリコンに対してエッチングを行な
い、或いはアレイの外側の周辺部にシリコンエピタキシ
ャル層を選択的に成長させることをもってシリコン基層
に段差を形成することにより、メモリアレイの表面と周
辺部の表面とを、マスク整合機の同一焦点深度内に位置
するように概ね同一の高さにすることからなる。
相互接続線５１１を郭成するためのフォトリソグラフィ
過程に於て発生する。現在用いられている最も進歩した
リソグラフィマスク整合機は、３．０μｍ以下の焦点深
度を有する。従って、多結晶シリコンＰ２の厚さの分だ
け高いメモリアレイの内部及び周辺部の層５１１に対し
て同時に適切に焦点を結ぶことが困難である。しかしな
がら、Ｘ線リソグラフィによればこのような焦点深度に
伴う問題が発生しない。この問題はいくつかの方法によ
り回避することができる。その１つは、金属皮膜５１１
をメモリアレイ内のみに於て用い、周辺部には別の金属
皮膜を用いることである。第２の方法は、層５１７に用
いられた厚い酸化物若しくはポリアミド層を用いて周辺
部を平坦化することである。第３の方法は、アレイを形
成するべき領域のシリコンに対してエッチングを行な
い、或いはアレイの外側の周辺部にシリコンエピタキシ
ャル層を選択的に成長させることをもってシリコン基層
に段差を形成することにより、メモリアレイの表面と周
辺部の表面とを、マスク整合機の同一焦点深度内に位置
するように概ね同一の高さにすることからなる。
【００３７】第４の方法は、ビットライン或いはワード
ラインが電極Ｐ２の上面５１４ｔの表面を横切る必要が
ないようにしてビットライン或いはワードラインの金属
皮膜による段差を覆うことに伴う問題を回避することで
ある。例えば、図５に示されたセル５００は、２００ｎ
ｍ以下といったやや薄い電極Ｐ３を有するように変更
し、隣接するＰ２アイランド５１４、５２４間のギャッ
プＸを意図的に完全には充填しないようにすることから
なる。このギャップの残りの空隙は、耐熱金属、ＬＰＣ
ＶＤタングステンシリサイド或いはアルミニウムなどか
らなる金属製ビットラインを延在させるために利用する
ことができる。このようにして、金属ラインが、急峻な
垂直壁を有する峡谷の内部を流れる川の様に、これらの
金属ラインが静電容量体の上面上を横切るのではなく、
それに沿って延在させることとなる。
ラインが電極Ｐ２の上面５１４ｔの表面を横切る必要が
ないようにしてビットライン或いはワードラインの金属
皮膜による段差を覆うことに伴う問題を回避することで
ある。例えば、図５に示されたセル５００は、２００ｎ
ｍ以下といったやや薄い電極Ｐ３を有するように変更
し、隣接するＰ２アイランド５１４、５２４間のギャッ
プＸを意図的に完全には充填しないようにすることから
なる。このギャップの残りの空隙は、耐熱金属、ＬＰＣ
ＶＤタングステンシリサイド或いはアルミニウムなどか
らなる金属製ビットラインを延在させるために利用する
ことができる。このようにして、金属ラインが、急峻な
垂直壁を有する峡谷の内部を流れる川の様に、これらの
金属ラインが静電容量体の上面上を横切るのではなく、
それに沿って延在させることとなる。
【００３８】側壁静電容量体セルを用いたマルチポート
ＤＲＡＭ それぞれ固有のトランスファーゲート（ワードライン）
及びドレインコンタクト（ビットライン）を備える異な
るＤＲＡＭセルに属する２つ以上の静電容量体のための
相互接続線としても図５に示された静電容量体の電極Ｐ
２を利用することにより側壁静電容量体の汎用性を利用
することができる。デュアルポートＳ2ＣＤＲＡＭセル
６００の一例が図８に於て平面図により示されている。
図示を明瞭化するため、電極Ｐ２の周縁部を包囲しその
表面形状を平坦化するための第２の電極Ｐ３が図示省略
されている。同一のセルが図９に模式化して示されてい
る。デュアルポートＲＡＭは通常、データベースを共有
化するよう２つのシステム間に於てデータインターフェ
イスが必要となるような用途に用いられる。各システム
ＩＯポートは全てのメモリ番地を個々に呼び出すことが
でき、各番地に記憶されているデータを読み出し或いは
変更することができる。従って、各ポートは、共有され
るべきデータの各番地のための専用のワードライン及び
専用のビットラインを必要とする。例えば、１組のワー
ドライン及びビットラインの組を、第１のクロックサイ
クルに従ってメモリにデータを書き込むために用い、他
方のワードライン及びビットラインの組を第２のクロッ
クサイクルに従ってデータを読み出すために用いるよう
なＦＩＦＯ（ファーストイン・ファーストアウト）メモ
リとしてデュアルポートＲＡＭを用いることができる。
ＤＲＡＭ それぞれ固有のトランスファーゲート（ワードライン）
及びドレインコンタクト（ビットライン）を備える異な
るＤＲＡＭセルに属する２つ以上の静電容量体のための
相互接続線としても図５に示された静電容量体の電極Ｐ
２を利用することにより側壁静電容量体の汎用性を利用
することができる。デュアルポートＳ2ＣＤＲＡＭセル
６００の一例が図８に於て平面図により示されている。
図示を明瞭化するため、電極Ｐ２の周縁部を包囲しその
表面形状を平坦化するための第２の電極Ｐ３が図示省略
されている。同一のセルが図９に模式化して示されてい
る。デュアルポートＲＡＭは通常、データベースを共有
化するよう２つのシステム間に於てデータインターフェ
イスが必要となるような用途に用いられる。各システム
ＩＯポートは全てのメモリ番地を個々に呼び出すことが
でき、各番地に記憶されているデータを読み出し或いは
変更することができる。従って、各ポートは、共有され
るべきデータの各番地のための専用のワードライン及び
専用のビットラインを必要とする。例えば、１組のワー
ドライン及びビットラインの組を、第１のクロックサイ
クルに従ってメモリにデータを書き込むために用い、他
方のワードライン及びビットラインの組を第２のクロッ
クサイクルに従ってデータを読み出すために用いるよう
なＦＩＦＯ（ファーストイン・ファーストアウト）メモ
リとしてデュアルポートＲＡＭを用いることができる。
【００３９】従来技術に基づくマルチポートＲＡＭは一
般にスタティックＲＡＭフリップフロップ記憶要素を用
いるものからなる。最近発行された、T. Sakurai等によ
る、「Transparent Refresh DRAM (TRED) Using Dual P
ort DRAM Cell」、IEEE 1988Custom Integrated Circui
ts Conference、４．３．１頁、にはデュアルポートＤ
ＲＡＭセルに関する記載が見られる。Sakuraiは、２つ
の隣接するセルの平坦な静電容量体を組合せることによ
りデュアルポートＤＲＡＭセルを構成した。その際、静
電容量は、セルの面積と共に、標準的なＤＲＡＭセルに
対して約２倍に増大した。静電容量を２倍にすること
は、１つではなく２つのビットラインのビットライン静
電容量を正しく駆動するために充分に大きな電荷を蓄積
していることを必要とするような、２つのポートから共
通のセルを同時にアクセスするような場合に必要とな
る。Sakuraiは、２つのポートのいずれかを周期的なリ
フレッシュ動作のために用い、他方のポートをリード／
ライトのみのために用い、従って何らリフレッシュのた
めに用いられないような、スタティックＲＡＭに代わる
デュアルポートＤＲＡＭの使用を提案した。このような
デュアルポートＲＡＭを構成するためにセルの面積を２
倍にしても、セルの寸法を、フリップフロップスタティ
ックＲＡＭセルの寸法よりも小さくすることができる。
般にスタティックＲＡＭフリップフロップ記憶要素を用
いるものからなる。最近発行された、T. Sakurai等によ
る、「Transparent Refresh DRAM (TRED) Using Dual P
ort DRAM Cell」、IEEE 1988Custom Integrated Circui
ts Conference、４．３．１頁、にはデュアルポートＤ
ＲＡＭセルに関する記載が見られる。Sakuraiは、２つ
の隣接するセルの平坦な静電容量体を組合せることによ
りデュアルポートＤＲＡＭセルを構成した。その際、静
電容量は、セルの面積と共に、標準的なＤＲＡＭセルに
対して約２倍に増大した。静電容量を２倍にすること
は、１つではなく２つのビットラインのビットライン静
電容量を正しく駆動するために充分に大きな電荷を蓄積
していることを必要とするような、２つのポートから共
通のセルを同時にアクセスするような場合に必要とな
る。Sakuraiは、２つのポートのいずれかを周期的なリ
フレッシュ動作のために用い、他方のポートをリード／
ライトのみのために用い、従って何らリフレッシュのた
めに用いられないような、スタティックＲＡＭに代わる
デュアルポートＤＲＡＭの使用を提案した。このような
デュアルポートＲＡＭを構成するためにセルの面積を２
倍にしても、セルの寸法を、フリップフロップスタティ
ックＲＡＭセルの寸法よりも小さくすることができる。
【００４０】本発明に基づくＳ2Ｃ構造は、少なくとも
次のような理由によりマルチプルポート動作のために特
に好適である。第１に、電極Ｐ２が導電体でもあり、こ
の導電体を、トランジスタＴ１、Ｔ２（図８）等の任意
の数のトランジスタを作動させ、共通なデータを共有す
る全ての埋設接触開口（例えば開口６１５ａ、６１５
ｂ）間の電気的な接続線６２２を提供するために用いる
ことができる。このような多結晶シリコン層Ｐ２による
相互接続の働きは、各番地を共用するポートの数が増大
すればするほど重要なものとなる。即ち、Ｓ2Ｃ構造
は、３ポート、４ポートといった多ポートＤＲＡＭセル
を構築する上で高いフレキシビリティを提供する。第２
に、電極Ｐ２をセルの非使用領域を覆い、急峻な垂直壁
の表面積及びその上面の表面積を増大させることにより
静電容量体Ｃの静電容量を増大させるように構成するこ
とができる。これは、電荷の蓄積のために比較的小さな
しかも動かすことの出来ない領域のみを利用し得るよう
なプレーナ若しくはトレンチ静電容量体に於ては不可能
なことであった。例えば、図５に示された単一ポートＤ
ＲＡＭセル５００を図８に示されたデュアルポートＤＲ
ＡＭセル６００と比較することより次の関係を得ること
ができる。
次のような理由によりマルチプルポート動作のために特
に好適である。第１に、電極Ｐ２が導電体でもあり、こ
の導電体を、トランジスタＴ１、Ｔ２（図８）等の任意
の数のトランジスタを作動させ、共通なデータを共有す
る全ての埋設接触開口（例えば開口６１５ａ、６１５
ｂ）間の電気的な接続線６２２を提供するために用いる
ことができる。このような多結晶シリコン層Ｐ２による
相互接続の働きは、各番地を共用するポートの数が増大
すればするほど重要なものとなる。即ち、Ｓ2Ｃ構造
は、３ポート、４ポートといった多ポートＤＲＡＭセル
を構築する上で高いフレキシビリティを提供する。第２
に、電極Ｐ２をセルの非使用領域を覆い、急峻な垂直壁
の表面積及びその上面の表面積を増大させることにより
静電容量体Ｃの静電容量を増大させるように構成するこ
とができる。これは、電荷の蓄積のために比較的小さな
しかも動かすことの出来ない領域のみを利用し得るよう
なプレーナ若しくはトレンチ静電容量体に於ては不可能
なことであった。例えば、図５に示された単一ポートＤ
ＲＡＭセル５００を図８に示されたデュアルポートＤＲ
ＡＭセル６００と比較することより次の関係を得ること
ができる。
【００４１】 セル６００の表面積／セル５００の表面積＝２．５／１ セル６００の静電容量／セル５００の静電容量＝２．９
／１
／１
【００４２】このようにセル毎の静電容量を比較的大き
くすることにより２つのポートから同時にアクセスが行
なわれた場合の安定性を確保することができる。しか
も、静電容量は、第３、第４或いは第５のポートを付加
することにより更に増大させることができる。例えば、
５−ポートＤＲＡＭは、単一ポートＤＲＡＭよりも５倍
の静電容量を必要とするが、データを共有する５つのノ
ードの全てを相互接続する多結晶シリコン層Ｐ２が設け
られていることから、５−ポートセルに必要となる静電
容量は単一ポートＤＲＡＭの静電容量の７〜１０倍であ
って良い。
くすることにより２つのポートから同時にアクセスが行
なわれた場合の安定性を確保することができる。しか
も、静電容量は、第３、第４或いは第５のポートを付加
することにより更に増大させることができる。例えば、
５−ポートＤＲＡＭは、単一ポートＤＲＡＭよりも５倍
の静電容量を必要とするが、データを共有する５つのノ
ードの全てを相互接続する多結晶シリコン層Ｐ２が設け
られていることから、５−ポートセルに必要となる静電
容量は単一ポートＤＲＡＭの静電容量の７〜１０倍であ
って良い。
【００４３】側壁静電容量体セルを用いた複数状態ＤＲ
ＡＭ Ｓ2Ｃセルは、その単位面積当りの静電容量が高くかつ
α粒子による影響を受けにくいことから、１セル当り１
ビットよりも大きい記憶容量を即ち２つ以上の荷電状態
を有するのに適している。例えば、Ｓ2Ｃセルの最小サ
イズを、リソグラフィにより可能な最小のサイズに対し
て７０％を増大させることができる。これにより、拡大
されたセルの製造がかなり容易になる。多結晶シリコン
Ｐ２の垂直壁の面積を増大させることに伴い静電容量は
約１００％増大する。これは、４つの記憶状態のそれぞ
れに与えられた信号マージンを犠牲にすることなく、拡
大されたセルに於て２ビット（即ち４つの異なる状態）
を記憶することを可能にする。その結果、ビット当りの
面積が１５％削減され、製造過程に伴う許容誤差がかな
り緩和される。アクセス速度を犠牲にすることなく４つ
の記憶状態のいずれかを検出するための方法が、T. Fur
uyama等による、「An Experimental 2 Bits/Cell Stora
ge DRAM for Macro Cell or Memory-on-Logic Applicat
ion」、IEEE1988 Custom Integrated Circuits Confere
nce、４．４．１頁、に開示されている。
ＡＭ Ｓ2Ｃセルは、その単位面積当りの静電容量が高くかつ
α粒子による影響を受けにくいことから、１セル当り１
ビットよりも大きい記憶容量を即ち２つ以上の荷電状態
を有するのに適している。例えば、Ｓ2Ｃセルの最小サ
イズを、リソグラフィにより可能な最小のサイズに対し
て７０％を増大させることができる。これにより、拡大
されたセルの製造がかなり容易になる。多結晶シリコン
Ｐ２の垂直壁の面積を増大させることに伴い静電容量は
約１００％増大する。これは、４つの記憶状態のそれぞ
れに与えられた信号マージンを犠牲にすることなく、拡
大されたセルに於て２ビット（即ち４つの異なる状態）
を記憶することを可能にする。その結果、ビット当りの
面積が１５％削減され、製造過程に伴う許容誤差がかな
り緩和される。アクセス速度を犠牲にすることなく４つ
の記憶状態のいずれかを検出するための方法が、T. Fur
uyama等による、「An Experimental 2 Bits/Cell Stora
ge DRAM for Macro Cell or Memory-on-Logic Applicat
ion」、IEEE1988 Custom Integrated Circuits Confere
nce、４．４．１頁、に開示されている。
【００４４】記憶データの自己増幅機能を有する側壁静
電容量体ＤＲＡＭ Ｓ2Ｃセルの汎用性は、自らの静電容量に蓄積される電
荷をトランジスタにより増幅し得るようなＤＲＡＭセル
にも適用することができる。自己信号増幅能力を有する
公知技術に基づくＤＲＡＭセルの例としては、同一出願
人による米国特許第４、６１２、６２９号明細書に開示
されたものがある。
電容量体ＤＲＡＭ Ｓ2Ｃセルの汎用性は、自らの静電容量に蓄積される電
荷をトランジスタにより増幅し得るようなＤＲＡＭセル
にも適用することができる。自己信号増幅能力を有する
公知技術に基づくＤＲＡＭセルの例としては、同一出願
人による米国特許第４、６１２、６２９号明細書に開示
されたものがある。
【００４５】図１０及び図１１は、本発明に基づき構築
し得る自己増幅型ＤＲＡＭセルの１つを示す平面図及び
断面図である。セル７００は、電荷を蓄積するばかりで
なく、セレクトリードトランジスタＴRに接続されたＭ
ＯＳセンス（リード）トランジスタＴSのゲートとして
も機能する静電容量体Ｃの電極７１４を形成するべき多
結晶シリコン層Ｐ２を用いる。電荷は、ライトトランジ
スタＴwのみを介して静電容量体Ｃに書き込み或いは除
去することができる。ライトトランジスタＴWのソース
７０２は、埋設接触開口７１５を介して電極Ｐ２に接続
されている。多結晶シリコン層Ｐ３は、固定された電位
Ｖplate（即ち接地電位若しくは電源電位）に保持され
た第２の電極７０４を構成するために用いられる。金属
ビットライン７１１は、それぞれ連絡線開口７２１ａ、
７２１ｂを介してライト及びリードトランジスタＴW、
ＴRのドレイン７０１ｗ、７０１ｒに接触している。別
の実施例に於ては、ライト及びリードトランジスタにつ
いて異なるビットラインが用いられている。センストラ
ンジスタＴSは接地電位に保持された埋設ソース拡散領
域７３０を有する。
し得る自己増幅型ＤＲＡＭセルの１つを示す平面図及び
断面図である。セル７００は、電荷を蓄積するばかりで
なく、セレクトリードトランジスタＴRに接続されたＭ
ＯＳセンス（リード）トランジスタＴSのゲートとして
も機能する静電容量体Ｃの電極７１４を形成するべき多
結晶シリコン層Ｐ２を用いる。電荷は、ライトトランジ
スタＴwのみを介して静電容量体Ｃに書き込み或いは除
去することができる。ライトトランジスタＴWのソース
７０２は、埋設接触開口７１５を介して電極Ｐ２に接続
されている。多結晶シリコン層Ｐ３は、固定された電位
Ｖplate（即ち接地電位若しくは電源電位）に保持され
た第２の電極７０４を構成するために用いられる。金属
ビットライン７１１は、それぞれ連絡線開口７２１ａ、
７２１ｂを介してライト及びリードトランジスタＴW、
ＴRのドレイン７０１ｗ、７０１ｒに接触している。別
の実施例に於ては、ライト及びリードトランジスタにつ
いて異なるビットラインが用いられている。センストラ
ンジスタＴSは接地電位に保持された埋設ソース拡散領
域７３０を有する。
【００４６】セル７００は次の要領で作動する。セルに
データを書き込む際に、リードワードライン７０３ｂが
ローレベルに保持され、リードトランジスタＴRを遮断
し、ライトワードライン７０３ａをハイレベルにし、ラ
イトトランジスタＴWを導通させる。ビットライン７１
１は、書き込まれるべきデータに応じてハイ若しくはロ
ーとなっている。ビットラインの電位は、静電容量体Ｃ
に書き込まれ、ライトワードラインがローにされ、ライ
トトランジスタＴWが遮断される。セルからデータを読
むためには、リードワードライン７０３ｂがハイにさ
れ、リードトランジスタＴRを導通させる。記憶状態が
ハイであれば、直列センストランジスタＴSが導通し、
ビットライン７１１に予め加えられた電荷が、リードト
ランジスタＴR及びセンストランジスタＴSを介してＶＳ
Ｓレベルにプルされる。しかしながら、記憶状態がロー
であれば、リードトランジスタＴRが導通した場合でも
センストランジスタＴSがオフ状態に止まり、ビットラ
イン７１１がＶＳＳ電位に向けて電荷を放出するのを阻
止する。いずれの場合もビットラインの電圧は、２つの
状態を識別するために基準ビットライン電位と比較され
る。局部的な増幅を行なうことなく蓄積された電荷をビ
ットライン上に直接ダンプする標準的なＤＲＡＭの場合
と異なり、リード信号は、静電容量体Ｃに蓄積された電
荷をセンストランジスタＴSにより増幅させる。リード
動作は非破壊的であって、標準的なＤＲＡＭの場合と同
様にリフレッシュ動作を伴うことを必要としない。周期
的なリフレッシュは、接合部７０２に於ける基層に向か
う漏洩電流によって失われた蓄積電荷を補充するために
のみ必要となる。リフレッシュ動作に対して、記憶され
た状態はまず、（リードトランジスタＴRが導通状態で
あることから）ビットラインに読み出され、次いでこの
ビットラインから（ライトトランジスタＴWが導通しリ
ードトランジスタＴRがオンまたはオフであることか
ら）静電容量体Ｃに書き込まれる。
データを書き込む際に、リードワードライン７０３ｂが
ローレベルに保持され、リードトランジスタＴRを遮断
し、ライトワードライン７０３ａをハイレベルにし、ラ
イトトランジスタＴWを導通させる。ビットライン７１
１は、書き込まれるべきデータに応じてハイ若しくはロ
ーとなっている。ビットラインの電位は、静電容量体Ｃ
に書き込まれ、ライトワードラインがローにされ、ライ
トトランジスタＴWが遮断される。セルからデータを読
むためには、リードワードライン７０３ｂがハイにさ
れ、リードトランジスタＴRを導通させる。記憶状態が
ハイであれば、直列センストランジスタＴSが導通し、
ビットライン７１１に予め加えられた電荷が、リードト
ランジスタＴR及びセンストランジスタＴSを介してＶＳ
Ｓレベルにプルされる。しかしながら、記憶状態がロー
であれば、リードトランジスタＴRが導通した場合でも
センストランジスタＴSがオフ状態に止まり、ビットラ
イン７１１がＶＳＳ電位に向けて電荷を放出するのを阻
止する。いずれの場合もビットラインの電圧は、２つの
状態を識別するために基準ビットライン電位と比較され
る。局部的な増幅を行なうことなく蓄積された電荷をビ
ットライン上に直接ダンプする標準的なＤＲＡＭの場合
と異なり、リード信号は、静電容量体Ｃに蓄積された電
荷をセンストランジスタＴSにより増幅させる。リード
動作は非破壊的であって、標準的なＤＲＡＭの場合と同
様にリフレッシュ動作を伴うことを必要としない。周期
的なリフレッシュは、接合部７０２に於ける基層に向か
う漏洩電流によって失われた蓄積電荷を補充するために
のみ必要となる。リフレッシュ動作に対して、記憶され
た状態はまず、（リードトランジスタＴRが導通状態で
あることから）ビットラインに読み出され、次いでこの
ビットラインから（ライトトランジスタＴWが導通しリ
ードトランジスタＴRがオンまたはオフであることか
ら）静電容量体Ｃに書き込まれる。
【００４７】局部的な信号の増幅が行なわれることか
ら、セル７００は、リード動作に伴う時間を短縮し、よ
り良好な信号／ノイズ比を達成するようにより安定な電
荷の蓄積が可能となり、ビットラインに関わる、α粒子
の照射に伴うソフトエラーを大幅に引き起こしにくくす
る。
ら、セル７００は、リード動作に伴う時間を短縮し、よ
り良好な信号／ノイズ比を達成するようにより安定な電
荷の蓄積が可能となり、ビットラインに関わる、α粒子
の照射に伴うソフトエラーを大幅に引き起こしにくくす
る。
【００４８】複数状態記憶能力を有する自己増幅型ＤＲ
ＡＭ Ｓ2Ｃ構造に固有な局部的信号増幅能力及び大きな静電
容量は、セル７００を１セル当り１ビットより大きい記
憶容量を備えるような複数状態の記憶のために適するも
のとしている。セル７００に於ける複数状態の記憶は、
アナログ信号を記憶するための連続的に変化可能な電位
であって良いビットライン７１１から供給される２つ以
上の電圧値のいずれかを静電容量体Ｃに書き込むことに
より達成される。これらの電位のそれぞれは、センスト
ランジスタＴSに於てそれぞれ異なるゲート電圧を供給
する。読み取りに際して、セルは、それぞれ異なる中間
的な基準導電レベルと比較されるようないくつかの導電
状態のいずれかを取ることができる。これは、Furuyama
による２−ビットセルＲＡＭと同様であるが、公知技術
に基づくFuruyamaセルはリード信号が過渡的でありその
大きさが小さいのに対して、セル７００に於けるリード
動作は非破壊的であり、従って安定した信号レベルを形
成するための余裕がある点で異なる。
ＡＭ Ｓ2Ｃ構造に固有な局部的信号増幅能力及び大きな静電
容量は、セル７００を１セル当り１ビットより大きい記
憶容量を備えるような複数状態の記憶のために適するも
のとしている。セル７００に於ける複数状態の記憶は、
アナログ信号を記憶するための連続的に変化可能な電位
であって良いビットライン７１１から供給される２つ以
上の電圧値のいずれかを静電容量体Ｃに書き込むことに
より達成される。これらの電位のそれぞれは、センスト
ランジスタＴSに於てそれぞれ異なるゲート電圧を供給
する。読み取りに際して、セルは、それぞれ異なる中間
的な基準導電レベルと比較されるようないくつかの導電
状態のいずれかを取ることができる。これは、Furuyama
による２−ビットセルＲＡＭと同様であるが、公知技術
に基づくFuruyamaセルはリード信号が過渡的でありその
大きさが小さいのに対して、セル７００に於けるリード
動作は非破壊的であり、従って安定した信号レベルを形
成するための余裕がある点で異なる。
【００４９】セル７００を用いる更に別の実施例は、リ
ードの相互コンダクタンスを増大させ、複数状態の記憶
のために利用可能な電圧のウィンドウを更に開くための
手段として、０或いは負（即ち空乏）導通閾電圧値を有
するように製造されたセンストランジスタＴSを用い
る。重要なことは、そのような空乏閾電圧値が、従来技
術に基づくFuruyamaによるセルの場合には、そのトラン
ジスタを介して電荷が漏洩することにより不可能な点に
ある。
ードの相互コンダクタンスを増大させ、複数状態の記憶
のために利用可能な電圧のウィンドウを更に開くための
手段として、０或いは負（即ち空乏）導通閾電圧値を有
するように製造されたセンストランジスタＴSを用い
る。重要なことは、そのような空乏閾電圧値が、従来技
術に基づくFuruyamaによるセルの場合には、そのトラン
ジスタを介して電荷が漏洩することにより不可能な点に
ある。
【００５０】セル７００を２ビット／セル自己増幅型素
子とすることにより、１ビット当りのシリコン領域及び
１ビット当りの静電容量を、単一トランジスタ非増幅型
セル５００と略同等とし、しかもそのリード動作を高速
化し、素子の動作を一層安定化する。セル７００を用い
たことによる不利な点は、２つの記憶状態を識別するた
めにセンス増幅器の数を増大させなければならないこと
である。
子とすることにより、１ビット当りのシリコン領域及び
１ビット当りの静電容量を、単一トランジスタ非増幅型
セル５００と略同等とし、しかもそのリード動作を高速
化し、素子の動作を一層安定化する。セル７００を用い
たことによる不利な点は、２つの記憶状態を識別するた
めにセンス増幅器の数を増大させなければならないこと
である。
【００５１】側壁静電容量体構造及び記憶状態の自己信
号増幅機能を備える複数ポートＤＲＡＭ 上記したようなトランジスタによる信号増幅動作を伴な
うＳ2ＣＤＲＡＭセルをメモリセルのアレイに対する複
数の書き込み用ポート及び複数の読み出し用ポートを備
えるＤＲＡＭセルに拡張することができる。例えば、セ
ルをいくつかの入力のいずれかから書き込み、いくつか
ある出力のいずれかから読み出すことができる。周辺回
路を用いて、異なるライトポートから同一の番地に対し
て自由にアクセスするために周辺回路を用いることがで
き、しかも或る番地にデータを書き込むのと同時に別の
番地に記憶されたデータを読み出したり、２つの異なる
番地から同時にデータを読み出すことも可能である。
号増幅機能を備える複数ポートＤＲＡＭ 上記したようなトランジスタによる信号増幅動作を伴な
うＳ2ＣＤＲＡＭセルをメモリセルのアレイに対する複
数の書き込み用ポート及び複数の読み出し用ポートを備
えるＤＲＡＭセルに拡張することができる。例えば、セ
ルをいくつかの入力のいずれかから書き込み、いくつか
ある出力のいずれかから読み出すことができる。周辺回
路を用いて、異なるライトポートから同一の番地に対し
て自由にアクセスするために周辺回路を用いることがで
き、しかも或る番地にデータを書き込むのと同時に別の
番地に記憶されたデータを読み出したり、２つの異なる
番地から同時にデータを読み出すことも可能である。
【００５２】上記したSakuraiによるデュアルポートＲ
ＡＭ以外の従来技術に基づくマルチポートＲＡＭは、記
憶要素として、双安定フリップフロップ回路をなすよう
に交差接続されたインバータを用いて構成されている。
そのような従来技術に基づくデュアルポートＲＡＭセル
の一例が図１５に示されている。これらの従来技術に基
づくマルチポートＲＡＭによれば、セルがやや大型化
し、従ってアレイのサイズ或いはセル当りのポートの数
が制限される。本発明によれば、極めて安定であってし
かも比較的小さな領域を占めるのみであるようなダイナ
ミックマルチポートＲＡＭが実現する。
ＡＭ以外の従来技術に基づくマルチポートＲＡＭは、記
憶要素として、双安定フリップフロップ回路をなすよう
に交差接続されたインバータを用いて構成されている。
そのような従来技術に基づくデュアルポートＲＡＭセル
の一例が図１５に示されている。これらの従来技術に基
づくマルチポートＲＡＭによれば、セルがやや大型化
し、従ってアレイのサイズ或いはセル当りのポートの数
が制限される。本発明によれば、極めて安定であってし
かも比較的小さな領域を占めるのみであるようなダイナ
ミックマルチポートＲＡＭが実現する。
【００５３】本発明に基づく４ポートダイナミックＲＡ
Ｍの一例としてのセル８００が図１３に於て平面図によ
り示されている。第５ｂ図はこの実施例を回路図によっ
て示している。セル８００は、セルにデータを書き込む
ための２つの独立したポート及び記憶されたデータを読
み出すための更に別の２つの独立したポートを備えてい
る。セルは４つのワードライン（読み出し用のＷＬＲ
１、ＷＬＲ２及び書き込み用のＷＬＷ１、ＷＬＷ２）及
び４つのビットライン（センス増幅器に接続されたＢＬ
Ｒ１、ＢＬＲ２及びデータ入力バッファに接続されたＢ
ＬＷ１、ＢＬＷ２）を備えている。データを書き込むた
めには、ライトトランジスタＴW1、ＴW2のいずれかが導
通し、データがＢＬW1またはＢＬW2から、共通の埋設接
触開口８１５を介して静電容量体Ｃに書き込まれる。静
電容量体Ｃは、厚い多結晶シリコン層Ｐ２からなる下側
の電極と、通常接地電位若しくは電源電位からなる電位
Ｖplateに保持された第２の電極８０４をなす別の多結
晶シリコン層Ｐ３とを備えるものである。導電層Ｐ２
は、それぞれリードポート（ＴS1、ＴS2）を備える２つ
のセンストランジスタのゲートをも構成している。２つ
のリードポートからの読み出し動作を行なうためには、
リードトランジスタＴR1、ＴR2のいずれかが導通状態に
される。対応するビットラインＢＬR1またはＢＬR2が、
直列接続されたリード及びセンストランジスタの導通状
態を検出する。リード及びセンストランジスタが、ライ
トトランジスタＴW１、ＴW２よりも幅広のチャンネルを
備えるものとするとにより、それらの導通状態を改善
し、そのアクセススピードを向上させることができる。
重要なことは、この呼び出し動作が非破壊的であること
である。従って、各読み取り動作毎にリフレッシュ動作
を必要としない。２つのライトポートのいずれか及び２
つのリードポートのいずれかがそれぞれセルのアレイ全
体に対して周期的な読み出し／リフレッュを行なうため
に設定されている。或いは、単一のビットラインがリー
ド及びライトアクセスのために用いられるような場合に
セル７００を用いて追加の専用リード／ライトパスを、
周期的なリフレッシュのためにのみ提供し、他の全ての
ポートをこの仕事から解放することもできる。この場
合、マルチポートセル８００は、専用のリフレッシュセ
ルと同一の電極Ｐ２を共有する。Ｐ２は、マルチポート
セルの埋設接触開口８１５とリフレッシュ専用のセルの
埋設接触開口との間を接続している。
Ｍの一例としてのセル８００が図１３に於て平面図によ
り示されている。第５ｂ図はこの実施例を回路図によっ
て示している。セル８００は、セルにデータを書き込む
ための２つの独立したポート及び記憶されたデータを読
み出すための更に別の２つの独立したポートを備えてい
る。セルは４つのワードライン（読み出し用のＷＬＲ
１、ＷＬＲ２及び書き込み用のＷＬＷ１、ＷＬＷ２）及
び４つのビットライン（センス増幅器に接続されたＢＬ
Ｒ１、ＢＬＲ２及びデータ入力バッファに接続されたＢ
ＬＷ１、ＢＬＷ２）を備えている。データを書き込むた
めには、ライトトランジスタＴW1、ＴW2のいずれかが導
通し、データがＢＬW1またはＢＬW2から、共通の埋設接
触開口８１５を介して静電容量体Ｃに書き込まれる。静
電容量体Ｃは、厚い多結晶シリコン層Ｐ２からなる下側
の電極と、通常接地電位若しくは電源電位からなる電位
Ｖplateに保持された第２の電極８０４をなす別の多結
晶シリコン層Ｐ３とを備えるものである。導電層Ｐ２
は、それぞれリードポート（ＴS1、ＴS2）を備える２つ
のセンストランジスタのゲートをも構成している。２つ
のリードポートからの読み出し動作を行なうためには、
リードトランジスタＴR1、ＴR2のいずれかが導通状態に
される。対応するビットラインＢＬR1またはＢＬR2が、
直列接続されたリード及びセンストランジスタの導通状
態を検出する。リード及びセンストランジスタが、ライ
トトランジスタＴW１、ＴW２よりも幅広のチャンネルを
備えるものとするとにより、それらの導通状態を改善
し、そのアクセススピードを向上させることができる。
重要なことは、この呼び出し動作が非破壊的であること
である。従って、各読み取り動作毎にリフレッシュ動作
を必要としない。２つのライトポートのいずれか及び２
つのリードポートのいずれかがそれぞれセルのアレイ全
体に対して周期的な読み出し／リフレッュを行なうため
に設定されている。或いは、単一のビットラインがリー
ド及びライトアクセスのために用いられるような場合に
セル７００を用いて追加の専用リード／ライトパスを、
周期的なリフレッシュのためにのみ提供し、他の全ての
ポートをこの仕事から解放することもできる。この場
合、マルチポートセル８００は、専用のリフレッシュセ
ルと同一の電極Ｐ２を共有する。Ｐ２は、マルチポート
セルの埋設接触開口８１５とリフレッシュ専用のセルの
埋設接触開口との間を接続している。
【００５４】図１３の構成を実現する際に、ワードライ
ンは４つのアクセストランジスタのゲートの１つにそれ
ぞれ接触する金属１のワードラインからなっている。４
つのビットラインを金属からなるものとし、各ラインが
開口８２１Ｒ１、８２１Ｗ１、８２１Ｗ２若しくは８２
１Ｒ２を介してビットラインの１つと接触する。金属２
のビットラインは図示を明瞭にするために図１３に於て
図示省略されている。これらは、金属１のワードライン
の方向に対して直交する方向に延在している。
ンは４つのアクセストランジスタのゲートの１つにそれ
ぞれ接触する金属１のワードラインからなっている。４
つのビットラインを金属からなるものとし、各ラインが
開口８２１Ｒ１、８２１Ｗ１、８２１Ｗ２若しくは８２
１Ｒ２を介してビットラインの１つと接触する。金属２
のビットラインは図示を明瞭にするために図１３に於て
図示省略されている。これらは、金属１のワードライン
の方向に対して直交する方向に延在している。
【００５５】セル８００を製造する際に遭遇する問題の
１つは、とくに金属１及び金属２が電極Ｐ２の急峻な壁
を横切らなければならないことから、金属１及び金属２
により形成される段部を覆う際に発生する。しかしなが
ら、セル８００についてのＰ２の黒く塗られた境界部及
び上面からなる静電容量領域をセル５００（図６）のそ
れと比較することにより、セル８００の静電容量が５倍
となっていることが理解される。従って、Ｐ２の厚さを
１．０μｍ若しくはそれ以下とし、しかも安定なマルチ
ポートＲＡＭの動作を確保するために充分なセルの静電
容量を確保することができる。Ｐ２（層８１４）を約
１．０μｍの厚さに減少させることより、段差を覆うこ
とに関する問題が略解消される。また、図１４に示され
たセル８００のようなマルチポートＤＲＡＭを、３つの
レベルの多結晶シリコンを用いることなく製造すること
も可能である。例えば、図１３に於けるＰ２に相当する
下側の電極及びセンストランジスタのゲートを、第１の
多結晶シリコン層Ｐ１からなるものとし、図１３に於け
るＰ３に相当する第２の電極及びリード及びライトトラ
ンジスタのゲートを第２の多結晶シリコンＰ２からなる
ものとすることにより、多結晶シリコンの層の１つを省
略することができる。セル５００、６００、７００に於
てそうしなかった理由は、２層の多結晶シリコンを用い
た場合にはこれらのセルがかなり大型化することによる
ものである。それに対して、セル８００は、金属１及び
金属２の幅及び間隔に関わる必要により概ね支配される
表面領域を有している。従って、そのような場合に極め
てコンパクトな３重多結晶シリコンＳ2Ｃ構造を用いる
ことによる利点が失われることはない。
１つは、とくに金属１及び金属２が電極Ｐ２の急峻な壁
を横切らなければならないことから、金属１及び金属２
により形成される段部を覆う際に発生する。しかしなが
ら、セル８００についてのＰ２の黒く塗られた境界部及
び上面からなる静電容量領域をセル５００（図６）のそ
れと比較することにより、セル８００の静電容量が５倍
となっていることが理解される。従って、Ｐ２の厚さを
１．０μｍ若しくはそれ以下とし、しかも安定なマルチ
ポートＲＡＭの動作を確保するために充分なセルの静電
容量を確保することができる。Ｐ２（層８１４）を約
１．０μｍの厚さに減少させることより、段差を覆うこ
とに関する問題が略解消される。また、図１４に示され
たセル８００のようなマルチポートＤＲＡＭを、３つの
レベルの多結晶シリコンを用いることなく製造すること
も可能である。例えば、図１３に於けるＰ２に相当する
下側の電極及びセンストランジスタのゲートを、第１の
多結晶シリコン層Ｐ１からなるものとし、図１３に於け
るＰ３に相当する第２の電極及びリード及びライトトラ
ンジスタのゲートを第２の多結晶シリコンＰ２からなる
ものとすることにより、多結晶シリコンの層の１つを省
略することができる。セル５００、６００、７００に於
てそうしなかった理由は、２層の多結晶シリコンを用い
た場合にはこれらのセルがかなり大型化することによる
ものである。それに対して、セル８００は、金属１及び
金属２の幅及び間隔に関わる必要により概ね支配される
表面領域を有している。従って、そのような場合に極め
てコンパクトな３重多結晶シリコンＳ2Ｃ構造を用いる
ことによる利点が失われることはない。
【００５６】複数状態記憶機能を備えるマルチポートＤ
ＲＡＭ マルチポートＤＲＡＭセル８００は、従来技術に基づく
同等のマルチポートＲＡＭセルに比較してかなり小型化
されている。しかしながら、各セルが１ビットより多い
記憶容量、即ち２つ以上の導通状態を達成し得ることに
よりその記憶効率が更に改善されている。動作の基本原
理は、上記した複数状態自己増幅型Ｓ2Ｃセル７００と
略同等である。セル８００に固有な比較的大きな静電容
量により、４、８或いは１６状態マルチポート記憶動作
（即ちセル当り２、３または４ビットの記憶容量を伴う
動作）を安定に行なうことができる。このセルの欠点
は、各リードポートが複数の基準レベルを有する比較的
複雑なセンス増幅器を備えていなければならず、各ライ
トポートがセル内に向けて複数の電圧レベルを書き込み
得るものでなければならない点にある。しかしながら、
この欠点は、静電容量を２、３或いは４倍に増大させる
ことの利点に比較すると許容し得るものであると言え
る。
ＲＡＭ マルチポートＤＲＡＭセル８００は、従来技術に基づく
同等のマルチポートＲＡＭセルに比較してかなり小型化
されている。しかしながら、各セルが１ビットより多い
記憶容量、即ち２つ以上の導通状態を達成し得ることに
よりその記憶効率が更に改善されている。動作の基本原
理は、上記した複数状態自己増幅型Ｓ2Ｃセル７００と
略同等である。セル８００に固有な比較的大きな静電容
量により、４、８或いは１６状態マルチポート記憶動作
（即ちセル当り２、３または４ビットの記憶容量を伴う
動作）を安定に行なうことができる。このセルの欠点
は、各リードポートが複数の基準レベルを有する比較的
複雑なセンス増幅器を備えていなければならず、各ライ
トポートがセル内に向けて複数の電圧レベルを書き込み
得るものでなければならない点にある。しかしながら、
この欠点は、静電容量を２、３或いは４倍に増大させる
ことの利点に比較すると許容し得るものであると言え
る。
【００５７】静電容量を更に増大させる技術 セル５００、６００、７００、８００は、以下に記載す
るいくつかの手法のいずれかを用いることにより、その
セルにより占められる面積を増大させることなく静電容
量Ｃを更に増大させることができる。
るいくつかの手法のいずれかを用いることにより、その
セルにより占められる面積を増大させることなく静電容
量Ｃを更に増大させることができる。
【００５８】１．多結晶シリコン層の粒状構造を顕著に
するために多結晶シリコン電極Ｐ２の垂直壁及び上面を
化学的その他の方法により処理し、その表面の粗さを増
大させ、静電容量Ｃとして利用可能な表面積を大きくす
る。Ｎ＋ドープされた多結晶シリコンの粒界はドーパン
トの凝集の核を構成し、従って、多結晶シリコンの粒に
比較してより強度にドープされる。強度にＮ＋ドープさ
れたシリコンを選択的にエッチングし得る化学的溶液を
用いて、層Ｐ２をその粒界に沿ってより速くエッチング
することにより粗い表面を得ることができる。図１６及
び図１７は、図１６に示された平坦なＰ２及び図１７に
示された化学処理された表面からなる２つの場合につい
ての静電容量体Ｃの拡大図である。充電用絶縁層９０９
の厚さが、通常６乃至１２ｎｍといった極めて小さい厚
さを有するものであるため、Ｐ２の表面形状を再現して
いる。この手法を用いることによりＣの値を１００％も
増大させることができる。この場合、それだけ電極Ｐ２
の垂直壁の高さを減少させることができる。ここで注意
すべきことは、この手法が、シリコン基層内にエッチン
グにより形成されたトレンチの垂直壁に対して適用し得
ないことである。これは、露出したシリコンが単一のシ
リコンからなり、選択的なエッチングを行なうべき粒界
を有していないためである。
するために多結晶シリコン電極Ｐ２の垂直壁及び上面を
化学的その他の方法により処理し、その表面の粗さを増
大させ、静電容量Ｃとして利用可能な表面積を大きくす
る。Ｎ＋ドープされた多結晶シリコンの粒界はドーパン
トの凝集の核を構成し、従って、多結晶シリコンの粒に
比較してより強度にドープされる。強度にＮ＋ドープさ
れたシリコンを選択的にエッチングし得る化学的溶液を
用いて、層Ｐ２をその粒界に沿ってより速くエッチング
することにより粗い表面を得ることができる。図１６及
び図１７は、図１６に示された平坦なＰ２及び図１７に
示された化学処理された表面からなる２つの場合につい
ての静電容量体Ｃの拡大図である。充電用絶縁層９０９
の厚さが、通常６乃至１２ｎｍといった極めて小さい厚
さを有するものであるため、Ｐ２の表面形状を再現して
いる。この手法を用いることによりＣの値を１００％も
増大させることができる。この場合、それだけ電極Ｐ２
の垂直壁の高さを減少させることができる。ここで注意
すべきことは、この手法が、シリコン基層内にエッチン
グにより形成されたトレンチの垂直壁に対して適用し得
ないことである。これは、露出したシリコンが単一のシ
リコンからなり、選択的なエッチングを行なうべき粒界
を有していないためである。
【００５９】粒状の構造を強調するための別の方法とし
ては、Ｐ２の表面に比較的厚い二酸化シリコンを熱成長
させ、充電用絶縁層９０９を成長若しくは形成する前に
これをエッチングにより除去することからなる。
ては、Ｐ２の表面に比較的厚い二酸化シリコンを熱成長
させ、充電用絶縁層９０９を成長若しくは形成する前に
これをエッチングにより除去することからなる。
【００６０】２．垂直壁（図５及び図６に於ける５１４
ｒ、５１４ｌ、５１４ｆ及び５１４ｂ）を、その表面積
を増大させるために僅かな傾斜を有するようにエッチン
グすることができる。
ｒ、５１４ｌ、５１４ｆ及び５１４ｂ）を、その表面積
を増大させるために僅かな傾斜を有するようにエッチン
グすることができる。
【００６１】３．Ｓ2Ｃ及びトレンチ静電容量体を組合
せることにより、それほど急峻であることを必要としな
い垂直壁を備える電極Ｐ２及びそれほど深いものである
ことを必要としないトレンチを備えるトレンチ静電容量
体を有する静電容量体Ｃを提供することができる。これ
らの２つの手法を組合せることにより、極めて急峻な垂
直側壁或いは極めて深いトレンチを必要とすることに伴
う困難を解消しつつセル毎に充分な静電容量を確保する
ことができる。このようなハイブリッド静電容量体の一
例が図１８に於て断面図により示されている。セル１０
００は、Ｐ２電極１０１４の上面及び側壁面に部分的に
処理されかつＮ＋ドープされた垂直壁１０１６及び浅い
トレンチの底面に部分的に沿って形成された静電容量Ｃ
を有する。第２の電極１００４はトレンチを完全に満た
す。多結晶シリコンＰ３はシリコン上面の凹凸を完全に
は平滑化できないが、セル１０００内に於ける多結晶シ
リコン層Ｐ２の高さがセル５００内の多結晶シリコン層
Ｐ２程でないことにより全体的な平滑化に伴う問題を回
避することができる。その他の点に関して、セル１００
０はセル５００と同様である。
せることにより、それほど急峻であることを必要としな
い垂直壁を備える電極Ｐ２及びそれほど深いものである
ことを必要としないトレンチを備えるトレンチ静電容量
体を有する静電容量体Ｃを提供することができる。これ
らの２つの手法を組合せることにより、極めて急峻な垂
直側壁或いは極めて深いトレンチを必要とすることに伴
う困難を解消しつつセル毎に充分な静電容量を確保する
ことができる。このようなハイブリッド静電容量体の一
例が図１８に於て断面図により示されている。セル１０
００は、Ｐ２電極１０１４の上面及び側壁面に部分的に
処理されかつＮ＋ドープされた垂直壁１０１６及び浅い
トレンチの底面に部分的に沿って形成された静電容量Ｃ
を有する。第２の電極１００４はトレンチを完全に満た
す。多結晶シリコンＰ３はシリコン上面の凹凸を完全に
は平滑化できないが、セル１０００内に於ける多結晶シ
リコン層Ｐ２の高さがセル５００内の多結晶シリコン層
Ｐ２程でないことにより全体的な平滑化に伴う問題を回
避することができる。その他の点に関して、セル１００
０はセル５００と同様である。
【００６２】他の実施例 図５及び図６に示されたセル５００の垂直側壁静電容量
体構造を、静電容量体の側壁に沿って得られる追加の静
電容量領域を依然として保持しつつ異なる形式のＤＲＡ
Ｍセルを構成するよう変更することができる。そのよう
な変更例が、図１９及び図２０に於てセル１５００、１
６００として断面図により示されている。これらの図面
中に於ては、３つのセルを比較する便宜のために対応す
る部分には対応する符号を付した。例えば、符号５１
５、１５１５、１６１５は全て、２つの電極Ｐ２とソー
ス拡散領域５０２、１５０２、１６０２との間のオーミ
ック接触を可能にするような埋設接触開口を指す。
体構造を、静電容量体の側壁に沿って得られる追加の静
電容量領域を依然として保持しつつ異なる形式のＤＲＡ
Ｍセルを構成するよう変更することができる。そのよう
な変更例が、図１９及び図２０に於てセル１５００、１
６００として断面図により示されている。これらの図面
中に於ては、３つのセルを比較する便宜のために対応す
る部分には対応する符号を付した。例えば、符号５１
５、１５１５、１６１５は全て、２つの電極Ｐ２とソー
ス拡散領域５０２、１５０２、１６０２との間のオーミ
ック接触を可能にするような埋設接触開口を指す。
【００６３】特にセル１５００に関し、静電容量体Ｃ
が、主に両電極Ｐ２、Ｐ３間の垂直壁に沿う絶縁層１５
０９によって形成されている。セル５００の場合と異な
り、電極Ｐ３（１５０４）は電極Ｐ２に先立って形成さ
れる。また、セル１５００に於ける電極Ｐ３は比較的厚
く、静電容量Ｃを増大させるような垂直な側壁を提供す
ると共に、電極Ｐ２の厚さはＣの大きさに対して何ら影
響を与えない。セル１５００は、Ｐ２が位置するべき表
面部分に形成される孔を平坦化することを必要とする。
が、主に両電極Ｐ２、Ｐ３間の垂直壁に沿う絶縁層１５
０９によって形成されている。セル５００の場合と異な
り、電極Ｐ３（１５０４）は電極Ｐ２に先立って形成さ
れる。また、セル１５００に於ける電極Ｐ３は比較的厚
く、静電容量Ｃを増大させるような垂直な側壁を提供す
ると共に、電極Ｐ２の厚さはＣの大きさに対して何ら影
響を与えない。セル１５００は、Ｐ２が位置するべき表
面部分に形成される孔を平坦化することを必要とする。
【００６４】図２０に示されたセル１６００に於て、両
電極Ｐ２（１６１４）或いはＰ３のいずれも厚くされて
いない。その代わりに、絶縁層１６１７が、静電容量体
Ｃの高い側壁を形成するように厚く形成されている。細
幅の連絡線が、記憶接合部をなすソース拡散領域１６０
２に向けて下向きに延出する垂直壁と、１６１１ｃに於
てドレイン１６０１と接触する連絡線プラグ１６２１を
介してビットラインに接続されたドレイン拡散領域１６
０１に向けて下向きに延出する垂直壁とを備えるよう
に、絶縁層１６１７にエッチングにより形成される。垂
直壁１６１４ｌ、１６１４ｒを備える静電容量体Ｃが、
極めて薄い導電層Ｐ２と、キャビティ１６２０を埋める
のに充分な厚さを有する電極Ｐ３（１６０４）との間に
形成される。これら両電極Ｐ２、Ｐ３のいずれか若しく
は両方を、ビットラインからドレインに至る電気的な接
触を可能にするためにプラグ材料１６２１に代えて用い
ることができる。セル１６００の静電容量Ｃは、図４に
示された公知技術に基づくセル４００のトレンチ静電容
量と略同等であるが、前者は２つの特記すべき利点を有
している。その第１のものは、絶縁層１６１７とシリコ
ン基層１６１３との境界部にエッチング阻止手段が自然
に形成されることである。従って、メモリアレイ内に於
ける全てのセルに対して均一な静電容量を確保すること
が可能となる。第２に、静電容量体Ｃを基層の表面から
持ち上げ、Ｃに蓄積された電荷が、基層の表面の下側に
形成されたトレンチ静電容量体に比較してソフトエラー
を遙かに引き起こしにくくしている。
電極Ｐ２（１６１４）或いはＰ３のいずれも厚くされて
いない。その代わりに、絶縁層１６１７が、静電容量体
Ｃの高い側壁を形成するように厚く形成されている。細
幅の連絡線が、記憶接合部をなすソース拡散領域１６０
２に向けて下向きに延出する垂直壁と、１６１１ｃに於
てドレイン１６０１と接触する連絡線プラグ１６２１を
介してビットラインに接続されたドレイン拡散領域１６
０１に向けて下向きに延出する垂直壁とを備えるよう
に、絶縁層１６１７にエッチングにより形成される。垂
直壁１６１４ｌ、１６１４ｒを備える静電容量体Ｃが、
極めて薄い導電層Ｐ２と、キャビティ１６２０を埋める
のに充分な厚さを有する電極Ｐ３（１６０４）との間に
形成される。これら両電極Ｐ２、Ｐ３のいずれか若しく
は両方を、ビットラインからドレインに至る電気的な接
触を可能にするためにプラグ材料１６２１に代えて用い
ることができる。セル１６００の静電容量Ｃは、図４に
示された公知技術に基づくセル４００のトレンチ静電容
量と略同等であるが、前者は２つの特記すべき利点を有
している。その第１のものは、絶縁層１６１７とシリコ
ン基層１６１３との境界部にエッチング阻止手段が自然
に形成されることである。従って、メモリアレイ内に於
ける全てのセルに対して均一な静電容量を確保すること
が可能となる。第２に、静電容量体Ｃを基層の表面から
持ち上げ、Ｃに蓄積された電荷が、基層の表面の下側に
形成されたトレンチ静電容量体に比較してソフトエラー
を遙かに引き起こしにくくしている。
【００６５】セル５００、１５００、１６００を比較す
ると、セル５００、１５００は略同様の製造過程の複雑
さを伴うもので、略同様の記憶効率を有すると共に、略
同等の段差を覆うことに関する困難性を有している。し
かしながら、セル１６００は、やや製造が容易であっ
て、段差を覆うことに関してそれほど問題を引き起こさ
ない。セル５００に見られる比較的不利な点は、自己増
幅型ＤＲＡＭセル或いは複数のポートを備えたＤＲＡＭ
セルに於けるセンストランジスタのゲートとして電極Ｐ
２を用い得ることに関してそれほどフレキシビリティを
有していないことである。また、これは、絶縁層１６１
７内にエッチングにより形成された連絡線の内部の垂直
壁の領域が、セル５００若しくは１５００内に可能なも
のよりも小さいことにより、その電荷蓄積に関する効率
がやや低い。いうまでもなく、図１８に示されたセル１
０００のハイブリッド静電容量体に関するものと同様の
容量をもって埋設接触開口１６１５内のソース拡散領域
１６０２内に浅いトレンチをエッチングによって形成す
ることにより、基層の内部に静電容量体の一部を形成す
ることをもってセル１６００の静電容量体Ｃの垂直側壁
の高さを増大させることができる。
ると、セル５００、１５００は略同様の製造過程の複雑
さを伴うもので、略同様の記憶効率を有すると共に、略
同等の段差を覆うことに関する困難性を有している。し
かしながら、セル１６００は、やや製造が容易であっ
て、段差を覆うことに関してそれほど問題を引き起こさ
ない。セル５００に見られる比較的不利な点は、自己増
幅型ＤＲＡＭセル或いは複数のポートを備えたＤＲＡＭ
セルに於けるセンストランジスタのゲートとして電極Ｐ
２を用い得ることに関してそれほどフレキシビリティを
有していないことである。また、これは、絶縁層１６１
７内にエッチングにより形成された連絡線の内部の垂直
壁の領域が、セル５００若しくは１５００内に可能なも
のよりも小さいことにより、その電荷蓄積に関する効率
がやや低い。いうまでもなく、図１８に示されたセル１
０００のハイブリッド静電容量体に関するものと同様の
容量をもって埋設接触開口１６１５内のソース拡散領域
１６０２内に浅いトレンチをエッチングによって形成す
ることにより、基層の内部に静電容量体の一部を形成す
ることをもってセル１６００の静電容量体Ｃの垂直側壁
の高さを増大させることができる。
【００６６】ここで言及された刊行物或いは特許出願
は、それらに言及したことをもって、その開示内容が本
明細書の一部をなすものと理解されたい。
は、それらに言及したことをもって、その開示内容が本
明細書の一部をなすものと理解されたい。
【００６７】上記した説明は単に例示として与えられた
もので本発明を何ら限定するものはではない。種々のセ
ルについて、特定の特性を最適化したり自己整合の特徴
を改善するために自由にその構成を選択することができ
る。上記した発明は、説明の便宜のために添付の図面に
ついて説明したが、当業者であれば本発明の概念から逸
脱することなく種々の変形変更を加え得ることは言うま
でもない。
もので本発明を何ら限定するものはではない。種々のセ
ルについて、特定の特性を最適化したり自己整合の特徴
を改善するために自由にその構成を選択することができ
る。上記した発明は、説明の便宜のために添付の図面に
ついて説明したが、当業者であれば本発明の概念から逸
脱することなく種々の変形変更を加え得ることは言うま
でもない。
【００６８】
【発明の効果】本発明によれば、シリコン基層内にトレ
ンチ静電容量体を形成することなく、積上げ静電容量体
を備えたＤＲＡＭセル及びトレンチＤＲＡＭセルの特徴
である大容量の静電容量体を備えたＤＲＡＭセルが提供
される。
ンチ静電容量体を形成することなく、積上げ静電容量体
を備えたＤＲＡＭセル及びトレンチＤＲＡＭセルの特徴
である大容量の静電容量体を備えたＤＲＡＭセルが提供
される。
【図１】平坦な静電容量体を備える従来技術に基づくＤ
ＲＡＭセルの断面図である。
ＲＡＭセルの断面図である。
【図２】積み上げ静電容量体を備える従来技術に基づく
ＤＲＡＭセルの断面図である。
ＤＲＡＭセルの断面図である。
【図３】積み上げ式静電容量体を備える従来技術に基づ
くＤＲＡＭセルの別の例を示す断面図である。
くＤＲＡＭセルの別の例を示す断面図である。
【図４】トレンチ静電容量体を備える従来技術に基づく
ＤＲＡＭセルの断面図である。
ＤＲＡＭセルの断面図である。
【図５】本発明に基づき構成されたＳ2Ｃセルの一実施
例を２×２のメモリセルアレイとして構成したものを示
す平面図である。
例を２×２のメモリセルアレイとして構成したものを示
す平面図である。
【図６】図５に示された構造をＡ−Ａ線に沿って見た断
面図である。
面図である。
【図７】図５に示されたＤＲＡＭセルの回路図である。
【図８】本発明に基づき構成されたＳ2Ｃ素子を用いた
デュアルポートＤＲＡＭセルを示す平面図である。
デュアルポートＤＲＡＭセルを示す平面図である。
【図９】図８のデュアルポートＤＲＡＭセルを示す回路
図である。
図である。
【図１０】本発明に基づくＳ2Ｃセルを用いた自己信号
増幅機能を有するＤＲＡＭセルの断面図である。
増幅機能を有するＤＲＡＭセルの断面図である。
【図１１】図１０に示されたＤＲＡＭセルの平面図であ
る。
る。
【図１２】図１０のＤＲＡＭセルを示す回路図である。
【図１３】本発明に基づく自己信号信号増幅機能を備え
るマルチポートＤＲＡＭの一例を示す平面図である。
るマルチポートＤＲＡＭの一例を示す平面図である。
【図１４】図１３に示されたマルチポートＤＲＡＭセル
を示す回路図である。
を示す回路図である。
【図１５】従来技術に基づくデュアルポートスタティッ
クＲＡＭセルを示す。
クＲＡＭセルを示す。
【図１６】平坦な表面を有する静電容量体の拡大図であ
る。
る。
【図１７】多結晶シリコンの粒状構造を強調するために
化学的に処理された表面を有する静電容量体の拡大図で
ある。
化学的に処理された表面を有する静電容量体の拡大図で
ある。
【図１８】Ｓ2Ｃ及びトレンチ静電容量体の組合せから
なるＤＲＡＭセルの断面図である。
なるＤＲＡＭセルの断面図である。
【図１９】Ｓ2ＣＤＲＡＭセルの別の実施例を示す断面
図である。
図である。
【図２０】Ｓ2ＣＤＲＡＭセルの更に別の実施例を示す
断面図である。
断面図である。
１００ セル １０１ ドレイン １０２ ソース １０３ ゲート １０４ 電極 １０５ チャンネル領域 １０６ 基層 １０７ イソプレーナ酸化物 １０８ チャンネルストップ領域 １０９ 薄い絶縁層 １１０ ゲート絶縁層 １１１ 金属皮膜 １１２ 絶縁層 ２００ セル ２０１ ドレイン ２０２ ソース ２０３ ゲート ２０４ 上側の電極 ２０５ チャンネル領域 ２０７ イソプレーナ酸化物 ２０８ チャンネルストップ領域 ２０９ 薄い絶縁フィルム ２１０ ゲート絶縁層 ２１１ 金属皮膜 ２１２ 絶縁層 ２１３ 基層 ２１４ 下側の電極 ２１５ 埋設接触接続 ２１７ 絶縁層 ３００ セル ３０１ ドレイン ３０２ ソース ３０３ ゲート ３０４ 上側の電極 ３０５ チャンネル領域 ３０７ イソプレーナ酸化物 ３０８ チャンネルストップ領域 ３０９ 薄い絶縁フィルム ３１０ ゲート絶縁層 ３１１ 金属皮膜 ３１２ 絶縁層 ３１３ 基層 ３１４ 下側の電極 ３１５ 埋設接触接続 ３１７ 絶縁層 ４００ セル ４０１ ドレイン流域 ４０２ ソース領域 ４０３ ゲート ４０４ フィールド電極 ４０７ 酸化物分離領域 ４０９ 絶縁層 ４１３ 基層 ４１４ Ｎ＋拡散シリコン領域 ４１６ 垂直な側壁 ５００ セル ５０１ ドレイン領域 ５０２ ソース領域 ５０３ ゲート ５０４ 第２の電極 ５０５ チャンネル領域 ５０７ フィールド酸化物 ５０８ Ｐ型フィールド分離注入領域 ５０９ 充電用絶縁層 ５１０ ゲート絶縁層 ５１１ ビットライン ５１１ｂ レベル ５１２ 絶縁フィルム ５１３ 基層 ５１４ 第１の電極 ５１５ 埋設接触開口 ５１８ 第１の電極 ５１９ 第１の電極 ５２０ 第２の電極 ５２１ 垂直導電スタッド ５２４ 第１の電極 ６００ セル ６０３ａ ゲート電極 ６０３ｂ ゲート電極 ６０７ フィールド酸化物 ６１１ａ ビットライン ６１１ｂ ビットライン ６１４ 第１の電極 ６１５ａ 埋設接触開口 ６１５ｂ 埋設接触開口 ６１８ 第１の電極 ６２１ａ 垂直導電スタッド ６２１ｂ 垂直導電スタッド ６２２ 接続線 ７００ セル ７０１ｗ ドレイン領域 ７０１ｒ ドレイン領域 ７０２ ソース領域 ７０３ａ ワードライン ７０３ｂ ワードライン ７０４ 第２の電極 ７０７ フィールド酸化物 ７０８ フィールド分離注入領域 ７０９ 充電用絶縁層 ７１１ ビットライン ７１４ 第１の電極 ７１５ 埋設接触開口 ７１７ 平坦化層 ７２１ａ 連絡線開口 ７２１ｂ 連絡線開口 ７３０ 接地ライン ８００ セル ８０３ 第１の電極 ８０４ 第２の電極 ８０９ 充電用絶縁層 ８１４ 第１の電極 ８１５ 埋設接触開口 ９０４ 第２の電極 ９０９ 充電用絶縁層 ９１４ 第１の電極 １０００ セル １００１ ドレーン領域 １００２ ソース領域 １００４ 第２の電極 １００９ 充電用絶縁層 １０１１ｃ 連絡線開口 １０１２ 絶縁層 １０１３ 基層 １０１４ 第１の電極 １０１５ 埋設接触開口 １０１６ 充電用絶縁層 １０１７ 平坦化層 １５００ セル １５０１ ドレーン領域 １５０２ ソース領域 １５０３ ゲート電極 １５０４ 第２の電極 １５０５ チャンネル領域 １５０７ フィールド酸化物 １５０８ フィールド分離注入領域 １５０９ 充電用絶縁層 １５１２ 絶縁層 １５１３ 基層 １５１４ 第１の電極 １５１５ 埋設接触開口 １５１７ 絶縁層 １５２１ 垂直導電スタッド １６００ セル １６０１ ソース領域 １６０２ ドレーン領域 １６０３ ゲート電極 １６０４ 第２の電極 １６０５ チャンネル領域 １６０７ フィールド酸化物 １６０８ フィールド分離注入領域 １６０９ 充電用絶縁層 １６１２ 絶縁層 １６１３ 基層 １６１４ 第１の電極 １６１５ 埋設接触開口 １６１７ 絶縁層 １６２０ キャビティ １６２１ 垂直導電スタッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (71)
- 【請求項１】 半導体静電容量体構造であって、 上面を有する半導体基層と、 上面を有しかつ静電容量体の第１の電極を構成するべく
前記半導体基層の前記上面上に形成された第１の導電層
と、 前記半導体基層内に延出せずに前記第１の導電層内に形
成されると共に前記半導体基層の前記上面の上に配置さ
れた概ね垂直な側壁を有するトレンチと、 前記トレンチの前記側壁及び前記第１の導電層の前記上
面の少なくとも一部に形成された充電用絶縁層と、 前記静電容量体の第２の電極を構成するべく前記充電用
絶縁層上に形成された第２の導電層とを有し、 前記側壁により得られる静電容量が前記第１の導電層の
上面より得られる静電容量以上の大きさを有することを
特徴とする半導体静電容量体構造。 - 【請求項２】 前記基層内に形成された第２のトレン
チと、 前記第１の電極の一部を構成するべく前記第１の導電層
に接続された、前記第２のトレンチに隣接する前記基層
内に設けられた半導体領域と、 前記第２のトレンチの面上に形成された充電用絶縁層と
を更に有し、 前記第２の導電層が前記第２のトレンチ内にも形成され
ることにより更に追加の静電容量を得るようにしたこと
を特徴とする請求項１に記載の半導体静電容量体構造。 - 【請求項３】 前記半導体基層の上面に形成されると
共に上面を有する厚い絶縁層と、 前記半導体基層内に延出せずに前記厚い絶縁層内に形成
されると共に概ね垂直な側壁を有するトレンチとを更に
有し、 前記第１の導電層が、前記厚い絶縁層内の前記トレンチ
の前記側壁及び少なくとも前記絶縁層の前記上面の一部
に形成されていることにより、前記トレンチを前記第１
の導電層内に形成したことを特徴とする請求項１に記載
の半導体静電容量体構造。 - 【請求項４】 前記第１の導電層の表面が凹凸を有
し、前記充電用絶縁層及び前記第２の導電層が前記第１
の導電層の輪郭形状に沿って設けられていることによ
り、前記静電容量体の静電容量を増大してなることを特
徴とする請求項１乃至３のいずれかに記載の半導体静電
容量体構造。 - 【請求項５】 前記第１の導電層が多結晶シリコンか
らなり、前記凹凸面が、結晶粒界に沿って前記多結晶シ
リコンをエッチングすることにより形成してなることを
特徴とする請求項４に記載の半導体静電容量体構造。 - 【請求項６】 前記側壁から得られる静電容量が、前
記上面から得られる静電容量の２倍以上であること特徴
とする請求項１乃至３のいずれかに記載の半導体静電容
量体構造。 - 【請求項７】 前記側壁の高さが少なくとも０．５μ
ｍであることを特徴とする請求項１乃至３のいずれかに
記載の半導体静電容量体構造。 - 【請求項８】 前記側壁が少なくとも１．０μｍの高
さを有することを特徴とする請求項１乃至３のいずれか
に記載の半導体静電容量体構造。 - 【請求項９】 前記第１及び第２の電極が、ドープさ
れた多結晶シリコンからなり、前記充電用絶縁層が、二
酸化シリコン、窒化シリコン、二酸化シリコン及び窒化
シリコンからなる二層構造又は二酸化シリコンよりも高
い誘電率を有する絶縁材料からなることを特徴とする請
求項１乃至３のいずれかに記載の半導体静電容量体構
造。 - 【請求項１０】 前記第１の電極が、前記半導体基層
の表面に対してオーミック接触をなすことを特徴とする
請求項１乃至３のいずれかに記載の半導体静電容量体構
造。 - 【請求項１１】 前記半導体基層の前記表面が、前記
第１の電極に対してオーミック接触をなすと共に、前記
基層内に於ける接合部分離蓄積ノードとして機能する接
合部を有することを特徴とする請求項１０に記載の半導
体静電容量体構造。 - 【請求項１２】 前記オーミック接触が、本来前記第
１の電極をその下部の構造に対して電気的に絶縁するた
めの絶縁層を貫通する埋設接触開口を介して行われるこ
とを特徴とする請求項１０に記載の半導体静電容量体構
造。 - 【請求項１３】 前記オーミック接触が、本来前記第
１の電極をその下部の構造に対して電気的に絶縁するた
めの絶縁層を貫通する複数の埋設接触開口を介して行わ
れ、前記半導体基層に対して、複数の前記埋設接触開口
間に亘る低抵抗率導電路を提供することを特徴とする請
求項１０に記載の半導体静電容量体構造。 - 【請求項１４】 前記第１の電極が、少なくとも１つ
のＭＯＳセンストランジスタの接合部分離ゲート電極と
しても機能することを特徴とする請求項１２に記載の半
導体静電容量体構造。 - 【請求項１５】 固定された電極電位が前記第２の電
極に加えられることを特徴とする請求項１乃至３のいず
れかに記載の半導体静電容量体構造。 - 【請求項１６】 更に、前記第１の電極に接続された
ソースと、ワードラインの一部をなすゲートと、ビット
ラインの一部をなすドレインとを有するＭＯＳトランジ
スタを有するダイナミックＲＡＭを備えることを特徴と
する請求項１乃至３のいずれかに記載の半導体静電容量
体構造。 - 【請求項１７】 少なくとも２つのＭＯＳアクセスト
ランジスタを有し、それぞれ別個のゲートワードライン
及びドレインビットラインを有するが、前記第１の電極
に電気的に接続された共通のソース領域を有することを
特徴とする請求項１６に記載の半導体静電容量体構造。 - 【請求項１８】 ２つ以上の充電状態を書込み及び読
出し可能とすることにより、各静電容量体について１ビ
ットよりも多い情報量を記憶し得るようにしたことを特
徴とする請求項１６に記載の半導体静電容量体構造。 - 【請求項１９】 前記第２の電極の厚さが、前記第１
の電極の隣接するものの間の最小の間隔の半分よりも大
きく、かつ前記間隔が、前記第２の電極により完全に埋
められていることにより、その表面を概ね平坦としたこ
とを特徴とする請求項１乃至３のいずれかに記載の半導
体静電容量体構造。 - 【請求項２０】 更に、前記第２の電極の表面に平坦
化用絶縁層を形成したことを特徴とする請求項１９に記
載の半導体静電容量体構造。 - 【請求項２１】 側壁静電容量体ＤＲＡＭセルであっ
て、ソース領域と、ドレイン領域と、チャンネル領域
と、絶縁ゲートとを有するように半導体基層内に形成さ
れかつ前記ＲＡＭセルに対して選択的にデータを書込み
或いは読出すために用いられるＭＯＳトランスファトラ
ンジスタと、 充電用静電容量体であって、前記半導体基層の上に配置
されて前記ＭＯＳトランスファトランジスタを部分的に
覆いかつ上面と概ね垂直な側壁とを有すると共に、前記
ソース領域に対して埋設接触開口を介して接続された第
１の導電層からなる第１の電極と、前記第１の電極の前
記上面及び前記側壁に沿って形成された第２の電極と、
前記第１及び第２の電極間に位置する充電用絶縁層とを
備えた前記充電用静電容量体と、 前記ドレインに接続されたビットラインと、 前記ゲートに接続されたワードラインと、 前記チャンネルを固定された電位に接続するための手段
とを有し、 前記側壁の全面積が前記上面の面積よりも大きいことに
より、前記半導体基層に於て前記セルの表面が占める面
積を殆ど増大させることなく前記静電容量体の静電容量
を増大させたことを特徴とする側壁静電容量体ＤＲＡＭ
セル。 - 【請求項２２】 前記静電容量体が、 前記基層に形成されたトレンチと、 前記第１の電極の一部として機能するべく第１の導電層
に接続された、前記トレンチに隣接する前記基層内に形
成された半導体領域と、 前記トレンチの表面に形成された充電用絶縁層とを更に
有し、 前記第２の電極も前記トレンチ内に形成されることによ
り、その一部が前記半導体領域の上の前記垂直な側壁か
ら形成され、また他の一部が前記トレンチの前記表面か
ら形成された静電容量を形成することを特徴とする請求
項２１に記載のＤＲＡＭセル。 - 【請求項２３】 前記静電容量体が、 前記半導体基層の前記上面に形成されると共に前記半導
体基層の前記上面を覆いかつ自ら上面を有する絶縁層
と、 概ね垂直な側壁を有するように前記絶縁層内に形成され
たトレンチとを更に有し、 前記第１の導電層、前記充電用絶縁層及び前記第２の電
極が、前記絶縁層内に於ける前記トレンチの前記側壁及
び、少なくとも前記絶縁層の前記上面の一部に形成され
ることにより、前記トレンチの静電容量を前記トランス
ファトランジスタの上面の少なくとも一部に配置するよ
うに形成したことを特徴とする請求項２１に記載のＤＲ
ＡＭセル。 - 【請求項２４】 前記第１の導電層の表面が凹凸を有
し、前記絶縁層及び前記第２の電極が前記第１の導電層
の輪郭形状に沿って形成されることにより、前記静電容
量体の静電容量を増大させたことを特徴とする請求項２
１乃至２３のいずれかに記載のＤＲＡＭセル。 - 【請求項２５】 前記第１の導電層が多結晶シリコン
からなり、前記凹凸面が、結晶粒界に沿って多結晶シリ
コンをエッチングすることにより形成してなることを特
徴とする請求項２４に記載のＤＲＡＭセル。 - 【請求項２６】 前記側壁から得られる静電容量が、
前記上面から得られる静電容量の２倍以上であること特
徴とする請求項２１乃至２３のいずれかに記載のＤＲＡ
Ｍセル。 - 【請求項２７】 前記第１の電極が少なくとも０．５
μｍの厚さを有するドープされた第１の多結晶シリコン
層からなり、 前記第２の電極が、同一アレイ中に於ける隣接するセル
間の間隙を完全に満たすのに十分な厚さを有するドープ
された第２の多結晶シリコン層からなり、 前記充電用絶縁層が、二酸化シリコン、窒化シリコン、
二酸化シリコンと窒化シリコンからなる二層構造、酸化
された窒化シリコン、及び５ｎｍ乃至５０ｎｍの範囲の
厚さを有しかつ二酸化シリコンよりも高い誘電率を有す
る絶縁物からなる群から選ばれた絶縁材料からなること
を特徴とする請求項２１乃至２３のいずれかに記載のＲ
ＡＭセル。 - 【請求項２８】 前記ドープされた第１の多結晶シリ
コン層の厚さが少なくとも１．０μｍであることによ
り、前記静電容量体の前記垂直側壁に沿う充電領域を実
質的に増大させたことを特徴とする請求項２７に記載の
ＲＡＭセル。 - 【請求項２９】 前記ソース領域が、前記静電容量体
の接合部分離蓄積ノードとして機能することを特徴とす
る特許項２１乃至２３のいずれかに記載のＲＡＭセル。 - 【請求項３０】 前記側壁により前記静電容量体の静
電容量を増大させることにより２つ以上の充電状態を実
現可能とし、各ＲＡＭセルが１ビットより大きい記憶容
量を有することを特徴とする請求項２１乃至２３のいず
れかに記載のＲＡＭセル。 - 【請求項３１】 マルチポートＤＲＡＭセルであっ
て、 それぞれソース領域と、ドレイン領域と、チャンネル領
域と絶縁ゲートとを半導体基層内に有しかつ前記マルチ
ポートＲＡＭセルに対して個々にデータを書込み或いは
読出すためのポートとして用いられる少なくとも２つの
ＭＯＳトランスファトランジスタと、 前記半導体基層の上面上に形成され前記静電容量体の第
１の電極として機能しかつ上面を有する第１の導電層
と、概ね垂直な側壁を有するように前記第１の導電層内
に形成されたトレンチと、前記第１の導電層の前記上面
の少なくとも一部と前記トレンチの側壁上とに形成され
た充電用絶縁層と、前記静電容量体の第２の電極として
機能するべく前記絶縁層上に被着された第２の導電層
と、前記第１若しくは前記第２の導電層と、各々の前記
ソース領域との間の接触を可能にするべく設けられた埋
設接触開口とを有する充電用静電容量体と、 前記トランスファＭＯＳトランジスタの対応するものの
ゲートに個々に接続された複数の独立したワードライン
と、 前記トランスファＭＯＳトランジスタの対応するものの
ドレインにそれぞれ接続された複数の独立したビットラ
インと、 前記チャンネル領域を固定された基層電位に接続するた
めの手段と、 前記第２の電極を固定された電極電位に接続するための
手段とを有し、 前記垂直側壁の全表面積が前記上面の面積よりも大きい
ことにより、前記セルが前記半導体基層内で占める表面
積を実質的に増大させることなく前記静電容量体の静電
容量を増大させ、この静電容量の増大をもって、その充
電状態を破壊することなく複数のポートから記憶された
状態を読出し得るようにしたことを特徴とするマルチポ
ートＤＲＡＭセル。 - 【請求項３２】 前記静電容量体が、前記基層内に形
成された第２のトレンチと、前記第１の導電層に接続さ
れかつ前記第１の電極の一部として機能するべく前記第
２のトレンチに隣接する基層内に設けられた半導体領域
と、前記第２のトレンチの表面上に形成された充電用絶
縁層とを更に有し、 前記第２の導電層が前記第２のトレンチ内にも形成され
ていることにより、静電容量を更に増大させたことを特
徴とする請求項３１に記載のＤＲＡＭセル。 - 【請求項３３】 前記静電容量体が、前記半導体基層
の前記上面上に被着されかつ自ら上面を有する絶縁層
と、概ね垂直な側壁を有するように前記絶縁層内に形成
されたトレンチとを更に有し、前記第１の導電層が前記
絶縁層内の前記トレンチの前記側壁上及び前記絶縁層の
前記上面の少なくとも一部に形成されていることによ
り、前記トレンチを前記第１の導電層に向けて形成した
ことを特徴とする請求項３１に記載のＤＲＡＭセル。 - 【請求項３４】 少なくとも２つの前記トランスファ
ＭＯＳトランジスタの１つが、前記静電容量体の充電状
態を周期的に読出しかつリフレッシュするために用いら
れることを特徴とする請求項３１乃至３３のいずれかに
記載のＤＲＡＭセル。 - 【請求項３５】 最も近い前記側壁の隣接するもの同
士の空隙を完全に埋めるために十分な厚さをもって前記
第２の導電層を形成することにより前記アレイの表面形
状を平坦化し、かつ前記アレイの別の空隙及び段部を、
前記第２の導電層を覆う絶縁部からなる平坦化層により
更に平坦化したことを特徴とする請求項２１乃至２３、
及び３１乃至３３のいずれかに記載のＤＲＡＭセル。 - 【請求項３６】 前記ビットラインを含む金属ライン
と、前記ＭＯＳトランスファトランジスタの前記ドレイ
ンとの間の導電路を形成し得るように前記絶縁平坦化層
に連絡線開口をエッチングにより形成したことを特徴と
する請求項３５に記載のＤＲＡＭセル。 - 【請求項３７】 前記ドレインに接触する前記金属ラ
インの金属段差を軽減するために前記連絡線開口が導電
性相互接続スタッドにより埋められていることを特徴と
する請求項３６に記載のＤＲＡＭセル。 - 【請求項３８】 前記ビットラインを含む金属ライン
と前記ＭＯＳトランスファトランジスタの前記ドレイン
との間の導電路を形成し得るように前記絶縁平坦化層に
連絡線開口をエッチングにより形成したことを特徴とす
る請求項２０に記載のＤＲＡＭセル。 - 【請求項３９】 前記ドレインに接触する前記金属ラ
インの金属段差を軽減するために前記連絡線開口が導電
性相互接続スタッドにより埋められていることを特徴と
する請求項３８に記載のＤＲＡＭセル。 - 【請求項４０】 前記スタッド材料が、タングステ
ン、ケイ化タングステン、モリブデン、チタン、他の耐
熱性金属及び強度にドープされた多結晶シリコンからな
る群から選ばれたことを特徴とする請求項３７に記載の
ＤＲＡＭセル。 - 【請求項４１】 前記スタッド材料が、タングステ
ン、ケイ化タングステン、モリブデン、チタン、他の耐
熱性金属及び強度にドープされた多結晶シリコンからな
る群から選ばれたことを特徴とする請求項３８に記載の
ＤＲＡＭセル。 - 【請求項４２】 前記垂直側壁が、マスクによって保
護されない領域に於て前記第１の電極の材料に対して反
応性イオンエッチングを行うことにより形成したことを
特徴とする請求項１乃至３、２１乃至２３、及び３１乃
至３３のいずれかに記載のＤＲＡＭセル。 - 【請求項４３】 前記埋設接触開口が前記ＭＯＳトラ
ンスファトランジスタの前記ゲートの１つのエッジに対
して、前記エッジと前記埋設接触開口とを互いに隔絶す
る絶縁性スペーサを用いることによる自己整合がなされ
ていることを特徴とする請求項２１若しくは３１に記載
のＤＲＡＭセル。 - 【請求項４４】 前記トレンチが、環状トレンチをな
すことにより、前記静電容量体を形成する材料のアイラ
ンドを形成することを特徴とする請求項１乃至３、２
１、及び３１のいずれかに記載のＤＲＡＭセル。 - 【請求項４５】 前記トレンチが、或る層に設けられ
た孔からなることにより、前記孔内に前記静電容量体を
形成したことを特徴とする請求項１乃至３、２１及び３
１の何れかに記載のＤＲＡＭセル。 - 【請求項４６】 ２つ以上の充電状態を書込み及び読
出し可能とすることにより、各静電容量体について１ビ
ットよりも多い情報量を記憶し得るようにしたことを特
徴とする請求項１７に記載の半導体静電容量体構造。 - 【請求項４７】 前記第２の電極が、前記半導体基層
の表面に対してオーミック接触をなすことを特徴とする
請求項１乃至３のいずれかに記載の半導体静電容量体構
造。 - 【請求項４８】 前記半導体基層の前記表面が、前記
第２の電極に対してオーミック接触をなすと共に、前記
基層内に於ける接合部分離蓄積ノードとして機能する接
合部を有することを特徴とする請求項４７に記載の半導
体静電容量体構造。 - 【請求項４９】 前記オーミック接触が、本来前記第
２の電極をその下部の構造に対して電気的に絶縁するた
めの絶縁層を貫通する埋設接触開口を介して行われるこ
とを特徴とする請求項４７に記載の半導体静電容量体構
造。 - 【請求項５０】 前記ビットラインの各々が、列の全
てのダイナミックＲＡＭセルの前記ドレインに接続され
ており、前記ワードラインの各々が、行の全てのＤＲＡ
Ｍセルの前記ゲートに接続され、Ｍ行Ｎ列のアレイとし
て配置されたことを特徴とする請求項２１乃至２３の何
れかに記載のＤＲＡＭセル。 - 【請求項５１】 前記ビットラインの各々が、導電性
材料からなる幅の狭い長寸部分からなり、かつ前記充電
用静電容量体の上ではなく前記充電用静電容量体に沿っ
て延在することを特徴とする請求項５０に記載のＤＲＡ
Ｍセル。 - 【請求項５２】 前記ビットライン及び前記ワードラ
インが、タングステン、ケイ化タングステン、モリブデ
ン、チタン、その他の耐熱性金属、その他の多結晶シリ
コンのケイ化物、及び強度にドープされた多結晶シリコ
ンからなる集合から選択された導電性材料からなる幅の
狭い長寸部分からることを特徴とする請求項５０に記載
のＤＲＡＭセル。 - 【請求項５３】 前記充電用静電容量体うちのある充
電用静電容量体の前記接合部分離蓄積ノードが、前記第
１の電極を介して前記充電用静電容量体うちの少なくと
も一つの他の充電用静電容量体に接続され、Ｍ行Ｎ列の
アレイとして配置されたことを特徴とする請求項１１に
記載のＤＲＡＭセル。 - 【請求項５４】 ダイナミック自己増幅型ＲＡＭセル
であって、 前記ＲＡＭセルに対して選択的にデータを書込むために
半導体基層内に形成され、ソース、ドレイン及びゲート
を備えるＭＯＳライトトランジスタと、 前記半導体基層内に形成されたＭＯＳリードトランジス
タと、 前記ＭＯＳリードトランジスタと直列に接続されたＭＯ
Ｓセンストランジスタと、 静電容量体であって、前記ＭＯＳセンストランジスタの
センスゲート及び前記静電容量体の第１の電極として機
能するべく前記半導体基層の上面に形成されると共に自
ら上面を有する第１の導電層と、概ね垂直な側壁を有す
るように前記第１の導電層内に形成されたトレンチと、
前記第１の導電層の前記上面の少なくとも一部及び前記
トレンチの前記側壁に形成された充電用絶縁層と、前記
静電容量体の第２の電極として機能するべく前記充電用
絶縁層上に形成された第２の導電層と、前記第１若しく
は前記第２の導電層と前記ライトトランジスタの前記ソ
ース領域との間の電気的導通を可能にするための埋設接
触開口とを有する、前記静電容量体と、 前記ライトトランジスタの前記ゲートに接続されたライ
トワードラインと、 前記リードトランジスタのゲートに接続されたリードワ
ーラインと、 前記ライトトランジスタ及び前記リードトランジスタの
ドレインに接続されたビットラインと、 前記基層を固定された基層電位に接続するための手段
と、 後記第２の電極を固定された電極電位に接続するための
手段と、 前記センストランジスタの前記ソース領域を固定された
基準電位に接続するための手段と、 直列接続された前記リードトランジスタが導通したとき
に、前記静電容量体の特定の充電状態に対応するように
少なくとも２つの導通状態のいずれかを検出するための
手段とを有し、 前記垂直側壁の全表面積が前記上面の表面積よりも大き
いことにより、前記半導体基層上に前記セルが占める表
面積を実質的に増大させることなく前記静電容量体の静
電容量を増大させたことを特徴とするＤＲＡＭセル。 - 【請求項５５】 前記静電容量体が更に、前記基層内
に形成された第２のトレンチと、前記第１の導電層に接
続されかつ前記第１の電極の一部として機能するように
前記第２のトレンチに隣接する前記基層内に形成された
半導体領域と、前記第２のトレンチの表面に形成された
充電用絶縁層とを有し、前記第２の導電層を前記第２の
トレンチ内にも形成することにより更に静電容量を増大
させたことを特徴とする請求項５４に記載のＤＲＡＭセ
ル。 - 【請求項５６】 前記静電容量体が、前記半導体基層
の上面上に形成されかつ自ら上面を有する絶縁層と、概
ね垂直な側壁を有するように前記絶縁層内に形成された
トレンチとを更に有し、前記第１の導電層が、前記絶縁
層内の前記トレンチの前記側壁上及び前記絶縁層の前記
上面の少なくとも一部に形成されていることにより、前
記トレンチを前記第１の導電層に向けて形成したことを
特徴とするダ請求項５４に記載のＤＲＡＭセル。 - 【請求項５７】 前記センストランジスタのゲートが
過剰電荷を有していないとき、前記センストランジスタ
がデプリーション閾値電圧を有することを特徴とする請
求項５４乃至５６のいずれかに記載のＤＲＡＭセル。 - 【請求項５８】 前記ライトトランジスタのドレイン
及び前記リードトランジスタのドレインがそれぞれ異な
るビットライン制御手段に接続されていることを特徴と
する請求項５４乃至５６のいずれかに記載のＤＲＡＭセ
ル。 - 【請求項５９】 半導体基層上に形成された自己増幅
型ＤＲＡＭセルであって、 上面を有する半導体基層と、 前記基層の前記上面に形成された逆バイアスされた記憶
接合部と、 前記基層内に形成されたＭＯＳセンストランジスタであ
って、電荷を一時的に貯蔵するためのゲートを有し、前
記ゲートが、前記逆バイアスされた記憶接合部とオーミ
ック接触を行う第１の電極からなり、前記第１の電極
が、上面及び垂直側壁を有する、前記ＭＯＳセンストラ
ンジスタと、 その上面及びその垂直側壁に沿って前記第１の電極と静
電容量的に結合されると共に基準電位に保持された第２
の電極とを有し、 前記第１の電極が、前記基層の前記上面の上に形成され
た厚い導電層として形成されていることにより、前記垂
直側壁により得られる表面積が、前記半導体基層内に於
ける前記セルの占める表面積を実質的に増大させること
なく前記ゲートの静電容量を増大させることを特徴とす
る自己増幅型ＤＲＡＭセル。 - 【請求項６０】 前記ゲートに於ける前記電荷の量が
前記ＭＯＳライトトランジスタにより制御され、かつ２
つ以上の異なる荷電状態のいずれかからなることを特徴
とする請求項５９に記載のＤＲＡＭセル。 - 【請求項６１】 前記ゲートの前記電荷の量が、連続
的な荷電状態の異なるレベルのいずれかからなるもので
あって、アナログ記憶素子として機能し得ることを特徴
とする請求項６０に記載のＤＲＡＭセル。 - 【請求項６２】 前記ゲートが過剰電荷を有していな
いとき前記センストランジスタがデプリーション閾値電
圧を有することを特徴とする請求項５９に記載のＤＲＡ
Ｍセル。 - 【請求項６３】 前記垂直側壁が、少なくとも０．５
μｍの高さを有することを特徴とする請求項５４乃至５
６、及び５９のいずれかに記載のＤＲＡＭセル。 - 【請求項６４】 マルチポート自己増幅型ＤＲＡＭセ
ルであって、 前記ＲＡＭセルに対して個々にデータを書込むために用
いられかつ接合分離ソース領域を有するように半導体基
層内に形成された少なくとも１つのＭＯＳライトトラン
ジスタと、 前記半導体基層内に形成された少なくとも１つのＭＯＳ
リードトランジスタと、 前記リードトランジスタの１つに直列に接続された少な
くとも１つのＭＯＳセンストランジスタと、 記憶状態を表す電荷を蓄えるための静電容量体であっ
て、前記ライトトランジスタのそれぞれの接合部分離ソ
ース領域に対して埋設接触開口を介して接続された第１
の電極と、薄い充電用絶縁層を介して前記第１の電極の
上面及び垂直側壁を覆う第２の電極とを有し、かつ前記
第１の電極が前記センストランジスタのセンスゲートの
全てを構成する、前記静電容量体と、 前記ライトトランジスタの各々のゲートを個別のライト
ワードラインに接続し、前記リードトランジスタの各々
のゲートを個別のリードワードラインに接続し、前記ラ
イトトランジスタの各々のドレイン及び前記リードトラ
ンジスタの各々のドレインを個別のビットラインに接続
し、基層を固定された基層電位に接続し、前記第２の電
極を固定された電極電位に接続し、前記センストランジ
スタの各々のソース領域を共通の固定された接地電位に
接続するような電気的制御手段と、 前記リードトランジスタのいずれかが導通したときに前
記センストランジスタの少なくとも２つの導通状態のい
ずれかを検出するべく前記ビットラインを介して前記リ
ードトランジスタの各々のドレインに付随する検出手段
とを有し、 前記導通状態がそれぞれ前記静電容量体の特定の充電状
態に対応することを特徴とするマルチポート自己増幅型
ＤＲＡＭセル。 - 【請求項６５】 前記垂直側壁の全面積が前記上面の
全面積よりも大きいことにより、前記半導体基層に於て
前記セルが占める面積を実質的に増大させることなく前
記静電容量体の静電容量を増大させたことを特徴とする
請求項６４に記載のＤＲＡＭセル。 - 【請求項６６】 各々の前記セルのアドレスを、前記
リードトランジスタのいずれかから同時に読出すことが
でき、かつ前記セルのいずれかの列の前記セルを、別の
列の前記セルに書込むのと同時に読出すことができるこ
とを特徴とする請求項６４に記載のＤＲＡＭセル。 - 【請求項６７】 前記リードトランジスタうちの一つ
及び前記ライトトランジスタうちの一つが、前記静電容
量体に記憶された前記記憶状態を周期的に読出しかつリ
フレッシュするために用いられることを特徴とする請求
項６４に記載のＤＲＡＭセル。 - 【請求項６８】 周期的にリフレッシュを行うための
前記リード及びライトトランジスタが単一かつ共通のビ
ットラインを用いることを特徴とする請求項６７に記載
のＤＲＡＭセル。 - 【請求項６９】 前記静電容量体に２つ以上の荷電状
態が実現可能であることにより、各セルが１ビットより
大きい記憶容量を有することを特徴とする請求項６４に
記載のＤＲＡＭセル。 - 【請求項７０】 前記センストランジスタの２つ以上
の導通状態を適切に識別し得るように前記リードトラン
ジスタのそれぞれのビットラインのそれぞれについてセ
ンス増幅手段が設けられていることを特徴とする請求項
６９に記載のＤＲＡＭセル。 - 【請求項７１】 前記接合分離ゲートが過剰な電荷を
有していないときに前記センストランジスタがデプリー
ション閾値電圧を有することを特徴とする請求項６４に
記載のＤＲＡＭセル。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032866A (ja) * | 2003-07-09 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
| JP2008147514A (ja) * | 2006-12-12 | 2008-06-26 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (87)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
| US5091761A (en) * | 1988-08-22 | 1992-02-25 | Hitachi, Ltd. | Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
| US5219779A (en) * | 1989-05-11 | 1993-06-15 | Sharp Kabushiki Kaisha | Memory cell for dynamic random access memory |
| KR910005460A (ko) * | 1989-08-08 | 1991-03-30 | 다니이 아끼오 | 반도체 메모리 장치 |
| JPH088341B2 (ja) * | 1989-10-06 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5146300A (en) * | 1989-11-27 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor |
| JP2825135B2 (ja) * | 1990-03-06 | 1998-11-18 | 富士通株式会社 | 半導体記憶装置及びその情報書込読出消去方法 |
| US5241201A (en) * | 1990-04-02 | 1993-08-31 | Matsushita Electric Industrial Co., Ltd. | Dram with concentric adjacent capacitors |
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0496270A (ja) * | 1990-08-03 | 1992-03-27 | Sharp Corp | 半導体装置の製造方法 |
| US5065273A (en) * | 1990-12-04 | 1991-11-12 | International Business Machines Corporation | High capacity DRAM trench capacitor and methods of fabricating same |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| JP2795549B2 (ja) * | 1991-03-13 | 1998-09-10 | シャープ株式会社 | ダイナミックｒａｍ及びその製造法 |
| US5055898A (en) * | 1991-04-30 | 1991-10-08 | International Business Machines Corporation | DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor |
| JPH0828476B2 (ja) * | 1991-06-07 | 1996-03-21 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR930015002A (ko) * | 1991-12-18 | 1993-07-23 | 김광호 | 반도체 메모리 장치 및 그 제조방법 |
| JP2830705B2 (ja) * | 1993-07-22 | 1998-12-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3666893B2 (ja) * | 1993-11-19 | 2005-06-29 | 株式会社日立製作所 | 半導体メモリ装置 |
| US5364808A (en) * | 1994-02-07 | 1994-11-15 | United Micro Electronics Corporation | Method of making a buried bit line DRAM cell |
| US5822341A (en) * | 1995-04-06 | 1998-10-13 | Advanced Hardware Architectures, Inc. | Multiport RAM for use within a viterbi decoder |
| TW288200B (en) * | 1995-06-28 | 1996-10-11 | Mitsubishi Electric Corp | Semiconductor device and process thereof |
| US5595928A (en) * | 1995-09-18 | 1997-01-21 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
| US7705383B2 (en) * | 1995-09-20 | 2010-04-27 | Micron Technology, Inc. | Integrated circuitry for semiconductor memory |
| US5946566A (en) * | 1996-03-01 | 1999-08-31 | Ace Memory, Inc. | Method of making a smaller geometry high capacity stacked DRAM device |
| JPH08250681A (ja) * | 1996-03-21 | 1996-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| US5710454A (en) * | 1996-04-29 | 1998-01-20 | Vanguard International Semiconductor Corporation | Tungsten silicide polycide gate electrode formed through stacked amorphous silicon (SAS) multi-layer structure. |
| US5946568A (en) * | 1996-05-17 | 1999-08-31 | Mosel Vitelic, Inc. | Self aligned method of fabricating a DRAM with improved capacitance |
| US6285045B1 (en) * | 1996-07-10 | 2001-09-04 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US5926718A (en) * | 1996-08-20 | 1999-07-20 | Micron Technology, Inc. | Method for forming a capacitor |
| AT405109B (de) * | 1997-05-21 | 1999-05-25 | Wasshuber Christoph Dipl Ing D | Ein-elektron speicherbauelement |
| US5970340A (en) * | 1997-06-24 | 1999-10-19 | Micron Technology, Inc. | Method for making semiconductor device incorporating an electrical contact to an internal conductive layer |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5909618A (en) | 1997-07-08 | 1999-06-01 | Micron Technology, Inc. | Method of making memory cell with vertical transistor and buried word and body lines |
| US6072209A (en) | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
| US6191470B1 (en) | 1997-07-08 | 2001-02-20 | Micron Technology, Inc. | Semiconductor-on-insulator memory cell with buried word and body lines |
| US5936274A (en) * | 1997-07-08 | 1999-08-10 | Micron Technology, Inc. | High density flash memory |
| US5973356A (en) * | 1997-07-08 | 1999-10-26 | Micron Technology, Inc. | Ultra high density flash memory |
| US5914511A (en) * | 1997-10-06 | 1999-06-22 | Micron Technology, Inc. | Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts |
| US5907170A (en) * | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US6304483B1 (en) | 1998-02-24 | 2001-10-16 | Micron Technology, Inc. | Circuits and methods for a static random access memory using vertical transistors |
| US6246083B1 (en) | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US5963469A (en) | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US5991225A (en) * | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
| US6043527A (en) * | 1998-04-14 | 2000-03-28 | Micron Technology, Inc. | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device |
| US6084816A (en) | 1998-04-16 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6088258A (en) | 1998-05-28 | 2000-07-11 | International Business Machines Corporation | Structures for reduced topography capacitors |
| US6159787A (en) | 1998-05-28 | 2000-12-12 | International Business Machines Corporation | Structures and processes for reduced topography trench capacitors |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| US6134175A (en) | 1998-08-04 | 2000-10-17 | Micron Technology, Inc. | Memory address decode array with vertical transistors |
| WO2000019437A2 (de) * | 1998-09-30 | 2000-04-06 | Infineon Technologies Ag | Dual-port speicherzelle |
| US6346454B1 (en) * | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
| TW469635B (en) * | 2000-05-16 | 2001-12-21 | Nanya Technology Corp | Fabrication method of semiconductor memory cell transistor |
| US6469924B2 (en) * | 2000-07-14 | 2002-10-22 | Infineon Technologies Ag | Memory architecture with refresh and sense amplifiers |
| US6545905B2 (en) * | 2000-07-14 | 2003-04-08 | Infineon Technologies Ag | Multi-port memory cell with refresh port |
| US6317358B1 (en) * | 2000-08-03 | 2001-11-13 | Micron Technology, Inc. | Efficient dual port DRAM cell using SOI technology |
| JP2004519090A (ja) * | 2000-08-07 | 2004-06-24 | アンバーウェーブ システムズ コーポレイション | 歪み表面チャネル及び歪み埋め込みチャネルｍｏｓｆｅｔ素子のゲート技術 |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| US6424001B1 (en) * | 2001-02-09 | 2002-07-23 | Micron Technology, Inc. | Flash memory with ultra thin vertical body transistors |
| US6531727B2 (en) * | 2001-02-09 | 2003-03-11 | Micron Technology, Inc. | Open bit line DRAM with ultra thin body transistors |
| US6496034B2 (en) * | 2001-02-09 | 2002-12-17 | Micron Technology, Inc. | Programmable logic arrays with ultra thin body transistors |
| US6566682B2 (en) * | 2001-02-09 | 2003-05-20 | Micron Technology, Inc. | Programmable memory address and decode circuits with ultra thin vertical body transistors |
| US6559491B2 (en) * | 2001-02-09 | 2003-05-06 | Micron Technology, Inc. | Folded bit line DRAM with ultra thin body transistors |
| US6900094B2 (en) * | 2001-06-14 | 2005-05-31 | Amberwave Systems Corporation | Method of selective removal of SiGe alloys |
| US7301180B2 (en) * | 2001-06-18 | 2007-11-27 | Massachusetts Institute Of Technology | Structure and method for a high-speed semiconductor device having a Ge channel layer |
| US6916727B2 (en) * | 2001-06-21 | 2005-07-12 | Massachusetts Institute Of Technology | Enhancement of P-type metal-oxide-semiconductor field effect transistors |
| WO2003015142A2 (en) * | 2001-08-06 | 2003-02-20 | Massachusetts Institute Of Technology | Formation of planar strained layers |
| US6974735B2 (en) * | 2001-08-09 | 2005-12-13 | Amberwave Systems Corporation | Dual layer Semiconductor Devices |
| US7138649B2 (en) | 2001-08-09 | 2006-11-21 | Amberwave Systems Corporation | Dual-channel CMOS transistors with differentially strained channels |
| US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
| US8673399B2 (en) * | 2002-05-07 | 2014-03-18 | Nanoptek Corporation | Bandgap-shifted semiconductor surface and method for making same, and apparatus for using same |
| AU2003238963A1 (en) * | 2002-06-07 | 2003-12-22 | Amberwave Systems Corporation | Semiconductor devices having strained dual channel layers |
| US20030235705A1 (en) * | 2002-06-24 | 2003-12-25 | The Hong Kong Polytechnic University | Composite magnetic material |
| US6794254B1 (en) * | 2003-05-15 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company | Embedded dual-port DRAM process |
| US7122413B2 (en) * | 2003-12-19 | 2006-10-17 | Texas Instruments Incorporated | Method to manufacture silicon quantum islands and single-electron devices |
| JP4781673B2 (ja) * | 2004-12-28 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US8779546B1 (en) * | 2013-03-07 | 2014-07-15 | Sony Corporation | Semiconductor memory system with bit line and method of manufacture thereof |
| KR20160074826A (ko) | 2014-12-18 | 2016-06-29 | 삼성전자주식회사 | 반도체 장치 |
| US11251186B2 (en) | 2020-03-23 | 2022-02-15 | Intel Corporation | Compute near memory with backend memory |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123687A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory element |
| US4274012A (en) * | 1979-01-24 | 1981-06-16 | Xicor, Inc. | Substrate coupled floating gate memory cell |
| JPS5694655A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Semiconductor device |
| US4417325A (en) * | 1981-07-13 | 1983-11-22 | Eliyahou Harari | Highly scaleable dynamic ram cell with self-signal amplification |
| JPS5956754A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5961063A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | ダイナミツク・メモリ |
| KR920010461B1 (ko) * | 1983-09-28 | 1992-11-28 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 메모리와 그 제조 방법 |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS6112058A (ja) * | 1984-06-27 | 1986-01-20 | Nec Corp | 半導体装置 |
| JPS6123661A (ja) * | 1984-07-12 | 1986-02-01 | Nippon Paint Co Ltd | メタリツクベ−ス塗料 |
| US4658283A (en) * | 1984-07-25 | 1987-04-14 | Hitachi, Ltd. | Semiconductor integrated circuit device having a carrier trapping trench arrangement |
| US4890145A (en) * | 1984-08-31 | 1989-12-26 | Texas Instruments Incorporated | dRAM cell and array |
| US4651184A (en) * | 1984-08-31 | 1987-03-17 | Texas Instruments Incorporated | Dram cell and array |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| JP2604705B2 (ja) * | 1985-04-03 | 1997-04-30 | 松下電子工業株式会社 | Ｍｏｓキヤパシタの製造方法 |
| US4650544A (en) * | 1985-04-19 | 1987-03-17 | Advanced Micro Devices, Inc. | Shallow groove capacitor fabrication method |
| JPS6235668A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体記憶装置 |
| US4801989A (en) * | 1986-02-20 | 1989-01-31 | Fujitsu Limited | Dynamic random access memory having trench capacitor with polysilicon lined lower electrode |
| JPH0797625B2 (ja) * | 1986-11-19 | 1995-10-18 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2564316B2 (ja) * | 1987-08-10 | 1996-12-18 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JP2602512B2 (ja) * | 1987-11-02 | 1997-04-23 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH01289154A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
-
1988
- 1988-07-08 US US07/216,873 patent/US4958318A/en not_active Expired - Lifetime
-
1989
- 1989-07-07 JP JP1176954A patent/JPH02133953A/ja active Pending
-
1993
- 1993-03-02 US US08024917 patent/US5327375B1/en not_active Expired - Lifetime
-
1995
- 1995-10-24 JP JP30065295A patent/JP3423128B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032866A (ja) * | 2003-07-09 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
| JP2008147514A (ja) * | 2006-12-12 | 2008-06-26 | Renesas Technology Corp | 半導体記憶装置 |
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