JP2005032866A - 半導体装置 - Google Patents
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Abstract
【解決手段】キャパシタのストレージノード14にソース/ドレイン領域を接続するメモリトランジスタT1,T2と、キャパシタのストレージノードにゲート電極3を接続する第1の検索トランジスタT3,T5と、第2の検索トランジスタT4,T6とを含むセルを有する半導体装置であって、セル内において、メモリトランジスタのゲート絶縁膜2aの厚みが、第1および第2の検索トランジスタのゲート絶縁膜2bの厚みより大きい。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、記憶素子をDRAMで構成するTCAM(Ternary Content Addressable Memory)を含む半導体装置に関する。
【0002】
【従来の技術】
一般的なTCAMのセルは、保持トランジスタ部と、検索トランジスタ部とから構成される。保持トランジスタ部には、2つのDRAMのメモリトランジスタと、そのメモリトランジスタ(保持トランジスタ)のソース/ドレイン領域に接続される2つのキャパシタとが配置される。また、検索トランジスタ部には、上記の2つのキャパシタのストレージノードがそのゲートに接続され、ノードによって駆動される第1の検索トランジスタと、上記の第1の検索トランジスタとソース/ドレイン領域どうしが接続される第2の検索トランジスタが配置される。
【0003】
キャパシタは電荷を保持することによりデジタル情報を記憶する。上記TCAMのメモリセルは、ワード線WLおよびマッチ線MLと、これらに交差するビット線openBL、サーチ線SLおよび相補サーチ線/SLとの交差位置に、マトリックス状に配列され、上記の電荷の処理を行なう(たとえば、特許文献1参照)。
【0004】
TCAMの場合、2つのキャパシタのストレージノードの電位における3つの組み合せ(HIGH,LOW)、(LOW,HIGH)、(LOW,LOW)を3値に対応させて使用する。マッチ線MLと接地電位との間には、ソース/ドレイン同士が接続された第1の検索トランジスタと第2の検索トランジスタとが、2列、配置されている。上記の2列のいずれか一方がマッチ線から接地までオン状態となるとき、マッチ線MLの電位はGNDに引き抜かれ、それ以外の場合にはプリチャージ電位のままである。実際には1本のマッチ線に複数のTCAMセルが接続されており、それらすべてでマッチ線の電位が引き抜かれない場合、検索が一致している。上記のような検索用の半導体装置を用いることにより円滑なデータ検索を行なうことができる。
【0005】
【特許文献1】
USP No.6,483,733 B2
【0006】
【発明が解決しようとする課題】
上記のキャパシタはストレージノードコンタクトが、メモリトランジスタのソース/ドレイン領域および第1の検索トランジスタのゲート電極の両方に接して、それぞれ電気的な接続を得ている。このため、キャパシタにおける電荷保持能力は、メモリトランジスタのソース/ドレイン領域にリークされる電流と、第1の検索トランジスタのゲート酸化膜からのリーク電流によって決まる。従来、キャパシタにおける電荷保持能力向上のために、メモリトランジスタのソース/ドレイン領域の接合部における接合リーク電流を低減するため、電気抵抗を低くしたプラグやコンタクトは用いられなかった。また、第1の検索トランジスタのゲート絶縁膜からのリーク電流を低減するためにゲート絶縁膜の膜厚は厚めに設定していた。
【0007】
一方、第2の検索トランジスタも、上記の各トランジスタと同様に、ソース/ドレイン領域上において電気抵抗がとくに低い材料は用いないため、ソースドレインコンタクト抵抗は数kΩと高く、電流駆動能力が小さかった。また、第2の検索トランジスタのゲート絶縁膜ではその膜厚が厚めに設定されているために電流駆動能力が小さく、データ検索スピードが遅いという問題があった。
【0008】
本発明は、TCAMセル内において、電荷保持能力を損なうことなく、電流駆動能力を向上させることによりデータ検索スピードをより速くすることができる半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明の半導体装置は、キャパシタと、キャパシタのストレージノードにソース/ドレイン領域を接続されたメモリトランジスタと、キャパシタのストレージノードにゲート電極を接続された第1の検索トランジスタと、第1の検索トランジスタのソース/ドレイン領域にそのソース/ドレイン領域を接続する第2の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置である。この半導体装置では、セル内において、メモリトランジスタのゲート絶縁膜の厚みが、第1および第2の検索トランジスタのゲート絶縁膜の厚みより大きい。
【0010】
上記の構成により、メモリトランジスタを含む保持トランジスタ部のキャパシタの電荷保持能力を損なうことなく、第1および第2の検索トランジスタの電流駆動能力を向上させることができる。その結果、TCAMのデータ検索能力を向上させることができる。なお、上記の金属配線は、ワード線、サーチ線、マッチ線、オープンビット線、サーチ線、相補サーチ線、接地線などである。また、以後の説明において検索トランジスタというとき、第1および第2の検索トランジスタのうちのいずれか一方または、その両方をさす。
【0011】
本発明の別の半導体装置は、キャパシタと、キャパシタのストレージノードにソース/ドレイン領域を接続されたメモリトランジスタと、キャパシタのストレージノードにゲート電極を接続された第1の検索トランジスタと、第1の検索トランジスタのソース/ドレイン領域にそのソース/ドレイン領域を接続する第2の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置である。この半導体装置は、第1および第2の検索トランジスタの少なくとも一方のソース/ドレイン領域の表層部に金属シリサイド膜が配置され、ソース/ドレイン領域は金属シリサイド膜を介在させて金属配線に接続される。
【0012】
この構成により、ソース/ドレイン領域上のコンタクト抵抗を大幅に低減することができ、第1および第2の検索トランジスタを含む検索トランジスタ部におけるデータ検索スピードをより大きくすることができる。また、この場合、保持トランジスタ部のソース/ドレイン領域上にコバルト等の高融点金属シリサイドを配置しないことにより、保持トランジスタ部のキャパシタ電荷保持能力を損なうことはない。
【0013】
本発明のさらに別の半導体装置は、キャパシタと、キャパシタのストレージノードにソース/ドレイン領域を接続されたメモリトランジスタと、キャパシタのストレージノードにゲート電極を接続された第1の検索トランジスタと、第1の検索トランジスタのソース/ドレイン領域にそのソース/ドレイン領域を接続する第2の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置である。この半導体装置は、キャパシタの下部電極を構成するストレージノードが、層間のプラグを介在させずに、その底部をメモリトランジスタのソース/ドレイン領域に接続している。
【0014】
上記の構成により、ストレージノードの表面積を増大させることができるので、電荷保持量を増大させることができる。
【0015】
本発明の上記とは別の半導体装置は、キャパシタと、キャパシタのストレージノードにソース/ドレイン領域を接続されたメモリトランジスタと、キャパシタのストレージノードにゲート電極を接続された第1の検索トランジスタと、第1の検索トランジスタのソース/ドレイン領域にそのソース/ドレイン領域を接続する第2の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置である。この半導体装置は、セルにおいて、平面的に見て、メモリトランジスタはその活性領域が一定方向に延びるように位置し、第1および第2の検索トランジスタの活性領域は、連続して、メモリトランジスタが延びる方向に並行するように配置され、メモリトランジスタの活性領域と第1および第2の検索トランジスタの活性領域とは間隙をもって配列されている。
【0016】
この構成によれば、メモリトランジスタの活性領域と、第1および第2の検索トランジスタの活性領域とは、並行して延びるストライプ状の領域を形成する。このため、ストライプ状のレジストパターンを用いてメモリトランジスタと第1および第2の検索トランジスタとを交互に覆い、ゲート酸化膜形成処理や不純物注入処理を、交互に各トランジスタに対して単純化された容易な手順で行なうことができる。この結果、メモリトランジスタと検索トランジスタとでゲート酸化膜の厚みに差をつける半導体装置を高い歩留りで能率よく製造することが可能となる。
【0017】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【0018】
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置TCAMの1セルの回路図を示す図である。図1の回路図において、検索トランジスタ部のトランジスタT3,T4,T5,T6のゲート酸化膜は、保持トランジスタ部のトランジスタT1,T2のゲート酸化膜より薄くされている。
【0019】
保持トランジスタ部のメモリトランジスタT1とT2は、DRAMのメモリトランジスタであり、ワード線WLとビット線openBLとが接続している。記憶ノードとしてN1とN2とが設けられ、そこにキャパシタC1およびC2のストレージノードが接続され、その対向電極のセルプレートにはセルプレート電位Vcpが接続されている。
【0020】
検索トランジスタ部の第1の検索トランジスタT3とT5とは、そのゲートが記憶ノードに接続され記憶ノードと同電位となるトランジスタである。また、第1の検索トランジスタT3とそのソース/ドレイン領域どうしが接続された第2の検索トランジスタT4は、サーチ線SLがそのゲートに接続されたトランジスタである。同様に、第1の検索トランジスタT5とそのソース/ドレイン領域どうしが接続された第2の検索トランジスタT6は、サーチ線SLがそのゲートに接続されたトランジスタである。検索トランジスタは、第1および第2の検索トランジスタのソース/ドレイン領域どうし接続された列が2列配置され、第1の検索トランジスタT3,T5のゲートがマッチ線MLに、第2の検索トランジスタT4,T6のソース/ドレイン領域が接地電位GNDに接続されている。
【0021】
次に上記の回路の動作について説明する。まず、マッチ線MLは検索前にプリチャージされており、検索は(SL,/SL)が(HIGH,LOW)または(LOW,HIGH)で行なわれる。記憶ノード(N1,N2)には(HIGH,LOW),(LOW,HIGH),(LOW,LOW)の3値のいずれかが記憶されている。各列の第1および第2の検索トランジスタがともに、すなわちT3およびT4の列またはT5およびT6の列のうち、一方の列の検索トランジスタがともに、オン状態となる組合せの場合にマッチ線MLの電位はGNDに引抜かれ、それ以外の場合にはプリチャージ電位のままである。実際には、1本のマッチ線MLに複数のTCAMセルが接続されており、それらすべてにおいてマッチ線MLの電位が引抜かれない場合に、検索が一致した状態となる。
【0022】
図2は、本発明の実施の形態1における半導体装置TCAMの断面図である。図2を参照して、保持トランジスタ部の左端に位置するトランジスタはメモリトランジスタT1またはT2であり、検索トランジスタ部に位置する2つにトランジスタは、T3とT4またはT5とT6とを示す第1および第2の検索トランジスタである。本実施の形態では、メモリトランジスタのゲート酸化膜2aが、検索トランジスタのゲート酸化膜2bよりその厚みが大きい点に特徴がある。
【0023】
メモリトランジスタT1またはT2のソースドレインには、キャパシタのストレージノード14の底部からのプラグ10bが接続され、またこのプラグ10bは第1の検索トランジスタT3またはT5のゲート3にも接続されている。キャパシタは、その下部電極を構成するストレージノード14と、誘電体(図示せず)を挟んで位置する対向電極のセルプレート15とから構成されている。ストレージノード14は記憶ノードを構成する。第2の検索トランジスタT4,T6のソースドレインの一方のソース/ドレイン領域は、第1の検索トランジスタのソース/ドレイン領域に接続され、他方のソース/ドレイン領域はともに接地電位とされている。
【0024】
次に、図2に示す半導体装置の製造について説明する。まず、シリコン基板50上に分離酸化膜1を形成し、次いでトランジスタのウェルおよびチャネル注入を行なう。その後に、たとえば膜厚7.5nm程度の比較的厚い第1のゲート酸化膜2aを形成する(図3)。次に、保持トランジスタ部のメモリトランジスタのゲート酸化膜2aをフォトレジストパターン18で覆った状態で検索トランジスタ部のゲート酸化膜2aをフッ酸等を用いて除去する(図4)。その後、たとえば膜厚3.0nm程度の比較的薄い第2のゲート酸化膜2bを形成する。この結果、図5に示すように、2種類の膜厚の異なるゲート酸化膜2a,2bが形成される。
【0025】
この後、ゲート電極としての多結晶シリコン3とゲート電極形成時のエッチングマスクとしてのTEOS(Tetra−Ethyl−Ortho−Silicate)などのシリコン酸化膜4を形成し、ゲート電極のパターニングを行なう。その後、保持トランジスタ部のメモリトランジスタのソース/ドレイン領域に不純物領域5aを、また、検索トランジスタのソース/ドレイン領域に不純物領域5bをそれぞれ形成する(図6)。次に、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部にシリコン窒化膜からなるサイドウォールスペーサ6を形成し、さらに上記のサイドウォールスペーサ越しに不純物注入を行ない、検索トランジスタのソース/ドレイン領域に高濃度の不純物領域7bを形成する(図7)。
【0026】
次に、周辺回路部などの活性領域上コンタクト開口時のエッチングストッパ膜として作用する第1のシリコン窒化膜8を形成する。その第1のシリコン窒化膜の上に、アンドープトシリケートガラス(USG)などの第1のシリコン酸化膜9を積層する。次いで、熱処理またはCMP研磨によって第1のシリコン酸化膜9を平坦化する(図8)。次に、ソース/ドレイン領域およびゲート電極に達するコンタクトホールを形成して多結晶シリコンを充填する。この多結晶シリコンの充填により、ソース/ドレイン領域に達する多結晶シリコンのプラグ10aと、ソース/ドレイン領域およびゲート電極に接する多結晶シリコンのプラグ10bが形成される(図9)。
【0027】
次に、図10に示すように、エッチングストッパ膜として作用する第2のシリコン窒化膜11を形成し、さらにその第2のシリコン窒化膜の上にUSGなどの第2のシリコン酸化膜12を積層する(図10)。その後、保持トランジスタ部のメモリトランジスタのソース/ドレイン領域と、第1の検索トランジスタのゲート電極に接する多結晶シリコンプラグ10bに達する開口部13を形成する。その内壁にキャパシタ下部電極(ストレージノード)として機能する多結晶シリコンに凹凸を形成した膜14を形成する(図11)。
【0028】
次に、キャパシタ下部電極表面上に、たとえば五酸化タンタルからなるキャパシタ誘電体膜(図示せず)を形成する。次いで、キャパシタ誘電体膜の上に、たとえば窒化チタンを含む膜から構成されるキャパシタ上部電極またはセルプレート15を形成する。その後、フォトレジストを用いてパターニングすることによりキャパシタ上部電極の形成が完了する(図12)。
【0029】
上記のキャパシタ上部電極15の上にUSGなどの第3のシリコン酸化膜16を成膜し、次いでCMP研磨法などによる平坦化を行なう。その後、多結晶シリコンプラグ10aおよびキャパシタ上部電極15(図示せず)ならびに周辺回路部等のソース/ドレイン領域およびゲート電極に達するコンタクトホール(図示せず)を開口する。このとき、第1段階のエッチングはそれぞれ、ストッパとして機能するシリコン窒化膜11,8の中で止まるように設定されており、第2段階のエッチングでホール底のシリコン窒化膜11,8を開口する。その後、前記コンタクトホール内にバリアメタルとしての窒化チタンとタングステン17とを充填することにより、上述の図2に示す構造が形成される。
【0030】
本実施の形態では、上記のように、検索トランジスタ部の第1および第2の検索トランジスタのゲート酸化膜の厚みを保持トランジスタ部のメモリトランジスタのゲート酸化膜の厚みに比べてより薄めに設定する。この結果、保持トランジスタ部のキャパシタの電荷保持能力を損なうことなく、検索トランジスタ部の電流駆動能力を向上させることができる。その結果、TCAMのデータ検索スピードをより速くすることが可能となる。さらに、保持トランジスタ部のキャパシタ電荷がHIGH状態の場合は、第1および第2の検索トランジスタのゲート酸化膜の厚みをより薄くすることにより、プリチャージされたマッチ線MLよりゲート酸化膜を経るリーク電流がキャパシタに供給される。このため、キャパシタの電荷保持能力がさらに向上するというメリットを得ることができる。
【0031】
(実施の形態2)
図13は、本発明の実施の形態2における半導体装置TCAMの断面図である。図13を参照して、本実施の形態の半導体装置は、検索トランジスタのソース/ドレイン領域上に金属シリサイド21を配置し、そのソース/ドレイン領域に接続するプラグをタングステン等の単層の金属膜17aで形成した点に特徴がある。その他の部分は、図2に示す本発明の実施の形態2と同じである。
【0032】
次に、上記の半導体装置の製造方法について説明する。まず、図14を参照して、シリコン基板50上に、分離酸化膜1を形成し、トランジスタのウェルおよびチャネル注入を行なった後に、たとえば膜厚7.5nm程度の比較的厚い第1のゲート酸化膜2の形成を行なう。次いで、ゲート電極を構成する多結晶シリコン膜3と、ゲート電極形成時のエッチングマスクとして機能するTEOSなどからなるシリコン酸化膜4を形成する。次いで、ゲート電極のパターニングを行なった後に、不純物注入を行ない、メモリトランジスタのソース/ドレイン領域に不純物領域5aを、また検索トランジスタのソース/ドレイン領域に不純物領域5bをそれぞれ形成する(図14)。
【0033】
次に、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部にシリコン窒化膜からなるサイドウォールスペーサ6を形成する。さらに、そのサイドウォールスペーサ越しに不純物を注入して、検索トランジスタのソース/ドレイン領域に不純物領域7bを形成する(図15)。次いで、USGなどの第4のシリコン酸化膜19を成膜した後、保持トランジスタ部をフォトレジストパターン20で覆った状態で、フッ酸等により検索トランジスタ部の第4のシリコン酸化膜19を除去する(図16)。
【0034】
次に、コバルトなどの高融点金属をウェハ全面にスパッタリング法にて成膜した後、熱処理を加えることによりシリコン基板上のコバルトのみを選択的にシリコンと反応させてコバルトモノシリサイド(CoSi)を形成する。その後、混酸等を用いて未反応のコバルトを除去し、さらに熱処理を加えることにより前記コバルトモノシリサイドをより低抵抗のコバルトダイシリサイド21(CoSi2)とする(図17)。コバルトダイシリサイド21は、検索トランジスタ部のソース/ドレイン領域の表層部およびゲート電極の表層部に形成されている。
【0035】
次に、周辺回路部等の活性領域上のコンタクトホール開口時にエッチングストッパ膜として機能する第1のシリコン窒化膜8を形成し、次いで、その上にUSGなどの第1のシリコン酸化膜9を積層する。その後、熱処理またはCMP研磨によって第1のシリコン酸化膜9を平坦化する(図18)。次に、保持トランジスタ部のソース/ドレイン領域およびゲート電極に達するコンタクトホールを形成し、その中に多結晶シリコンを充填する。この結果、ソース/ドレイン領域に達する多結晶シリコンプラグ10aとソース/ドレイン領域およびゲート電極上に達する多結晶シリコンプラグ10bが形成される(図19)。
【0036】
その上に、多結晶シリコンプラグ10aおよび10bへのコンタクト形成時のエッチングストッパ膜として機能する第2のシリコン窒化膜11を形成する。次いで、これをフォトレジストパターンを用いて保持トランジスタ部に位置する部分は残すように、検索トランジスタ部の部分をエッチングすることによりシリコン窒化膜パターン11aを形成する(図20)。この上にさらにUSGなどの第2のシリコン酸化膜12を積層する(図21)。
【0037】
その後、保持トランジスタ部のソース/ドレイン領域とゲート電極に達する多結晶シリコンプラグ10bに達する開口部13を形成する。次いで、その内壁にキャパシタ下部電極、すなわちストレージノードとなる多結晶シリコンに凹凸を形成した膜14を形成する(図22)。次に、キャパシタ下部電極の表面上に、たとえば五酸化タンタルからなるキャパシタ誘電体膜(図示せず)を形成し、その上にセルプレートすなわちキャパシタ上部電極として機能する導電膜15を成膜する。その後、フォトレジストを用いてパターニングすることによりキャパシタ上部電極の形成が完了する(図23)。
【0038】
この後、図13に示すように、キャパシタ上部電極上にUSGなどの第3のシリコン酸化膜16を成膜してCMP研磨法等による平坦化を行なう。次いで、保持トランジスタ部の多結晶シリコンプラグ10aおよびキャパシタ上部電極15(図示せず)に達するコンタクトホールを開口する。また、このとき、検索トランジスタ部等のソース/ドレイン領域およびゲート電極上(図示せず)に達するコンタクトホールを開口する。このとき、第1段階のエッチングはそれぞれシリコン窒化膜11,8の中でとまるように設定されており、第2段階のエッチングによりコンタクトホール底のシリコン窒化膜11,8を開口する。
【0039】
その後、前記コンタクトホール内に窒化チタンとタングステンからなるバリアメタル17を充填する(図13)。
【0040】
上記のように、検索トランジスタ部のソース/ドレイン領域上にコバルト等の高融点金属のシリサイドを形成することにより、ソース/ドレイン領域上のコンタクト抵抗を従来の数kΩから一気に数十Ω程度に低減することができる。この結果、検索トランジスタ部の電流駆動能力を向上させることができる。さらにTCAMのデータ検索スピードをより速くすることが可能となる。一方で、保持トランジスタ部のソース/ドレイン領域上にはコバルト等の高融点金属のシリサイドを形成しないことにより、保持トランジスタ部のキャパシタ電荷保持能力が損なわれることはない。
【0041】
(実施の形態3)
図24は、本発明の実施の形態3における半導体装置TCAMの断面図である。本実施の形態では、ストレージノードの底部とメモリトランジスタのソース/ドレイン領域と間に従来のようにプラグ配線を設けずに、そのプラグ配線の高さ範囲にもストレージノードを設けた点に特徴がある。この結果、キャパシタのストレージノードの面積を増大させ、キャパシタの電荷保持量を増大させることができる。保持トランジスタ部のゲート酸化膜と、検索トランジスタ部のゲート酸化膜とは同じ厚みを有している。また、検索トランジスタのソース/ドレイン領域の表層部に金属シリサイドは配置されていない。
【0042】
次の工程は、実施の形態2における図14および図15と同じである。TCAMデバイスの製造過程において、シリコン基板50上に分離酸化膜1を形成し、トランジスタのウェルおよびチャネル注入を行なった後にゲート酸化膜2の形成を行なう。その後、多結晶シリコンからなるゲート電極3と、ゲート電極形成時のエッチングマスクとして機能するTEOSなどのシリコン酸化膜4を形成する。次いで、ゲート電極のパターニングを行なった後に、不純物注入により、保持トランジスタのソース/ドレイン領域に不純物領域5aを、また検索トランジスタのソース/ドレイン領域に不純物領域5bをそれぞれ形成する(図14)。
【0043】
次に、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部に、シリコン窒化膜のサイドウォールスペーサ6を形成する。次いで、さらにサイドウォールスペーサ越しの不純物注入により、検索トランジスタ部のソース/ドレイン領域に不純物領域7bを形成する(図15)。
【0044】
次に図25〜図29を用いて本実施の形態における半導体装置の製造方法について説明する。周辺回路部等の活性領域上コンタクト開口時のエッチングストッパ膜として用いられる第1のシリコン窒化膜8を形成し、次いでその上にUSG等の第1のシリコン酸化膜9を積層する。次いで、熱処理またはCMP研磨によって第1のシリコン酸化膜9を平坦化する(図25)。
【0045】
次に、保持トランジスタ部および検索トランジスタ部において、ソース/ドレイン領域に達するコンタクトホールを開口し、次いでその中に多結晶シリコンを充填し、ソース/ドレイン領域に達する多結晶シリコンプラグ10aを形成する(図26)。その上に、多結晶シリコンプラグ10a上コンタクトホール開口時にエッチングストッパ膜として用いる第2のシリコン窒化膜11を形成し、さらにその上にUSGなどの第2のシリコン酸化膜12を積層する(図27)。
【0046】
その後、保持トランジスタ部のソース/ドレイン領域およびゲート電極の一部に達する開口部13aを形成する。次いで、その開口部の内壁にキャパシタ下部電極として用いる多結晶シリコンに凹凸を形成した膜14aを形成する(図28)。
【0047】
次に、キャパシタ下部電極表面上に,たとえば五酸化タンタルからなるキャパシタ誘電体膜(図示せず)を形成する。次いで、そのキャパシタ誘電体膜の上にたとえば窒化チタンを含む膜で形成されるキャパシタ上部電極膜15aを成膜する。キャパシタ上部電極膜を成膜した後、フォトレジストを用いてパターニングすることによりキャパシタ上部電極、すなわちセルプレートの形成を完了する(図29)。
【0048】
次に、図24に示したように、キャパシタ上部電極上にUSGなどの第3のシリコン酸化膜16を成膜してCMP研磨等による平坦化を行なう。次いで、多結晶シリコンからなるプラグ10aおよびキャパシタ上部電極15(図示せず)に達するコンタクトホールを開口する。また、これと同じ機会に、周辺回路部等のソース/ドレイン領域およびゲート電極上(図示せず)に達するコンタクトホールを開口する。このとき、第1段階のエッチングはそれぞれシリコン窒化膜11,8の中で止まるように設定されており、第2段階のエッチングでホール底のシリコン酸化膜11,8を開口する。その後、コンタクトホール内に窒化チタンとタングステン17とからなるバリアメタル17を充填する(図24)。
【0049】
上記の構成により、保持トランジスタ部のキャパシタをソース/ドレイン領域上にまで延ばすことにより、キャパシタ下部電極の表面積を増大させ、電荷保持量を増加させ、電荷保持能力を向上させることができる。
【0050】
(実施の形態4)
図30は、本発明の実施の形態4における半導体装置TCAMの断面図である。本実施の形態では、検索トランジスタ部だけでなく保持トランジスタ部のソース/ドレイン領域およびゲート電極上に金属シリサイドを配置し、さらにこれらの部分と配線とを電気的に接続するプラグ配線をタングステン等の単層の金属層で形成した点に特徴がある。さらに、保持トランジスタ部においても、メモリトランジスタのチャネルを挟むソース/ドレイン領域のチャネル側に低濃度の不純物領域を、またそこからサイドウォールスペーサの厚み分、離れた領域に高濃度の不純物領域を形成する。すなわち、LDD(Lightly Doped Drain)を形成する。
【0051】
この結果、製造工程の複雑化を避けながら、検索トランジスタ部のソース/ドレイン領域上のコンタクト抵抗を大幅に低くすることができ、また、LDDの形成により保持トランジスタ領域における接合部のリーク電流を抑制することが可能となる。
【0052】
まず、実施の形態2における図14を参照して、シリコン基板50上に、分離酸化膜1を形成し、トランジスタのウェルおよびチャネル注入を行なう。次いで、たとえば膜厚7.5nm程度の比較的厚い第1のゲート酸化膜2の形成を行なう。次に、多結晶シリコンからなるゲート電極3と、ゲート電極形成時にエッチングマスクとして用いるTEOSなどのシリコン酸化膜4を形成する。次に、ゲート電極のパターニングを行なった後に、不純物注入により、保持トランジスタ部のソース/ドレイン領域に不純物領域5aを、また検索トランジスタ部のソース/ドレイン領域に不純物領域5bをそれぞれ形成する(図14)。このとき、不純物領域5aおよび5bの形成は、その注入条件が同一であってもよい。次に、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部にシリコン窒化膜のサイドウォールスペーサ6を形成する。次いで、サイドウォールスペーサ越しに不純物注入を行ない、保持トランジスタのソース/ドレイン領域に不純物領域7aを、また検索トランジスタのソース/ドレイン領域に不純物領域7bをそれぞれ行なう(図31)。このとき、不純物領域7aと7bとの注入条件は同一であってもよい。
【0053】
次に、コバルト等の高融点金属をウェハ全面にスパッタリング法にて成膜した後、熱処理を加えることによりシリコン基板上のコバルトのみを選択的にシリコンと反応させてコバルトモノシリサイド(CoSi)を形成する。その後、混酸等を用いて未反応のコバルトを除去し、さらに熱処理を加えることにより上記のコバルトモノシリサイドをより低抵抗のコバルトダイシリサイド21(CoSi2)とする(図32)。
【0054】
次に、周辺回路部等の活性領域上にコンタクトホールを開口する際エッチングストッパ膜として用いる第1のシリコン窒化膜8を形成する。この第1のシリコン窒化膜8の上にUSGなどの第1のシリコン酸化膜9を積層した後、熱処理またはCMP研磨によって第1のシリコン酸化膜9を平坦化する(図33)。次に、保持トランジスタ部のソース/ドレイン領域およびゲート電極、また検索トランジスタ部のソース/ドレイン領域に達するコンタクトホールを開口して、タングステンなどの高融点金属を充填する。この結果、ソース/ドレイン領域に達するタングステンなどの高融点金属のプラグ22aと、ソース/ドレイン領域とゲート電極とに共に接するタングステンなどの高融点金属のプラグ22bが形成される(図34)。
【0055】
その上に、タングステンなどの高融点金属のプラグ22aおよび22b上コンタクト形成時のエッチングストッパ膜として用いる第2のシリコン窒化膜11を形成する。さらにその上に、USGなどの第2のシリコン酸化膜12を積層する(図35)。
【0056】
その後、保持トランジスタ部において、高融点金属のプラグ22bに達する開口部13を開口し、その内壁にキャパシタ下部電極23として用いる窒化チタンを含む膜からなる高融点金属23を形成する(図36)。次に、キャパシタ下部電極表面上に、たとえば五酸化タンタルからなるキャパシタ誘電体膜(図示せず)を形成し、そのキャパシタ誘電体膜の上にたとえば窒化チタンを含む膜からなるキャパシタ上部電極15をフォトレジストを用いてパターニングする(図37)。上記の工程によりキャパシタ下部電極の形成を完了する。
【0057】
次いで、図30に示すように、キャパシタ上部電極上にUSGなどの第3のシリコン酸化膜16を成膜してCMP研磨法による平坦化を行なう。その後、保持トランジスタ部および検索トランジスタ部のタングステン等の高融点金属プラグ22aに達するコンタクトホールを開口する。このとき、第1段階のエッチングはそれぞれシリコン窒化膜11,8の中で止まるように設定されており、第2段階のエッチングによりホール底のシリコン窒化膜11,8を開口する。その後、コンタクトホール内に窒化チタンとタングステンとを含むバイアメタル17を充填する(図30)。
【0058】
上記の構成により、検索トランジスタ部のソース/ドレイン領域上にコバルト等の高融点金属シリサイドを形成することにより、ソース/ドレイン領域上のコンタクト抵抗を従来の数kΩから一気に数十Ω程度に低減することができる。このため、検索トランジスタ部の電流駆動能力を向上させ、TCAMのデータ検索スピードをより速くすることが可能となる。一方で、保持トランジスタ部のソース/ドレイン領域にもLDDを形成をするので、製造工程の複雑化を避けて検索トランジスタ部と同時並行的に保持トランジスタ部にもコバルト等の高融点金属シリサイドを形成しても、接合部のリーク電流を抑制することができる。この結果、保持トランジスタ部のキャパシタの電荷保持能力を損なうことはない。
【0059】
(実施の形態5)
図38は、本発明の実施の形態5における半導体装置TCAMの断面図である。本実施の形態では、検索トランジスタ部だけでなく保持トランジスタ部のソース/ドレイン領域およびゲート電極上に金属シリサイドを配置し、また、キャパシタの下部電極の下にプラグ配線を設けずに、ストレージノードを下方に延長させてその表面積を増大させた点に特徴がある。さらに、これらの部分と配線とを電気的に接続するプラグ配線をタングステン等の単層の金属層で形成した点にも特徴がある。さらに、保持トランジスタ部においても、メモリトランジスタのチャネルを挟むソース/ドレイン領域のチャネル側に低濃度の不純物領域を、またそこからサイドウォールスペーサの厚み分、離れた領域に高濃度の不純物領域を形成する点にも特徴がある。すなわち、LDD(Lightly Doped Drain)を形成する。
【0060】
この結果、製造工程の複雑化を避けながら、検索トランジスタ部のソース/ドレイン領域上のコンタクト抵抗を大幅に低くすることができ、また、LDDの形成により保持トランジスタ領域における接合部のリーク電流を抑制し、かつストレージノードの表面積の増大により電荷保持能力を向上させることが可能となる。
【0061】
次に、図38に示す本実施の形態におけるTCAMの製造方法について説明する。実施の形態2における図14を参照して、まずシリコン基板50上に、分離酸化膜1を形成し、トランジスタウェルおよびチャネル注入を行なった後に、たとえば膜厚7.5nm程度の比較的厚い第1のゲート酸化膜2の形成を行なう。次いで、ゲート電極3として用いる多結晶シリコン膜と、ゲート電極形成時のエッチングマスク4として用いるTEOSなどのシリコン酸化膜を形成する。この後、ゲート電極のパターニングを行なった後に、不純物注入により、保持トランジスタのソース/ドレイン領域に不純物領域5aを、また検索トランジスタのソース/ドレイン領域に不純物領域5bをそれぞれ形成する(図14)。このとき、不純物領域5aと5bとの不純物注入の注入条件が同一であってもよい。
【0062】
次に、実施の形態4の図31を参照して、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部にシリコン窒化膜のサイドウォールスペーサ6を形成する。さらに、サイドウォールスペーサ越しの不純物注入により、保持トランジスタのソース/ドレイン領域に不純物領域7aを、また検索トランジスタのソース/ドレイン領域に不純物領域7bをそれぞれ形成する(図31)。このとき、不純物領域7aと7bとの不純物の注入条件が同一であってもよい。
【0063】
次に、実施の形態4の図32を参照して、コバルト等の高融点金属をウェハ全面にスパッタリング法にて成膜し、次いで熱処理を加えることによりシリコン基板上のコバルトのみを選択的にシリコンと反応させてコバルトモノシリサイド(CoSi)を形成する。その後、混酸等を用いて未反応のコバルトを除去し、さらに熱処理を加えることによりコバルトモノシリサイドをより低抵抗のコバルトダイシリサイド21(CoSi2)とする(図32)。
【0064】
次に、図39を参照して、活性領域上にコンタクトホールを開口する際にエッチングストッパ膜として用いる第1のシリコン窒化膜8を形成し、次いでその上にUSGなどの第1のシリコン酸化膜9aを積層する。次いで、熱処理またはCMP研磨によって第1のシリコン酸化膜9aを平坦化する(図39)。
【0065】
次に、図40に示すように、保持トランジスタ部のソース/ドレイン領域とゲート電極の一部に達する開口部13aを開口する。その開口部13aの内壁にキャパシタ下部電極23aとして用いる窒化チタンを含む高融点金属の膜を形成する(図41)。
【0066】
次に、キャパシタ下部電極表面上にキャパシタ誘電体膜(図示せず)として用いる、たとえば五酸化タンタルと、キャパシタ上部電極15aとして用いる、たとえば窒化チタンを含む膜を成膜する。次に、フォトレジストを用いてパターニングして、キャパシタ上部電極の形成を完了する(図42)。
【0067】
図38を参照して、キャパシタ上部電極上にUSGなどの第3のシリコン酸化膜16を成膜してCMP研磨法等による平坦化を行なう。次いで、保持トランジスタ部および検索トランジスタ部のソース/ドレイン領域に達するコンタクトホールを開口する。このとき、第1段階のエッチングはそれぞれシリコン窒化膜11,8の中で止まるように設定されており、第2段階のエッチングによりホール底のシリコン窒化膜11,8を開口する。その後、コンタクトホール内にバリアメタル17として用いる窒化チタンとタングステンを充填する(図38)。
【0068】
上記の構成により検索トランジスタ部のソース/ドレイン領域上にコバルト等の高融点金属シリサイドを形成することにより、ソース/ドレイン領域上のコンタクト抵抗を従来の数kΩから一気に数十Ω程度に低減することが可能となる。その結果、検索トランジスタ部の電流駆動能力を向上させ、TCAMのデータ検索スピードをより向上することが可能となる。
【0069】
一方で、保持トランジスタ部のソース/ドレイン領域上にもコバルト等の高融点金属シリサイドを形成するに際して、ソース/ドレイン領域に検索トランジスタ部と同様にLDDを設けることにより、接合リーク電流を抑制することが可能となる。このため、保持トランジスタ部のキャパシタ電荷保持能力を損なうことはない。
【0070】
また、ソース/ドレイン領域上コンタクトをタングステン等の高融点金属プラグ単層構造とすることにより、複層構造に比べてプラグ部の抵抗を低下させ、プラグ形成時のフォトマスクとそれに付随する工程を削減することが可能となる。
【0071】
さらに保持トランジスタ部のキャパシタ下部電極13aをソース/ドレイン領域上にまで延ばすことにより、キャパシタ下部電極の表面積を増大させて、電荷保持能力を高めることができる。
【0072】
(実施の形態6)
図43は、本発明の実施の形態6における半導体装置を示す図である。本実施の形態では、保持トランジスタのゲート酸化膜よりも検索トランジスタのゲート酸化膜の厚さを薄くして形成する場合に好都合なレイアウトを有する半導体装置について説明する。図43において、A−A’およびB−B’は補助線であり、メモリセルがアレイ配列される場合、上記補助線が折り返し線の対称線となることを示している。
【0073】
図43を参照して、保持トランジスタT1,T2の活性領域5aおよび検索トランジスタT3,T4,T5,T6の活性領域5bは、補助線A−A’に交差する方向に、並列してストライプ状に延びており、しかも、保持トランジスタの活性領域5aと、検索トランジスタの活性領域5bとは、互いに重ならないように間隔をあけて配置されている。図43において、保持トランジスタの活性領域を被覆するようにフォトレジストパターン25が形成されている。上記のような、保持トランジスタおよび検索トランジスタの活性領域の相互に離れて並列したストライプ状の配列をストライプ状パターンと略称する場合がある。
【0074】
図44は、図43のXLIV−XLIV’線に沿う断面図である。図44において、p型シリコン基板50の表層部に分離酸化膜1が設けられ、その分離酸化膜1の間のシリコン基板表面に、保持トランジスタおよび検索トランジスタのゲート酸化膜2a,2bが設けられている。これらゲート酸化膜の形成にデュアル被覆法というゲート酸化膜の形成方法が用いられる。
【0075】
上記のデュアル被覆法では、上記の分離酸化膜1を形成した後に、シリコン基板内に所望の不純物を注入する。次いで、犠牲酸化膜を除去し、その後に第1のゲート酸化膜形成処理を行なう。この第1のゲート酸化膜形成処理は、図43および図44に示されているフォトレジストパターン25は配置されない状態で行なわれる。この第1のゲート酸化膜形成処理の後、図44に示すように、保持トランジスタのゲート酸化膜2aを覆うフォトレジストパターン25を形成する。
【0076】
次に、上記フォトレジストパターン25により保持トランジスタのゲート酸化膜を被覆した状態で、フッ酸処理を行ない、検索トランジスタの活性領域のゲート酸化膜2bを除去する。つまり、検索トランジスタのゲート酸化膜をいったん形成した後に、フッ酸で除去する。このフッ酸処理の後、フォトレジストパターン25を取り除く。その後、第2のゲート酸化膜形成処理を行なう。この第2のゲート酸化膜形成処理により、検索トランジスタの活性領域上にゲート酸化膜が新たに形成され、また保持トランジスタでは、第1のゲート酸化膜形成処理で形成されていたゲート酸化膜にさらにゲート酸化膜が付け加えられ、ゲート酸化膜の厚みが加算される。上記の第1および第2のゲート酸化膜形成処理により、保持トランジスタにおけるゲート酸化膜の厚み、および検索トランジスタにおけるより薄いゲート酸化膜の厚みを、それぞれ所望のものにすることができる。
【0077】
本実施の形態において特徴的なことは、図43に示すストライプ状パターンを利用してデュアル被覆法により保持トランジスタと検索トランジスタのゲート酸化膜を作り分けることにある。TCAMセル内のミクロな領域においてデュアル被覆処理を行なう場合、上記のストライプ状パターンを利用することによりデュアル被覆処理における写真製版のレジストパターン形成を容易にすることができる。
【0078】
また、デュアル被覆のレジストパターンが、保持トランジスタと検索トランジスタの活性領域を分離する2つの分離酸化膜の間の中央に位置することも1つの特徴である。しかし、たとえば第1のゲート酸化膜形成処理で生成したゲート酸化膜を除去するためのフッ酸処理におけるフッ酸が横方向に染み込むことを考慮すると、その位置を2つの分離酸化膜の中央ではなく、フッ酸の染み込み量に応じて検索トランジスタ側に広げることも有効である。
【0079】
上記の製造方法により、デュアル被覆の処理を単純化された容易な工程で行なうことができる。とくに写真製版工程で生じるずれや寸法変動に余裕があるレイアウトの採用により、検索トランジスタのゲート酸化膜を薄膜化したTCAMにおいて製造歩留りを向上させることができる。
【0080】
上記のストライプ状のレイアウトは、デュアル被覆工程だけでなく、不純物の注入工程においても用いられ、大きな効果を発揮する。たとえば、チャネルドープ工程において、保持トランジスタと検索トランジスタとで不純物を打ち分ける必要がある場合に、図43に示すレイアウトを用いる。すなわち、検索トランジスタのみに不純物を注入する場合には、図43に示すレイアウトで、保持トランジスタの活性領域に沿ってフォトレジストパターンを配置する。また、保持トランジスタのみに不純物を注入する場合には、図43に示すレイアウトで、フォトレジストパターン25で覆われている領域を開口し、それ以外の領域はレジストパターンで被覆して不純物を注入する。
【0081】
さらに、ゲート電極形成後のソース/ドレイン領域への不純物注入における、保持トランジスタと検索トランジスタとへの打ち分けにおいても、同様のストライプ状レイアウトを用いることができる。図45に、検索トランジスタに不純物注入を行なうレジストパターン26の配置を示す。また、図46に、保持トランジスタに不純物注入を行なうレジストパターン27の配置を示す。
【0082】
図45を参照して、保持トランジスタの活性領域5aや補助線A−A’などは図43に示したものと同じである。保持トランジスタの活性領域が延びる方向に交差するように、保持トランジスタのゲート3aが配置されている。また、検索トランジスタT3,T4,T5,T6のそれぞれのゲート3bも、保持トランジスタのゲートと同じ方向に延びながら、図1に示す回路における接続を構成するのに都合がよいように端部で変形した形状を有している。レジストパターン26は、保持トランジスタ領域を覆っており、この状態で不純物を注入すると検索トランジスタにのみ不純物を注入することになる。
【0083】
一方、図46では、レジストパターン27は検索トランジスタの領域を覆っている。この状態で不純物を注入すると保持トランジスタにのみ不純物を注入することになる。
【0084】
以上のように、保持トランジスタおよび検索トランジスタを、ストライプ状とし、一定方向に、離して並列させるレイアウトを用いることにより、チャネルドープおよびソースドレインドープの各処理を、単純化して容易に行なうことが可能になる。
【0085】
上記のTCAMセルのレイアウトで、特徴的なもう1つの事項は、保持トランジスタのゲートと、検索トランジスタの活性領域との位置関係である。図45および図46に示すように、保持トランジスタのゲート3aと、検索トランジスタの活性領域5bとは、プロセス変動時にも重なることのない距離d1をとって離れている。
【0086】
このような両者の距離を十分とった配置をとる理由は、次のとおりである。すなわち、仮に検索トランジスタの活性領域5bと、保持トランジスタのゲート3aが重なっていたとすると、保持トランジスタのゲート3aは、検索トランジスタの薄いゲート酸化膜を介して検索トランジスタの活性領域に重なることとなる。ゲート酸化膜の耐圧はゲート酸化膜の厚みに応じて変化し、また駆動電圧もゲート酸化膜に応じて変化する。厚いゲート酸化膜を備える保持トランジスタには、より薄いゲート酸化膜を備えた検索トランジスタよりも高い電圧で駆動される。このため、保持トランジスタの高い電圧が印加されるゲートが、薄い膜厚のゲート酸化膜に重なると、ゲートリークやゲート酸化膜破壊を生じる。その結果、その製品は不良品となってしまう。上記の不具合を避けるために、保持トランジスタのゲートと、検索トランジスタの活性領域とは重ならないレイアウトとしている。
【0087】
(実施の形態7)
図47は、本発明の実施の形態7における半導体装置のレイアウトを示す図である。図47におけるレイアウトが図45のそれと相違する点は、保持トランジスタのゲートの形状と、その形状の採用にともなう補助線A−A’とB−B’との間の距離の減少(小型化)である。図45では、保持トランジスタのゲートは補助線A−A’に沿って真っ直ぐに延びていたが、図47では、上記ゲートは補助線A−A’に沿いながらそれに交差する方向に凹凸を有する波形状となっている。すなわち、保持トランジスタのゲート30は、保持トランジスタのチャネル部のゲート部分30aは検索トランジスタ側に移動し、またそれらの間の接続部分30bは、逆に検索トランジスタから遠ざかるように移動している。
【0088】
上記のような保持トランジスタのゲートの凹凸の波形状は、次の要件を満たすことが課せられる。すなわち、(L1)チャネル部のゲート部分30aと、それらの間の接続部分30bとが、補助線A−A’に平行に延びながら連続すること、(L2)上記接続部分30bの狭幅化することによる電気抵抗上昇がデバイス特性上許容されること、(L3)補助線A−A’に対して対称関係で位置する2つの接続部分30bの間の距離d2が、短絡しないで形成できること、(L4)また、上記接続部分30bが検索トランジスタの活性領域5bとが十分な距離d1を有すること、の要件(L1)〜(L4)をすべて満たすことが課せられる。
【0089】
保持トランジスタのゲートを上記のような凹凸の波形状とすることにより、TCAMセルは、ストライプ状レイアウトのストライプが延びる方向に沿って小型化される。すなわち、上記ゲートの凹凸の波形状により、検索トランジスタを保持トランジスタの側に近づけることができる。この結果、たとえば、図45では、対称線B−B’を対称線A−A’の方に移動させ、たとえば同図のC−C’まで移すことができる。
【0090】
上記のレイアウトを採用することにより、TCAMのメモリセルを小さくすることができ、TCAMを搭載した製品のチップ面積を小さくし、かつTCAM製造のコストを低減することができる。
【0091】
次に、上記の本発明の実施の形態に含まれるものおよび他の本発明の実施の形態について、以下に列挙して説明する。
【0092】
第1および第2の検索トランジスタのソース/ドレイン領域に表層部に金属シリサイド膜を配置した、上記の半導体装置において、メモリトランジスタのソース/ドレイン領域の表層部には金属シリサイド膜を配置しないようにできる。
【0093】
この構成によれば、メモリトランジスタの接合リーク電流を抑制するために、メモリトランジスタのソース/ドレイン領域のチャネルに面する部分に不純物濃度の低いLDD領域を形成する必要がない。このため、製造工程を簡略化することができる。
【0094】
上記の半導体装置において、第1および第2の検索トランジスタおよびメモリトランジスタの両方において、そのソース/ドレイン領域の表層部に、金属シリサイド膜が配置され、メモリトランジスタのチャネルに面するソース/ドレイン領域の部分と、チャネルから離れたソース/ドレイン領域の部分とで不純物濃度が異なり、チャネルに面するソース/ドレイン領域の部分の不純物濃度が、チャネルから離れたソース/ドレイン領域の部分の不純物濃度より低くすることができる。
【0095】
この構成により、検索トランジスタ部と保持トランジスタ部とに同時並行的に金属シリサイド膜を形成した上で、検索トランジスタ部の検索スピードを向上させて、保持トランジスタ部のキャパシタの電荷保持能力を確保することができる。この結果、製造工程の複雑化を避けながら、検索スピードを向上し、電荷保持能力を確保することができる。
【0096】
上記の半導体装置では、第1および第2の検索トランジスタのソース/ドレイン領域と、金属配線とを接続する層間プラグが高融点金属層を含んでいてもよい。
【0097】
この構成により、層間のプラグの電気抵抗を低減することができ、その結果、検索トランジスタ部の電流駆動能力を向上させ、TCAMのデータ検索スピードをより向上することが可能となる。
【0098】
上記の半導体装置において、第1および第2の検索トランジスタのソース/ドレイン領域と、金属配線とを接続する層間のプラグが高融点金属単層で構成されていてもよい。
【0099】
この構成により、層間のプラグの電気抵抗をさらに大幅に低くすることができる。
【0100】
また、上記のキャパシタの下部電極を構成するストレージノードは、層間のプラグを介在させず、その底部を、メモリトランジスタのソース/ドレイン領域および第1の検索トランジスタのゲート電極と、接続させてもよい。
この構成により、ストレージノードの表面積を大きくすることができ、キャパシタの電荷保持能力を向上させることができる。
【0101】
上記の半導体装置において、キャパシタの下部電極を構成するストレージノードが、高融点金属により形成され、メモリトランジスタのチャネルに面するソース/ドレイン領域の部分と、チャネルから離れたソース/ドレイン領域の部分とで不純物濃度が異なり、チャネルに面するソース/ドレイン領域の部分の不純物濃度が、チャネルから離れたソース/ドレイン領域の部分の不純物濃度より低くすることができる。
【0102】
この構成により、キャパシタのストレージノードと第1の検索トランジスタのゲート電極などの接続において電気抵抗を低くでき、検索スピードを向上させることができる。また、上記のLDDの形成により、メモリトランジスタにおける接合リーク電流を抑制し、電荷保持能力を確保することができる。
【0103】
また、層間プラグによりストレージノードとメモリトランジスタのソース/ドレイン領域と接続する半導体装置において、ストレージノードおよびその層間プラグが、高融点金属により形成され、メモリトランジスタのチャネルに面するソース/ドレイン領域の部分と、そのチャネルから離れたソース/ドレイン領域の部分とで不純物濃度が異なり、チャネルに面するソース/ドレイン領域の部分の不純物濃度が、チャネルから離れたソース/ドレイン領域の部分の不純物濃度より低くしてもよい。
【0104】
上記の構成により、キャパシタのストレージノードと第1の検索トランジスタのゲート電極などの接続において電気抵抗を低くでき、検索スピードを向上させることができる。また、上記のLDDの形成により、メモリトランジスタにおける接合リーク電流を抑制し、電荷保持能力を確保することができる。
【0105】
また、ストレージノードが多結晶シリコンで形成されていてもよい。この構成により、メモリトランジスタの高い電荷保持能力を確保することができる。
【0106】
ストレージノードが、層間のプラグを介在させずに、メモリトランジスタのソース/ドレイン領域および第1の検索トランジスタのゲート電極と接続している半導体装置において、ストレージノードは、メモリトランジスタのソース/ドレイン領域および第1の検索トランジスタのゲート電極との間に、金属シリサイド膜を介在させて接続され、メモリトランジスタにLDDが形成されていてもよい。また、ストレージノードが高融点金属層で形成されていてもよい。
【0107】
この構成により、検索トランジスタ部の製造工程と同じ製造機会に同じよう保持トランジスタ部を形成することができ、製造工程を簡略化することができるまた、LDDの形成により、メモリトランジスタにおける接合リーク電流を抑制することができる。
【0108】
また、上記のストレージノードが、層間のプラグを介在させずに、メモリトランジスタのソース/ドレイン領域および第1の検索トランジスタのゲート電極と接続している半導体装置において、ストレージノードが多結晶シリコンで形成されていてもよい。この構成によれば、メモリトランジスタにおける電荷保持能力を確保することができる。
【0109】
メモリトランジスタの活性領域と、第1および第2の検索トランジスタの活性領域とが、並行するストライプ状レイアウトをとる半導体装置において、メモリトランジスタの活性領域が延びる方向に交差して延びるメモリトランジスタのゲートが配置され、平面的に見て、メモリトランジスタのゲートは、第1および第2検索トランジスタの活性領域と重ならないように間隙d1をおいてもよい。
【0110】
この構成により、メモリトランジスタのゲート下に検索トランジスタの活性領域が配置されることに起因する不具合を解消することができる。
【0111】
また、メモリトランジスタのゲートは、平面的に見てメモリトランジスタの活性領域と交差する部分以外の部分では、第1および第2の検索トランジスタの活性領域から遠ざかるようにこれら検索トランジスタの活性領域に対して後退した凹形状を有してもよい。
【0112】
この構成により、半導体装置を上記活性領域の延びる方向に縮小でき小型化することができる。
【0113】
メモリトランジスタの活性領域と、第1および第2の検索トランジスタの活性領域とが、並行するストライプ状レイアウトをとる半導体装置において、メモリトランジスタのゲート絶縁膜の厚みが、第1および第2検索トランジスタのゲート絶縁膜の厚みより大きくしてもよい。また、メモリトランジスタのソース/ドレイン領域の不純物濃度と、第1および第2検索トランジスタのソース/ドレイン領域の不純物濃度が相違する構成にしてもよい。
【0114】
上記のストライプ状レイアウトをとる半導体装置では、メモリトランジスタと、第1および第2の検索トランジスタのゲート絶縁膜の厚みや活性領域の不純物濃度を、単純化した手順で容易に形成することができる。
【0115】
上記の実施の形態では、検索トランジスタのゲート酸化膜の厚みがメモリトランジスタのゲート酸化膜の厚みより大きいとした構成は、金属シリサイド膜を検索トランジスタのソース/ドレイン領域の表層部に配置した構成と組み合せることがなかった。しかし、検索トランジスタのゲート酸化膜の厚みを薄くする上記構成と、金属シリサイド膜を検索トランジスタのソース/ドレイン領域の表層部に配置した構成およびそれから派生した上記の各実施の形態とを組み合せて用いてもよい。
【0116】
また、上記のストライプ状レイアウトをとる半導体装置においても、金属シリサイド膜を用いてもよいし、またプラグ配線を用いずにストレージノード底部をソースドレイン領域に接続させてもよい。すなわち、上記の実施の形態で示した構成はいかなる組み合せを行なってもよい。
【0117】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【0118】
【発明の効果】
本発明に係る半導体装置を用いることにより、TCAMセル内において、電荷保持能力を損なうことなく、電流駆動能力を向上させることによりデータ検索スピードをより速くすることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における半導体装置TCAMの1セルの回路図である。
【図2】本発明の実施の形態1における半導体装置TCAMを示す断面図である。
【図3】図2に示す半導体装置の製造において、ゲート酸化膜を形成した状態を示す図である。
【図4】保持トランジスタ部のゲート酸化膜をレジストパターンで覆い、検索トランジスタ部のゲート酸化膜を除去した状態を示す図である。
【図5】検索トランジスタ部に保持トランジスタ部のゲート酸化膜より膜厚の薄いゲート酸化膜を形成した状態を示す図である。
【図6】ゲート電極をパターニングした後、ソース/ドレイン領域に不純物領域を形成した状態を示す図である。
【図7】ゲート電極にサイドウォールスペーサを形成し、それをマスクに用いて検索トランジスタ部のソース/ドレイン領域に不純物領域を形成した状態を示す図である。
【図8】第1のエッチングストッパ膜および第1の層間絶縁膜を形成した状態を示す図である。
【図9】上記の層間絶縁膜に多結晶シリコンによるプラグを形成した状態を示す図である。
【図10】第2のエッチングストッパ膜および第2の層間絶縁膜を形成した状態を示す図である。
【図11】第2の層間絶縁膜にキャパシタ形成用の開口部を開口し、その内壁にストレージノード用の粗面化した多結晶シリコン膜を形成した状態を示す図である。
【図12】ストレージノードの粗面化された表面に誘電体膜を形成し、その誘電体膜の上にセルプレート用の導電膜を形成した状態を示す図である。
【図13】本発明の実施の形態2における半導体装置TCAMを示す断面図である。
【図14】図13に示す半導体装置の製造において、ゲート電極をパターニングし、不純物を注入した状態を示す図である。
【図15】ゲート電極にサイドウォールスペーサを形成し、そのサイドウォールスペーサをマスクに用いて、検索トランジスタのソース/ドレイン領域に高濃度の不純物領域を形成した状態を示す図である。
【図16】シリコン酸化膜を積層した後、保持トランジスタ部をレジストパターンで覆い、検索トランジスタ部のシリコン酸化膜を除去した状態を示す図である。
【図17】金属シリサイドを形成する金属膜を積層し、熱処理により検索トランジスタ部のソース/ドレイン領域に金属シリサイドを形成し、未反応の金属膜を除去した状態を示す図である。
【図18】第1のエッチングストッパ膜および第1の層間絶縁膜を形成した状態を示す図である。
【図19】保持トランジスタ部にコンタクトホールを開口し、プラグを形成した状態を示す図である。
【図20】第2のエッチングストッパ膜を保持トランジスタ部に設けた状態を示す図である。
【図21】第2の層間絶縁膜を積層した状態を示す図である。
【図22】第2の層間絶縁膜内に開口部を開口し、その内壁に粗面化したストレージノードを形成した状態を示す図である。
【図23】ストレージノードの上に誘電体膜を形成し、さらにその上にセルプレート用の導電膜を形成した状態を示す図である。
【図24】本発明の実施の形態3における半導体装置TCAMを示す断面図である。
【図25】図24に示す半導体装置の製造において、ゲート電極をパターニングし、不純物を注入し、第1のエッチングストッパ膜および第1の層間絶縁膜を積層した状態を示す図である。
【図26】第1の層間絶縁膜にコンタクトホールを開口し、導電層を充填してプラグを形成した状態を示す図である。
【図27】第2のエッチングストッパ膜および第2の層間絶縁膜を形成した状態を示す図である。
【図28】シリコン基板表面に届く開口部を開口し、ストレージノード導電膜を形成した状態を示す図である。
【図29】ストレージノード膜の上にキャパシタ誘電体膜およびセルプレート膜を形成した状態を示す図である。
【図30】本発明の実施の形態4における半導体装置TCAMを示す断面図である。
【図31】図30に示す半導体装置の製造において、ゲート電極をパターニングし、不純物を注入し、サイドウォールスペーサを形成し、不純物を注入した状態を示す図である。
【図32】金属シリサイドを形成する金属膜を積層し、熱処理により金属シリサイドを形成した状態を示す図である。
【図33】第1のエッチングストッパ膜および第1の層間絶縁膜を形成した状態を示す図である。
【図34】第1のエッチングストッパ膜および第1の層間絶縁膜にコンタクトホールを開口し、バリアメタルを充填した状態を示す図である。
【図35】第2のエッチングストッパ膜および第2の層間絶縁膜を形成した状態を示す図である。
【図36】キャパシタ用の開口部を第2のエッチングストッパ膜および第2の層間絶縁膜に開口し、ストレージノード導電膜を形成した状態を示す図である。
【図37】ストレージノード導電膜の上にキャパシタ誘電体膜およびセルプレート膜を形成した状態を示す図である。
【図38】本発明の実施の形態5における半導体装置TCAMを示す断面図である。
【図39】図38に示す半導体装置の製造において、ゲート電極をパターニングし、不純物を注入し、サイドウォールスペーサを形成し、不純物を注入し、第1のエッチングストッパ膜および第1の層間絶縁膜を積層した状態を示す図である。
【図40】キャパシタ用の開口部を第1のエッチングストッパ膜および第1の層間絶縁膜に開口した状態を示す図である。
【図41】開口部の内壁にストレージノード膜を形成した状態を示す図である。
【図42】キャパシタ誘電体膜およびセルプレート導電膜を形成した状態を示す図である。
【図43】本発明の実施の形態6における半導体装置TCAMのレイアウトを示す図である。
【図44】図43におけるXLIV−XLIV’線に沿う断面図である。
【図45】第1および第2の検索トランジスタに不純物を注入するときのレジストパターンの配置を示す図である。
【図46】メモリトランジスタに不純物を注入するときのレジストパターンの配置を示す図である。
【図47】本発明の実施の形態7における半導体装置TCAMのレイアウトを示す図である。
【符号の説明】
1 分離酸化膜、2,2a,2b ゲート酸化膜、3 多結晶シリコンのゲート電極、4 TEOS等のシリコン酸化膜、5a 保持トランジスタ部のソースドレイン不純物注入領域、5b 検索トランジスタ部のソースドレイン不純物注入領域、6 シリコン窒化膜を含むサイドウォール、7a 保持トランジスタ部のソースドレイン不純物注入領域、7b 保持トランジスタ部のソースドレイン不純物注入領域、8 ソース/ドレイン領域上コンタクト開口時エッチングストッパ膜用の第1のシリコン窒化膜、9 アンドープトシリケートガラス膜(USG)等の第1のシリコン酸化膜、10a ソース/ドレイン領域上に接する多結晶シリコンプラグ、10b ソース/ドレイン領域とゲート電極に接する多結晶シリコンプラグ、11 プラグ上コンタクト開口時のエッチングストッパ用の第2のシリコン窒化膜、12 USG等の第2のシリコン酸化膜、13,13a キャパシタ開口部、14,14a キャパシタ下部電極としての多結晶シリコンに凹凸を形成した膜、15,15a キャパシタ上部電極としての窒化チタンを含む膜、16 USG等の第3のシリコン酸化膜、17 仮想プラグ上のタングステン等の高融点金属プラグ、17a ソース/ドレイン領域と上層配線に接するタングステン等の高融点金属プラグ、18 フォトレジストパターン、19 USG等の第4のシリコン酸化膜、20 フォトレジストパターン、21 コバルト等の高融点金属シリサイド、22a ソース/ドレイン領域に接するタングステン等の高融点金属プラグ、22b ソース/ドレイン領域とゲート電極に接するタングステン等の高融点金属プラグ、23,23a キャパシタ下部電極としての窒化チタンを含む膜、25,26,27 レジストパターン、30 ゲート、30a メモリトランジスタ部分のゲートの部分、30b メモリトランジスタ部分以外のゲートの部分、50 シリコン基板、d1 第1および第2検索トランジスタの活性領域とメモリトランジスタのゲートとの平面距離、d2 メモリトランジスタのゲートと、隣接セル(線対称配置)での対応するゲートとの距離。
Claims (16)
- キャパシタと、前記キャパシタのストレージノードにソース/ドレイン領域を接続されたメモリトランジスタと、前記キャパシタのストレージノードにゲート電極を接続された第1の検索トランジスタと、前記第1の検索トランジスタのソース/ドレイン領域にそのソース/ドレイン領域を接続する第2の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置であって、
前記セル内において、前記メモリトランジスタのゲート絶縁膜の厚みが、前記第1および第2の検索トランジスタのゲート絶縁膜の厚みより大きい、半導体装置。 - キャパシタと、前記キャパシタのストレージノードにソース/ドレイン領域を接続されたメモリトランジスタと、前記キャパシタのストレージノードにゲート電極を接続された第1の検索トランジスタと、前記第1の検索トランジスタのソース/ドレイン領域にそのソース/ドレイン領域を接続する第2の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置であって、
前記セル内において、前記第1および第2の検索トランジスタの少なくとも一方のソース/ドレイン領域の表層部に金属シリサイド膜が配置され、前記ソース/ドレイン領域は前記金属シリサイド膜を介在させて前記金属配線に接続される、半導体装置。 - 前記第1および第2の検索トランジスタおよび前記メモリトランジスタの両方において、そのソース/ドレイン領域の表層部に、金属シリサイド膜が配置され、前記メモリトランジスタのチャネルに面するソース/ドレイン領域の部分と、そのチャネルから離れたソース/ドレイン領域の部分とで不純物濃度が異なり、前記チャネルに面するソース/ドレイン領域の部分の不純物濃度が、前記チャネルから離れたソース/ドレイン領域の部分の不純物濃度より低い、請求項1または2に記載の半導体装置。
- 前記第1および第2の検索トランジスタのソース/ドレイン領域と、前記金属配線とを接続する層間プラグが高融点金属層を含んでいる、請求項1〜3のいずれかに記載の半導体装置。
- 前記第1および第2の検索トランジスタのソース/ドレイン領域と、前記金属配線とを接続する層間のプラグが高融点金属単層で構成されている、請求項1〜4のいずれかに記載の半導体装置。
- 前記キャパシタの下部電極を構成するストレージノードが、層間のプラグを介在させず、その底部を前記メモリトランジスタのソース/ドレイン領域および前記第1の検索トランジスタのゲート電極と、接続されている、請求項1〜5のいずれかに記載の半導体装置。
- 前記ストレージノードが高融点金属により形成され、前記メモリトランジスタのチャネルに面するソース/ドレイン領域の部分と、そのチャネルから離れたソース/ドレイン領域の部分とで不純物濃度が異なり、前記チャネルに面するソース/ドレイン領域の部分の不純物濃度が、前記チャネルから離れたソース/ドレイン領域の部分の不純物濃度より低い、請求項6に記載の半導体装置。
- 前記ストレージノードおよびそのストレージノードとメモリトランジスタのソース/ドレイン領域とを接続する層間プラグが、高融点金属により形成され、前記メモリトランジスタのチャネルに面するソース/ドレイン領域の部分と、そのチャネルから離れたソース/ドレイン領域の部分とで不純物濃度が異なり、前記チャネルに面するソース/ドレイン領域の部分の不純物濃度が、前記チャネルから離れたソース/ドレイン領域の部分の不純物濃度より低い、請求項1〜5のいずれかに記載の半導体装置。
- キャパシタと、前記キャパシタのストレージノードにソース/ドレイン領域を接続されたメモリトランジスタと、前記キャパシタのストレージノードにゲート電極を接続された第1の検索トランジスタと、前記第1の検索トランジスタのソース/ドレイン領域にそのソース/ドレイン領域を接続する第2の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置であって、
前記キャパシタの下部電極を構成するストレージノードが、層間のプラグを介在させずに、その底部を前記メモリトランジスタのソース/ドレイン領域と接続している、半導体装置。 - 前記ストレージノードは、前記メモリトランジスタのソース/ドレイン領域および前記第1の検索トランジスタのゲート電極との間に、金属シリサイド膜を介在させて接続され、前記メモリトランジスタのチャネルに面するソース/ドレイン領域の部分と、そのチャネルから離れたソース/ドレイン領域の部分とで不純物濃度が異なり、前記チャネルに面するソース/ドレイン領域の部分の不純物濃度が、前記チャネルから離れたソース/ドレイン領域の部分の不純物濃度より低い、請求項9に記載の半導体装置。
- 前記ストレージノードが高融点金属により形成されている、請求項9または10に記載の半導体装置。
- キャパシタと、前記キャパシタのストレージノードにソース/ドレイン領域を接続されたメモリトランジスタと、前記キャパシタのストレージノードにゲート電極を接続された第1の検索トランジスタと、前記第1の検索トランジスタのソース/ドレイン領域にそのソース/ドレイン領域を接続する第2の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置であって、
前記セルにおいて、平面的に見て、
前記メモリトランジスタはその活性領域が一定方向に延びるように位置し、
前記第1および前記第2の検索トランジスタの活性領域は、連続して、前記メモリトランジスタが延びる方向に並行するように配置され、
前記メモリトランジスタの活性領域と前記第1および第2の検索トランジスタの活性領域とは間隙をもって配列されている、半導体装置。 - 前記メモリトランジスタの活性領域が延びる方向に交差して延びるメモリトランジスタのゲートが配置され、平面的に見て、前記メモリトランジスタのゲートは、前記第1および第2検索トランジスタの活性領域と重ならないように間隙をおいている、請求項12に記載の半導体装置。
- 前記メモリトランジスタのゲートは、平面的に見て前記メモリトランジスタの活性領域と交差する部分以外の部分で、前記第1および第2の検索トランジスタの活性領域から遠ざかるように後退した凹形状を有している、請求項12または13に記載の半導体装置。
- 前記メモリトランジスタのゲート絶縁膜の厚みが、前記第1および第2検索トランジスタのゲート絶縁膜の厚みより大きい、請求項12〜14のいずれかに記載の半導体装置。
- 前記メモリトランジスタのソース/ドレイン領域の不純物濃度と、前記第1および第2検索トランジスタのソース/ドレイン領域の不純物濃度が相違する、請求項12〜15のいずれかに記載の半導体装置。
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