JPH10209396A - 絶縁体上シリコン（ｓｏｉ）ｄｒａｍのセル構造体および製造方法 - Google Patents
絶縁体上シリコン（ｓｏｉ）ｄｒａｍのセル構造体および製造方法Info
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- JPH10209396A JPH10209396A JP9011963A JP1196397A JPH10209396A JP H10209396 A JPH10209396 A JP H10209396A JP 9011963 A JP9011963 A JP 9011963A JP 1196397 A JP1196397 A JP 1196397A JP H10209396 A JPH10209396 A JP H10209396A
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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Abstract
(57)【要約】
【課題】 キャパシタ構造体を設計する際により大きな
融通性を与えるＳＯＩＤＲＡＭと、そのような構造体を
形成する方法を提供する。 【解決手段】 絶縁体上シリコン（ＳＯＩ）ＤＲＡＭは
シリコン本体基板の表面上の結晶シリコンの薄い層によ
って被覆された埋め込まれた酸化物の層を有する。電界
酸化物領域は薄い結晶シリコン表面層を通して埋め込ま
れた酸化物層と接触するように形成される。ＤＲＡＭの
転送用ＦＥＴのためのゲート酸化物層、ゲート電極およ
びソース／ドレーン領域が電界酸化物領域の間の能動領
域内で薄い結晶シリコン表面層の中および上に形成され
る。溝が転送用ＦＥＴの各々のソース／ドレーン領域の
１つを通して開口される。ドープポリシリコンの層が溝
に合わせて設けられ、ＤＲＡＭ用の蓄電キャパシタの底
部電極の少なくとも一部を形成するようにパターン化さ
れる。底部電極は薄い誘電体層で被覆されドープポリシ
リコンの上部電極が設けられる。好ましくは、底部キャ
パシタ電極用の溝は埋め込まれた酸化物層を貫通し、シ
リコン本体に入ってもよい。
融通性を与えるＳＯＩＤＲＡＭと、そのような構造体を
形成する方法を提供する。 【解決手段】 絶縁体上シリコン（ＳＯＩ）ＤＲＡＭは
シリコン本体基板の表面上の結晶シリコンの薄い層によ
って被覆された埋め込まれた酸化物の層を有する。電界
酸化物領域は薄い結晶シリコン表面層を通して埋め込ま
れた酸化物層と接触するように形成される。ＤＲＡＭの
転送用ＦＥＴのためのゲート酸化物層、ゲート電極およ
びソース／ドレーン領域が電界酸化物領域の間の能動領
域内で薄い結晶シリコン表面層の中および上に形成され
る。溝が転送用ＦＥＴの各々のソース／ドレーン領域の
１つを通して開口される。ドープポリシリコンの層が溝
に合わせて設けられ、ＤＲＡＭ用の蓄電キャパシタの底
部電極の少なくとも一部を形成するようにパターン化さ
れる。底部電極は薄い誘電体層で被覆されドープポリシ
リコンの上部電極が設けられる。好ましくは、底部キャ
パシタ電極用の溝は埋め込まれた酸化物層を貫通し、シ
リコン本体に入ってもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばより高速の
動作およびより大きなソフトエラー抵抗性を持つ改良し
た性能を持つダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）の形成に関する。
動作およびより大きなソフトエラー抵抗性を持つ改良し
た性能を持つダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）の形成に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
は、蓄電キャパシタ（コンデンサ）のアレーと、書き込
みおよび読み取り動作中、蓄電キャパシタの個々のもの
を関連するビットラインに選択的に結合するためのスイ
ッチとして用いられるトランスファー（転送用）電界効
果トランジスタの対応するアレーとを組み込んでいる。
代表的なＤＲＡＭセルは、蓄電キャパシタと、１つのソ
ース／ドレーン領域が１つのビットラインに接続され、
第２のソース／ドレーン領域が蓄電キャパシタの１つの
電極に接続された転送用電界効果トランジスタ（ＦＥ
Ｔ）を組み込んでいる。高密度ＤＲＡＭでは、転送用Ｆ
ＥＴと蓄電キャパシタは小さく作られ、ぎっしりと（接
近して）詰め込まれる。隣接するＤＲＡＭセルはできる
だけ接近して詰め込まれる。ＤＲＡＭセルを接近して詰
め込みことは、隣接するセル間に電界酸化物領域のよう
な横方向のディバイス分離構造体を設けることによって
容易に行うことができる。電界酸化物分離領域の幅と厚
みは、好ましくは、隣接するＦＥＴのソース／ドレーン
領域間の寄生トランジスタ動作を最少にするために最適
な値に選ばれる。電界酸化物領域を広く作ると、電界酸
化物分離領域の下を通る寄生ＦＥＴチャンネルの長さを
増大させ、ディバイス分離を増大させ、寄生トランジス
タ動作の傾向を減少させる。勿論、より広い電界酸化物
領域を設けることは得られるＤＲＡＭの密度を減少さ
せ、その結果、電界酸化物領域の選択は性能を最適にす
るための調整を含む。電界酸化物領域をより厚く作る
と、電界酸化物領域の頂部の配線と寄生ＦＥＴのチャン
ネルとの間の分離が増大し、再び寄生トランジスタ動作
を減少させる。しかしながら、電界酸化物領域を広くす
ることなしに厚い電界酸化物領域を形成することは困難
である。より小さい、一層効率的なディバイス分離構造
体が最新のＤＲＡＭ構造体の密度と性能を改良するため
に望ましい。
は、蓄電キャパシタ（コンデンサ）のアレーと、書き込
みおよび読み取り動作中、蓄電キャパシタの個々のもの
を関連するビットラインに選択的に結合するためのスイ
ッチとして用いられるトランスファー（転送用）電界効
果トランジスタの対応するアレーとを組み込んでいる。
代表的なＤＲＡＭセルは、蓄電キャパシタと、１つのソ
ース／ドレーン領域が１つのビットラインに接続され、
第２のソース／ドレーン領域が蓄電キャパシタの１つの
電極に接続された転送用電界効果トランジスタ（ＦＥ
Ｔ）を組み込んでいる。高密度ＤＲＡＭでは、転送用Ｆ
ＥＴと蓄電キャパシタは小さく作られ、ぎっしりと（接
近して）詰め込まれる。隣接するＤＲＡＭセルはできる
だけ接近して詰め込まれる。ＤＲＡＭセルを接近して詰
め込みことは、隣接するセル間に電界酸化物領域のよう
な横方向のディバイス分離構造体を設けることによって
容易に行うことができる。電界酸化物分離領域の幅と厚
みは、好ましくは、隣接するＦＥＴのソース／ドレーン
領域間の寄生トランジスタ動作を最少にするために最適
な値に選ばれる。電界酸化物領域を広く作ると、電界酸
化物分離領域の下を通る寄生ＦＥＴチャンネルの長さを
増大させ、ディバイス分離を増大させ、寄生トランジス
タ動作の傾向を減少させる。勿論、より広い電界酸化物
領域を設けることは得られるＤＲＡＭの密度を減少さ
せ、その結果、電界酸化物領域の選択は性能を最適にす
るための調整を含む。電界酸化物領域をより厚く作る
と、電界酸化物領域の頂部の配線と寄生ＦＥＴのチャン
ネルとの間の分離が増大し、再び寄生トランジスタ動作
を減少させる。しかしながら、電界酸化物領域を広くす
ることなしに厚い電界酸化物領域を形成することは困難
である。より小さい、一層効率的なディバイス分離構造
体が最新のＤＲＡＭ構造体の密度と性能を改良するため
に望ましい。
【０００３】ＤＲＡＭ構造体の他の形態が変更されてＤ
ＲＡＭ性能を改良してもよい。改良されうるＤＲＡＭ性
能の特定の形態は転送用ＦＥＴのスイッチング速度であ
り、スイッチング速度はＦＥＴのソース／ドレーン領域
に結合される寄生キャパシタンス（寄生容量）を減少す
ることによって減少できる。ＦＥＴソース／ドレーン領
域に結合する寄生キャパシタンスの発生源のいくつかは
ソース／ドレーン領域の間のＰ／Ｎジャンクションおよ
びソース／ドレーン領域に隣接して形成される種々のド
ープ領域に起因する。しばしば、電界酸化物分離領域に
よって設けられる物理的分離が電界酸化物領域の下にイ
オン注入することによって増大され、寄生ＦＥＴのスレ
ッショルド電圧を増大し、寄生トランジスタ動作の発生
を減少させる。チャンネル停止体の注入は一般にはソー
ス／ドレーン注入とは反対の導電性のタイプであり、そ
の結果、Ｐ／Ｎジャンクションはソース／ドレーン領域
とチャンネル停止体領域の間の境界に形成される。これ
らのＰ／Ｎジャンクションのキャパシタンスが転送用ソ
ース／ドレーン領域に結合して転送用ＦＥＴのスイッチ
ング速度を減少させる。ＦＥＴ形成の他の形態はＤＲＡ
Ｍの転送用ＦＥＴのソース／ドレーン領域に結合される
寄生キャパシタンスのレベルの増加を導きだす。極めて
小さいＦＥＴ内の短いチャンネル効果を制限するため
に、Ｐタイプのドープ材の注入（”パンチスルー”また
は”アンチパンチスルー”注入）がＦＥＴのチャンネル
領域の下で行われ、ＤＲＡＭで従来から用いられている
少量ドープＰタイプ基板に入れられる。アンチパンチス
ルー注入は一般にソース／ドレーン注入の下端において
または下方でピーク濃度を持つようになされる。ここで
再び述べると、ソース／ドレーンは一般にアンチパンチ
スルー注入でＰ／Ｎジャンクションを形成し、これらの
Ｐ／Ｎジャンクションのキャパシタンスは転送用ＦＥＴ
のスイッチング速度をさらに遅くすることがある。
ＲＡＭ性能を改良してもよい。改良されうるＤＲＡＭ性
能の特定の形態は転送用ＦＥＴのスイッチング速度であ
り、スイッチング速度はＦＥＴのソース／ドレーン領域
に結合される寄生キャパシタンス（寄生容量）を減少す
ることによって減少できる。ＦＥＴソース／ドレーン領
域に結合する寄生キャパシタンスの発生源のいくつかは
ソース／ドレーン領域の間のＰ／Ｎジャンクションおよ
びソース／ドレーン領域に隣接して形成される種々のド
ープ領域に起因する。しばしば、電界酸化物分離領域に
よって設けられる物理的分離が電界酸化物領域の下にイ
オン注入することによって増大され、寄生ＦＥＴのスレ
ッショルド電圧を増大し、寄生トランジスタ動作の発生
を減少させる。チャンネル停止体の注入は一般にはソー
ス／ドレーン注入とは反対の導電性のタイプであり、そ
の結果、Ｐ／Ｎジャンクションはソース／ドレーン領域
とチャンネル停止体領域の間の境界に形成される。これ
らのＰ／Ｎジャンクションのキャパシタンスが転送用ソ
ース／ドレーン領域に結合して転送用ＦＥＴのスイッチ
ング速度を減少させる。ＦＥＴ形成の他の形態はＤＲＡ
Ｍの転送用ＦＥＴのソース／ドレーン領域に結合される
寄生キャパシタンスのレベルの増加を導きだす。極めて
小さいＦＥＴ内の短いチャンネル効果を制限するため
に、Ｐタイプのドープ材の注入（”パンチスルー”また
は”アンチパンチスルー”注入）がＦＥＴのチャンネル
領域の下で行われ、ＤＲＡＭで従来から用いられている
少量ドープＰタイプ基板に入れられる。アンチパンチス
ルー注入は一般にソース／ドレーン注入の下端において
または下方でピーク濃度を持つようになされる。ここで
再び述べると、ソース／ドレーンは一般にアンチパンチ
スルー注入でＰ／Ｎジャンクションを形成し、これらの
Ｐ／Ｎジャンクションのキャパシタンスは転送用ＦＥＴ
のスイッチング速度をさらに遅くすることがある。
【０００４】電界分離領域の効率を改良し寄生キャパシ
タンスを減少させる手法は、ＤＲＡＭを形成するため
に、埋め込まれた酸化物領域、即ち、絶縁物上のシリコ
ン（ＳＯＩ）基板を用いることである。そのようなＤＲ
ＡＭは、ＶＬＳＩに関する１９９５年のシンポジューム
での著者キム（Ｋｉｍ）等の文献「薄膜ＳＯＩ上の高性
能１６ＭＤＲＡＭ」１４３−１４４頁に記載されてい
る。代表的には、ＳＯＩ基板は基板の１つの表面に結晶
シリコンの薄い表面層によって被覆されたシリコン酸化
物の比較的薄い層を持ったシリコン本体基板を組み込ん
でいる。ＳＯＩ ＤＲＡＭでは、ＤＲＡＭのセルを形成
するトランスファ（転送用）ＦＥＴおよび蓄電キャパシ
タが結晶シリコンの表面層上に形成され、埋め込まれた
シリコン酸化物層がシリコン表面層をシリコン本体基板
から分離する。電界酸化物分離領域は表面シリコン層を
通るように形成され、埋め込まれたシリコン酸化物層に
入り、その結果、ＤＲＡＭの能動ディバイス領域は電界
酸化物によって横方向で包囲され、埋め込まれたシリコ
ン酸化物領域によって垂直方向で包囲される。能動ディ
バイス領域が絶縁体内に完全に包囲されているので、チ
ャンネル停止体注入は一般には不必要であり、ＳＯＩ
ＤＲＡＭの転送用ＦＥＴから寄生キャパシタンスを取り
除いている。埋め込まれた酸化物構造体を用いることに
よって、得られたＳＯＩ ＤＲＡＭのソフトエラー率を
減少させる他の利点が得られる。
タンスを減少させる手法は、ＤＲＡＭを形成するため
に、埋め込まれた酸化物領域、即ち、絶縁物上のシリコ
ン（ＳＯＩ）基板を用いることである。そのようなＤＲ
ＡＭは、ＶＬＳＩに関する１９９５年のシンポジューム
での著者キム（Ｋｉｍ）等の文献「薄膜ＳＯＩ上の高性
能１６ＭＤＲＡＭ」１４３−１４４頁に記載されてい
る。代表的には、ＳＯＩ基板は基板の１つの表面に結晶
シリコンの薄い表面層によって被覆されたシリコン酸化
物の比較的薄い層を持ったシリコン本体基板を組み込ん
でいる。ＳＯＩ ＤＲＡＭでは、ＤＲＡＭのセルを形成
するトランスファ（転送用）ＦＥＴおよび蓄電キャパシ
タが結晶シリコンの表面層上に形成され、埋め込まれた
シリコン酸化物層がシリコン表面層をシリコン本体基板
から分離する。電界酸化物分離領域は表面シリコン層を
通るように形成され、埋め込まれたシリコン酸化物層に
入り、その結果、ＤＲＡＭの能動ディバイス領域は電界
酸化物によって横方向で包囲され、埋め込まれたシリコ
ン酸化物領域によって垂直方向で包囲される。能動ディ
バイス領域が絶縁体内に完全に包囲されているので、チ
ャンネル停止体注入は一般には不必要であり、ＳＯＩ
ＤＲＡＭの転送用ＦＥＴから寄生キャパシタンスを取り
除いている。埋め込まれた酸化物構造体を用いることに
よって、得られたＳＯＩ ＤＲＡＭのソフトエラー率を
減少させる他の利点が得られる。
【０００５】
【発明が解決しようとする課題】キム等の文献に記載さ
れているＤＲＡＭ構造体の欠点は、ＤＲＡＭ構造体のす
べてが薄いシリコン表面層の上方に形成されることであ
る。この設計上の選択の結果、ＤＲＡＭ構造体に対する
キャパシタンスのすべてが基板を被覆する絶縁層の上に
形成された積層した上部構造体によって与えられること
である。そのような積層したキャパシタ構造体はＤＲＡ
Ｍの表面形状を不均一にし、制限された焦点深度設計し
か有しない高解像度処理工程を困難なものにする。ＤＲ
ＡＭの蓄電キャパシタとして積層したキャパシタ上部構
造体を用いる他の欠点は、構造体がＤＲＡＭ表面形状を
さらに不均一にすることなしにより高いＤＲＡＭ密度に
容易に縮尺できないことである。
れているＤＲＡＭ構造体の欠点は、ＤＲＡＭ構造体のす
べてが薄いシリコン表面層の上方に形成されることであ
る。この設計上の選択の結果、ＤＲＡＭ構造体に対する
キャパシタンスのすべてが基板を被覆する絶縁層の上に
形成された積層した上部構造体によって与えられること
である。そのような積層したキャパシタ構造体はＤＲＡ
Ｍの表面形状を不均一にし、制限された焦点深度設計し
か有しない高解像度処理工程を困難なものにする。ＤＲ
ＡＭの蓄電キャパシタとして積層したキャパシタ上部構
造体を用いる他の欠点は、構造体がＤＲＡＭ表面形状を
さらに不均一にすることなしにより高いＤＲＡＭ密度に
容易に縮尺できないことである。
【０００６】したがって、本発明の目的は、キャパシタ
構造体を設計する際により大きな融通性を与えるＳＯＩ
ＤＲＡＭと、そのような構造体を形成する方法を提供
することにある。
構造体を設計する際により大きな融通性を与えるＳＯＩ
ＤＲＡＭと、そのような構造体を形成する方法を提供
することにある。
【０００７】
【課題を解決するための手段】前述の目的は、ＳＯＩ
ＤＲＡＭの表面において薄いシリコン層に入るように蓄
電キャパシタを形成することによって、本発明の好まし
い実施例で達成される。この構造体はより広い上部構造
体なしにより高いレベルのＤＲＡＭセルを与える。
ＤＲＡＭの表面において薄いシリコン層に入るように蓄
電キャパシタを形成することによって、本発明の好まし
い実施例で達成される。この構造体はより広い上部構造
体なしにより高いレベルのＤＲＡＭセルを与える。
【０００８】本発明の１つの態様は、埋め込まれたシリ
コン酸化物層を被覆するシリコン層を持つ基板と、基板
の表面上に形成され、シリコン表面層を貫通し、埋め込
まれたシリコン酸化物層と接触し、シリコン表面層上に
能動ディバイス領域を形成する電界分離領域と、を持つ
絶縁体上シリコンのメモリを与える。第１および第２ソ
ース／ドレーン領域は能動ディバイス領域内に形成さ
れ、シリコン表面層内にチャンネル領域を形成する。ゲ
ート酸化物層はチャンネル上にあり、ゲート電極はゲー
ト酸化物上にある。溝が第１ソース／ドレーン領域、シ
リコン表面層を通って埋め込まれたシリコン酸化物層に
入るように形成される。下部キャパシタ電極は溝中に延
び、下部キャパシタ電極上に誘電体層があり、上部キャ
パシタ電極がある。
コン酸化物層を被覆するシリコン層を持つ基板と、基板
の表面上に形成され、シリコン表面層を貫通し、埋め込
まれたシリコン酸化物層と接触し、シリコン表面層上に
能動ディバイス領域を形成する電界分離領域と、を持つ
絶縁体上シリコンのメモリを与える。第１および第２ソ
ース／ドレーン領域は能動ディバイス領域内に形成さ
れ、シリコン表面層内にチャンネル領域を形成する。ゲ
ート酸化物層はチャンネル上にあり、ゲート電極はゲー
ト酸化物上にある。溝が第１ソース／ドレーン領域、シ
リコン表面層を通って埋め込まれたシリコン酸化物層に
入るように形成される。下部キャパシタ電極は溝中に延
び、下部キャパシタ電極上に誘電体層があり、上部キャ
パシタ電極がある。
【０００９】本発明の他の態様は、シリコン表面層と、
このシリコン表面層の下の埋め込まれた絶縁層とを持つ
基板を用意する工程を含むメモリを製造する方法を提供
することである。電界分離構造体がシリコンの表面層の
中と上に形成され、それによってシリコンの表面層上に
能動ディバイス領域を形成する。酸化物の層が基板上の
能動ディバイス領域上に形成され、ゲート電極が酸化物
層上に形成される。第１および第２ソース／ドレーン領
域が形成され、絶縁性材料の層がゲート電極上に蒸着さ
れる。マスクが第１ソース／ドレーン領域上に開口を有
する絶縁性材料層上に形成され、次に、溝がエッチング
されて絶縁性材料層、シリコンの表面層を浸食し、埋め
込まれた絶縁層に入る。製造方法は、引き続き、溝に合
わせてポリシリコンの第１層を蒸着し、次に、ポリシリ
コンをパターン化し、少なくとも部分的に下部キャパシ
タ電極を形成し、下部キャパシタ電極上に誘電体層を設
け、ポリシリコンの第２層を蒸着して上部キャパシタ電
極を形成する。
このシリコン表面層の下の埋め込まれた絶縁層とを持つ
基板を用意する工程を含むメモリを製造する方法を提供
することである。電界分離構造体がシリコンの表面層の
中と上に形成され、それによってシリコンの表面層上に
能動ディバイス領域を形成する。酸化物の層が基板上の
能動ディバイス領域上に形成され、ゲート電極が酸化物
層上に形成される。第１および第２ソース／ドレーン領
域が形成され、絶縁性材料の層がゲート電極上に蒸着さ
れる。マスクが第１ソース／ドレーン領域上に開口を有
する絶縁性材料層上に形成され、次に、溝がエッチング
されて絶縁性材料層、シリコンの表面層を浸食し、埋め
込まれた絶縁層に入る。製造方法は、引き続き、溝に合
わせてポリシリコンの第１層を蒸着し、次に、ポリシリ
コンをパターン化し、少なくとも部分的に下部キャパシ
タ電極を形成し、下部キャパシタ電極上に誘電体層を設
け、ポリシリコンの第２層を蒸着して上部キャパシタ電
極を形成する。
【００１０】
【発明の実施の形態】従来の酸化物上のシリコン（ＳＯ
Ｉ）ＤＲＡＭ構造体は基板の表面の下方で広がらないフ
ィン付きキャパシタ電極の使用に依存している。対照的
に、本発明の特に好ましい実施例はＳＯＩ基板内に少な
くとも部分的に形成された蓄電キャパシタを組み込むＤ
ＲＡＭを与える。例えば、溝が転送用ＦＥＴのソース／
ドレーンの１つを通るように形成されてもよく、ドープ
ポリシリコン電極が溝内に少なくとも部分的に形成され
る。この溝が埋め込まれた酸化物領域を完全に貫通し、
シリコン本体の基板に接触するときでさえ、溝キャパシ
タの下部電極に接触するソース／ドレーン領域のキャパ
シタンス（容量）は、転送用ＦＥＴのスイッチング速度
に悪影響を与える仕方では増大されない。
Ｉ）ＤＲＡＭ構造体は基板の表面の下方で広がらないフ
ィン付きキャパシタ電極の使用に依存している。対照的
に、本発明の特に好ましい実施例はＳＯＩ基板内に少な
くとも部分的に形成された蓄電キャパシタを組み込むＤ
ＲＡＭを与える。例えば、溝が転送用ＦＥＴのソース／
ドレーンの１つを通るように形成されてもよく、ドープ
ポリシリコン電極が溝内に少なくとも部分的に形成され
る。この溝が埋め込まれた酸化物領域を完全に貫通し、
シリコン本体の基板に接触するときでさえ、溝キャパシ
タの下部電極に接触するソース／ドレーン領域のキャパ
シタンス（容量）は、転送用ＦＥＴのスイッチング速度
に悪影響を与える仕方では増大されない。
【００１１】絶縁体上シリコン（ＳＯＩ）ＤＲＡＭは、
埋め込まれた酸化物層がシリコン本体基板の表面上のシ
リコン結晶の薄い層によって被覆される。電界酸化物領
域は薄いシリコン表面層を貫通して、埋め込まれた酸化
物層に接触するように形成される。ＤＲＡＭの転送用Ｆ
ＥＴが電界酸化物領域の間の能動領域に形成され、ゲー
ト酸化物層、ポリシリコンゲート電極、およびソース／
ドレーン領域がＳＯＩ基板の薄いシリコン表面層内と上
に形成される。本発明の好ましい実施例では、溝は転送
用ＦＥＴの各々のソース／ドレーン領域の１つを通して
エッチングされる。ドープポリシリコン層が転用ＦＥＴ
のソース／ドレーン領域と電気的接触状態にあるように
ドープポリシリコン層は溝に合わせて設けられる。ドー
プポリシリコン層はＤＲＡＭの蓄電キャパシタの底部電
極（下部電極）の少なくとも一部を形成するようにパタ
ーン化される。底部電極は薄い誘電体層で被覆され、ド
ープポリシリコンまたはその他の導電性材料の上部電極
で被覆される。底部キャパシタ電極用の溝は埋め込まれ
た酸化物層を貫通し、そして、シリコン本体に入り込ん
でもよい。得られた蓄電キャパシタはフィン付き上部構
造体にだけ依存するキャパシタより低い外形を有する。
埋め込まれた酸化物層がシリコン本体基板の表面上のシ
リコン結晶の薄い層によって被覆される。電界酸化物領
域は薄いシリコン表面層を貫通して、埋め込まれた酸化
物層に接触するように形成される。ＤＲＡＭの転送用Ｆ
ＥＴが電界酸化物領域の間の能動領域に形成され、ゲー
ト酸化物層、ポリシリコンゲート電極、およびソース／
ドレーン領域がＳＯＩ基板の薄いシリコン表面層内と上
に形成される。本発明の好ましい実施例では、溝は転送
用ＦＥＴの各々のソース／ドレーン領域の１つを通して
エッチングされる。ドープポリシリコン層が転用ＦＥＴ
のソース／ドレーン領域と電気的接触状態にあるように
ドープポリシリコン層は溝に合わせて設けられる。ドー
プポリシリコン層はＤＲＡＭの蓄電キャパシタの底部電
極（下部電極）の少なくとも一部を形成するようにパタ
ーン化される。底部電極は薄い誘電体層で被覆され、ド
ープポリシリコンまたはその他の導電性材料の上部電極
で被覆される。底部キャパシタ電極用の溝は埋め込まれ
た酸化物層を貫通し、そして、シリコン本体に入り込ん
でもよい。得られた蓄電キャパシタはフィン付き上部構
造体にだけ依存するキャパシタより低い外形を有する。
【００１２】本発明の好ましい実施例は埋め込まれた酸
化物層を持つ基板に形成されたＤＲＡＭを与える。適切
な基板は種々の技術によって形成でき、技術には、例え
ば、”ＳＩＭＯＸ（注入酸化物による分離）”およびシ
リコン結晶の層とシリコン酸化物の層がシリコンまたは
他の基板に物理的に付着されるボンド型のＳＯＩがあ
り、ときには、シリコン酸化物層の間の静電付着が用い
られる。絶縁体基板上にシリコンを形成する他の方法は
シリコン酸化物層上に蒸着されたアモルファス（非晶
質）シリコン層の結晶化である。ＳＩＭＯＸ技術を含め
て、この技術”ゾーン溶融再結晶化”はウルフ（Ｗｏｌ
ｆ）の著書、プロセスインテグレーション（Ｐｒｏｃｅ
ｓｓ Ｉｎｔｅｇｒａｔｉｏｎ）１９９０年２巻６６〜
７８頁の”ＶＬＳＩ時代のためのシリコン処理”に記載
されているので、参照されたい。多くの場合、半導体処
理で一般に用いられる処理技術との類似性によりＳＩＭ
ＯＸ技術によって基板を形成することが好ましい。ＳＩ
ＭＯＸ技術は容易に得られる高エネルギー、高電流注入
器によって容易に行うことができる。
化物層を持つ基板に形成されたＤＲＡＭを与える。適切
な基板は種々の技術によって形成でき、技術には、例え
ば、”ＳＩＭＯＸ（注入酸化物による分離）”およびシ
リコン結晶の層とシリコン酸化物の層がシリコンまたは
他の基板に物理的に付着されるボンド型のＳＯＩがあ
り、ときには、シリコン酸化物層の間の静電付着が用い
られる。絶縁体基板上にシリコンを形成する他の方法は
シリコン酸化物層上に蒸着されたアモルファス（非晶
質）シリコン層の結晶化である。ＳＩＭＯＸ技術を含め
て、この技術”ゾーン溶融再結晶化”はウルフ（Ｗｏｌ
ｆ）の著書、プロセスインテグレーション（Ｐｒｏｃｅ
ｓｓ Ｉｎｔｅｇｒａｔｉｏｎ）１９９０年２巻６６〜
７８頁の”ＶＬＳＩ時代のためのシリコン処理”に記載
されているので、参照されたい。多くの場合、半導体処
理で一般に用いられる処理技術との類似性によりＳＩＭ
ＯＸ技術によって基板を形成することが好ましい。ＳＩ
ＭＯＸ技術は容易に得られる高エネルギー、高電流注入
器によって容易に行うことができる。
【００１３】図１は、製造の中間段階のＳＯＩ ＤＲＡ
Ｍを示す。シリコン本体基板１０は基板内に埋め込まれ
たシリコン酸化物層１２を有する。シリコン酸化物層１
２は、ＳＩＭＯＸプロセスが用いられるならば、例え
ば、基板中に注入される酸素イオンのエネルギー分布に
よって約１０００−５０００オングストロームの厚さを
有する。埋め込まれた酸化物層の上部境界は約１０００
−３０００オングストロームまたはそれ以上の深さであ
る。勿論、その他の技術が基板を形成するのに用いられ
るならば、または、ＳＩＭＯＸの手順が変更されるなら
ば、この状態はかなり変わる。電界酸化領域１４は基板
の表面に残る高シリコンの薄い層に形成され、埋め込ま
れたシリコン酸化物層１２に接触するために、好ましく
は、薄いシリコン層にわたって広がっている。電界酸化
領域は公知の任意の方法で形成でき、図示の電界酸化領
域１４は従来のシリコンの局部酸化（”ＬＯＣＯＳ”）
技術によって形成される。多くの場合、溝が基板中にエ
ッチングされ、絶縁性材料で少なくとも部分的に充填さ
れる浅い溝の分離が本明細書で述べるＳＯＩ ＤＲＡＭ
に使用するのに適したものである。
Ｍを示す。シリコン本体基板１０は基板内に埋め込まれ
たシリコン酸化物層１２を有する。シリコン酸化物層１
２は、ＳＩＭＯＸプロセスが用いられるならば、例え
ば、基板中に注入される酸素イオンのエネルギー分布に
よって約１０００−５０００オングストロームの厚さを
有する。埋め込まれた酸化物層の上部境界は約１０００
−３０００オングストロームまたはそれ以上の深さであ
る。勿論、その他の技術が基板を形成するのに用いられ
るならば、または、ＳＩＭＯＸの手順が変更されるなら
ば、この状態はかなり変わる。電界酸化領域１４は基板
の表面に残る高シリコンの薄い層に形成され、埋め込ま
れたシリコン酸化物層１２に接触するために、好ましく
は、薄いシリコン層にわたって広がっている。電界酸化
領域は公知の任意の方法で形成でき、図示の電界酸化領
域１４は従来のシリコンの局部酸化（”ＬＯＣＯＳ”）
技術によって形成される。多くの場合、溝が基板中にエ
ッチングされ、絶縁性材料で少なくとも部分的に充填さ
れる浅い溝の分離が本明細書で述べるＳＯＩ ＤＲＡＭ
に使用するのに適したものである。
【００１４】必要に応じて、スレッショルド調整注入が
プロセスのこの時点でなされるが、または代わりに、シ
リコン表面層の能動ディバイス領域中へのスレッショル
ド調整注入が後にＤＲＡＭ製造プロセス中に行われる。
ポリシリコンがゲート酸化物層１６上に蒸着され、ポリ
シリコン層は、蒸着中またはイオン注入とその後のアニ
ーリングによって、ドープされる。ドープシリコン層
は、ゲート電極１８、および電界酸化領域１４に載る配
線２０を形成するためにパターン化される。転送用ＦＥ
Ｔのゲート電極に対して単一のポリシリコン層が図示さ
れているが、代わりに、他の種々の公知のゲート構造が
図示のＦＥＴのゲート電極に対して用いることができ
る。例えば、酸化物層がポリシリコンゲート電極の上方
に形成されてもよく、または多層（即ち、ポリサイド）
ゲート電極構造体が用いられてもよい。
プロセスのこの時点でなされるが、または代わりに、シ
リコン表面層の能動ディバイス領域中へのスレッショル
ド調整注入が後にＤＲＡＭ製造プロセス中に行われる。
ポリシリコンがゲート酸化物層１６上に蒸着され、ポリ
シリコン層は、蒸着中またはイオン注入とその後のアニ
ーリングによって、ドープされる。ドープシリコン層
は、ゲート電極１８、および電界酸化領域１４に載る配
線２０を形成するためにパターン化される。転送用ＦＥ
Ｔのゲート電極に対して単一のポリシリコン層が図示さ
れているが、代わりに、他の種々の公知のゲート構造が
図示のＦＥＴのゲート電極に対して用いることができ
る。例えば、酸化物層がポリシリコンゲート電極の上方
に形成されてもよく、または多層（即ち、ポリサイド）
ゲート電極構造体が用いられてもよい。
【００１５】次に、一般的にはＮタイプの不純物、好ま
しくは、燐であるドープ材の注入が行われ、ソース／ド
レーン領域２２、２４を作る。もしソース／ドレーン領
域に対して少量ドープしたドレーン（ＬＤＤ）構造体を
形成するのが望ましいならば、絶縁性スペーサ構造体が
初期の比較的少量の注入工程の後にゲート電極に沿って
設けられ、続いて同一種類のドープ材の多量の注入が行
われる。少なくともある場合には、少なくともソース／
ドレーン領域で用いられる全ドープ材のレベルより低い
全ドープ材レベルを持つ均一にドープされたＮタイプで
あるソース／ドレーン領域を形成することが一層望まし
い。このことは、ＳＯＩ ＤＲＡＭの構造体が埋め込ま
れた酸化物（例えば、ＳｉＯ2 ）層とシリコンの間の格
子不整合によって生ずる表面シリコン層内の無視できな
いレベルの格子応力を受けるからである。シリコンの表
面層の少なくとも部分に存在する格子応力に起因して、
不純物の注入は通常のものよりも厳しいレベルの格子損
傷を発生させる。さらに、格子内の応力は、注入損傷の
ためのアニーリングが欠陥をなくすのを妨げ、むしろ、
格子欠陥をアニールによってなくす長時間の試みが格子
欠陥を倍増または伝播させる。したがって、注入のレベ
ルを最少にすることが望ましく、適切なディバイスの形
状に対して、ソース／ドレーン領域のより低い導電性に
かかわらず、イオン注入のより低い量を伴ったより小さ
い欠陥密度が改良した性能を与えるように設計の取捨選
択がなされてもよい。さらに、詳細には後述するが、蓄
電キャパシタの下部電極内のドープポリシリコン層から
の拡散が用いられ、ＤＲＡＭのＦＥＴのソース／ドレー
ン領域の少なくとも幾つかに対する格子欠陥なしにより
高いレベルのドーピングを与える。
しくは、燐であるドープ材の注入が行われ、ソース／ド
レーン領域２２、２４を作る。もしソース／ドレーン領
域に対して少量ドープしたドレーン（ＬＤＤ）構造体を
形成するのが望ましいならば、絶縁性スペーサ構造体が
初期の比較的少量の注入工程の後にゲート電極に沿って
設けられ、続いて同一種類のドープ材の多量の注入が行
われる。少なくともある場合には、少なくともソース／
ドレーン領域で用いられる全ドープ材のレベルより低い
全ドープ材レベルを持つ均一にドープされたＮタイプで
あるソース／ドレーン領域を形成することが一層望まし
い。このことは、ＳＯＩ ＤＲＡＭの構造体が埋め込ま
れた酸化物（例えば、ＳｉＯ2 ）層とシリコンの間の格
子不整合によって生ずる表面シリコン層内の無視できな
いレベルの格子応力を受けるからである。シリコンの表
面層の少なくとも部分に存在する格子応力に起因して、
不純物の注入は通常のものよりも厳しいレベルの格子損
傷を発生させる。さらに、格子内の応力は、注入損傷の
ためのアニーリングが欠陥をなくすのを妨げ、むしろ、
格子欠陥をアニールによってなくす長時間の試みが格子
欠陥を倍増または伝播させる。したがって、注入のレベ
ルを最少にすることが望ましく、適切なディバイスの形
状に対して、ソース／ドレーン領域のより低い導電性に
かかわらず、イオン注入のより低い量を伴ったより小さ
い欠陥密度が改良した性能を与えるように設計の取捨選
択がなされてもよい。さらに、詳細には後述するが、蓄
電キャパシタの下部電極内のドープポリシリコン層から
の拡散が用いられ、ＤＲＡＭのＦＥＴのソース／ドレー
ン領域の少なくとも幾つかに対する格子欠陥なしにより
高いレベルのドーピングを与える。
【００１６】ソース／ドレーン領域２２、２４への不純
物注入およびその後の注入した不純物のアニーリングは
ゲート電極１８の下方にチャンネル領域１６を形成す
る。図面に概略的に示すように、本発明の好ましい実施
例のＳＯＩ ＤＲＡＭの転送用ＦＥＴの能動領域は電界
酸化領域１４によって横方向に、埋め込まれた酸化物層
１２によって垂直方向に分離される。図１に示す処理工
程が完了した後、比較的厚い層の絶縁性材料がディバイ
スの表面に蒸着される。例えば、シリコン酸化物２８の
層がＴＥＯＳ（テトラ−エチル−オルソ−シリケート）
を用いる化学蒸着によって約３０００オングストローム
の厚さまで蒸着される。好ましくは、絶縁層の表面はエ
ッチバック手順または化学機械研磨によって平らにされ
る。次に、フォトレジストエッチングマスク（図示せ
ず）が絶縁層上に形成され、絶縁層２８の一部が除去さ
れ、絶縁層内に開口３０を形成する。絶縁層２８は、好
ましくは、供給ガスとしてＣＦ4 を用いる反応性イオン
エッチング（ＲＩＥ）を行うことによって実質的に異方
性でエッチングされる。
物注入およびその後の注入した不純物のアニーリングは
ゲート電極１８の下方にチャンネル領域１６を形成す
る。図面に概略的に示すように、本発明の好ましい実施
例のＳＯＩ ＤＲＡＭの転送用ＦＥＴの能動領域は電界
酸化領域１４によって横方向に、埋め込まれた酸化物層
１２によって垂直方向に分離される。図１に示す処理工
程が完了した後、比較的厚い層の絶縁性材料がディバイ
スの表面に蒸着される。例えば、シリコン酸化物２８の
層がＴＥＯＳ（テトラ−エチル−オルソ−シリケート）
を用いる化学蒸着によって約３０００オングストローム
の厚さまで蒸着される。好ましくは、絶縁層の表面はエ
ッチバック手順または化学機械研磨によって平らにされ
る。次に、フォトレジストエッチングマスク（図示せ
ず）が絶縁層上に形成され、絶縁層２８の一部が除去さ
れ、絶縁層内に開口３０を形成する。絶縁層２８は、好
ましくは、供給ガスとしてＣＦ4 を用いる反応性イオン
エッチング（ＲＩＥ）を行うことによって実質的に異方
性でエッチングされる。
【００１７】ソース／ドレーン領域２４の一部は、好ま
しくは、図２に示すように、この処理で露出される。開
口３０がソース／ドレーン領域２４より狭く、ソース／
ドレーン領域が完成したＤＲＡＭセルにおいてソース／
ドレーン接点として十分機能することを保証するよう
に、十分な量だけチャンネル領域１６からずれているこ
とが重要である。絶縁層２８をエッチングするのに使用
されるフォトレジストマスクが引き続くエッチング工程
でその場所に残されるか、フォトレジストマスクが取り
除かれて絶縁層２８がキャパシタ溝をエッチングする引
き続く工程のためのマスクとして用いられる。絶縁層が
エッチングされた後、溝のエッチングが、例えば、ＨＣ
ｌおよびＨＢｒのような塩素および臭素を帯びた供給ガ
スの混合物でＲＩＯを通常用いて、Ｎタイプのソース／
ドレーン領域２４を浸食するエッチングによって継続さ
れる。埋め込まれた酸化物層１２は薄いシリコン表面層
１４のエッチングのためのエッチング停止体として働
く。好ましくは、続いて溝のエッチングが、例えば、供
給ガスとしてＣＦ4 を用いるＲＩＥによって、埋め込め
れた酸化物層１２を浸食するエッチングによって継続さ
れる。シリコン本体基板１０は埋め込まれたシリコン酸
化物層１２のエッチングのためのエッチング停止体とし
て働く。この中間処理工程における構造体が図３に概略
的に示されている。
しくは、図２に示すように、この処理で露出される。開
口３０がソース／ドレーン領域２４より狭く、ソース／
ドレーン領域が完成したＤＲＡＭセルにおいてソース／
ドレーン接点として十分機能することを保証するよう
に、十分な量だけチャンネル領域１６からずれているこ
とが重要である。絶縁層２８をエッチングするのに使用
されるフォトレジストマスクが引き続くエッチング工程
でその場所に残されるか、フォトレジストマスクが取り
除かれて絶縁層２８がキャパシタ溝をエッチングする引
き続く工程のためのマスクとして用いられる。絶縁層が
エッチングされた後、溝のエッチングが、例えば、ＨＣ
ｌおよびＨＢｒのような塩素および臭素を帯びた供給ガ
スの混合物でＲＩＯを通常用いて、Ｎタイプのソース／
ドレーン領域２４を浸食するエッチングによって継続さ
れる。埋め込まれた酸化物層１２は薄いシリコン表面層
１４のエッチングのためのエッチング停止体として働
く。好ましくは、続いて溝のエッチングが、例えば、供
給ガスとしてＣＦ4 を用いるＲＩＥによって、埋め込め
れた酸化物層１２を浸食するエッチングによって継続さ
れる。シリコン本体基板１０は埋め込まれたシリコン酸
化物層１２のエッチングのためのエッチング停止体とし
て働く。この中間処理工程における構造体が図３に概略
的に示されている。
【００１８】溝が形成された後、ポリシリコンの層が、
好ましくは、約６００−６５０℃の間の温度で供給シラ
ンガスからの低圧化学蒸着によって適切に蒸着される。
層は一般には約１５００−２５００オングストロームの
間の厚さに蒸着され、層は従来と同様に約０．５−２．
０×１０16／ｃｍ2 の率で燐または砒素イオンの全体的
なイオン注入によってドープされる。この注入を活性化
させるために選ばれた特定のアニーリング操作によって
は、もしソース／ドレーン領域２４の導電性を改良する
ことが望ましいならば、ドープポリシリコン層からソー
ス／ドレーン領域２４へイオンを拡散することができ
る。しかし、しばしば、アニーリング工程は約１０−３
０秒の間で約９００−１０００℃の間の温度で急速加熱
アニールを用いることによって行われる。次に、フォト
レジストがポリシリコン層に設けられ、エッチングが行
われて蓄電キャパシタの下部電極３２の範囲を決める。
マスクが次に取り除かれ図４に示す構造体を作る。
好ましくは、約６００−６５０℃の間の温度で供給シラ
ンガスからの低圧化学蒸着によって適切に蒸着される。
層は一般には約１５００−２５００オングストロームの
間の厚さに蒸着され、層は従来と同様に約０．５−２．
０×１０16／ｃｍ2 の率で燐または砒素イオンの全体的
なイオン注入によってドープされる。この注入を活性化
させるために選ばれた特定のアニーリング操作によって
は、もしソース／ドレーン領域２４の導電性を改良する
ことが望ましいならば、ドープポリシリコン層からソー
ス／ドレーン領域２４へイオンを拡散することができ
る。しかし、しばしば、アニーリング工程は約１０−３
０秒の間で約９００−１０００℃の間の温度で急速加熱
アニールを用いることによって行われる。次に、フォト
レジストがポリシリコン層に設けられ、エッチングが行
われて蓄電キャパシタの下部電極３２の範囲を決める。
マスクが次に取り除かれ図４に示す構造体を作る。
【００１９】ドープポリシリコン下部電極３２は次にキ
ャパシタ誘電体層３４で被覆される。誘電体層３４は、
好ましくは、薄く、４０−２００オングストロームの間
の厚さである。適切な誘電体層は、例えば、約５分間約
８００−９００℃間の温度での酸化によって形成される
酸化物層である。他の方法では、二層”ＮＯ”誘電体を
形成するシリコン窒化物（約７０オングストローム）お
よびシリコン酸化物（約２０オングストローム）から成
る、または極めて薄いシリコン酸化物層、シリコン窒化
物およびシリコン酸化物（”ＯＮＯ”）から成る一連の
薄い誘電体層が誘電体層として形成される。他の高誘電
率フィルムが形成されてもよい。例えば、Ｔａ2 Ｏ5 ま
たはバリウムストロンチュウムチタネートが、これらの
材料が十分均一に信頼性を持って作られるならば、好ま
しい。最後に、ドープポリシリコンの表面層３６が、図
５に示すように、誘電体層３４の上に蒸着されて蓄電キ
ャパシタの上部電極として働く。なお、従来例の処理が
蓄電キャパシタとＳＯＩＤＲＡＭの残りの部分を完成す
るために行われる。
ャパシタ誘電体層３４で被覆される。誘電体層３４は、
好ましくは、薄く、４０−２００オングストロームの間
の厚さである。適切な誘電体層は、例えば、約５分間約
８００−９００℃間の温度での酸化によって形成される
酸化物層である。他の方法では、二層”ＮＯ”誘電体を
形成するシリコン窒化物（約７０オングストローム）お
よびシリコン酸化物（約２０オングストローム）から成
る、または極めて薄いシリコン酸化物層、シリコン窒化
物およびシリコン酸化物（”ＯＮＯ”）から成る一連の
薄い誘電体層が誘電体層として形成される。他の高誘電
率フィルムが形成されてもよい。例えば、Ｔａ2 Ｏ5 ま
たはバリウムストロンチュウムチタネートが、これらの
材料が十分均一に信頼性を持って作られるならば、好ま
しい。最後に、ドープポリシリコンの表面層３６が、図
５に示すように、誘電体層３４の上に蒸着されて蓄電キ
ャパシタの上部電極として働く。なお、従来例の処理が
蓄電キャパシタとＳＯＩＤＲＡＭの残りの部分を完成す
るために行われる。
【００２０】図６は、溝が本体基板１０に入り込んでい
る溝付きＳＯＩ ＤＲＡＭセルの他の構造を示す。図６
の構造体を形成するために、図３に示す埋め込まれた酸
化物のエッチング工程に続いて、さらに他のエッチング
工程が与えられ、溝を基板中にエッチングする。本体基
板のエッチングはソース／ドレーン領域のエッチングと
同様に行われ、２０００−４０００オングストロームま
たは所望の厚さで行われる。
る溝付きＳＯＩ ＤＲＡＭセルの他の構造を示す。図６
の構造体を形成するために、図３に示す埋め込まれた酸
化物のエッチング工程に続いて、さらに他のエッチング
工程が与えられ、溝を基板中にエッチングする。本体基
板のエッチングはソース／ドレーン領域のエッチングと
同様に行われ、２０００−４０００オングストロームま
たは所望の厚さで行われる。
【００２１】本発明は好ましい実施例で行われてきた。
しかし、本発明は、記載された特定の実施例に限定され
るものではなく、特許請求の範囲内の種々の変形や変更
を含むものである。
しかし、本発明は、記載された特定の実施例に限定され
るものではなく、特許請求の範囲内の種々の変形や変更
を含むものである。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
キャパシタ構造体を設計する際により大きな融通性を与
えるＳＯＩ ＤＲＡＭと、そのような構造体を形成する
方法が得られる。
キャパシタ構造体を設計する際により大きな融通性を与
えるＳＯＩ ＤＲＡＭと、そのような構造体を形成する
方法が得られる。
【図１】図１は、ＳＯＩ基板上にＤＲＡＭを形成する処
理工程を概略的に示す。
理工程を概略的に示す。
【図２】図２は、ＳＯＩ基板上にＤＲＡＭを形成する処
理工程を概略的に示す。
理工程を概略的に示す。
【図３】図３は、ＳＯＩ基板上にＤＲＡＭを形成する処
理工程を概略的に示す。
理工程を概略的に示す。
【図４】図４は、ＳＯＩ基板上にＤＲＡＭを形成する処
理工程を概略的に示す。
理工程を概略的に示す。
【図５】図５は、ＳＯＩ基板上にＤＲＡＭを形成する処
理工程を概略的に示す。
理工程を概略的に示す。
【図６】図６は、ＳＯＩＤＲＡＭの他の構造を示す。
１０ シリコン本体基板 １２ シリコン酸化物層 １４ 電界酸化領域 １６ ゲート酸化物層 １８ ゲート電極 ２０ 配線 ２２ ソース／ドレーン領域 ２４ ソース／ドレーン領域 ２８ シリコン酸化物（絶縁層） ３０ 開口 ３２ 下部電極 ３４ 誘電体層 ３６ 上部電極（表面層）
Claims (13)
- 【請求項１】 絶縁体上シリコンのメモリにおいて、 埋め込まれたシリコン酸化物層を被覆するシリコン表面
層を持つ基板と、 基板の表面上に形成され、シリコン表面層を貫通し、埋
め込まれたシリコン酸化物層と接触し、シリコン表面層
上に能動ディバイス領域を形成する電界分離領域と、 能動ディバイス領域内に形成され、シリコン表面層内に
チャンネル領域を形成する第１および第２ソース／ドレ
ーン領域と、 チャンネル領域上のゲート酸化物層と、 ゲート酸化物上のゲート電極と、 第１ソース／ドレーン領域、シリコン表面層を通し、埋
め込まれたシリコン酸化物層に入るように形成された溝
と、 溝内に延びる下部キャパシタ電極と、 下部キャパシタ電極上の誘電体層と、 上部キャパシタ電極と、 を有することを特徴とする絶縁体上シリコンのメモリ。 - 【請求項２】 請求項１記載のメモリにおいて、下部キ
ャパシタ電極が第１ソース／ドレーン領域および埋め込
まれたシリコン酸化物層と接触するドープポリシリコン
層から成ることを特徴とするメモリ。 - 【請求項３】 請求項２記載のメモリにおいて、下部キ
ャパシタ電極が埋め込まれたシリコン酸化物層を貫通
し、ドープポリシリコンの第１層が埋め込まれたシリコ
ン酸化物層と接触していることを特徴とするメモリ。 - 【請求項４】 請求項３記載のメモリにおいて、下部キ
ャパシタ電極が埋め込まれたシリコン酸化物層の下方の
基板中に少なくとも１０００オングストローム延びてい
ることを特徴とするメモリ。 - 【請求項５】 請求項２記載のメモリにおいて、電界分
離領域がシリコン酸化物から成ることを特徴とするメモ
リ。 - 【請求項６】 請求項２記載のメモリにおいて、上部キ
ャパシタ電極はドープポリシリコンの第２層から成るこ
とを特徴とするメモリ。 - 【請求項７】 請求項６記載のメモリにおいて、ゲート
電極を被覆する絶縁性フィルムと、絶縁性フィルムを貫
通する溝と、絶縁性フィルムの上部表面に広がる下部キ
ャパシタ電極とをさらに有することを特徴とするメモ
リ。 - 【請求項８】 メモリを製造する方法において、 シリコンの表面層とシリコンの表面層の下の埋め込まれ
た絶縁層を持つ基板を用意し、 シリコンの表面の中および上に電界分離構造体を形成し
てシリコンの表面層に能動ディバイス領域を形成し、 基板の能動ディバイス領域上に酸化物層を形成し、 酸化物層上にゲート電極を形成し、 シリコンの表面層内に第１および第２ソース／ドレーン
領域を形成し、 ゲート電極の上に絶縁材料を蒸着し、 第１および第２ソース／ドレーン領域の上方に開口を有
する絶縁性材料層上にマスクを形成し、 絶縁性材料の層、シリコンの表面層を通して、埋め込ま
れた絶縁層に入るように、溝をエッチングし、 溝に合わせてポリシリコンの第１層を蒸着し、次でポリ
シリコンの第１層をパターン化して少なくとも部分的に
下部キャパシタ電極を形成し、 下部キャパシタ電極上に誘電体層を設け、 ポリシリコンの第２層を蒸着して上部キャパシタ電極を
形成する、 ことを特徴とする製造方法。 - 【請求項９】 請求項８記載の製造方法において、第１
および第２ソース／ドレーン領域が、ゲート電極を部分
的なマスクとして少なくとも部分的に使用して基板中に
不純物を注入することによって形成され、ゲート電極の
いずれかの側に第１および第２ソース／ドレーン領域を
形成することを特徴とする製造方法。 - 【請求項１０】 請求項８記載の製造方法において、下
部キャパシタ電極が第１ソース／ドレーン領域と接触し
た状態に形成されることを特徴とする製造方法。 - 【請求項１１】 請求項９記載の製造方法において、下
部キャパシタ電極は不純物でドープされ、第１ポリシリ
コン層の蒸着後、アニーリングが行われて不純物を下部
キャパシタ電極から表面シリコン層に拡散することを特
徴とする製造方法。 - 【請求項１２】 請求項９記載の製造方法において、埋
め込まれた絶縁層が酸素イオンを基板中に注入すること
によってシリコン基板上に形成されることを特徴とする
製造方法。 - 【請求項１３】 請求項８記載の製造方法において、第
１ソース／ドレーン領域の部分が溝のいずれかの側に残
るように溝が第１ソース／ドレーン領域を貫通すること
を特徴とする製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/740,148 US5811283A (en) | 1996-08-13 | 1996-10-22 | Silicon on insulator (SOI) dram cell structure and process |
| GB9622406A GB2318681B (en) | 1996-10-22 | 1996-10-28 | Silicon on insulator (soi) dram cell structure and process |
| DE19644972A DE19644972C2 (de) | 1996-10-22 | 1996-10-29 | Halbleiterspeicher und Verfahren zur Herstellung eines Halbleiterspeichers |
| FR9613737A FR2755793B1 (fr) | 1996-10-22 | 1996-11-12 | Structure de cellule dram en silicium sur isolant (soi) et procede de fabrication |
| NL1004516A NL1004516C2 (nl) | 1996-10-22 | 1996-11-13 | Silicium-op-isolator (SOI) geheugen en werkwijze voor het vervaardigen hiervan. |
| JP9011963A JPH10209396A (ja) | 1996-10-22 | 1997-01-07 | 絶縁体上シリコン（ｓｏｉ）ｄｒａｍのセル構造体および製造方法 |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/740,148 US5811283A (en) | 1996-08-13 | 1996-10-22 | Silicon on insulator (SOI) dram cell structure and process |
| GB9622406A GB2318681B (en) | 1996-10-22 | 1996-10-28 | Silicon on insulator (soi) dram cell structure and process |
| DE19644972A DE19644972C2 (de) | 1996-10-22 | 1996-10-29 | Halbleiterspeicher und Verfahren zur Herstellung eines Halbleiterspeichers |
| FR9613737A FR2755793B1 (fr) | 1996-10-22 | 1996-11-12 | Structure de cellule dram en silicium sur isolant (soi) et procede de fabrication |
| NL1004516A NL1004516C2 (nl) | 1996-10-22 | 1996-11-13 | Silicium-op-isolator (SOI) geheugen en werkwijze voor het vervaardigen hiervan. |
| JP9011963A JPH10209396A (ja) | 1996-10-22 | 1997-01-07 | 絶縁体上シリコン（ｓｏｉ）ｄｒａｍのセル構造体および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209396A true JPH10209396A (ja) | 1998-08-07 |
Family
ID=27545055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9011963A Pending JPH10209396A (ja) | 1996-08-13 | 1997-01-07 | 絶縁体上シリコン（ｓｏｉ）ｄｒａｍのセル構造体および製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH10209396A (ja) |
| DE (1) | DE19644972C2 (ja) |
| FR (1) | FR2755793B1 (ja) |
| GB (1) | GB2318681B (ja) |
| NL (1) | NL1004516C2 (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
| EP0996159A1 (en) | 1998-10-12 | 2000-04-26 | STMicroelectronics S.r.l. | Integrated circuit structure comprising capacitor and corresponding manufacturing process |
| US6350653B1 (en) * | 2000-10-12 | 2002-02-26 | International Business Machines Corporation | Embedded DRAM on silicon-on-insulator substrate |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4820652A (en) * | 1985-12-11 | 1989-04-11 | Sony Corporation | Manufacturing process and structure of semiconductor memory devices |
| JPS63158869A (ja) * | 1986-12-23 | 1988-07-01 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| KR930001418B1 (ko) * | 1990-08-07 | 1993-02-27 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| JPH05110020A (ja) * | 1991-09-11 | 1993-04-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0575054A (ja) * | 1991-09-12 | 1993-03-26 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH0590535A (ja) * | 1991-09-26 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体記憶装置の製造方法 |
| JP3272517B2 (ja) * | 1993-12-01 | 2002-04-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5442584A (en) * | 1993-09-14 | 1995-08-15 | Goldstar Electron Co., Ltd. | Semiconductor memory device and method for fabricating the same dynamic random access memory device construction |
-
1996
- 1996-10-28 GB GB9622406A patent/GB2318681B/en not_active Expired - Fee Related
- 1996-10-29 DE DE19644972A patent/DE19644972C2/de not_active Expired - Fee Related
- 1996-11-12 FR FR9613737A patent/FR2755793B1/fr not_active Expired - Fee Related
- 1996-11-13 NL NL1004516A patent/NL1004516C2/nl not_active IP Right Cessation
-
1997
- 1997-01-07 JP JP9011963A patent/JPH10209396A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2318681B (en) | 2001-08-29 |
| DE19644972C2 (de) | 2003-07-24 |
| DE19644972A1 (de) | 1998-05-07 |
| GB2318681A (en) | 1998-04-29 |
| FR2755793B1 (fr) | 1999-04-30 |
| GB9622406D0 (en) | 1997-01-08 |
| FR2755793A1 (fr) | 1998-05-15 |
| NL1004516C2 (nl) | 1998-10-20 |
| NL1004516A1 (nl) | 1998-05-14 |
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