NL1004516C2 - Silicium-op-isolator (SOI) geheugen en werkwijze voor het vervaardigen hiervan. - Google Patents

Description

10.04516

Titel: Silicium-op-isolator (SOI) geheugen en werkwijze voor het vervaardigen hiervan.

De onderhavige uitvinding heeft betrekking op de vorming van dynamische lees-/schrijfgeheugens (dynamic random access memories: DRAMs) met verbeterd prestatievermogen, zoals bij voorbeeld een werking met hogere snelheid en een grotere 5 immuniteit tegen programmafouten.

Dynamische lees-/schrijfgeheugens omvatten een reeks ladingsopslagcondensatoren en een corresponderende reeks ladingsoverdracht-veldeffecttransistoren die worden gebruikt als schakelaars voor het selectief koppelen van afzonderlijke 10 ladingsopslagcondensatoren met daarmee verbonden bitlijnen gedurende data-schrijf- en leesbewerkingen. Een typerende DRAM-cel omvat een ladingsopslagcondensator en een ladingsoverdracht-veldef fecttransistor (FET) met één aanvoer/afvoer-gebied, dat is verbonden met een bitlijn en een tweede 15 aanvoer/afvoergebied, dat is verbonden met één elektrode van de ladingsopslagcondensator. Voor DRAMs met hoge dichtheid, worden de ladingsoverdrachts-FET en de ladingsopslagcondensator klein gemaakt en samen dicht samengepakt. Naburige DRAM-cellen worden zo dicht mogelijk samengepakt. Het dichte 20 samenpakken van DRAM-cellen wordt vergemakkelijkt door laterale inrichtingsisolatiestructuren zoals veldoxide-gebieden, tussen naburige cellen. De breedte en dikte van de veldoxide-isolatiegebieden worden bij voorkeur geoptimaliseerd om parasitaire transistorwerking tussen de aanvoer/afvoer-25 gebieden van naburige FETs te minimaliseren. Het wijder maken van veldoxidegebieden doet de lengte van de parasitaire FET-kanalen die lopen onder de veldoxide-isolatiegebieden, toenemen hetgeen de inrichtingsisolatie doet toenemen en de waarschijnlijkheid van parasitaire transistorwerking 30 reduceert. Natuurlijk reduceert het aanbrengen van wijdere veldoxidegebieden de dichtheid van de resulterende DRAM, zodat het kiezen van de breedte van de veldoxidegebieden een compromis inhoudt om prestaties te optimaliseren. Het dikker 1004516 2 maken van veldoxidegebieden doet de separatie tussen scheidingslijnen boven de veldoxidegebieden en de kanalen van de parasitaire FETs toenemen, hetgeen wederom parasitaire transistorwerking reduceert. Het is echter moeilijk om dikke 5 veldoxidegebieden te vormen zonder de veldoxidegebieden wijder te maken. Kleinere, meer effectieve inrichtingsisolatie-structuren zijn wenselijk om de dichtheid en de prestaties van moderne DRAM structuren te verbeteren.

Andere aspecten van een DRAM structuur kunnen ook worden 10 gemodificeerd om de DRAM prestaties te verbeteren. Een bijzonder aspect van de DRAM prestaties dat kan worden verbeterd, is de schakelsnelheid van de ladingsoverdrachts-FETs, die gereduceerd zou kunnen worden door het reduceren van de parasitaire capaciteit, die gekoppeld is met de 15 aanvoer/afvoergebieden van de FETs. Enkele bronnen van parasitaire capaciteit, die koppelen met de FET aanvoer/afvoergebieden zijn te wijten aan de capaciteiten, die zijn verbonden met de P/N juncties tussen de aanvoer/afvoergebieden en verschillende gedoopte gebieden, die 20 nabij de aanvoer/afvoergebieden worden gevormd. Dikwijls neemt de fysische isolatie, die wordt verschaft door veldoxide-isolatiegebieden toe door het implanteren van ionen onder de veldoxidegebieden om de drempelspanning van de parasitaire FET te laten toenemen, hetgeen de waarschijnlijkheid van 25 parasitaire transistorwerking reduceert. De kanaal- stopimplantaties hebben op typerende wijze een geleidingstype dat het tegengestelde is van de aanvoer/afvoerimplantaties, zodat P/N juncties worden gevormd op het interface tussen de aanvoer/afvoergebieden en de kanaal-stopgebieden. De 30 capaciteit van deze P/N juncties koppelt met de ladings- overdracht FET-aanvoer/afvoergebieden om de schakelsnelheid van de ladingsoverdracht FETs te reduceren. Andere aspecten van FET-vorming kunnen ook leiden tot toegenomen niveaus van parasitaire capaciteit, gekoppeld met de aanvoer/afvoer-35 gebieden van de ladingsoverdracht-FETs van de DRAMs. Om korte kanaaleffeeten in zeer kleine FETs te begrenzen, wordt een implantatie (een "doorborings-" of "anti-doorborings-" 1004516 3 implantatie) van P-type doteerstoffen uitgevoerd onder het kanaalgebied van de FET naar het licht gedoopte P-type substraat, dat gewoonlijk wordt gebruikt in DRAMs. De anti-doorboringsimplantatie wordt in het algemeen uitgevoerd om een 5 piekconcentratie te hebben bij of juist beneden de onderste rand van de aanvoer/afvoerimplantaties. Hier vormen de aanvoer/afvoergebieden in het algemeen wederom een P/N junctie met de anti-doorboringsimplantatie, en de capaciteit van de P/N juncties kan verder de schakelsnelheid van de ladings-10 overdracht-FETs vertragen.

Een strategie voor het verbeteren van de doelmatigheid van veldisolatiegebieden en voor het reduceren van parasitaire capaciteiten is het gebruik van siliciumsubstraten met ingebedde oxidegebieden, d.w.z. silicium-op-isolator-(SOI)

15 substraten voor het vormen van DRAMs. Een dergelijke DRAM wordt beschreven in het artikel door Kim en anderen "A High Performance 16M DRAM on a Thin Film SOI", 1995 Symposium on VLSI, 143-144, (1995). Op typerende wijze omvatten SOI

substraten een massief silicium substraat met een betrekkelijk 20 dunne laag siliciumoxide, bedekt door een dunne oppervlakte-laag van kristallijn silicium op een oppervlak van het substraat. In een SOI DRAM, worden de ladingsoverdracht-FETs en ladingsopslagcondensatoren, die de cellen van de DRAM vormen, gevormd op de oppervlaktelaag van kristallijn silicium 25 en de ingebedde siliciumoxidelaag separeert de silicium- oppervlaktelaag van het massieve siliciumsubstraat. Veldoxide-isolatiegebieden worden gevormd door de oppervlakte-siliciumlaag, die zich naar beneden uitstrekt naar de ingebedde siciliumoxidelaag, zodat de actieve inrichtings-30 gebieden van de DRAM lateraal worden ingesloten door de veldoxidegebieden en verticaal worden ingesloten door het ingebedde siliciumoxidegebied. Daar de actieve inrichtings-gebieden volledig worden ingesloten binnen isolatoren, zijn kanaalstop-implantaties op typerende wijze niet noodzakelijk, 35 hetgeen deze bron van parasitaire capaciteit verwijdert uit de ladingoverdracht-FETs van de SOI DRAM. Het gebruik van een 100451« 4 ingebedde oxidestructuur geeft als verder voordeel de reductie van de mate van programmafouten in de resulterende SOI DRAM.

Een nadeel van de DRAM structuur beschreven in het artikel van Kim en anderen is dat de DRAM structuur volledig boven de 5 dunne silicium-oppervlaktelaag wordt gevormd. Als gevolg van deze ontwerpkeuze, wordt de capaciteit voor de DRAM structuur geheel en al verschaft door een gestapelde superstructuur die wordt gevormd op een isolerende laag die het substraat bedekt. Een dergelijke gestapelde condensatorstructuur maakt de opper-10 vlaktetopografie van de DRAM ongelijkmatig op een manier, die verdere verwerkingsstappen met hoge resolutie die begrensd zijn in scherpte-diepte, moeilijk kan maken. Een verder nadeel van het gebruik van een gestapelde condensator superstructuur als ladingsopslagcondensator van de DRAM is dat de structuur 15 niet gemakkelijk kan worden opgeschaald naar hogere DRAM dichtheden zonder de DRAM oppervlaktetopografie nog meer ongelijkmatig te maken.

De uitvinding ondervangt nu deze bezwaren en het is derhalve een doel van de onderhavige uitvinding om te voorzien 20 in een SOI DRAM structuur die voorziet in een grotere flexibiliteit bij het ontwerpen van condensatorstructuren, en een werkwijze voor het vormen van een dergelijke structuur.

Dit wordt bereikt in voorkeursuitvoeringsvormen van de onderhavige uitvinding door het vormen van een ladingsopslag-25 condensator die zich uitstrekt tot de dunne siliciumlaag op het oppervlak van de SOI DRAM. Een dergelijke structuur kan voorzien in hogere niveaus van DRAM celcapaciteit zonder een meer uitgestrekte superstructuur.

De onderhavige uitvinding verschaft nu een silicium-op-30 isolator geheugen, omvattende: een substraat met een sili-ciumoppervlaktelaag die een ingebedde siliciumoxidelaag bedekt; veldisolatiegebieden, die zijn gevormd op het oppervlak van het substraat, waarbij de veldisolatiegebieden zich uitstrekken door de siliciumoppervlaktelaag heen en 35 contact maken met de ingebedde siliciumoxidelaag, waarbij de veldisolatiegebieden actieve inrichtingsgebieden bepalen op de siliciumoppervlaktelaag, met het kenmerk, dat het 1004516 5 silicium-op-isolator geheugen voorts omvat: eerste en tweede aanvoer/afvoergebieden, die zijn gevormd in een actief inrichtingsgebied, waarbij de eerste en tweede aanvoer/afvoergebieden een kanaalgebied in de siliciumoppervlaktelaag 5 bepalen; een poortoxidelaag op het kanaalgebied; een poortelektrode op de poortoxidelaag; een sleuf, die wordt gevormd door het eerste aanvoer/afvoergebied heen, door de siliciumoppervlaktelaag heen en in de ingebedde silicium-oxidelaag; een onderste condensatorelektrode, die zich 10 uitstrekt in de sleuf; een diëlektrische laag op de onderste condensatorelektrode; en een bovenste condensatorelektrode.

De onderhavige uitvinding verschaft eveneens een werkwijze voor het maken van een geheugen, omvattende: het verschaffen van een substraat met een oppervlaktelaag van silicium en een 15 ingebedde isolatielaag onder de oppervlaktelaag van silicium; het vormen van veldisolatiestructuren in en op de oppervlaktelaag van silicium, en het daardoor bepalen van actieve inrichtingsgebieden op de oppervlaktelaag van silicium; met het kenmerk, dat voorts de volgende stappen worden uitgevoerd: 20 het vormen van een oxidelaag op de actieve inrichtingsgebieden van het substraat; het vormen van poortelektroden op de oxidelaag; het vormen van eerste en tweede aanvoer/afvoergebieden in de oppervlaktelaag van silicium; het neerslaan van een laag van isolerend materiaal boven de poortelektroden; het 25 vormen van een masker over de laag isolerend materiaal met openingen boven de eerste aanvoer/afvoergebieden; het etsen van sleuven door de laag isolerend materiaal heen, door de oppervlaktelaag van silicium heen en in de ingebedde isolatielaag; het neerslaan van een eerste laag polysilicium 30 om de sleuven te liniëren en het vervolgens dessineren van de eerste laag polysilicium om ten minste gedeeltelijk onderste condensatorelektroden te bepalen; het verschaffen van een diëlektrische laag over de onderste condensatorelektroden; en het neerslaan van een tweede laag polysilicium en het vormen 35 van bovenste condensatorelektroden.

Conventionele silicium-op-oxide (SOI) DRAM-structuren vertrouwen op het gebruik van van vinnen voorziene 1004516 6 condensatorelektroden, die zich niet onder het substraat-oppervlak uitstrekken. Daarentegen verschaffen in het bijzonder voorkeursuitvoeringsvormen volgens de onderhavige uitvinding een DRAM die een ladingsopslagcondensator bevat, 5 die ten minste gedeeltelijk binnen het SOI substraat wordt gevormd. Bij voorbeeld kan een sleuf worden gevormd door één van de aanvoer/afvoergebieden van de ladingsoverdracht-FET heen en een gedoopte polysiliciumelektrode wordt ten minste gedeeltelijk binnen de sleuf gevormd. Zelfs wanneer deze sleuf 10 zich geheel uitstrekt door het ingebedde oxidegebied en in contact is met het massieve siliciumsubstraat, neemt de capaciteit van het aanvoer/afvoer-gebied in contact met de onderste elektrode van de sleufcondensator niet toe op een wijze, die de schakelsnelheid van de ladingsoverdracht FET 15 ongewenst beïnvloedt.

Een silicium-op-isolator (SOI) DRAM heeft een laag ingebed oxide, bedekt door een dunne laag kristallijn silicium op het oppervlak van een massief siliciumsubstraat. Veldoxidegebieden worden gevormd en strekken zich uit door de dunne kristallijne 20 siliciumoppervlaktelaag en zijn in contact met de ingebedde oxidelaag. De ladingsoverdracht-FETs voor de DRAM worden gevormd in de actieve gebieden tussen de veldoxidegebieden, waarbij de poortoxidelagen, de polysilicium-poortelektroden en aanvoer/-afvoergebieden gevormd zijn in en op de dunne 25 siliciumoppervlaktelaag van het SOI substraat. In voorkeursuitvoeringsvormen van de uitvinding, wordt een sleuf geëtst door één van de aanvoer/afvoergebieden heen van elk van de ladingsoverdracht-FETs. Een laag gedoopt polysilicium wordt aangebracht om de sleuf zodanig te bepalen, dat de gedoopte 30 polysiliciumlaag in elektrisch contact is met het aanvoer/afvoergebied van de ladingsoverdracht-FET. De gedoopte polysiliciumlaag wordt gedessineerd om ten minste een deel van de bodemelektroden te vormen van een ladingsopslagcondensator voor de DRAM. De bodemelektrode wordt bedekt met een dunne 35 diëlektrische laag en met een bovenste elektrode van gedoopt polysicilium of een ander geleidend materiaal. Bij voorkeur strekt de sleuf voor de bodemcondensatorelektrode zich uit 1004516 7 door de ingebedde oxidelaag en kan zich uitstrekken naar het massieve silicium. De resulterende ladingsopslagcondensator heeft een lager profiel dan een corresponderende condensator die uitgaat van alleen een van vinnen voorziene super-5 structuur.

Voorkeursuitvoeringsvormen van de onderhavige uitvinding voorzien in een DRAM die is gevormd op een substraat met een ingebedde oxidelaag. Geschikte substraten kunnen worden gevormd door een aantal technieken zoals bij voorbeeld "SIMOX" 10 (separatie door geïmplanteerde zuurstof) en verbonden SOI

waarin lagen van kristallijn silicium en siliciumoxide fysisch worden bevestigd aan een siliciumsubstraat of ander substraat, soms met gebruikmaking van elektrostatische adhesie tussen siliciumoxidelagen. Een additionele strategie voor het vormen 15 van silicium-op-isolatorstructuren is de kristallisatie van een amorfe siliciumlaag, neergeslagen op een silicium-oxidelaag. Deze techniek "zone-smeltherkristallisatie" evenals de SIMOX techniek worden beschreven in het handboek van Wolf "Silicon Processing for The VLSI Era", band 2: Process 20 Integration, 66-78 (1990), waarnaar hier verwezen wordt. In veel gevallen verdient het de voorkeur om substraten te vormen door de SIMOX techniek omdat deze lijkt op verwerkingstechnieken, die op typerende wijze worden gebruikt bij halfgeleiderverwerking. De SIMOX techniek wordt vergemakke-25 lijkt door de beschikbaarheid van implantatiestoffen met hoge energie en hoge stroom.

Opgemerkt wordt dat op zich bekend is uit "Patent Abstracts of Japan" vol. 17, no. 431 (E-1411), 10 augustus 1993 en JP 05 090535 A een werkwijze voor het vervaardigen van een 30 halfgeleideropslaginrichting, waarbij een substraat wordt gevormd als volgt: isolerende films worden gevormd op een eerste halfgeleider-substraatoppervlak; een tweede halfgeleidersubstraat wordt gevormd op de isolerende films en vervolgens wordt het eerste halfgeleidersubstraat gepolijst. De 35 MOS transistors zijn hierbij echter niet bedekt door een isolerende laag, zoals bij de uitvinding. Ook wordt bij de 1004516 8 uitvinding gebruik gemaakt van een verscheidenheid aan technieken zoals SIMOX en gebonden SOI.

Voorts is op zich een structuur van een halfgeleider-opslaginrichting bekend uit "Patent Abstracts of Japan" 5 vol. 17, no. 401 (E-1404), 27 juli 1993 en JP 05 075054 A. Hierbij zijn condensatoren die zijn gevormd op het binnen-oppervlak van de sleuven in contact met de MOS transistoren. Volgens de uitvinding zijn de condensatoren echter niet in contact met de MOS transistoren.

10 Ook is uit "Patent Abstracts of Japan", vol. 17, no. 463 (E-1420), 24 augustus 1993 en JP 05 110020 A een halfgeleider-inrichtingsstructuur bekend, waarin een sleuf die is gevormd in een diëlektrische laag op het oppervlak van het basissubstraat in contact is met het aanvoer/afvoergebied.

15 Volgens de uitvinding wordt echter een sleuf gevormd door het eerste aanvoer/afvoergebied heen, door de silicium-oppervlaktelaag en naar de ingebedde siliciumoxidelaag.

Voorts wordt volgens dit laatste document een eiland-substraat dat is aangebracht door middel van een diëlektrische 20 laag die is gevormd op het gehele oppervlak van het basissubstraat, gebruikt als geactiveerd gebied, terwijl daarentegen volgens de uitvinding de actieve inrichtingsgebieden worden bepaald door de veldoxidatiegebieden.

De uitvinding zal nu aan de hand van de tekeningen en de 25 beschrijving in het volgende nader worden toegelicht.

Fig. 1-5 geven schematisch processtappen weer voor het vormen van een DRAM op een SOI substraat.

Fig. 6 toont een andere configuratie van een SOI DRAM.

Fig. 1 geeft een SOI DRAM weer in een tussenliggende 30 vervaardigingsstap. Een massief siliciumsubstraat 10 heeft een siliciumoxidelaag 12, ingebed binnen het substraat. De siliciumoxidelaag 12 kan een dikte hebben van ongeveer 1000-5000 Angstrom (A), bij voorbeeld afhankelijk van de energieverdeling van de zuurstofionen, die in het substraat 35 worden geïmplanteerd, indien het SIMOX proces wordt gebruikt. De bovengrens van de ingebedde oxidelaag kan zich bevinden op een diepte van ongeveer 1000-3000 Angstrom (A) of meer. Indien 1004516 9 andere technieken worden gebruikt voor het vormen van het substraat of indien de SIMOX procedure wordt gevarieerd, kunnen deze condities natuurlijk aanmerkelijk verschillen. Veldoxidatiegebieden 14 worden gevormd in de dunne laag 5 kristallijn silicium, die overblijft op het oppervlak van het substraat, en zich bij voorkeur door de dunne siliciumlaag uitstrekt om contact te maken met de ingebedde silicium-oxidelaag 12. De veldoxidatiegebieden kunnen worden gevormd door bekende werkwijzen, waarbij het weergegeven veldoxidatie-10 gebied 14 wordt gevormd door de conventionele locale siliciumoxidatie ("LOCOS") techniek. In vele gevallen zal een ondiepe sleufisolatie, waarin sleuven worden geëtst in het substraat en ten minste gedeeltelijk worden gevuld met isolatiemateriaal, beter geschikt zijn voor gebruik in de hier 15 beschreven SOI DRAM.

Indien noodzakelijk kan op dit punt een drempelinstel-implantatie worden uitgevoerd in het proces, of kan een drempelinstel-implantatie in de actieve inrichtingsgebieden van de siliciumoppervlaktelaag later in het DRAM vervaar-20 digingsproces worden uitgevoerd. Een poortoxidelaag 16 wordt vervolgens gevormd door thermische oxidatie op de actieve gebieden van de dunne siliciumlaag op het oppervlak van het substraat. Polysilicium wordt neergeslagen op de poortoxidelaag 16 en de polysiliciumlaag wordt gedoopt, hetzij gedurende 25 het neerslaan hetzij door ionenimplantatie en het daaropvolgende gloeien. De gedoopte polysiliciumlaag wordt gedessineerd om de poortelektrode 18 en de geleidingslijn 20 die boven het veldoxidatiegebied 14 ligt, te bepalen. Hoewel één enkele polysiliciumlaag is weergegeven voor de poort-30 elektrode van de ladingsoverdracht FET, kunnen ook andere bekende poortconfiguraties worden gebruikt voor de poortelektrode van de weergegeven FET. Bijvoorbeeld kan een oxidelaag worden gevormd boven de polysiliciumpoortelektrode of kan een meerlaags (d.w.z. polycide) poortelektrodestructuur 3 5 worden gebruikt.

Vervolgens wordt implantatie van doteerstoffen, op typerende wijze een N-type onzuiverheid en bij voorkeur 1004516 10 fosfor, uitgevoerd om aanvoer/afvoergebieden 22, 24 voort te brengen. Indien het wenselijk is om een licht gedoopte afvoer structuur te vormen voor de aanvoer/afvoergebieden, wordt er de voorkeur aan gegeven dat isolatie-afstandsstructuren worden 5 aangebracht langs de poortelektroden na een aanvankelijke betrekkelijk lichte implantatiestap, gevolgd door een zwaardere implantatie van hetzelfde soort doteerstof. In ten minste enkele gevallen zal het wenselijker zijn om aanvoer/afvoergebieden te vormen, die van een uniform gedoopt 10 N-type zijn met een totaal doteringsstofniveau dat beneden datgene ligt dat wordt gebruikt in ten minste enkele conventionele massieve aanvoer/afvoer-gebieden. Dit is omdat de structuur van de SOI DRAM een significant niveau van roosterspanning in de oppervlakte-siliciumlaag belichaamt, 15 veroorzaakt door verkeerde roosteraanpassing tussen de ingebedde oxide (bij voorbeeld Si02)laag en silicium. Door de roosterspanning, die waarschijnlijk aanwezig is in ten minste delen van de oppervlaktelaag van silicium, kan de implantatie van onzuiverheden ernstiger niveaus van roosterschade opwekken 20 dan typerend is. Bovendien kan de spanning in het rooster voorkomen, dat het uitgloeien van implantatieschade defecten elimineert; in plaats daarvan kunnen langduriger pogingen om roosterschade uit te gloeien veroorzaken dat roosterdefecten zich vermenigvuldigen of voortplanten. Het is derhalve 25 wenselijk om het niveau van de implantaties te minimaliseren en voor geschikte ontwerpgeometrieën kunnen ontwerpcompromissen voorschrijven, dat de onderste defect -dichtheden, die zijn verbonden met lagere doseringen van ionenimplantaties, kunnen voorzien in verbeterde prestaties 30 ondanks de lagere geleiding van de aanvoer/afvoergebieden. Bovendien kan, zoals hierna zal worden beschreven, diffusie vanuit een gedoopte polysiliciumlaag binnen de onderste elektrode van de ladingsopslagcondensator worden gebruikt om hogere dope-niveaus te verschaffen zonder roosterschade voor 35 ten minste enkele aanvoer/afvoer-gebieden van de DRAM FETs.

De implantatie van onzuiverheden in de aanvoer/afvoergebieden 22, 24 en het daaropvolgende gloeien van de 1004516 11 geïmplanteerde onzuiverheden bepaalt ook een kanaalgebied 26 onder de poortelektrode 18. Zoals schematisch is weergegeven in de figuur, wordt het actieve gebied van de ladings-overdracht-FETs van een SOI DRAM in overeenstemming met 5 voorkeursuitvoeringsvormen van de onderhavige uitvinding, lateraal geïsoleerd door veldoxidatiegebieden 14 en verticaal door de ingebedde oxidelaag 12. Nadat de bewerkingsstappen, weergeven in fig. 1, voltooid zijn, wordt een betrekkelijk dikke laag isolerend materiaal neergeslagen over het oppervlak 10 van de inrichting. Bij voorbeeld kan een laag siliciumoxide 28 worden neergeslagen door chemische opdamping/depositie (CVD) met gebruikmaking van een TEOS (tetraethylorthosilicaat) aanvoergas tot een dikte van ongeveer 3000 Angstrom (A). Bij voorkeur wordt de oppervlakte van de isolerende laag planair 15 gemaakt, hetzij door een terugetsprocedure hetzij door een chemische mechanische polijsting. Vervolgens wordt een foto-resist-etsmasker (niet getekend in de figuren) gevormd over de isolerende laag en een deel van de isolerende laag 28 wordt verwijderd, waarbij wordt voorzien in een opening 30 in de 20 isolerende laag. De isolerende laag 28 wordt bij voorkeur geëtst op een in wezen anisotrope wijze door het uitvoeren van reactieve ionenetsing (RIE) met gebruikmaking van CF4 als toevoergas, indien de isolerende laag siliciumoxide is.

Een deel van het aanvoer/afvoergebied 24 wordt bij 25 voorkeur in dit proces blootgesteld, zoals weergegeven in fig. 2. Het is van belang, dat de opening 30 smaller is dan het aanvoer/afvoer-gebied 24 en dat de opening 30 voldoende verschoven is van het kanaalgebied 26 om te verzekeren, dat het aanvoer/afvoergebied 24 op acceptabele wijze functioneert 30 als aanvoer/afvoercontact in de afgewerkte DRAM-cel. Het fotoresist masker, dat wordt gebruikt voor het etsen van de isolerende laag 28, wordt op zijn plaats gelaten voor daaropvolgende etsstappen, of het fotoresist masker wordt verwijderd en de isolerende laag 28 wordt gebruikt als masker 35 voor de daaropvolgende stappen voor het etsen van de condensatorsleuf. Nadat de isolerende laag is geëtst, gaat het etsen van de sleuf verder door het etsen door het N-type 1004516 12 aanvoer/afvoergebied 24 heen, waarbij men op typerende wijze gebruikt van RIE met een mengsel van chloor- en broomdragende toevoergassen, bij voorbeeld HC1 en HBr. De ingebedde oxidelaag 12 kan werken als een etsstop voor het etsen van de 5 dunne siliciumoppervlaktelaag 14. Bij voorkeur gaat het sleufetsen vervolgens door door het etsen door de ingebedde oxidelaag 12 heen, bij voorbeeld door RIE met gebruikmaking van CF4 als toevoergas. Het massieve siliciumsubstraat 10 kan werken als etsstop voor het etsen van de ingebedde silicium-10 oxidelaag 12. De structuur bij deze tussenliggende verwerkingsstap wordt schematisch weergegeven in fig. 3.

Nadat de sleuf is gevormd, wordt een laag polysilicium neergeslagen op een geschikt conforme wijze, bij voorkeur door chemische opdamping/depositie bij lage druk vanuit een silaan 15 toevoergas bij een temperatuur van tussen ongeveer 600-650°C. De laag wordt op typerende wijze neergeslagen tot een dikte van tussen ongeveer 1500-2500 Angstrom (A) en de laag wordt op conventionele wijze gedoopt door afdekionenimplantatie van fosfor of arseenionen in een dosis van ongeveer 20 0,5-2,0 x 1016/cm2. Afhankelijk van de bijzondere uitgloei- bewerking, die wordt gekozen om deze implantatie te activeren, is het mogelijk om ionen te diffunderen vanuit de gedoopte polysiliciumlaag naar het aanvoer/afvoergebied 24, indien het gewenst is om de geleiding van het aanvoer/afvoergebied 24 te 25 verbeteren. Dikwijls zal echter de uitgloeistap worden uitgevoerd met gebruikmaking van een snelle thermische uitgloeiing bij een temperatuur van tussen ongeveer 900-1000°C gedurende tussen ongeveer 10-30 seconden. Een fotoresist masker wordt vervolgens aangebracht op de polysiliciumlaag en 30 het etsen wordt uitgevoerd om de omvang van de onderste elektrode 32 van de ladingsopslagcondensator te bepalen. Het masker wordt vervolgens verwijderd om de structuur, getoond in fig. 4 voort te brengen.

De onderste gedoopte polysiliciumelektrode 32 wordt 35 vervolgens bedekt met een diëlektrische condensatorlaag 34. De diëlektrische laag 34 is bij voorkeur dun, tussen ongeveer 40-200 Angstrom (A) dikte. Een geschikte diëlektrische laag kan 1004516 13 bij voorbeeld een oxidelaag zijn, die wordt gevormd door oxidatie bij een temperatuur van tussen ongeveer 800-900°C gedurende ongeveer 5 minuten. Ook een reeks dunne diëlektrische lagen, bestaande uit siliciumnitride (ongeveer 5 70 Angstrom (A)) en siliciumoxide (ongeveer 20 Angstrom (A)) die een tweelaags "NO" diëlektrikum vormen, of van een zeer dunne siliciumoxidelaag, siliciumnitride en siliciumoxide ("ONO") worden gevormd als de diëlektrische laag 34. Andere films met een hoge diëlektrische constante kunnen ook worden 10 gevormd. Bij voorbeeld wordt de voorkeur gegeven aan Ta20s of bariumstrontiumtitanaat, wanneer deze materialen kunnen worden vervaardigd met voldoende uniformiteit en betrouwbaarheid. Ten slotte wordt een oppervlaktelaag 36 van gedoopt polysilicium neergeslagen over de diëlektrische laag 34 om te dienen als de 15 bovenste elektrode van ladingsopslagcondensator, zoals getoond in fig. 5. Een verdere conventionele bewerking wordt uitgevoerd om de ladingsopslagcondensator en de rest van de SOI DRAM te voltooien.

Fig. 6 toont een andere uitvoering van de van een sleuf 20 voorziene SOI DRAM-cel, waarin de sleuf uitstrekt naar het massieve substraat 10. Om de structuur van fig. 6 te vormen, wordt voorzien in een verdere etsstap, die volgt op de etsstap van het ingebedde oxide, weergegeven in fig. 3, om de sleuf te etsen in het substraat. De massieve substraatetsing kan worden 25 uitgevoerd op dezelfde wijze als het etsen van het aanvoer/afvoergebied 24 en kan zich uitstrekken over 2000-4000 Angstrom (A), of zoals gewenst wordt. Een daaropvolgende bewerking wordt op conventionele wijze uitgevoerd.

De onderhavige uitvinding is beschreven in termen van 30 bepaalde uitvoeringsvormen. De uitvinding is evenwel niet beperkt tot de specifieke beschreven uitvoeringsvormen, maar omvat ook modificaties en variaties die vallen binnen het kader van de conclusies.

1004516

Claims (13)

1. Silicium-op-isolator geheugen, omvattende: een substraat met een siliciumoppervlaktelaag, die een ingebedde siliciumoxidelaag bedekt; veldisolatiegebieden, die zijn gevormd op het oppervlak van het substraat, waarbij de 5 veldisolatiegebieden zich uitstrekken door de siliciumoppervlaktelaag heen en contact maken met de ingebedde siliciumoxidelaag, waarbij de veldisolatiegebieden actieve inrichtingsgebieden op de siliciumoppervlaktelaag bepalen; met het kenmerk, dat het silicium-op-isolator geheugen 10 voorts omvat: eerste en tweede aanvoer/afvoergebieden, die zijn gevormd in een actief inrichtingsgebied, waarbij de eerste en tweede aanvoer/afvoergebieden een kanaalgebied in de siliciumoppervlaktelaag bepalen; 15 een poortoxidelaag op het kanaalgebied; een poortelektrode op de poortoxidelaag; een sleuf, die wordt gevormd door het eerste aanvoer/afvoergebied heen, door de silicium-oppervlaktelaag heen en in de ingebedde siliciumoxidelaag; 20 een onderste condensatorelektrode, die zich uitstrekt in de sleuf; een diëlektrische laag op de onderste condensator-elektroden; en een bovenste condensatorelektrode.

2. Geheugen volgens conclusie 1, met het kenmerk, dat de onderste condensatorelektrode een eerste laag omvat van gedoopt polysilicium in contact met het eerste aanvoer/afvoergebied en de ingebedde siliciumoxidelaag.

3. Geheugen volgens conclusie 2, met het kenmerk, dat de 30 onderste condensatorelektrode zich uitstrekt door de ingebedde siliciumoxidelaag heen en de eerste laag van gedoopt polysilicium in contact is met het substraat onder de ingebedde siliciumoxidelaag. 1004516 9

4. Geheugen volgens conclusie 3, met het kenmerk, dat de onderste condensatorelektrode zich uitstrekt naar het substraat onder de ingebedde siliciumoxidelaag over ten minste 1000 Angstrom (A).

5. Geheugen volgens conclusie 2, met het kenmerk, dat de veldisolatiegebieden siliciumoxide omvatten.

6. Geheugen volgens conclusie 2, met het kenmerk, dat de bovenste condensatorelektrode een tweede laag van gedoopt polysilicium omvat.

7. Geheugen volgens conclusie 6, met het kenmerk, dat voorts een isolatiefilm aanwezig is, die de poortelektrode bedekt, waarbij de sleuf zich uitstrekt door de isolatiefilm heen en de onderste condensatorelektrode zich uitstrekt naar een bovenoppervlak van de isolatiefilm.

8. Werkwijze voor het vervaardigen van een geheugen, omvattende: het verschaffen van een substraat met een oppervlaktelaag van silicium en een ingebedde isolatielaag onder de oppervlaktelaag van silicium; het vormen van veldisolatiestructuren in en op de oppervlaktelaag van 20 silicium, en het daardoor bepalen van actieve inrichtingsgebieden op de oppervlaktelaag van silicium; met het kenmerk, dat voorts de volgende stappen worden uitgevoerd: het vormen van een oxidelaag op de actieve 25 inrichtingsgebieden van het substraat; het vormen van poortelektroden op de oxidelaag; het vormen van eerste en tweede aanvoer/afvoer-gebieden in de oppervlaktelaag van silicium; het neerslaan van een laag isolerend materiaal boven de 30 poortelektroden; het vormen van een masker over de laag isolerend materiaal met openingen over de eerste aanvoer/afvoergebieden; het etsen van sleuven door de laag isolerend materiaal heen, door de oppervlaktelaag van silicium heen en in de 35 ingebedde isolatielaag; het neerslaan van een eerste laag polysilicium om de sleuven te liniëren en het vervolgens dessineren van de eerste 1004516 laag polysilicium om ten minste gedeeltelijk onderste condensatorelektroden te bepalen; het verschaffen van een diëlektrische laag over de onderste condensatorelektroden; en 5 het neerslaan van een tweede laag polysilicium en het vormen van bovenste condensatorelektroden.

9. Werkwijze volgens conclusie 8, met het kenmerk, dat de eerste en tweede aanvoer/afvoergebieden worden gevormd door het implanteren van onzuiverheden in het substraat, waarbij de 10 poortelektroden ten minste gedeeltelijk als partieel masker worden gebruikt, en waarbij eerste en tweede aanvoer/afvoergebieden worden gevormd op beide zijden van de poortelektroden.

10. Werkwijze volgens conclusie 8, met het kenmerk, dat de 15 onderste condensatorelektroden worden gevormd in contact met de eerste aanvoer/afvoergebieden.

11. Werkwijze volgens conclusie 9, met het kenmerk, dat de onderste condensatorelektroden worden gedoopt met een onzuiverheid, en waarbij na neerslag van de eerste 20 polysiliciumlaag, het uitgloeien wordt uitgevoerd om onzuiverheden vanuit de onderste condensatorelektroden te diffunderen naar de oppervlakte-siliciumlaag.

12. Werkwijze volgens conclusie 9, met het kenmerk, dat het substraat wordt gevormd op een siliciumsubstraat door 25 implantatie van zuurstofionen in het substraat.

13. Werkwijze volgens conclusie 8, met het kenmerk, dat de sleuf gaat door het eerste aanvoer/afvoergebied, waarbij delen van het eerste aanvoer/afvoergebied overblijven op beide zijden van de sleuf. 1004516