FR2755793A1 - Structure de cellule dram en silicium sur isolant (soi) et procede de fabrication - Google Patents

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Abstract

La présente invention concerne une DRAM silicium sur isolant (SOI) ayant une couche d'oxyde enterrée (12) recouverte par une couche mince de silicium cristallin sur la surface d'un substrat en silicium massif. Des régions d'oxyde de champ sont formées, s'étendant à travers la couche superficielle mince de silicium cristallin et faisant contact avec la couche d'oxyde enterrée (12). Les couches d'oxyde de grille, les électrodes de grille (18) et les régions source/drain (22, 24) pour les FET de transfert de la DRAM sont formées dans, et sur la couche superficielle mince de silicium cristallin dans les régions actives entre les régions d'oxyde de champ. Une tranchée est ouverte à travers l'une des régions source/drain (22, 24) de chaque FET de transfert. Une couche de polysilicium dopé est fournie pour habiller les tranchées et est mise en forme pour former au moins une partie des électrodes inférieures (32) des condensateurs à mémoire de charge pour la DRAM. Les électrodes inférieures sont recouvertes d'un mince film diélectrique et une électrode supérieure en polysilicium dopé est prévue. De préférence, la tranchée pour l'électrode inférieure de condensateur s'étend à travers la couche enterrée d'oxyde de silicium et peut s'étendre dans le silicium massif.

Description

STRUCTURE DE CELLULE DRAM EN SILICIUM SUR ISOLANT (SOI)
ET PROCEDE DE FABRICATION
Contexte de l'invention 1. Domaine de l'invention
La présente invention concerne la fabrication de mémoires vives dynamiques (DRAM) dotées d'une performance améliorée, comprenant, par exemple, un fonctionnement à plus grande vitesse et une plus grande immunité contre les erreurs intermittentes.
2. Description de l'art antérieur
Les mémoires vives dynamiques comprennent une batterie de condensateurs à mémoire de charge et une batterie correspondante de transistors à effet de champ de transfert utilisés comme des commutateurs pour coupler sélectivement les "un" individuels des condensateurs à mémoire de charge avec les lignes de bits qui leur sont associées, lors d'opérations d'écriture et de lecture de données. Une cellule DRAM typique comprend un condensateur à mémoire de charge et un transistor à effet de champ (FET) de transfert ayant une région source/drain connectée à une ligne de bits et une deuxième région source/drain connectée à une électrode du condensateur à mémoire de charge. Pour obtenir des DRAM de densité élevée, le FET de transfert et le condensateur à mémoire de charge sont miniaturisés et implantés ensemble de manière très serrée. Les cellules DRAM adjacentes sont implantées aussi près que possible. L'implantation serrée des cellules DRAM est facilitée par l'inclusion de structures d'isolation de dispositif latérales, telles que des régions d'oxyde de champ, entre des cellules adjacentes. La largeur et l'épaisseur des régions d'isolation d'oxyde de champ sont, de préférence, optimisées pour réduire l'action parasite du transistor entre les régions source/drain de FET adjacents. Le fait d'augmenter la largeur des régions d'oxyde de champ augmente la longueur des canaux FET parasites qui passent sous les régions d'isolation d'oxyde de champ, ce qui augmente l'isolation du dispositif et réduit la probabilité de l'action parasite du transistor.
Naturellement, la fourniture de régions d'oxyde de champ plus larges réduit la densité de la DRAM résultante, de sorte que le choix de la largeur des régions d'oxyde de champ implique un compromis pour optimiser la performance. Le fait d'augmenter la profondeur des régions d'oxyde de champ augmente la séparation entre les fils de câblage qui passent pardessus les régions d'oxyde de champ et les canaux FET parasites, ce qui permet là encore de réduire l'action parasite du transistor. Il est cependant difficile de former des régions d'oxyde de champ épaisses sans élargir les régions d'oxyde de champ. Des structures d'isolation de dispositif plus petites, plus efficaces sont donc souhaitables pour améliorer la densité et la performance des structures de DRAM modernes.
D'autres aspects de la structure de la DRAM pourraient également être modifiés pour améliorer la performance des DRAM. Un des aspects particuliers de la performance de la DRAM qui pourrait être amélioré est la vitesse de commutation des FET de transfert, qui pourrait être réduite en réduisant la capacité parasite couplée aux régions source/drain des FET. Certaines sources de capacité parasite qui sont couplées aux régions source/drain des FET sont dues aux capacités associées aux jonctions P/N entre les régions source/drain et diverses régions dopées formées, occupant des positions adjacentes aux régions source/drain. Souvent, l'isolation physique fournie par les régions d'isolation d'oxyde de champ est augmentée en implantant des ions sous les régions d'oxyde de champ pour augmenter la tension de seuil du FET parasite, réduisant ainsi la probabilité d'une action parasite du transistor. Les implantations d'arrêt de canal sont typiquement d'un type de conductivité opposé aux implantations source/drain pour que les jonctions
P/N soient formées au niveau de l'interface entre les régions source/drain et les régions d'arrêt de canal.
La capacité de ces jonctions P/N se couple aux régions source/drain des FET de transfert pour réduire la vitesse de commutation des FET de transfert. D'autres aspects dans la formation des FET peuvent également conduire à des niveaux accrus de capacité parasite couplée aux régions source/drain des FET de transfert de la DRAM. Pour limiter les effets de court-circuit des canaux dans des FET très petits, une implantation (implant de "perçage" ou "antiperçage") de dopants de type P est effectuée sous la région de canal du FET jusque dans le substrat de type P légèrement dopé traditionnellement utilisé dans les DRAM.
L'implantation antiperçage est généralement effectuée de façon à obtenir une concentration maximale au niveau, ou juste au-dessous, du bord inférieur des implantations de source/drain. Là encore, les régions source/drain forment généralement une jonction P/N avec l'implantation antiperçage, et la capacité de ces jonctions P/N peuvent encore ralentir la vitesse de commutation des FET de transfert.
Une stratégie destinée à améliorer l'efficacité des régions d'isolation de champ et à réduire les capacités parasites consiste à utiliser des substrats en silicium ayant des régions d'oxyde enterrées, c'està-dire des substrats silicium sur isolant (SOI), pour former des DRAM. Ce type de DRAM est décrit dans l'article de Kim et al, A High Performance 16M DRAM on a Thin Film SOI, 1995 Symposium on VLSI, 143-144 (1995). Typiquement, les substrats SOI comprennent un substrat en silicium massif avec une couche relativement mince d'oxyde de silicium recouverte par une couche superficielle mince de silicium cristallin sur une des surfaces du substrat. Dans une DRAM SOI, les FET de transfert et les condensateurs à mémoire de charge qui constituent les cellules de la DRAM sont formés sur la couche superficielle de silicium cristallin et la couche d'oxyde de silicium enterrée sépare la couche superficielle de silicium du substrat en silicium massif. Les régions d'isolation d'oxyde de champ sont formées à travers la couche superficielle de silicium, s'étendant en profondeur jusqu'à la couche d'oxyde de silicium enterrée de sorte que les régions de composants actifs de la DRAM sont enfermées latéralement par les régions d'oxyde de champ et sont enfermées verticalement par la région d'oxyde de silicium enterrée. Etant donné que les régions de composants actifs sont complètement enfermées par des isolateurs, des implantations d'arrêt de canal sont typiquement inutiles, ce qui élimine cette source de capacité parasite des FET de transfert de la DRAM SOI.
L'utilisation d'une structure d'oxyde enterrée fournit l'avantage supplémentaire de réduire le taux d'erreurs intermittentes dans la DRAM SOI résultante.
Un des inconvénients de la structure de DRAM décrite dans l'article de Kim et al est que la structure de la DRAM est formée entièrement par-dessus la couche superficielle mince en silicium. En conséquence de ce choix de conception, la capacité pour la structure de DRAM est entièrement fournie par une superstructure à empilement formée sur une couche isolante recouvrant le substrat. Une telle structure de condensateurs empilés fait que la topographie superficielle de la DRAM est irrégulière d'une manière susceptible de compliquer considérablement les autres étapes de traitement haute résolution, qui ont un budget de profondeur de foyer limité. Un autre inconvénient qu'il y a à utiliser une superstructure de condensateurs empilés comme condensateur à mémoire de charge de la DRAM est que la structure ne peut pas être aisément augmentée proportionnellement vers des densités de DRAM plus élevées sans rendre la topographie superficielle de la DRAM plus irrégulière encore.
Brève description des dessins
Les Fig. 1-5 illustrent schématiquement les étapes du procédé pour former une DRAM sur un substrat SOI.
La Fig. 6 montre une configuration alternative de
DRAM SOI.
Résumé des modes de réalisation préférés
Un des objets de la présente invention est, par conséquent, de fournir une structure de DRAM SOI qui offre une plus grande souplesse pour concevoir des structures de condensateurs, et un procédé pour former cette structure. Ceci est réalisé dans les modes de réalisation préférés de la présente invention en formant un condensateur à mémoire de charge s'étendant à l'intérieur de la couche en silicium mince sur la surface de la DRAM SOI. Cette structure peut fournir des niveaux plus élevés de capacité de cellule DRAM sans superstructure plus extensive.
Un des aspects de la présente invention fournit une mémoire de type silicium sur isolant ayant un substrat avec une couche superficielle de silicium recouvrant une couche d'oxyde de silicium enterrée et des régions d'isolation de champ formées sur la surface du substrat, les régions d'isolation de champ s 'étendant à travers la couche superficielle de silicium et faisant contact avec la couche d'oxyde de silicium enterrée, les régions d'isolation de champ définissant des régions de composants actifs sur la couche superficielle de silicium. Des première et deuxième régions source/drain sont formées dans une région de composants actifs, les première et deuxième régions source/drain définissant une région de canal dans la couche superficielle de silicium. Une couche d'oxyde de grille est déposée sur la région de canal et une électrode de grille est formée sur la couche d'oxyde de grille. Une tranchée est formée à travers la première région source/drain, à travers la couche superficielle de silicium et dans la couche d'oxyde de silicium enterrée. Une électrode de condensateur inférieure s'étend à l'intérieur de la tranchée, avec une couche diélectrique sur l'électrode de condensateur inférieure et une électrode de condensateur supérieure.
Un autre aspect de la présente invention fournit un procédé pour fabriquer une mémoire qui comprend la fourniture d'un substrat ayant une couche superficielle de silicium et une couche isolante enterrée sous la couche superficielle de silicium. Les structures d'isolation de champ sont formées dans, et sur la surface de la couche superficielle de silicium, définissant ainsi des régions de composants actifs sur la couche superficielle de silicium. Une couche d'oxyde est formée sur les régions de composants actifs du substrat et des électrodes de grille sont formées sur la couche d'oxyde. Les première et deuxième régions source/drain dans la couche superficielle de silicium et une couche de matériau isolant sont déposées sur les électrodes de grille. Un masque est formé sur la couche de matériau isolant, ayant des ouvertures au niveau des premières régions sources/drain, puis des tranchées sont gravées à travers la couche de matériau isolant, la couche superficielle de silicium, et dans la couche isolante enterrée. Le procédé se poursuit en déposant une première couche de polysilicium pour habiller les tranchées, puis en mettant en forme la première couche de polysilicium pour définir, au moins partiellement, des électrodes de condensateurs inférieures, en fournissant une couche diélectrique sur l'électrode de condensateur inférieure ; et en déposant une deuxième couche de polysilicium, puis en formant les électrodes de condensateurs supérieures.
Description détaillée des modes de réalisation préférés
Les structures de DRAM de type silicium sur isolant (SOI) classiques se basent sur l'utilisation d'électrodes de condensateurs empennées qui ne s'étendent pas au-dessous de la surface du substrat.
Par opposition, les modes de réalisation particulièrement préférés de la présente invention fournissent une DRAM comprenant un condensateur à mémoire de charge formé, au moins partiellement, à l'intérieur du substrat SOI. Par exemple, une tranchée peut être formée à travers l'une des régions source/drain du FET de transfert et une électrode en polysilicium dopée est formée, au moins partiellement, à l'intérieur de la tranchée. Même quand cette tranchée traverse complètement la région d'oxyde enterrée et est en contact avec le substrat en silicium massif, la capacité de la région source/drain en contact avec l'électrode inférieure du condensateur de tranchée n'est pas augmentée au point d'affecter négativement la vitesse de commutation du FET de transfert.
Une DRAM de type silicium sur isolant (SOI) comprend une couche d'oxyde enterrée recouverte par une couche mince de silicium cristallin sur la surface d'un substrat en silicium massif. Des régions d'oxyde de champ sont formées, s'étendant à travers la couche superficielle mince de silicium cristallin et jusqu'à entrer en contact avec la couche d'oxyde enterrée. Les
FET de transfert pour la DRAM sont formés dans les régions actives entre les régions d'oxyde de champ, les couches d'oxyde de grille, les électrodes de grille en polysilicium et les régions source/drain étant formées dans et sur la couche superficielle mince en silicium du substrat SOI. Dans les modes de réalisation préférés de l'invention, une tranchée est gravée à travers une des régions source/drain de chaque FET de transfert.
Une couche de polysilicium dopé est fournie pour habiller la tranchée de façon que la couche de polysilicium dopé soit en contact électrique avec la région source/drain du FET de transfert. La couche de polysilicium dopé est mise en forme pour former au moins une partie des électrodes inférieures d'un condensateur à mémoire de charge pour la DRAM.
L'électrode inférieure est recouverte avec une couche diélectrique mince et avec une électrode supérieure en polysilicium dopé ou autre matériau conducteur. De préférence, la tranchée pour l'électrode de condensateur inférieure traverse la couche d'oxyde enterrée et peut pénétrer à l'intérieur de silicium massif. Le condensateur à mémoire de charge résultant a un profil plus bas qu'un condensateur correspondant qui se base uniquement sur une superstructure empennée.
Les modes de réalisation préférés de la présente invention fournissent une DRAM formée sur un substrat ayant une couche d'oxyde enterrée. Des substrats convenables peuvent être formés par toute une variété de procédés comprenant, par exemple, les procédés "SIMOX" (séparation par implantation d'ions oxygène) et
SOI lié, dans lequel des couches de silicium cristallin et d'oxyde de silicium sont physiquement liées à un substrat en silicium ou autre matériau, parfois en utilisant un procédé d'adhésion électrostatique entre les couches d'oxyde de silicium. Une autre stratégie pour former des structures silicium sur isolant consiste à cristalliser une couche de silicium amorphe déposée sur une couche d'oxyde de silicium. Ce procédé, dit de "recristallisation par recuit de zone", ainsi que le procédé "SIMOX", sont décrits dans l'ouvrage de
Wolf, Silicon Processing for the VLSI Era, Volume 2:
Process Integration, 66-78 (1990), qui est incorporé dans la présente à titre de référence. Dans de nombreux cas, il est préférable de former les substrats par le procédé SIMOX en raison de sa similarité avec les procédés de traitement typiquement utilisés dans le domaine des semi-conducteurs. Le procédé SIMOX est facilité par la disponibilité plus aisée de dispositifs d'implantation à haute énergie, courant élevé.
La Fig. 1 illustre une DRAM SOI à une étape intermédiaire de fabrication. Le substrat en silicium massif 10 comporte une couche d'oxyde de silicium 12 enterrée à l'intérieur du substrat. La couche d'oxyde de silicium 12 peut avoir une épaisseur d'environ 10005000 A, suivant, par exemple, la distribution d'énergie des ions oxygène implantés dans le substrat si le procédé SIMOX est utilisé. La limite supérieure de la couche d'oxyde enterrée peut être à une profondeur d'environ 1000-3000 A ou plus. Naturellement, si d'autres procédés sont utilisés pour former le substrat, ou si une variante du procédé SIMOX est utilisé, ces conditions peuvent varier considérablement. Les régions d'oxyde de champ 14 sont formées dans la couche mince de silicium cristallin subsistant sur la surface du substrat, s'étendant, de préférence, sur toute l'épaisseur de la couche mince de silicium pour venir en contact avec la couche d'oxyde de silicium enterrée 12. Les régions d'oxydation de champ pourraient être formées par tout procédé connu, la région d'oxyde de champ illustrée 14 étant formée par le procédé classique d'oxydation locale du silicium ("LOCOS") . Il faut savoir que, dans de nombreux cas, une isolation par tranchées peu profondes, dans laquelle les tranchées sont gravées dans le substrat et comblées, au moins partiellement, avec un matériau isolant sera mieux adaptée pour une utilisation dans la
DRAM SOI décrite ici.
Si nécessaire, une implantation d'ajustement de seuil peut être effectuée à ce stade du procédé ou, alternativement, une implantation d'ajustement de seuil dans les régions de composants actifs de la couche superficielle de silicium pourrait être effectuée plus tard dans le procédé de fabrication de la DRAM. Une couche d'oxyde de grille 16 est alors formée par oxydation thermique sur les régions actives de la couche mince de silicium, sur la surface du substrat.
Du polysilicium est déposé sur la couche d'oxyde de grille 16 et la couche de polysilicium est dopée, soit pendant le dépôt, soit par implantation d'ions et par recuit subséquent. La couche de polysilicium dopé est mise en forme pour définir l'électrode de grille 18 et le câblage 20 surplombant la région d'oxydation de champ 14. Bien qu'une seule couche de polysilicium soit illustrée pour l'électrode de grille du FET de transfert, d'autres configurations de grilles parmi celles connues pourraient alternativement être utilisées pour l'électrode de grille du FET illustré.
Par exemple, une couche d'oxyde pourrait être formée sur l'électrode de grille en polysilicium ou une structure d'électrode de grille multicouche (i.e., polycide) pourrait être utilisée.
Ensuite, une implantation de dopants, typiquement une impureté de type N et, de préférence, de phosphore, est réalisée pour créer les régions source/drain 22,24.
S'il est souhaitable de former une structure de drain légèrement dopée (LDD) pour les régions source/drain, alors il est préférable que des espaceurs isolants soient fournis le long des électrodes de grille après une étape d'implantation initiale comparativement légère, suivie d'une implantation plus forte du même type de dopant. Dans certains cas au moins, il sera préférable de former des régions source/drain qui sont de type N uniformément dopé avec un niveau de dopant total inférieur à celui utilisé dans au moins certaines régions source/drain dans la masse classiques. Ceci se justifie également par le fait que la structure de la
DRAM SOI comprend un niveau significatif de contrainte de réseau dans la couche superficielle de silicium, provenant d'un mauvais appariement de réseau entre la couche d'oxyde enterrée (à savoir, SiO2) et le silicium. Du fait de cette contrainte de réseau qui peut être présente dans au moins des parties de la couche superficielle de silicium, l'implantation d'impuretés peut générer des niveaux plus graves d'endommagement de réseau que la normale. De plus, la contrainte dans le réseau peut empêcher que le recuit des dommages d'implantation élimine les défauts ; en fait, des tentatives prolongées de recuit des dommages de réseau peuvent provoquer la multiplication, voire la propagation, des défauts du réseau. Par conséquent, il est souhaitable de réduire le niveau d'implantations et, pour obtenir des géométries de dispositif appropriées, des compromis au niveau de la conception peuvent imposer que des densités de défauts plus basses associées à des doses plus basses d'implantations d'ions peuvent fournir une performance améliorée malgré la conductivité plus basse des régions source/drain. De plus, comme il sera décrit plus en détail ci-dessous, le procédé de diffusion à partir d'une couche de polysilicium dopé à l'intérieur de l'électrode inférieure du condensateur à mémoire de charge peut être utilisé pour fournir des niveaux plus élevés de dopage sans dommages de réseau pour au moins certaines des régions source/drain des FET de la DRAM.
L'implantation d'impuretés dans les régions source/drain 22,24 et le recuit subséquent des impuretés implantées définissent également une région de canal 26 au-dessous de l'électrode de grille 18.
Comme illustré schématiquement sur la Figure, la région active des FET de transfert d'une DRAM SOI selon les modes de réalisation préférés de la présente invention est isolée latéralement par les régions d'oxyde de champ 14 et verticalement par la couche d'oxyde enterrée 12. Une fois les étapes de traitement illustrées sur la Fig. 1 terminées, une couche relativement épaisse de matériau isolant est déposée sur la surface du dispositif. Par exemple, une couche d'oxyde de silicium 28 peut être déposée par dépôt en phase gazeuse par procédé chimique (CVD) en utilisant une source de gaz TEOS (tétra-éthyl-ortho-silicate), sur une épaisseur d'environ 3000 A. De préférence, la surface de la couche isolante est aplanie, soit par un procédé de gravure en retrait, soit par polissage mécano-chimique. Ensuite, un masque de gravure de photoréserve (non illustré sur les Figures) est formé sur la couche isolante et une partie de la couche isolante 28 est enlevée, pour créer ainsi une ouverture 30 dans la couche isolante. La couche isolante 28 est, de préférence, gravée d'une manière sensiblement anisotrope en effectuant une gravure ionique réactive (RIE) en utilisant du CF comme source de gaz, si la couche isolante est l'oxyde de silicium.
Une partie de la région source/drain 24 est, de préférence, exposée dans ce procédé, comme illustré sur la Fig. 2. Il est important que l'ouverture 30 soit plus étroite que la région source/drain 24 et que l'ouverture 30 soit décalée par rapport à la région de canal 26 d'une distance suffisante pour être sûr que la région source/drain 24 fonctionne de manière acceptable comme contact de source/drain dans la cellule DRAM finie. Ensuite, soit le masque de photoréserve utilisé pour graver la couche isolante 28 est laissé en place pour les étapes de gravure subséquentes, soit le masque de photoréserve est retiré, et la couche isolante 28 est utilisée comme masque pour les étapes subséquentes de gravure de la tranchée de condensateur. Une fois la couche isolante gravée, la gravure de tranchées se poursuit par gravure à travers la région source/drain de type N 24, en utilisant typiquement le procédé RIE avec un mélange de chlore et de brome comme sources de gaz, par exemple, HCl et HBr. La couche d'oxyde enterrée 12 peut servir de couche d'arrêt de gravure pour la gravure de la couche superficielle mince en silicium 14. De préférence, la gravure de tranchée se poursuit ensuite en gravant à travers la couche d'oxyde enterrée 12, par exemple, en utilisant le procédé RIE avec du CF4 comme source de gaz. Le substrat en silicium massif 10 peut servir de couche d'arrêt de gravure pour la gravure de la couche d'oxyde de silicium enterrée 12. La structure à ce stade de traitement intermédiaire est illustrée schématiquement sur la Fig. 3.
Une fois la tranchée formée, une couche de polysilicium est déposée de manière conforme, de préférence, par dépôt en phase gazeuse par procédé chimique basse pression à partir d'une source de gaz de silane à une température d'environ 600-650"C. La couche est typiquement déposée sur une épaisseur d'environ 1500-2500 A et la couche est dopée de manière classique par implantation d'ions de phosphore ou d'arsenic à une dose d'environ 0,5-2,0 x 1016/cm2. Suivant l'opération de recuit particulière choisie pour activer cette implantation, il est possible de diffuser des ions à partir de la couche de polysilicium dopé jusque dans la région source/drain 24, s'il est souhaitable d'améliorer la conductivité de la région source/drain 24. Souvent toutefois, l'étape de recuit sera effectuée en utilisant un procédé de recuit thermique rapide à une température d'environ 900-1000"C pendant 10-30 secondes. Un masque de photoréserve est ensuite fourni sur la couche de polysilicium et une gravure est effectuée pour définir l'extension de l'électrode inférieure 32 du condensateur à mémoire de charge. Le masque est ensuite retiré pour donner la structure illustrée sur la Fig. 4.
L'électrode inférieure en polysilicium dopé 32 est ensuite recouverte avec une couche diélectrique de condensateur 34. La couche diélectrique 34 est, de préférence, mince, d'une épaisseur d'environ 40-200 A.
Une couche diélectrique appropriée peut être, par exemple, une couche d'oxyde formée par oxydation à une température d'environ 800-900"C pendant environ cinq minutes. Alternativement, une série de couches diélectriques minces constituées de nitrure de silicium (environ 70 A) et d'oxyde de silicium (environ 20 A) formant un diélectrique "NO" à deux couches, ou d'une couche d'oxyde de silicium très mince, en nitrure de silicium et oxyde de silicium ("ONO") peut être formée à titre de couche diélectrique 34. D'autres films à constante diélectrique élevée pourraient également être formées. Par exemple, Ta2O5 ou un titanate de baryum et de strontium peuvent être préférés quand ces produits peuvent être préparés avec une uniformité et fiabilité suffisantes. Pour finir, une couche superficielle 36 de polysilicium dopé est déposée sur la couche diélectrique 34 pour servir d'électrode supérieure du condensateur à mémoire de charge, comme illustré sur la
Fig. 5. D'autres traitements classiques sont effectués pour terminer le condensateur à mémoire de charge et le reste de la DRAM SOI.
La Fig. 6 montre une configuration alternative de la cellule DRAM SOI à tranchée, dans laquelle la tranchée s'étend à l'intérieur du substrat massif 10.
Pour former la structure de la Fig. 6, une étape de gravure supplémentaire, après l'étape de gravure de la couche d'oxyde enterrée illustrée sur la Fig. 3, est fournie pour former la tranchée par gravure dans le substrat. La gravure du substrat massif peut être effectuée d'une manière similaire au gravure de la région source/drain 24 et peut s'étendre sur 20004000 A, ou comme nécessaire. Les traitements subséquents sont effectués de la manière classique.
La présente invention a été décrite en référence à certains modes de réalisation préférés. L'invention n'est toutefois pas limitée aux modes de réalisation spécifiques décrits, mais comprend également les modifications et variantes qui s inscrivent dans les limites des revendications qui suivent.

Claims (13)

REVENDICATIONS
1. Mémoire en silicium sur isolant comprenant
un substrat ayant une couche superficielle en silicium recouvrant une couche d'oxyde de silicium enterrée (12);
des régions d'isolation de champ sur la surface du substrat, les régions d'isolation de champ s'étendant à travers la couche superficielle de silicium et faisant contact avec la couche d'oxyde de silicium enterrée (12), les régions d'isolation de champ définissant des régions de composants actifs sur la couche superficielle de silicium;
des première et deuxième régions source/drain (22, 24) formées dans une région de composants actifs, les première et deuxième régions source/drain (22, 24) définissant une région de canal dans la couche superficielle de silicium (12)
une couche d'oxyde de grille (16) sur la région de canal ;
une électrode de grille (18) sur la couche d'oxyde de grille (16)
une tranchée formée à travers la première région de source/drain (22), à travers la couche superficielle de silicium et dans la couche d'oxyde de silicium enterrée (12)
une électrode de condensateur inférieure (32) s'étendant à l'intérieur de la tranchée
une couche diélectrique (34) sur l'électrode de condensateur inférieure (32) ; et
une électrode de condensateur supérieure.
2. Mémoire selon la revendication 1, dans laquelle l'électrode de condensateur inférieure (32) comprend une première couche de polysilicium dopé en contact avec la première région source/drain (22)et avec la couche d'oxyde de silicium enterrée (12).
3. Mémoire selon la revendication 2, dans laquelle l'électrode de condensateur inférieure (32) s'étend à travers la couche d'oxyde de silicium enterrée (12) et la première couche de polysilicium dopé est en contact avec le substrat au-dessous de la couche d'oxyde de silicium enterrée (12).
4. Mémoire selon la revendication 3, dans laquelle l'électrode de condensateur inférieure (32) s'étend dans le substrat au-dessous de la couche d'oxyde de silicium enterrée (12) sur au moins 1000 A.
5. Mémoire selon la revendication 2, dans laquelle les régions d'isolation de champ comprennent l'oxyde de silicium.
6. Mémoire selon la revendication 2, dans laquelle l'électrode de condensateur supérieure comprend une deuxième couche de polysilicium dopé.
7. Mémoire selon la revendication 6, comprenant en outre un film isolant recouvrant l'électrode de grille (18), la tranchée s'étendant à travers le film isolant et l'électrode de condensateur inférieure (32) s 'étendant sur une surface supérieure du film isolant.
8. Procédé de fabrication d'une mémoire comprenant les étapes suivantes
fourniture d'un substrat ayant une couche superficielle de silicium et une couche isolante enterrée sous la couche superficielle de silicium
formation de structures d'isolation de champ dans, et sur la couche superficielle de silicium, définissant ainsi des régions de composants actifs sur la couche superficielle de silicium ;
formation d'une couche d'oxyde sur les régions de composants actifs du substrat
formation d'électrodes de grille (18) sur la couche d'oxyde
formation de première et deuxième régions source/drain (22, 24) dans la couche superficielle de silicium ;
dépôt d'une couche de matériau isolant sur les électrodes de grille (18)
formation d'un masque sur la couche de matériau isolant, ayant des ouvertures (30) au niveau des premières régions sources/drain (22)
gravure de tranchées à travers la couche de matériau isolant, la couche superficielle de silicium et jusque dans la couche isolante enterrée
dépôt d'une première couche de polysilicium pour habiller les tranchées, puis mise en forme de la première couche de polysilicium pour définir, au moins partiellement, des électrodes de condensateurs inférieures (32);
fourniture d'une couche diélectrique sur l'électrode de condensateur inférieure ; et
dépôt d'une deuxième couche de polysilicium et formation d'électrodes de condensateurs supérieures.
9. Procédé selon la revendication 8, dans lequel les première et deuxième régions source/drain (22, 24) sont formées en implantant des impuretés dans le substrat en utilisant les électrodes de grille (18) au moins partiellement comme masque partiel, en formant les première et deuxième régions source/drain (22, 24) sur l'un ou l'autre côté des électrodes de grille (18).
10. Procédé selon la revendication 8, dans lequel les électrodes de condensateur inférieures (32) sont formées en contact des premières régions source/drain (22).
11. Procédé selon la revendication 9, dans lequel les électrodes de condensateurs inférieures (32) sont dopées avec une impureté et dans lequel, après dépôt de la première couche de polysilicium, un recuit est effectué pour faire diffuser les impuretés depuis les électrodes de condensateurs inférieures (32) jusque dans la couche superficielle de silicium.
12. Procédé selon la revendication 9, dans lequel le substrat est formé sur un substrat en silicium par implantation d'ions oxygène dans le substrat.
13. Procédé selon la revendication 8, dans lequel la tranchée traverse la première région source/drain (22), des parties de la première région source/drain (22) subsistant de part et d'autre de la tranchée.
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