JPS60140861A - マイクロキヤパシタ半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、絶縁ゲート型電界効果トランジスタ（以下Ｍ
Ｏ８）ランジスタ）を用いたＭＯＳメモリに係シ、特に
１トランジスタ型ダイナミックＭＯＳメモリに関する。

〔発明の背景〕

ＭＯ８ダイナミックメモリは、１９７０年代初頭にＩＫ
ｂのダイナミックランダムアクセスメモリ（以下ｄＲＡ
Ｍと略す）が発売されてから、３年に４倍の大規模化が
達成されてきた。しかるに、このメモリチップを入れる
パッケージは、主に１６ビンＤＩＰ　（デュアルインパ
ッケージ）が用いられてきており、チップを入れるキャ
ビティサイズも制限されていることから、メモリチップ
も４倍の大規模化に伴なってもだがたか１．４倍にしか
増大していない。従って、１記憶谷量たる１ピット分の
メモリセル面積も大規模化に伴なって、大きく減少して
おり、４倍の大規模化に伴なって約１／３に微小化して
いる。キャパシタの容量Ｃは、Ｃ−εＡ／ｌ（ここでε
：絶縁膜の誘電率、Ａ：キャパシタ面積、ｔ：絶縁膜厚
）で表わされるので、面積Ａが１／３になれは、εとｔ
が同じである限りＣも又１／３になる。記憶容量として
の信号量Ｓは、電荷量Ｑに比例しており、このＱはＣと
電圧■との積であることから、Ａが小さくなれは比例し
てＱも小さくなり、信号Ｓはそれに伴なって小さくなる
。

雑音をＮとすれば、Ｓ／Ｎ比はＳの減少に伴欧って小さ
くなり、回路動作上大きな問題となる。

従って通常はＡの減少分ｉｔの減少分で補なってきてお
り、４Ｋｂ、１６Ｋｂ、６４Ｋｂと大規模化されるに伴
ない、１例として典型的な５ｉＣｈ膜厚は１１００ｎ、
７５ｎｍ、５Ｑｎｍと薄くなってきた。

さらに最近、パッケージ等に含まれる重金鵬（Ｕ、’ｆ
’ｈ等）から放射されるα粒子によってＳｉ基板内に最
大約２００　ｆＣの電荷示発生して、これが雑音となる
ことが確認され、信号型としてのＱも、はぼ２００ｆＣ
以下にすることが筒信頼動作上困難となってきた。

従って絶縁族をさらに加速して薄くすることが実行され
ており、今度は、絶縁膜の絶縁破壊が問題となってきた
。５ｉＱｚの絶縁耐圧電界は、最大１０７■／ｃｒｎで
メジ、従ってｌＱｎｍのＳｉｎｇはＩＯＶ印加によって
ほとんど永久破壊を起すかあるいは劣化する。また長期
信頼性を考慮すると、最大破壊電圧よりなるべく小さな
電圧で用いることが肝要となる。

〔発明の目的〕

本発明はこれらのメモリセルの微小化に汗なうα粒子に
よる擾乱、Ｓ／Ｎ比の悪化、絶縁削正の問題の深刻化に
対処するため、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つか、ある
いは増大する方法を提供するものである。

〔発明の概要〕

本発明の骨子は、Ｓｉ基板に堀シ込んだ溝の側壁部をキ
ャパシタの電極面の主要部として用いることにより、平
面面積を増大することなく電極面積を増大することにあ
る。これによって絶縁族を薄くして、その絶縁膜の破壊
を増大させることなく、所望のキャパシタ容量を得るこ
とができる。

加えてスイッチトランジスタをＳｉ基板の上部へ形成す
ることにより、Ｓｉ基板をすべてキャパシタ形成に利用
しうる。

第１図は、１トランジスタ型ダイナミツクメモリセルの
構成図を示すものであり、電荷を貯えるキャパシタ１と
スイッチ用ＭＯ８）ランジスタ２で構成され、スイッチ
トランジスタのドレインはビットｆｊ！３に接続されて
おシ、ゲートはワード線４に接続されている。

キャパシタ１に貯えた信号電荷を、スイッチトランジス
タ２によって読み出すことによって動作が行われる。実
際のＮビットのメモリを構成するには、メモリアレーを
構成するが、その構成法は開放ビット線、折り返しビッ
ト線方式等周知であ如ここには記さない。

第２図に折り返しビットライン方式のメモリセルの平面
の１例を示す。通常１１００ｎ以上の厚いフィールド酸
化膜に囲まれた活性領域７の一部がキャパシタを形成す
るため、プレート８で俊われている。スイッチトランジ
スタを形成する部分と、Ｓｉ基板上のドレインヘビツ）
＋Ｉｔｉｌ電極接続を行うコンタクト孔９の部分４０は
、プレートが選択的に除去されており、この部分にワー
ド線４１゜４２が被着されて、スイッチトランジスタ２
を形成している。理解を助けるために、第３図には、第
２図のＡＡで示した部分の断面図を示す。

以後説明の便のため、トランジスタはｎチャネル型を用
いた例を示す。ｐチャネル型にするには、一般にＳｉ基
板と拡散層の導電型をｎチャネルの場合と逆にすれはよ
い。

ｐ型１０Ω−α程度のＳｉ基板１０上に、通常は１００
〜１１０００ｎ厚程度のフィールドＳｉＯ＋膜１１を、
Ｓｉ３Ｎ４を耐酸化マスクとして用いるいわゆるＬＯＣ
Ｏ８法等で選択的に形成する。この後、１０〜１１００
ｎ厚のゲート酸化膜１２を熱酸化法などによってＳｉ基
板１０上に形成する。

この後、リンやＡｓの選択的添加によってｎ＋のキャパ
シタ電極２５を形成する。この後リンやＡｓを添加した
多結晶Ｓｉに代表されるグレート８を選択的に被着し、
この多結晶Ｓｉのプレート８を酸化し、第１Ｎ間酸化膜
１３を形成する。しかる後に、多結晶ＳｉやＭＯシリサ
イドやあるいはりフラクトリー金Ｍ（ＭＯやＷ）に代表
されるワード線４を被着し、リンやＡｓなどをイオン打
込みすると、プレート８とワード線４の被着されていな
い活性領域に０１の拡散層１５が形成されてスイッチト
ランジスタ２のソースとドレインになる。この後リンを
含んだいわゆるＣＶＤ法にょるＰＳＧ１４を５００〜１
０ｏｏｎｍ被漸し、Ａ７電極で代表されるビット線３の
拡散７１１５部への接続を行う処にコンタクト孔９を形
成し、ビット縁３を選択的に被着する。

このメモリセルにおいては、Ｈ１憶容量となるキャパシ
タ１の領域１６は、第２図の斜線で示される部分であり
、メモリセル自体が小さくなれはまた領域１６の部分も
小さくなシ、ゲー）１１化膜１２を薄くしない限り、前
に説明した通りキャパシタ容量Ｃ８が小さくなり、メモ
リ動作上大きな問題となる。

本説明ではプレート８とワード線４（すなわちスイッチ
用ＭＯ８）ランジスタ２のゲート）下の絶縁膜は同じｓ
ｉｏ、膜１２としたが、キャパシタＣＩ＋の値を大きく
することを主目的とし、プレート８下の絶縁膜は５ｔ（
ｈと５ｉｓＮ４のどちらか一方あるいは両方を用いて、
ＩＪ曽〜３層構造の絶縁膜が用いられることもある。

本発明は、従来のこの構造の欠点を補ない、平面面積を
拡大することなくＣｓを増大することを目的としている
。

〔発明の実施例〕

以下実施例を用いて詳細に説明する。ます、第４図に本
発明の１つの実施例の平面図を示す。第２図に示した従
来型のメモリセルと対比して示すと、異なる点は、キャ
パシタ電極２５はすべてＳｉ基板表面全面とその近傍を
蝋うように形成されていることと、スイッチングトラン
ジスタ２のチャネル都が、キャパシタ電極２５上に積み
上げた突出Ｓｉ部２１の側壁を用いていることである。

とれによって従来第２図に示すように、キャパシタ領域
１６が、全平面の３０〜４０チしか占有しない従来メモ
リセルより大幅に向上し、全平面のほぼ８０〜９０％を
占有することができる。また後述するが、キャパシタ領
域２５はＳｉ基板の中へ掘り込んだ溝１７の側壁部を用
いるので、平面面積と独立してキャパシタ電極面積を拡
大することができる。第４図でキャパシタ′醒極２５を
２ケ形成したのは佃］壁面積を増加するためである。

以下詳細に本発明の製造工程を説明する。まず第５図に
示すように、Ｓｉ基板１０、全面に不純物濃度が１０１
７〜１０２１原子／−程度の０９層をよく知られたリン
＊　Ａｓ＋　８ｂ等の熱拡散法やイオン打込み法十アニ
ールによって、深さ４μｍに形成する。

この後、第６図に示すようにＦやＣｔのガス例えはＣＦ
４　ｍ　ＳＦｓ　＊　ＣＣｌ２等を主成分あるいはこれ
らにＨの入ったガスを主成分とした平行平板型プラズマ
エツチングで、Ｓｉ基板１０の所定の部分にエツチング
溝１７を形成する。このプラズマエツチングのマスクは
、通常のホトレジストそのものでは、ホトレジスト自体
もエツチングされて消失する場合があるので、予め、第
６図に示した構造にＳｉ基板１０上にＳ　Ｉ　Ｏｘ　＊
　８１ｓＮ４＊ＣＶＤ５ｉ（ｈの順に膜を被着し、まず
最上層のＣＶＤ５ｉ（ｈをホトレジストマスクによりエ
ツチングした後、その下層のＳ！ｓＮ４＊　Ｓ　ｉｏｎ
　をエツチングし、これらをマスクとしてＳｉ基板１０
をエツチングすればよい。この５ｉｓＮ４膜は、（９） マスクとしてのＣＶＤ５ｉＣｈを最終的に除去する際に
、図中には示していないが他の回路用トランジスタのた
めのフィールド５ｉＣｈ膜がエツチングされるのを防ぐ
ものである。従って、この目的に合致するものなら他の
膜でもよい。少なくともこれら（７）ＣＶＤＳ　ｉｃｈ
／８１ｓＮ４／Ｓ　ｉＯｚ　（Ｄ三層膜はマスク材でる
り、いずれは除去されて３ｉ基板上には残存しない。従
ってこの目的に添う場合には、マスク材を限定しない。

あるいは、すでに微細なビームを形成できるなら、マス
ク材がなくとも所望のエツチング溝１７を得ることもで
きる。

エツチング溝１７の深さは、原理的にはほとんど制限が
ないが、溝の幅をＷＭとすれば、深さＤＭはＷＭの１〜
１０倍程度が現実的である。この溝１７は、アイソレー
ションを兼ねるので、通常１０Ω−鑞のＳｉ基板１０を
用いる場合には、溝１７の底にｆ３ｏｒｏｎをＩ　Ｘ　
１０　ｌｌ〜Ｉ　Ｘ　１０　”ｃｍ−”の範囲でイオン
打込みし、その後の９００〜１０００Ｃのアニールによ
ってアイソレーション高濃度層２０が形成される。Ｓｉ
基板１０の不純物濃度が、（１０） 隣接したキャパシタ電極２５間の漏洩電流を十分防止す
るだけ高い場合、およびキャパシタ電極２５全体が絶縁
膜上に形成されているたとえはＳＯ８（Ｓ　ｉ　ｏｎ　
５ａｐｐｈｉｒｅ）基板のような場合あえて付加的にア
イソレーション高濃度ｊ曽２０を形成する必要はない。

この後、キャパシタの絶縁膜を形成する。この絶縁膜は
、電気的に耐圧が高く、安定なものであれば原理的には
その材料を選はないが、従来から用いられているものは
、熱酸化Ｓ　Ｉ　０２　、熱窒化Ｓ　ｒｓＮ４．　ＣＶ
Ｄ５１ａＮ４．　ＣＶＤや反応性スパッタによるＴ　ａ
ｌｌｏ５　、　Ｎｂ２Ｏ！１　、　Ｔ　ｉｏｚ　、　Ｇ
ｒＯｚ等がある。これらの膜を単層あるいは多層として
もキャパシタ絶縁膜とすることができる。本実施例では
、５ｆｃｈ　とＳｉ３Ｎ４の重ね膜を用いた場合を説明
する。

ドライエツチング（プラズマエツチングやスパッタエツ
チング等）でＳｉ基板１０に形成した溝は、溶液エツチ
ングの場合と異なって多かれ少なかれＳｉ基板１０に電
気的、結晶的な損傷や汚染（１１） を与えている。従ってドライエツチングした後、１０〜
５００　ｎ　ｍ　８灰、上記の損傷、汚染が実効的に問
題とならない程度まで溶液エツチングすればよい。溶液
としては、ＮＨ４ＯＨ＋Ｈ２Ｏ２系や、ＨＦ　十ＨＮ　
Ｏｓ糸の水溶液がこの目的によく合致している。

この溶液エツチングで、Ｓｉ基板１０とその溝１７の界
面を除去したのち、第６図に示すようにキャパシタＳｉ
ｇｈ膜１８を５〜２０ｎｍ、よく知られた９００〜１２
００ｔＺ’、酸化雰囲気での熱酸化によって形成する。

この後６５０〜８５０Ｃにおいて、ＣＶＤ法によってキ
ャパシタ５ｒｓＮａ膜１９を５〜２０ｎｍ厚に被着する
。これらの膜厚は所望の単位面積当り容量と耐圧を勘案
して設定するので、上記膜厚範囲を逸脱する場合もある
。

このＣＶＤ５　ｉｓ　Ｎ４　１９は、一般にその内部応
力がＩ　Ｘ　１０１０ｄｙｎＡ４　に達し、強大なるが
故に、Ｓｉ基板１０に直接被着すると、欠陥が生じて特
性を損ねる。従って一般にはＳｉ３Ｎ４下に５ｉ０２を
敷くことが行われる。Ｓｉ基板１０を直接窒化（１２） して５１３Ｎ４膜を形成する場合はこの限シでなく、緻
密で電気的耐圧の高い膜を得ることができるが、ｌＱｎ
ｍより厚い膜を得るには、１時間を超える反応時間を必
要とする。また膜厚増加率もｌＱｎｍを越えると急速に
低下することから、厚い膜を得るには過当ではない。ま
たこれらの５ｊａＮ４膜１９はその六回を２〜５ｎｍ熱
酸化すると、Ｓｉ３Ｎ４膜１９のピンホール部が厚く酸
化されて、結果として絶縁耐圧を向上することができる
だけでなく、その上に形成される多結晶Ｓｉドライエツ
チングの際のオーバエッチ時のストッパーともなるので
好都合である。この後、多結晶Ｓｉで代表されるプレー
ト８を全面に被着する。ＣＶＤ法で被着した多結晶Ｓｉ
はよく溝１７の内側までまわりこんで堆積するので、溝
１７の側壁部の多結晶Ｓｉも上面とほぼ同じ膜厚となる
。その後この多結晶５ｉｖＣＰＯＣ１ｓガス等を用いて
リンを熱拡散する。

溝の深さが５μｍにも達する場合には、溝１７底部まで
リンを到達させるには高温・長時間の拡散を必要とする
ので、予め第１回の多結晶Ｓ１は溝（１３） を埋めない厚さ、すなわち溝幅ＷＭの１／２以下にして
１度熱拡散し、さらに２回目の多結晶ＳＬを堆積して溝
１７を埋めれはよい。この後よく知られた多結晶Ｓｉの
プラズマエツチングで全面にエツチングし、第６図に示
すように溝１７０部分のみ多結晶Ｓｉのプレート８を残
存せしめる。この場合プレート８は溝の上端部の角に被
層されていないので鋭い角の部分における電界集中のた
め絶縁耐圧が低下する場合がなく、溝を深く形成する前
に溶液エツチングのような等方性エツチングで角を丸め
ておく必要もない。

その後第７図に示すようにこれを酸化して１００〜４０
０　ｎｍ厚の第１層間酸化膜１３を得る。

この時５ｉｓＮ４膜１９はほとんど酸化されない。

この後厚い第１層間酸化膜１３をマスクとして５ｉａＮ
ｎ膜１９と薄い５ｉｎ２膜１８をエツチングで除去し、
この上部に５ＯＩ（Ｓｉ−Ｑｎ　−■ｎ５ｕｌａｔｏｒ
　）層２７を得る。このエツチングは第１層間酸化膜１
３をマスクに、１８０Ｃの熱リン酸や、ＣＦ４等のフレ
オンガスを主成分とす（１４） るプラズマエツチング等で、Ｓｉ３Ｎ４膜１９をエツチ
ングし、さらにキャパシタＳｉｏ２膜１８をＨＦ系エツ
チング液でエツチングする。′８１．たン：ＳＯＩ層２
７１および２７２は以下のように形成する。すなわち全
体に多結晶ｓｒを１００〜１１０００ｎ程度によく知ら
れた５ＩＨ４や５ｉＨ２Ｃｔ２ガス等を用いて被着する
。この後、ｓｉ基板１゜全体を、室温から１００ＯＣの
所定の温度に保っておき、ＣＷ−Ａｒレーザーを用いて
５〜２０Ｗのエネルギーで１０〜１００μｍφのスポッ
トや長方形の光ビームを、１０〜１００ｃｍ／ｓｅｃの
走査速度で上記の多結晶Ｓｉ膜表面全体に照射すると、
この多結晶Ｓｉは、ＳＬ基板１０との接触部から半径２
０〜５０μｍ以上の単結晶Ｓｉ、すなわち絶縁膜上エピ
タキシャル膚（ＳＯＩ層）２７１を得る。

ここでは、いわゆるＣＷレーザーを用いたレーザーエピ
タキシャルを用いた例を示したが、最終的には、スイッ
チトランジスタ２のチャネル部２３が単結晶となるだけ
でよく、レーザーエピタ（１５） キシキル法以外にも、カーボンヒータを用いたアニール
、電子線を用いたアニールあるいはＭＢＥ（分子線エピ
タキシー）法等いずれの方法も用いることができる。

また予めレーザーアニール前に堆積するＳｉ膜は多結晶
８１に限ることなく、通常の８００〜１２００Ｃでのエ
ピタキシャル成長を用いることもできる。この場付には
、接続孔２９の近傍２〜３μｍφのみ単結晶となって、
その周辺は多結晶となるので、この後上記のアニールで
全体あるいは少なくともトランジスタチャネル部２８を
単結晶とすれはよい。

本発明では、絶縁膜上に単結晶Ｓｉを成長する方法は限
定しないが、良質の８０１層２７を得るのに適したレー
ザーエピタキシャルや分子線エピタキシー法は、一般に
厚い８０１層２７を得るのに適していないのでまず、第
１のＳＯＩ層２７１を１００〜５００ｎｍの厚さにこれ
らの方法によって形成する。このＳＯＩ層２７１上に通
常のＳｉＨ４の熱分解や、Ｓ　Ｉ　ＣＺ４　＊　Ｓ　’
　Ｈ２ＣＺ２の（１６） 気相反応法によって厚い第２のＳＯＩ層２７２を形成す
れは、結果として１〜５μｍ厚の厚い８０１層２７を得
ることができる。

その後第８図に示すようによく知られたホ）　ＩＪソグ
ラフイなどによって、少なくともスイッチトランジスタ
を形成する柱状の８１突出部２１を残すようにエツチン
グして、不必要なＳＯＩ層を除去する。

このエツチングは、Ｓｉをエツチングするあらゆる方法
を用いることができる。）１．　Ｆ　ＨＮ　Ｏａ系の溶
液エツチング、ＣＦ４やＳＦａガス等を主成分とするプ
ラズマエツチング、あるいは特に（１１１）面のエツチ
ング速度が遅いＫ　ＯＨやヒドラジン等を用いた異方性
エツチングを行うことができる。特にこの異方性エツチ
ングは、８０１層２７の上面が（１００）面であるとき
には、約５５度（（ｉｏｏ）面と（１１１）面のなす角
度）で、下端の広い置型に形成されるので、なだらかな
ＳＯＩ層の端部とカシ、その上に被着される種種の膜の
形成が容易となる利点を有する。

（１７） 本実施例の説明では第８図に示すように垂直にＳｉ突出
部２１が形成される境膏を用いた。その後よく知られた
熱酸化法等によってケート酸化膜１２を形成し、所望の
ＶＴＲをうるだめ必要な量たけＢｏｒｏｎ　をイオン打
込みし、さらにワード線４を選択的に被着する。

多結晶ＳｉやＷ、ＭＯ，あるいはＷＳｉ２゜ＭＯ８ｉ２
　、　ＴｉＳ　ｉ２等のシリサイドで代表されるスイッ
チトランジスタ２０ゲートたるワード線４をＳｉ突出部
２１の側面に被着するには、まず全面に上記の膜を被着
し、方向性のあるドライエツチングでエツチングすれば
第８図に示したように欠出部２１の側面のみ上記ゲート
が残存する。実際には、メモリセルはマトリックス状を
なし、隣接したメモリセルのワード＠４は第４図に示し
たように接続する必要があるので接続のため必要な部分
はホトリソグラフィ等によってレジストを被着する必要
がある。

第９図にメモリセル２つのワード巌４を接続部４５によ
って接続した場合の鳥敞図を示す。

（１８） その後、第１０図に示すようにｓｉ突出部２１上面とほ
ぼ平担になるように、バイアススパッタ法や、あるいは
ＣＶＤ法等でリンを含んだあるいは含まない５ｉＯｚで
代表される充填絶縁膜２３を被着する。バイアススパッ
タ法ではほぼ平担な充填絶縁膜２３が得られるが、ＣＶ
Ｄ法ではＳｉ突出部２１上にも厚く被着されるので、被
着したのち全体に有機レジン等を塗布し、このレジン表
面を平担にし、とのレジンと上記充填絶縁膜２３のエツ
チング速度が近いドライエツチング法を用いて全面をエ
ツチングし、Ｓｉ突出部２１表面をほぼ露出させれば、
実質的に充填絶縁膜２３として平担に埋め込むことがで
きる。

その後、ＡｓやＰを６０〜１２０Ｋｅ■に加速し、５×
１０１Ｓ〜２×１０１６ケ／　ｃｒＡ程度イオン打込み
し　ｎ＋のソース・ドレイン接合層１５を形成できる。

さらに、リンを４〜１０モルチ含んだＣＶＤ８ｉ０２膜
（ＣＶＤＰＳＧと略す）で代表サレル第２層間絶縁膜１
４を３００〜１１０００ｎ厚に被着し、９００〜１００
ＯＵで熱処理して緻密化す（１９） る。その後ｎ＋１曽１５に達する電極接続孔９を形成し
、Ａ−１で代表される電極３を選択的に被着する。これ
によって、エッチ溝１７の９１１１　ｍを主たるキャパ
シタとした１トランジスタ型ダイナミツクメモリセルが
構成できる。

第１１図に、この実施例のメモリセルの鳥敞図を示す。

図の煩雑さを避けるため、Ｓｉ突出部２１、ワード線４
、およびビット線３のみを抜き出して示しである。

この１対のメモリセルを、複数のアレーにするには、第
４図のように配列すれはよい。この実施例は、折り返し
ビットライン構成であるが、開放ビットライン構成の本
発明の実施例では開放ビットライン構成は、ワード線４
の配列数が折り返しピットラインに比べて半分でよいの
で、この点のみに着目すれは、有利となるが、回路の正
常動作の妨けとなる雑音が相対的に大きい欠点を有する
。

第１０図は、第４図に示した平面パターンのＡＡ断面図
である。すなわちＳ＋基板１０に堀り込んだ溝１７に、
キャパシタ５ｊ（ｈ膜１８とキ（２０） ヤパシタＳｉ３Ｎ４膜１９を介してプレート８を埋め込
む。プレートの一部を除去し、この孔からｎ＋層のキャ
パシタ電極２５へＳｉ突出部２１を設ける。この突出部
２１にゲート酸化膜１２を介して、ゲートたるワード縁
４を形成する。ビット縁３はコンタクト孔９を介してｎ
＋の拡散層１５に電気的に接続する。こうするとスイッ
チングトランジスタ２はＳｉ突出部２１の側壁をスイッ
チングトランジスタチャネル部２８とすることができる
。

本発明によれば、すでに第２図に示したように、キャパ
シタ領域１６とコンタクト孔間の距離２４は不必要にな
り、メモリセルの高密度化に極めて有利となる。特にコ
ンタクト孔９とワード線４間、ワード線４とキャパシタ
領域１６間のマスク合せ余裕がメモリセルの高密度化の
大きな阻吾賛因となっており、本発明では平面的にこれ
が全く不必要なことが大きな特長である。

本実施例は全面のＳＯＩ部の所望の部分を単結晶化した
のち不用の部分を除去したが、全面に多結晶Ｓｉを被着
し、まず不用の部分を除去した後、（２１） 前述したレーザーアニール等によって所望の部分を単結
晶化することも同様に実施可能である。

また本実施例は、ワード線４となるべき部分以外の不用
の多結晶Ｓｉを除去する方法を用いたが、本発明の他の
実施例のように、不用の部分の一部を酸化膜に変える方
法がある。すなわち、ワード線４（スイッチトランジス
タのゲートを兼用）の多結晶Ｓｌを全面に被着したのち
、残存せしめる多結晶ＳｉにＳｉ３Ｎ４膜を選択的に被
着する。その後、８００〜１１００Ｃの湿式酸化を行い
、さらにＳ！ａＮ４膜を除去すると多結晶Ｓｉ酸化膜を
得る。

本実施例は不用の多結晶Ｓｊを酸化膜にかえるため、不
用の多結晶Ｓｉを除去する場合より段差が小さく、その
上に被着する種々の膜の形成に有利である。

以上述べてきた本発明の実施例は通常３００〜５００μ
ｍ厚のＳｉ単結晶基板１０を用いた例を示しだが、他の
実施例のように５Ｏ８（Ｓｉ−Ｏｎ−８ａｐｐｈｉｒｅ
　あるいは５ｉ−Ｑｎ−８ｐｉｎｅｌ）基（２２） 板を用いると絶縁基板上にｎ＋層のキャパシタ電極を形
成することができる。従ってこの絶縁基板表面まで溝１
７の底が達すれば、自動的に隣接キャパシタ電極２５ど
うしが電気的に分離できるので好都合である。またこの
場合に入射したα線による電荷はｎ＋層たるキャパシタ
電極内で発生するが、これは電子と正孔の対であるので
電気的には中性であシ、はとんど雑音とならない。また
ｎ＋層であるから、発生した電子と正孔の対の消滅も速
い。

以上説明してきた本発明の実施例はすべて、キャパシタ
電極２５をもち、プレート８−キャパシタ８ｉ３Ｎ４膜
１９＋キヤパシタ５ｊＣｈ膜１８−キャパシタ電極２５
で構成されるキャパシタ１をもつメモリセルである。従
ってプレート８の電位は基本的に任意に決定できるが、
液位電位が雑音の点で都合がよい。

一部キャパシタ１はいわゆる反転層を用いるＭＯＳ　（
Ｍｅｔａｌ−Ｑｘｉｄｅ−８ｏｍｉｃｏｎｄｕｃｔｏｒ
　）キャパシタでも構造できる。すなわち第６図、第７
（２３） 図、第８図および第１０図の構造からキャパシタ電極２
５を除去しこの部分をｐ型のＳｉ基板１゜とすればよい
。

以上述べてきた本発明の実施例は、キャパシタ電極２５
がすべてＳｉ基板の一部である例を示したが第１２図に
示す本発明の他の実施例のように、ｎ型のＳｉ基板１０
の溝中にキャパシタ５ｊＯｚ膜１８、キャパシタ５ｉａ
Ｎ４膜１９を介してキャパシタ電極２５を埋め込む構造
もある。３ｉ基板１０はｎ＋層のキャパシタ電極２５と
キャパシタを構成するため、キャパシタ電極２５が正の
電位になってもこれに対向するＳｉ基板１ｏの表面に空
乏層が形成されないようにｎ型としている。従ってＳｉ
基板１０をｐ型としたときは、その濃度を極めて高くし
て空乏層を形成しないようにするか、あるいはキャパシ
タ電極２５の対向するＳｉ基板面１０のみｎ型にすれは
よい。

本発明の説明には第４図と第５図に示したように、互い
に電気的に分離された二つのキャパシタ電極２５を１つ
のスイッチングトランジスタで結（２４） 合した場合を示したが、キャパシタ電極２５を３ヶ以上
結合すればさらに単位平面面積当シのキャパシタ容量を
増大することができる。第１３図に本発明の実施例の１
つを示すように、４つのキャパシタ電極２５をスイッチ
ングトランジスタ２を形成するＳｉ突出柱２１につなが
るキャパシタ電極接続部２９で結合したものである。ま
たこの実施例は次のような副次的な効果をもつ。すなわ
ちキャパシタ電極２５の寸法が電極接続！２９よυ数分
の１以下と十分小さいときには（すなわちキャパシタ電
極２５のピッチＰが接続部２９より十分小さいとき）キ
ャパシタ電極２５に対してマスク合せ余裕ｍを十分とる
必要がない。いいかえればｍがｐよシ大きい場合すなわ
ち１つ分のキャパシタ電極２５を越えて隣りのキャパシ
タ電極２５に接続される第１３図で破線で示した接続部
２９１の場合にも依然として４つのキャパシタ電極２５
を接続することになる。すなわち、キャパシタ電極２５
をキャパシタ電極接続部２９に対し十分小さくすればほ
とんどキャパシタ電極２５とキャパ（２５） シタ電極接続部２９の合せを考慮しなくてよいので、高
密度化に有効である。

以上述べてきた本発明は、スイッチングトランジスタ２
をＳｉ基板１０に対して垂直に形成することが骨子であ
る。従って高品質の単結晶Ｓｉの突出部２１を形成する
技術が鍵となる。特に８ｉＣｈやＳ　ｉｓＮ＜　、　Ａ
ｔｚＯａ　＋スピネル等に代表される絶縁膜上に単結晶
Ｓｉを成長する５ＯＩ（Ｓｉｌｉｃｏｎ　Ｑｎ　Ｉｎ５
ｕｌａｔｏｒ　）技術が重敬である。本発明に用いて好
適なＳＯＩ技術を次に説明する。

一般に上記の絶縁膜上にＳｉの多結晶、あるいは無定形
のＳｉ膜を被着し、レーザーや電子線あるいは熱線によ
って一度Ｓｉ膜を溶解する。これが固化する際にＳｉが
単結晶化するが下地の絶縁膜が単結晶でない場合には固
化するＳｉの方位も垂直方向にも水平方向にも定まるこ
とは困難である。一方策１４図に示すようにＳｉ基板１
０上に８１０２で代表される下地絶縁膜３７を選択的に
被着する。下地絶縁膜３７のない部分はＳｉ基板（２６
） １０が露出している種結晶部３５であり、この種結晶部
３５からｉ９ｉ基板１０面力位と同じ方位の単結晶層の
ＳＯＩ層２７が上記ビームの走査に追従して成長する。

このとき種結晶部３５から遠くなると単結晶が続行して
成長し難くなる。従って十分単結晶が成長する面積を越
えたら再び種結晶部３５を形成する必要がある。

従って第１５図に本発明の実施例を示すように単位メモ
リセル３６のｍＸｎのマトリックス（図では３×２）を
囲んで種結晶部３５を設け、この部分から内部をすべて
Ｓｉ基板１０と同一の単結晶にすれはよい。ｍｘｎは太
きければ太きい程棟結晶部３５の不用の部分が少くてよ
いが、最低では１×１すなわち各メモリ毎にとり囲んだ
種結晶部３５を設けることもできる。これはＳＯＩ形成
方法によって異なる。

以上述べてきた本発明の実施例では、キャパシタ絶縁膜
として５ｊＯｚ膜１８とＳｉ３Ｎ４膜１９の二層膜を用
いたが、Ｓｉ８Ｎ４膜の上面を一部酸化してＳｉ０ｇ膜
を形成するとＳ　ｉＯｚ／Ｓ　１ｓＮ４／（２７） ＳｉＯｚの三層膜が形成でき、これは特に絶縁耐圧も高
く良質のＩｌｇであり、本発明の実施例にすべて適用で
きる。またこれ以外の絶縁膜たとえばＴ　ａ２０ｓ　＋
　Ｔ　ｉ　０２　＋　Ａｔ２０３等の高誘電率膜も単位
血檀当りの静電容量を大きくできるのでメモリセルの微
小化に有オリである。

また、本発明は冒頭にも述べたように、ｎチャネル型Ｍ
ＯＳトランジスタを用いて説明したが、ｐチャネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡＳはＢやＡ７に、Ｂは
リン、Ａｓ＋　Ｓｂなどに置換すれはよい。

〔発明の効果〕

以上本発明を詳細な実施例によって説明してきたが、ス
イッチトランジスタを基板面に垂直に形成した本発明で
は同平面面積で従来型のメモリセルよりキャパシタ容量
Ｃ８で１０倍以上のＣｓ増加を期待しうる。実際には、
溝の形状の完全に直平面で構成されるわけではなく、多
少丸みを帯び、また微細部でのリングラフィの解像力低
下のため（２８） 設計形状が正方形であったとしても、円形になる場合が
あるが、この場合でもＣｓの減少は１０〜２０％にとど
まる。

α殊によるダイナミックメモリの課動作は、ＣＢが１０
チ増加しても１桁以上改善される場合が多いので、Ｃｓ
の２倍以上の増加はその規模のメモリの信頼性を上昇す
るはかりでなく、さらに大規模のメモリ実現を可能とす
る。

本発明はメモリセルに関するものであるが、実際のダイ
ナミックＲＡＭでは、メモリセルをマトリックス状に構
成したメモリアレーの他に周辺回路を必要とする。この
周辺回路はトランジスタ、抵抗、キャパシタ等で構成さ
れる。特に周辺回路のトランジスタは本発明の縦型のト
ランジスタを用いてもよいし、従来の横型のトランジス
タをＳｉ基板１０、あるいは８０ＩＪ脅２１ｉ面上に形
成することができる。どの部分に周辺回路のトランジス
タを形成するかは回路設計に依存するので、限定するこ
とはできない。

また本発明のスイッチトランジスタはいわゆる（２９） ＭＩＳ型の一種のＭＯＳ型を用いたが、原理的にはスイ
ッチング特性をもつものならなんでも用いることができ
る。特に接合型のＦＥＴ（電界効果トランジスタ）を用
いることもできる。

【図面の簡単な説明】

第１図はＤＲＡＭの回路図、第２図は従来のメモリセル
の平面図、第３図は従来のメモリセルの断面図、第４図
は本発明の実施例の平面図、第５図〜第８図は本発明の
製造工程を工程順に示した断面図、第９図と第１１図は
鳥敞図、第１０図は本発明の実施例の断面図、第１２図
と第１４図は本発明の実施例の断面図、第１３図と第１
５図は本発明の他の実施例の平面図である。 １．１１．１２・・・キャパシタ、２．２１．２２・・
・スイッチトランジスタ、３，３１．３２・・・ビット
＆、４．４１．４２・・・ワード線、５・・・センスア
ンプ、６・・・寄生容量、７・・・活性領域、８・・・
プレート、９°“コンタクト孔、１０・・・Ｓｉ基板、
１１・・・フィールド酸化膜、１２・・・グー１１３！
２化膜、１３・・・第１層間絶縁膜、１４・・・第２層
間絶縁膜、１５・・・拡散（３０） 層、１６・・・キャパシタ領域、１７・・・溝、１８・
・・キャパシタ５１０２膜、１９・・・キャパシタ５１
３Ｎ４膜、２０・・・アイソレーション高磯度層、２１
・・・突出Ｓｉ部、２２・・・孔、２３・・・充填絶縁
膜、２４・・・キャパシターコンタクト孔間距離、２５
・・・キャパシタ電極、２６・・・突出部、２７，２７
１．２７２・・・絶縁膜上単結晶層（ＳＯＩ層）、２８
・・・スイッチトランジスタチャネル部、２９・・・キ
ャパシタ電極接続部、３４・・・ビーム、３５・・・棟
結晶部、３６・・・単位メモリセル、３７・・・下地絶
縁膜。 （３１） 第ｉ図 第７０図

Claims (1)

【特許請求の範囲】
1. 半導体基板の表面領域に設けられた溝により囲まれて他
   と分離された島状領域の側壁を含む面を蓄積容量とし、
   該蓄積容量を複数個接続して、これを１メモリセル当シ
   の蓄積容量とし、基板に垂直に形成したスイッチ用トラ
   ンジスタを備えてなるメモリセルを複数個有してなるこ
   とを特徴とするマイクロキャパシタ半導体メモリ。