JP2509188B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2509188B2 JP2509188B2 JP61140035A JP14003586A JP2509188B2 JP 2509188 B2 JP2509188 B2 JP 2509188B2 JP 61140035 A JP61140035 A JP 61140035A JP 14003586 A JP14003586 A JP 14003586A JP 2509188 B2 JP2509188 B2 JP 2509188B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に超高集積化に好
適なMOS形ダイナミツクメモリの新規な構造に関する。
適なMOS形ダイナミツクメモリの新規な構造に関する。
MOSダイナミツクメモリ（以下dRAMと記す）は加工寸
法１μｍを境として、従来のプレーナ型構造から立体的
構造へと変遷しつつあり、その概要については、例えば
テクニカル・ダイジエスト・オブ・インタナシヨナル・
エレクトロン・デバイセズ・ミーテイング，（1985年）
第694頁から第697頁（Tech.Digest of 1985 IEDM,Washi
ngton D.C.1985）pp694-697）に論じられている。ここ
には、集積度を向上させるため、シリコン基板表面に設
けた溝をキヤパシタ面として利用し、蓄積容量の減少な
しにセル面積を縮小できる構造や、第２図に示す如き、
SOI（Silicon-on-Insulator）を用いて、スイツチング
トランジスタをキヤパシタの上に積載した構造まで開示
されている。
法１μｍを境として、従来のプレーナ型構造から立体的
構造へと変遷しつつあり、その概要については、例えば
テクニカル・ダイジエスト・オブ・インタナシヨナル・
エレクトロン・デバイセズ・ミーテイング，（1985年）
第694頁から第697頁（Tech.Digest of 1985 IEDM,Washi
ngton D.C.1985）pp694-697）に論じられている。ここ
には、集積度を向上させるため、シリコン基板表面に設
けた溝をキヤパシタ面として利用し、蓄積容量の減少な
しにセル面積を縮小できる構造や、第２図に示す如き、
SOI（Silicon-on-Insulator）を用いて、スイツチング
トランジスタをキヤパシタの上に積載した構造まで開示
されている。
第２図（ａ）に示すdRAMでは、表面にn+層201及びp+
層202の設けられた半導体基板200に、p+層202まで到達
するように格子状の溝203を設け、該溝203の表面に薄い
キヤパシタ絶縁膜204を設けて溝203の内部を多結晶シリ
コン205によって充填し、基板200に設けられたn+領域20
6との間でキヤパシタが構成される。スイツチングトラ
ンジスタは基板の露出部207で基板のn+領域206と接触す
るSOI層208の中に設けられる。トランジスタの設けられ
るSOI領域は絶縁膜209によつて囲まれた島状であり、ワ
ード線を構成するゲート210の直下を除いてn+領域が設
けられ、ソース及びドレーンを構成し、ソースはキヤパ
シタ側に、ドレーンはビツト線211にそれぞれ接続され
ている。このようにdRAMセルはキヤパシタの上部にスイ
ツチングトランジスタが積層された立体構造を呈してい
る。
層202の設けられた半導体基板200に、p+層202まで到達
するように格子状の溝203を設け、該溝203の表面に薄い
キヤパシタ絶縁膜204を設けて溝203の内部を多結晶シリ
コン205によって充填し、基板200に設けられたn+領域20
6との間でキヤパシタが構成される。スイツチングトラ
ンジスタは基板の露出部207で基板のn+領域206と接触す
るSOI層208の中に設けられる。トランジスタの設けられ
るSOI領域は絶縁膜209によつて囲まれた島状であり、ワ
ード線を構成するゲート210の直下を除いてn+領域が設
けられ、ソース及びドレーンを構成し、ソースはキヤパ
シタ側に、ドレーンはビツト線211にそれぞれ接続され
ている。このようにdRAMセルはキヤパシタの上部にスイ
ツチングトランジスタが積層された立体構造を呈してい
る。
また第２図（ｂ）はキヤパシタの構成は（ａ）と同じ
であるが、スイツチングトランジスタが基板200主面に
対して垂直に構成されており、開口部207上に設けた半
導体領域の側壁にゲート210が設けられている。開口部2
07上の半導体領域は絶縁膜209によつて囲まれた島状で
あり、該半導体領域の上層および下層として形成された
n+層はそれぞれキヤパシタを構成する基板のn+領域206
及びビツト線211に接続されている。しかし、ここに開
示されているdRAMセルでは、スイツチングトランジスタ
の基板に相当する部分が電気的に浮遊した状態であり、
微細化した場合の動作安定性に対する配慮が十分になさ
れていない。蓄積キヤパシタ上にスイツチングトランジ
スタを形成した他の公知例としては、上記公知例の714
頁から717頁にリチヤードソンらにより第３図に示す如
きセル構造が提唱されている。第３図のdRAMセルでは表
面にn+領域が選択形成されたｐ形エピタキシヤル層301
を有するp+形基板300に深い穴302を設け、その内壁にキ
ヤパシタ絶縁膜303が設けられる。該穴はリンドープの
多結晶Si304によって充填され、周知のエッチバック法
によって前面エッチされて、穴の中程、p+基板には到達
しない深さまで除去される。残されたプラグ状のn+多結
晶Si304とp+基板300との間がセルのキヤパシタとして用
いられる。プラグ上部の穴の側壁に形成されていたキヤ
パシタ絶縁膜は除去され、プラグ上辺が露出するよう少
しオーバーエツチされる。次いで多結晶Siがプラグ上部
に少し積み増されてプラグと穴の内壁とのコンタクト領
域305を形成した後、再び穴の側壁にゲート酸化膜306が
形成される。更にn+形多結晶Siでゲート（ワード線）30
7が形成される。スイツチングトランジスタは穴の側壁
をチヤネルに用いて形成される。信号電荷は穴の側壁を
流れ、穴の底部の内側に蓄えられる。この構造ではトラ
ンジスタの基板相当領域は基板と同電位に固定され、浮
遊による不安定性の問題は避けることができる。しか
し、当該構造ではトレンチ径が小さいために、蓄積容量
を確保するには深い穴加工が必要であり、更に加工寸法
が縮小した場合にアスペクト比が拡大して加工がより難
しくなる。また、セル間のリーク電流に関しても、寸法
縮小につれ増大するといつた問題がある。
であるが、スイツチングトランジスタが基板200主面に
対して垂直に構成されており、開口部207上に設けた半
導体領域の側壁にゲート210が設けられている。開口部2
07上の半導体領域は絶縁膜209によつて囲まれた島状で
あり、該半導体領域の上層および下層として形成された
n+層はそれぞれキヤパシタを構成する基板のn+領域206
及びビツト線211に接続されている。しかし、ここに開
示されているdRAMセルでは、スイツチングトランジスタ
の基板に相当する部分が電気的に浮遊した状態であり、
微細化した場合の動作安定性に対する配慮が十分になさ
れていない。蓄積キヤパシタ上にスイツチングトランジ
スタを形成した他の公知例としては、上記公知例の714
頁から717頁にリチヤードソンらにより第３図に示す如
きセル構造が提唱されている。第３図のdRAMセルでは表
面にn+領域が選択形成されたｐ形エピタキシヤル層301
を有するp+形基板300に深い穴302を設け、その内壁にキ
ヤパシタ絶縁膜303が設けられる。該穴はリンドープの
多結晶Si304によって充填され、周知のエッチバック法
によって前面エッチされて、穴の中程、p+基板には到達
しない深さまで除去される。残されたプラグ状のn+多結
晶Si304とp+基板300との間がセルのキヤパシタとして用
いられる。プラグ上部の穴の側壁に形成されていたキヤ
パシタ絶縁膜は除去され、プラグ上辺が露出するよう少
しオーバーエツチされる。次いで多結晶Siがプラグ上部
に少し積み増されてプラグと穴の内壁とのコンタクト領
域305を形成した後、再び穴の側壁にゲート酸化膜306が
形成される。更にn+形多結晶Siでゲート（ワード線）30
7が形成される。スイツチングトランジスタは穴の側壁
をチヤネルに用いて形成される。信号電荷は穴の側壁を
流れ、穴の底部の内側に蓄えられる。この構造ではトラ
ンジスタの基板相当領域は基板と同電位に固定され、浮
遊による不安定性の問題は避けることができる。しか
し、当該構造ではトレンチ径が小さいために、蓄積容量
を確保するには深い穴加工が必要であり、更に加工寸法
が縮小した場合にアスペクト比が拡大して加工がより難
しくなる。また、セル間のリーク電流に関しても、寸法
縮小につれ増大するといつた問題がある。
本発明はかかる従来構造のdRAMの問題点を解決し、よ
り高集積化が可能なdRAMの新しい構造を提供することを
目的とする。
り高集積化が可能なdRAMの新しい構造を提供することを
目的とする。
まず、平面集積度を向上させるためにはキヤパシタと
トランジスタが垂直に積層された構造が理想的である。
この点は上述の従来技術においても既に検討されてい
る。次にα線による擾乱を回避するにはキヤパシタは絶
縁膜によつて覆われている構造が望ましく、また蓄積電
荷は覆われた絶縁膜の内側に充放電される方式が望まし
い。方式については従来技術でも採用されているが、絶
縁膜による被覆性はまだ完全ではない。更に、絶縁膜で
覆われたキヤパシタの上部にトランジスタを形成する場
合、必然的にSOI構造を採用せねばならないが、このト
ランジスタが孤立していると、基板浮遊の状態となり、
所謂キンク等不安定動作の原因となるため、何らかの形
で基板電位が固定されている必要があり、これは従来構
造では未解決である。
トランジスタが垂直に積層された構造が理想的である。
この点は上述の従来技術においても既に検討されてい
る。次にα線による擾乱を回避するにはキヤパシタは絶
縁膜によつて覆われている構造が望ましく、また蓄積電
荷は覆われた絶縁膜の内側に充放電される方式が望まし
い。方式については従来技術でも採用されているが、絶
縁膜による被覆性はまだ完全ではない。更に、絶縁膜で
覆われたキヤパシタの上部にトランジスタを形成する場
合、必然的にSOI構造を採用せねばならないが、このト
ランジスタが孤立していると、基板浮遊の状態となり、
所謂キンク等不安定動作の原因となるため、何らかの形
で基板電位が固定されている必要があり、これは従来構
造では未解決である。
これらの問題点は第１図に示す構造を採用することに
より、同時に解決される。第１図は本発明の概念を示す
断面模式図である。電荷を蓄積する領域３を包むように
キヤパシタ絶縁膜２が設けられ、基板１に埋込まれた形
で多数配列される。キヤパシタ間には基板から連続した
単結晶半導体の隔壁４が格子状に形成される。キヤパシ
タ絶縁膜の開口部５は、キヤパシタ部の上面中央近傍に
設け、これに電荷を出し入れするためのスイツチングト
ランジスタはその上部の図中点線で示す領域10に設け
る。このトランジスタを形成する領域を提供するため
に、単結晶隔壁４からキヤパシタ上に延伸した単結晶領
域７を設ける。この単結晶領域はキヤパシタ絶縁膜の上
に形成される所謂SOI構造である。
より、同時に解決される。第１図は本発明の概念を示す
断面模式図である。電荷を蓄積する領域３を包むように
キヤパシタ絶縁膜２が設けられ、基板１に埋込まれた形
で多数配列される。キヤパシタ間には基板から連続した
単結晶半導体の隔壁４が格子状に形成される。キヤパシ
タ絶縁膜の開口部５は、キヤパシタ部の上面中央近傍に
設け、これに電荷を出し入れするためのスイツチングト
ランジスタはその上部の図中点線で示す領域10に設け
る。このトランジスタを形成する領域を提供するため
に、単結晶隔壁４からキヤパシタ上に延伸した単結晶領
域７を設ける。この単結晶領域はキヤパシタ絶縁膜の上
に形成される所謂SOI構造である。
このような構造とすることにより、従来技術における
いくつかの問題点は次のように解決される。まず、電荷
を蓄積するための充放電領域を、キヤパシタ絶縁膜の内
側に包み、キヤパシタに接続されるトランジスタをSOI
上に形成するため、α線による誤動作を最小限に抑制で
きる。また、キヤパシタ間の間隙は技術的に可能な限り
狭くとれるため、ウエーハ表面を有効にキヤパシタ面積
部として使うことができる。これは言いかえれば、同じ
容量を実現するにはより小さなキヤパシタで間に合うこ
とを意味し、従来構造よりもさらに高集積化に対応し得
る。キヤパシタとトランジスタの接続部すなわち、記憶
ノード部分はそれぞれ独立したSOI上に形成されている
ため、ポテンシヤル降下が小さく、セル間リーク電流は
従来構造に比べて抑制することができる。またSOIトラ
ンジスタの基板電位は、単結晶隔壁４を介して基板と同
電位（接地）に固定され、安定した動作が保証される。
いくつかの問題点は次のように解決される。まず、電荷
を蓄積するための充放電領域を、キヤパシタ絶縁膜の内
側に包み、キヤパシタに接続されるトランジスタをSOI
上に形成するため、α線による誤動作を最小限に抑制で
きる。また、キヤパシタ間の間隙は技術的に可能な限り
狭くとれるため、ウエーハ表面を有効にキヤパシタ面積
部として使うことができる。これは言いかえれば、同じ
容量を実現するにはより小さなキヤパシタで間に合うこ
とを意味し、従来構造よりもさらに高集積化に対応し得
る。キヤパシタとトランジスタの接続部すなわち、記憶
ノード部分はそれぞれ独立したSOI上に形成されている
ため、ポテンシヤル降下が小さく、セル間リーク電流は
従来構造に比べて抑制することができる。またSOIトラ
ンジスタの基板電位は、単結晶隔壁４を介して基板と同
電位（接地）に固定され、安定した動作が保証される。
以下、本発明の一実施例を第４図により説明する。第
４図（ａ）は作製したセルの上面模式図で、（ｂ）は
（ａ）のAOA′に沿つた断面模式図である。
４図（ａ）は作製したセルの上面模式図で、（ｂ）は
（ａ）のAOA′に沿つた断面模式図である。
基板１は低比抵抗のｐ形（100）Siであり、その表面
には絶縁膜２によつて覆われた矩形のｎ形多結晶Si3が
嵌入されている。この形状は、例えば、反応性イオンエ
ツチングによつて格子状の隔壁４を残すように矩形の穴
をあけ、表面を酸化するか、若しくはCVD（気相化学反
応）法等によつてキヤパシタ絶縁膜２を形成し、減圧CV
D法等によつて多結晶Siを堆積した後、平坦化スパツタ
エツチで略平坦化し、その後に表面酸化することによつ
て得られる。このときに形成される酸化膜の厚さは、単
結晶隔壁上と多結晶Si上では異なり、多結晶Si上の方が
厚い。このことは後の工程上重要である。
には絶縁膜２によつて覆われた矩形のｎ形多結晶Si3が
嵌入されている。この形状は、例えば、反応性イオンエ
ツチングによつて格子状の隔壁４を残すように矩形の穴
をあけ、表面を酸化するか、若しくはCVD（気相化学反
応）法等によつてキヤパシタ絶縁膜２を形成し、減圧CV
D法等によつて多結晶Siを堆積した後、平坦化スパツタ
エツチで略平坦化し、その後に表面酸化することによつ
て得られる。このときに形成される酸化膜の厚さは、単
結晶隔壁上と多結晶Si上では異なり、多結晶Si上の方が
厚い。このことは後の工程上重要である。
次いで、多結晶Si上に形成された酸化膜２′にスイツ
チングトランジスタとの接続部となる開口部５をエツチ
ングにより形成し、さらに全体の酸化膜をエツチングし
て、単結晶隔壁上の酸化膜を除去して多結晶Si上の酸化
膜のみ残す。次に、上記の構造の上にほう素をドープし
た非晶質Siを堆積し、600℃で10時間放置する。堆積し
た非晶質Siは主に単結晶隔壁との接触部から固相エピタ
キシヤル成長によつて単結晶化し、一方開口部５からは
多結晶化が始まる。この多結晶化部分は後にキヤパシタ
とスイツチングトランジスタとを接続するための低比抵
抗部分として用いるため、例えばAsイオン打込み等を用
い、ｎ型にドーピングする。これはビツト線を構成する
ｎ型領域6,6′等と公知のセルフアラインゲート技術に
よつて同時に形成しても良い。この様にして形成される
トランジスタはリングゲート形であり、チヤネル部分は
SOI（絶縁膜上に形成された単結晶シリコン膜）７上に
形成され、中央部分にキヤパシタが接続されている形状
となる。SOIトランジスタはチヤネルの形成される領域
が単結晶隔壁４を介して基板１に電気的に接続されてお
り、浮遊基板の問題は生じない。
チングトランジスタとの接続部となる開口部５をエツチ
ングにより形成し、さらに全体の酸化膜をエツチングし
て、単結晶隔壁上の酸化膜を除去して多結晶Si上の酸化
膜のみ残す。次に、上記の構造の上にほう素をドープし
た非晶質Siを堆積し、600℃で10時間放置する。堆積し
た非晶質Siは主に単結晶隔壁との接触部から固相エピタ
キシヤル成長によつて単結晶化し、一方開口部５からは
多結晶化が始まる。この多結晶化部分は後にキヤパシタ
とスイツチングトランジスタとを接続するための低比抵
抗部分として用いるため、例えばAsイオン打込み等を用
い、ｎ型にドーピングする。これはビツト線を構成する
ｎ型領域6,6′等と公知のセルフアラインゲート技術に
よつて同時に形成しても良い。この様にして形成される
トランジスタはリングゲート形であり、チヤネル部分は
SOI（絶縁膜上に形成された単結晶シリコン膜）７上に
形成され、中央部分にキヤパシタが接続されている形状
となる。SOIトランジスタはチヤネルの形成される領域
が単結晶隔壁４を介して基板１に電気的に接続されてお
り、浮遊基板の問題は生じない。
次に本発明を適用した他の実施例を第５図に示す。第
５図は断面模式図であり、基本的構成は第４図に例示し
た実施例と同様であるが、ビツト線に接続されたn+領域
6,6′を囲むようにｐ形領域11,11′を設けた点が異な
る。SOI上にトランジスタを形成する場合、n+領域６は
絶縁膜２まで達せず,p領域11が絶縁膜２まで達している
ことが素子特性上有効である。このｐ領域は公知の縦型
トランジスタの動作特性を有すると同時に、キヤパシタ
間の干渉を電気的に分離するのに有効である。また、SO
Iトランジスタの基板電圧を単結晶隔壁を介してSi基板
１と同電位に固定し、スイツチングトランジスタの動作
を安定化している。
５図は断面模式図であり、基本的構成は第４図に例示し
た実施例と同様であるが、ビツト線に接続されたn+領域
6,6′を囲むようにｐ形領域11,11′を設けた点が異な
る。SOI上にトランジスタを形成する場合、n+領域６は
絶縁膜２まで達せず,p領域11が絶縁膜２まで達している
ことが素子特性上有効である。このｐ領域は公知の縦型
トランジスタの動作特性を有すると同時に、キヤパシタ
間の干渉を電気的に分離するのに有効である。また、SO
Iトランジスタの基板電圧を単結晶隔壁を介してSi基板
１と同電位に固定し、スイツチングトランジスタの動作
を安定化している。
次に別の実施例について第６図で説明する。第６図
（イ）は本発明を適用したdRAMセルの平面模式図で、
（ロ）は（イ）のA-O-A′に沿つた断面模式図である。
基本的構成は第４図で説明した実施例と同じであり、基
板１の表面に絶縁膜２で覆われた多結晶領域３を有し、
この多結晶領域上にソース・ドレーンの一方が接続され
たSOIトランジスタを有する。第４図の実施例と異なる
点はSOIトランジスタがセル中央部に設けた穴の側壁を
チヤネルとして用いる縦構造であり、このため、第４図
に示した実施例よりも更に高集積化に適している。
（イ）は本発明を適用したdRAMセルの平面模式図で、
（ロ）は（イ）のA-O-A′に沿つた断面模式図である。
基本的構成は第４図で説明した実施例と同じであり、基
板１の表面に絶縁膜２で覆われた多結晶領域３を有し、
この多結晶領域上にソース・ドレーンの一方が接続され
たSOIトランジスタを有する。第４図の実施例と異なる
点はSOIトランジスタがセル中央部に設けた穴の側壁を
チヤネルとして用いる縦構造であり、このため、第４図
に示した実施例よりも更に高集積化に適している。
このセル構造は例えば次の如き工程で作られる。SOI
層７を形成するまでの工程は第４図で説明した実施例と
同じである。これにトランジスタ特性を制御するための
チヤネル打込みを行い、ｐ形領域9,9′を形成した後、
キヤパシタ絶縁膜の開口部を覆う領域のSOI層７を途中
まで除去し、ソース・ドレーン領域を決定するn+領域を
イオン打込みで形成する。開口部５上部のSOI層の側壁
を含んで若干のエツチングを施した後、ゲート酸化を行
い、ゲート電極を形成して第５図（ロ）に示すセル構造
を得る。このとき、ビツト線を構成するn+の領域6,6′
は一部に金属シリサイドまたは金属を含む層であつても
良い。
層７を形成するまでの工程は第４図で説明した実施例と
同じである。これにトランジスタ特性を制御するための
チヤネル打込みを行い、ｐ形領域9,9′を形成した後、
キヤパシタ絶縁膜の開口部を覆う領域のSOI層７を途中
まで除去し、ソース・ドレーン領域を決定するn+領域を
イオン打込みで形成する。開口部５上部のSOI層の側壁
を含んで若干のエツチングを施した後、ゲート酸化を行
い、ゲート電極を形成して第５図（ロ）に示すセル構造
を得る。このとき、ビツト線を構成するn+の領域6,6′
は一部に金属シリサイドまたは金属を含む層であつても
良い。
この実施例に示すセルでは、チヤネルが垂直に形成さ
れるため、セル表面へのチヤネル投影面積が実質的に零
に近い。また縦方向でチヤネル幅が決定されるため、本
質的にチヤネル長が短かく、かつチヤネル長が膜厚及び
イオン打込み分布によつて決定されるためにその制御性
が良い。隣接するセルとはSOI領域によつて隔てられる
ために、ポテンシヤル上昇が抑えられ、セル間リーク電
流が少ない。また、中央部分はSOIの結晶性が若干劣化
するが、この部分はスイツチングトランジスタとキヤパ
シタを接続する低抵抗領域として用いるため、トランジ
スタ特性への影響を無い等、優れた特性を有している。
れるため、セル表面へのチヤネル投影面積が実質的に零
に近い。また縦方向でチヤネル幅が決定されるため、本
質的にチヤネル長が短かく、かつチヤネル長が膜厚及び
イオン打込み分布によつて決定されるためにその制御性
が良い。隣接するセルとはSOI領域によつて隔てられる
ために、ポテンシヤル上昇が抑えられ、セル間リーク電
流が少ない。また、中央部分はSOIの結晶性が若干劣化
するが、この部分はスイツチングトランジスタとキヤパ
シタを接続する低抵抗領域として用いるため、トランジ
スタ特性への影響を無い等、優れた特性を有している。
チヤネル長は0.3μｍ程度までは容易に形成可能であ
り、コンタクト孔程度の領域で同一面積の平面トランジ
スタの４倍のチヤネル幅を確保することができる。
り、コンタクト孔程度の領域で同一面積の平面トランジ
スタの４倍のチヤネル幅を確保することができる。
以上、本発明によれば、α線雑音に対し耐性の高い絶
縁膜シールド形のセル構造で、SOI構造によるセル間干
渉を有効に分離できる構造が実現できるだけでなく、従
来のSO1トランジスタで問題となっていた浮遊基板の問
題を解決することができる。更に付加的効果として、SO
I形成上最も結晶性の劣化する部分を導電領域として無
効化し、結晶性の良い部分のみでgmの大きくとれる形状
でトランジスタの形成が可能なことが挙げられる。
縁膜シールド形のセル構造で、SOI構造によるセル間干
渉を有効に分離できる構造が実現できるだけでなく、従
来のSO1トランジスタで問題となっていた浮遊基板の問
題を解決することができる。更に付加的効果として、SO
I形成上最も結晶性の劣化する部分を導電領域として無
効化し、結晶性の良い部分のみでgmの大きくとれる形状
でトランジスタの形成が可能なことが挙げられる。
【図面の簡単な説明】 第１図は本発明の構成を示す断面模式図、第２図及び第
３図は従来のセル構造を示す断面模式図である。第４図
乃至第６図は、それぞれ本発明の異なる実施例を示す模
式図である。 １……基板、２……絶縁膜、３……多結晶半導体、４…
…単結晶隔壁、７……SOI。
３図は従来のセル構造を示す断面模式図である。第４図
乃至第６図は、それぞれ本発明の異なる実施例を示す模
式図である。 １……基板、２……絶縁膜、３……多結晶半導体、４…
…単結晶隔壁、７……SOI。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−98766（ＪＰ，Ａ) 特開 昭62−49649（ＪＰ，Ａ) 特開 昭62−293756（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型を有する半導体基板内に形成さ
れた電荷を保持するための複数のキャパシタと、当該キ
ャパシタをそれぞれ駆動するための複数のMOSトランジ
スタを具備した半導体記憶装置において、上記キャパシ
タは、上記半導体基板の表面領域内に形成された上記第
１導電型とは逆の第２導電型を有する低抵抗の多結晶半
導体領域と、当該多結晶半導体領域の底面、側面および
上面上に連続して形成され、当該上面の所定部分を露出
する開口部を有する第１の絶縁膜および上記半導体基板
を含み、上記MOSトランジスタのチャネル領域は、隣接
する上記キャパシタの間に介在する上記半導体基板の隔
壁から上記多結晶半導体領域の上面上に形成された上記
第１の絶縁膜上に延在する上記第１導電型を有する単結
晶半導体膜内に形成され、かつ、上記開口部の上部に形
成された上記第２導電型を有する低抵抗の多結晶半導体
膜によって上記キャパシタと上記MOSトランジスタが互
いに接続され、上記多結晶半導体膜は上記チャネル領域
によって包囲されていることを特徴とする半導体記憶装
置。 - 【請求項２】上記キャパシタと上記多結晶半導体膜は、
ワード線とビット線が互いに交差する領域の下に形成さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140035A JP2509188B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140035A JP2509188B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298153A JPS62298153A (ja) | 1987-12-25 |
| JP2509188B2 true JP2509188B2 (ja) | 1996-06-19 |
Family
ID=15259442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140035A Expired - Lifetime JP2509188B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509188B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249649A (ja) * | 1985-08-28 | 1987-03-04 | Nec Corp | 半導体装置 |
| US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
| JPS62293756A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1986
- 1986-06-18 JP JP61140035A patent/JP2509188B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298153A (ja) | 1987-12-25 |
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