WO2018142239A1 - 半導体装置 - Google Patents

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WO2018142239A1
WO2018142239A1 PCT/IB2018/050416 IB2018050416W WO2018142239A1 WO 2018142239 A1 WO2018142239 A1 WO 2018142239A1 IB 2018050416 W IB2018050416 W IB 2018050416W WO 2018142239 A1 WO2018142239 A1 WO 2018142239A1
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WO
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oxide
insulator
transistor
conductor
region
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Application number
PCT/IB2018/050416
Other languages
English (en)
French (fr)
Inventor
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to JP2018565474A priority Critical patent/JP7166934B2/ja
Publication of WO2018142239A1 publication Critical patent/WO2018142239A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may include a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • the CPU is an aggregate of semiconductor elements having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and formed with electrodes serving as connection terminals.
  • a semiconductor circuit such as an LSI, a CPU, or a memory is mounted on a circuit board, for example, a printed wiring board, and is used as one of various electronic device components.
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has been attracting attention.
  • the transistor is widely applied to an electronic device such as an integrated circuit (IC) or an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
  • a transistor using an oxide semiconductor has extremely small leakage current in a non-conduction state.
  • a low power consumption CPU and the like using a characteristic in which a transistor using an oxide semiconductor has low leakage current are disclosed (see Patent Document 1).
  • Patent Document 2 For the purpose of improving the carrier mobility of a transistor, a technique for stacking oxide semiconductor layers having different electron affinities (or lower conduction band levels) is disclosed (see Patent Document 2 and Patent Document 3).
  • An object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of retaining data for a long period of time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high data writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with a high operating frequency.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a transistor.
  • the transistor has a channel length and a channel width of 7 nm to 70 nm in an environment of ⁇ 40 ° C. to 85 ° C. and an operating frequency of 0.
  • the semiconductor device is characterized by being 5 GHz or more and having a data retention time of 0.5 years or more.
  • the transistor is disposed on the first conductor disposed on the substrate, the first insulator disposed on the first conductor, and the first insulator.
  • the sixth insulator is in contact with the oxide side peripheral region, and the oxide has a first region where a channel is formed, and a second region adjacent to the first region;
  • the first area is the first Than in the region is the high resistance, and may overlap with the second conductor.
  • the oxide may have a surface having a curvature between the side surface and the upper surface.
  • the curvature radius of the curved surface between the side surface and the upper surface of the oxide may be 3 nm or more and 10 nm or less.
  • the first insulator may be hafnium oxide
  • the fifth insulator may be aluminum oxide
  • the sixth insulator may be silicon nitride
  • hafnium oxide may be formed by an atomic layer deposition (ALD) method
  • aluminum oxide may be formed by a sputtering method
  • silicon nitride may be formed by a CVD method.
  • the oxide may contain In, an element M (M is Al, Ga, Y, or Sn), and Zn.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a highly productive semiconductor device can be provided.
  • a semiconductor device capable of retaining data for a long time can be provided.
  • a semiconductor device with high data writing speed can be provided.
  • a semiconductor device with a high operating frequency can be provided.
  • a semiconductor device with a high degree of design freedom can be provided.
  • a semiconductor device that can reduce power consumption can be provided.
  • a novel semiconductor device can be provided.
  • 4A and 4B are a block diagram, a circuit diagram, and a cross-sectional view illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure of a memory device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
  • 10A and 10B are a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, a circuit diagram, and a timing chart illustrating an operation example of the semiconductor device.
  • FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
  • FIG. 4A and 4B are a circuit diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, and a timing chart illustrating an operation example of the semiconductor device.
  • 1 is a block diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention. 1 is a top view of a semiconductor wafer according to one embodiment of the present invention.
  • 10A and 10B are a flowchart and a perspective schematic diagram illustrating an example of a manufacturing process of an electronic component.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • FIG. 6 is a graph showing the electrical characteristics of the transistor according to this example and the data retention time of the semiconductor device.
  • FIG. 5 is a diagram showing potentials applied to terminals when data is written in the semiconductor device according to the embodiment. It shows a V s -I d characteristics of a transistor according to the present embodiment. The figure which shows the charge time of the semiconductor device which concerns on a present Example.
  • FIG. 6 is a graph showing the electrical characteristics of the transistor according to this example and the operating frequency of the semiconductor device.
  • FIG. 6 is a diagram showing a correlation between data retention time and operating frequency of the semiconductor device according to the example.
  • a top view also referred to as a “plan view”
  • a perspective view a perspective view, and the like
  • some components may be omitted in order to facilitate understanding of the invention.
  • description of some hidden lines may be omitted.
  • the ordinal numbers attached as the first, second, etc. are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element that enables electrical connection between X and Y for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.
  • Element, light emitting element, load, etc. are not connected between X and Y
  • elements for example, switches, transistors, capacitive elements, inductors
  • resistor element for example, a diode, a display element, a light emitting element, a load, or the like.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which a current flows.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.)
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down
  • X and Y are functionally connected.
  • the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel formation region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and between the drain and the source through the channel formation region. It is possible to pass a current through.
  • a channel formation region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width (hereinafter referred to as “apparent” in the top view of the transistor).
  • channel width Sometimes referred to as “channel width”).
  • the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • the apparent channel width may be referred to as “surrounded channel width (SCW)”.
  • SCW surrounded channel width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurity of a semiconductor means the thing other than the main component which comprises a semiconductor, for example.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • the impurities are included, for example, DOS (Density of States) of the semiconductor may increase or crystallinity may decrease.
  • examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • water may also function as an impurity.
  • oxygen vacancies may be formed, for example, by mixing impurities.
  • impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • a silicon oxynitride film has a higher oxygen content than nitrogen as its composition.
  • oxygen is 55 atomic% to 65 atomic%
  • nitrogen is 1 atomic% to 20 atomic%
  • silicon is 25 atomic% to 35 atomic%
  • hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
  • the silicon nitride oxide film has a nitrogen content higher than that of oxygen.
  • nitrogen is 55 atomic% to 65 atomic%
  • oxygen is 1 atomic% to 20 atomic%
  • silicon is 25 atomic% to 35 atomic%
  • hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • the term “insulator” can be referred to as an insulating film or an insulating layer.
  • the term “conductor” can be restated as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • the transistors described in this specification and the like are field-effect transistors unless otherwise specified.
  • the transistors described in this specification and the like are n-channel transistors unless otherwise specified. Therefore, the threshold voltage (also referred to as "V th"), except as otherwise expressly, and larger than 0V.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • a barrier film refers to a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, the barrier film is referred to as a conductive barrier film. There is.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing an OS FET or an OS transistor, it can be said that the transistor includes an oxide or an oxide semiconductor.
  • a DRAM dynamic random access memory
  • 1T transistor
  • 1C capacitor
  • a memory device using an OS transistor for a memory cell hereinafter referred to as “OS memory”.
  • OS memory a memory device using an OS transistor for a memory cell
  • a RAM having 1T1C type memory cells will be described as an example of the OS memory.
  • DOSRAM Dynamic Oxide Semiconductor RAM, Drum
  • FIG. 1 shows a configuration example of DOSRAM
  • FIG. 2 shows a schematic diagram of DOSRAM.
  • DOSRAM using an OS transistor can realize both high-frequency operation equivalent to DRAM using Si transistor and long-time holding that is difficult to realize with DRAM using Si transistor.
  • the operating frequency is 0.3 GHz or more, preferably 0.5 GHz to 10 GHz
  • the data retention time Can be realized for 1000 hours or more, preferably 0.5 years or more and 100 years or less.
  • the DOSRAM 1400 includes a controller 1405, a row circuit 1410, a column circuit 1415, a memory cell, and a sense amplifier array 1420 (hereinafter referred to as “MC-SA array 1420”).
  • the row circuit 1410 includes a decoder 1411, a word line driver circuit 1412, a column selector 1413, and a sense amplifier driver circuit 1414.
  • the column circuit 1415 includes a global sense amplifier array 1416 and an input / output circuit 1417.
  • the global sense amplifier array 1416 has a plurality of global sense amplifiers 1447.
  • the MC-SA array 1420 includes a memory cell array 1422, a sense amplifier array 1423, and global bit lines GBLL and GBLR.
  • the MC-SA array 1420 has a stacked structure in which the memory cell array 1422 is stacked on the sense amplifier array 1423.
  • Global bit lines GBLL and GBLR are stacked on the memory cell array 1422.
  • a hierarchical bit line structure in which a local bit line and a global bit line are hierarchized is adopted as the bit line structure.
  • the memory cell array 1422 includes N (N is an integer of 2 or more) local memory cell arrays 1425 ⁇ 0> -1425 ⁇ N-1>.
  • FIG. 1A illustrates a configuration example of the local memory cell array 1425.
  • the local memory cell array 1425 includes a plurality of memory cells 1445, a plurality of word lines WL, and a plurality of bit lines BLL and BLR.
  • the structure of the local memory cell array 1425 is an open bit line type, but may be a folded bit line type.
  • FIG. 1B shows a circuit configuration example of the memory cell 1445.
  • the memory cell 1445 includes a transistor MW1, a capacitor CS1, and terminals B1 and B2.
  • the transistor MW1 has a function of controlling charging / discharging of the capacitor CS1.
  • the gate of the transistor MW1 is electrically connected to the word line WL, the first terminal is electrically connected to the bit lines BLL and BLR, and the second terminal is electrically connected to the first terminal of the capacitor.
  • the second terminal of the capacitive element CS1 is electrically connected to the terminal B2.
  • a constant voltage (for example, a low power supply voltage) is input to the terminal B2.
  • FIG. 1C illustrates an example of the transistor MW1.
  • the transistor MW1 has a plug or a wiring electrically connected to the word line WL, the bit lines BLL and BLR, the capacitor CS1, and the terminal B1.
  • the transistor MW1 is an OS transistor. Note that the transistor MW1 illustrated in FIG. 1C is an example, and the present invention is not limited to this structure. A suitable configuration may be appropriately selected according to the design. A transistor that can be used as the transistor MW1 will be described in detail later in Embodiment 2.
  • the transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B1. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B1.
  • the voltage at the terminal B1 may be a fixed voltage (for example, a negative constant voltage), or the voltage at the terminal B1 may be changed according to the operation of the DOSRAM 1400.
  • the back gate of the transistor MW1 may be electrically connected to the gate, source, or drain of the transistor MW1. Alternatively, a back gate is not necessarily provided in the transistor MW1.
  • the sense amplifier array 1423 includes N local sense amplifier arrays 1426 ⁇ 0> -1426 ⁇ N-1>.
  • the local sense amplifier array 1426 includes one switch array 1444 and a plurality of sense amplifiers 1446.
  • a bit line pair is electrically connected to the sense amplifier 1446.
  • the sense amplifier 1446 has a function of precharging the bit line pair, a function of amplifying the voltage difference between the bit line pair, and a function of holding this voltage difference.
  • the switch array 1444 has a function of selecting a bit line pair and bringing the selected bit line pair and the global bit line pair into a conductive state.
  • bit line pair refers to two bit lines that are simultaneously compared by the sense amplifier.
  • a global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier.
  • a bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines.
  • bit line BLL and the bit line BLR form one bit line pair.
  • Global bit line GBLL and global bit line GBLR form a pair of global bit lines.
  • bit line pair (BLL, BLR) and the global bit line pair (GBLL, GBLR) are also represented.
  • the controller 1405 has a function of controlling the overall operation of the DOSRAM 1400.
  • the controller 1405 performs a logical operation on an externally input command signal to determine an operation mode, and a function to generate control signals for the row circuit 1410 and the column circuit 1415 so that the determined operation mode is executed. , A function of holding an address signal input from the outside, and a function of generating an internal address signal.
  • the row circuit 1410 has a function of driving the MC-SA array 1420.
  • the decoder 1411 has a function of decoding an address signal.
  • the word line driver circuit 1412 generates a selection signal for selecting the word line WL of the access target row.
  • the column selector 1413 and the sense amplifier driver circuit 1414 are circuits for driving the sense amplifier array 1423.
  • the column selector 1413 has a function of generating a selection signal for selecting the bit line of the access target column.
  • the switch array 1444 of each local sense amplifier array 1426 is controlled by a selection signal from the column selector 1413.
  • the plurality of local sense amplifier arrays 1426 are independently driven by the control signal of the sense amplifier driver circuit 1414.
  • the column circuit 1415 has a function of controlling input of the data signal WDA [31: 0] and a function of controlling output of the data signal RDA [31: 0].
  • the data signal WDA [31: 0] is a write data signal
  • the data signal RDA [31: 0] is a read data signal.
  • the global sense amplifier 1447 is electrically connected to a global bit line pair (GBLL, GBLR).
  • the global sense amplifier 1447 has a function of amplifying a voltage difference between the global bit line pair (GBLL, GBLR) and a function of holding this voltage difference.
  • Data input / output to / from the global bit line pair (GBLL, GBLR) is performed by an input / output circuit 1417.
  • Data is written to the global bit line pair by the input / output circuit 1417.
  • Data of the global bit line pair is held by the global sense amplifier array 1416.
  • the data of the global bit line pair is written to the bit line pair of the target column by the switch array 1444 of the local sense amplifier array 1426 specified by the address signal.
  • the local sense amplifier array 1426 amplifies and holds the written data.
  • the row circuit 1410 selects the word line WL of the target row, and the data held in the local sense amplifier array 1426 is written into the memory cell 1445 of the selected row.
  • One row of the local memory cell array 1425 is designated by the address signal.
  • the word line WL in the target row is selected, and the data in the memory cell 1445 is written to the bit line.
  • the local sense amplifier array 1426 detects and holds the voltage difference between the bit line pairs in each column as data.
  • the switch array 1444 writes the data in the column specified by the address signal among the data held in the local sense amplifier array 1426 to the global bit line pair.
  • the global sense amplifier array 1416 detects and holds data of the global bit line pair. Data held in the global sense amplifier array 1416 is output to the input / output circuit 1417. This completes the read operation.
  • the DOSRAM 1400 Since data is rewritten by charging / discharging the capacitive element CS1, the DOSRAM 1400 has no restriction on the number of times of rewriting in principle, and data can be written and read with low energy. Further, since the circuit configuration of the memory cell 1445 is simple, the capacity can be easily increased.
  • the transistor MW1 is an OS transistor. Since the off-state current of the OS transistor is extremely small, leakage of charge from the capacitor CS1 can be suppressed. Therefore, the retention time of the DOSRAM 1400 is very long compared to the DRAM. Therefore, since the frequency of refresh can be reduced, the power required for the refresh operation can be reduced. Therefore, the power consumption of the display controller IC and the source driver IC can be reduced by using the DOSRAM 1400 as a frame memory. After that, as described in Embodiment 2, the OS transistor according to one embodiment of the present invention can achieve high on-state current and field-effect mobility. Therefore, DOSRAM using the transistor can perform data writing operation at high speed.
  • a DOSRAM using a transistor according to one embodiment of the present invention achieves both high-frequency operation equivalent to a DRAM using a Si transistor and long-time holding that is difficult to realize with a DRAM using a Si transistor. be able to.
  • the OS transistor according to one embodiment of the present invention has a channel length and a channel width of 7 nm to 70 nm in an environment of ⁇ 40 ° C. to 85 ° C. and an operating frequency of 0.3 GHz or more.
  • a DOSRAM that preferably has a frequency of 0.5 GHz to 10 GHz and a data retention time of 1000 hours or longer, preferably 0.5 years to 100 years can be realized. This will be described in detail later in the embodiment.
  • the bit line can be shortened to the same length as the local sense amplifier array 1426. By shortening the bit line, the bit line capacitance can be reduced and the storage capacity of the memory cell 1445 can be reduced. Further, by providing the switch array 1444 in the local sense amplifier array 1426, the number of long bit lines can be reduced. For the above reason, since the load to be driven when accessing the DOSRAM 1400 is reduced, the energy consumption of the display controller IC and the source driver IC can be reduced.
  • 3A, 3B, and 3C are a top view and a cross-sectional view of the transistor 200 and the periphery of the transistor 200 according to one embodiment of the present invention.
  • FIG. 3A is a top view of the semiconductor device including the transistor 200.
  • FIG. 3B and 3C are cross-sectional views of the semiconductor device.
  • FIG. 3B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 3A and also a cross-sectional view in the channel length direction of the transistor 200.
  • 3C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 3A and is a cross-sectional view in the channel width direction of the transistor 200.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 210, the insulator 212, and the insulator 280.
  • a conductor 203 (a conductor 203a and a conductor 203b) which is electrically connected to the transistor 200 and functions as a wiring and a conductor 252 (a conductor 252a and a conductor 252b) which function as a plug are included. .
  • the conductor 203 is formed with a conductor 203a in contact with the inner wall of the opening of the insulator 212, and further a conductor 203b is formed inside.
  • the height of the upper surface of the conductor 203 and the height of the upper surface of the insulator 212 can be approximately the same.
  • the transistor 200 has a structure in which the conductor 203a and the conductor 203b are stacked, the present invention is not limited to this. For example, only the conductor 203b may be provided.
  • the conductor 252 is formed in contact with the inner wall of the opening of the insulator 280.
  • the height of the upper surface of the conductor 252 and the height of the upper surface of the insulator 280 can be approximately the same.
  • the transistor 200 has a structure in which the conductor 252 is a single layer, the present invention is not limited to this.
  • the conductor 252 may have a stacked structure of two or more layers.
  • the transistor 200 includes an insulator 214 and an insulator 216 disposed over a substrate (not shown), and a conductor 205 disposed to be embedded in the insulator 214 and the insulator 216.
  • An insulator 220 disposed on the insulator 216, the conductor 205, an insulator 222 disposed on the insulator 220, an insulator 224 disposed on the insulator 222, and an insulator 224.
  • Oxide 230 (oxide 230a, oxide 230b, and oxide 230c) disposed on top of each other, insulator 250 disposed on oxide 230, and conductor disposed on insulator 250 260 (conductor 260a, conductor 260b, and conductor 260c), insulator 270 disposed on conductor 260, insulator 271 disposed on insulator 270, and at least Insulator 250, and has an insulator 272 which is arranged in contact with a side surface of the conductor 260, the oxide 230 insulator 274 and disposed in contact with the insulator 272, and.
  • the transistor 200 includes an oxide 230 having a three-layer structure of an oxide 230a, an oxide 230b, and an oxide 230c.
  • the oxide 230a below the oxide 230b, diffusion of impurities into the oxide 230b can be suppressed from a structure formed below the oxide 230a.
  • the oxide 230c over the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the energy at the lower end of the conduction band of the oxide 230a and the oxide 230c is higher than the energy at the lower end of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the energy level at the lower end of the conduction band changes gently. In other words, it is preferable that they are continuously changed or continuously joined.
  • the defect state density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is preferably low.
  • the oxide 230a and the oxide 230b, and the oxide 230b and the oxide 230c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the main path of the carrier is the oxide 230b.
  • the oxide 230a, the oxide 230b, and the oxide 230c have the above structure, the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is reduced. Therefore, the influence on the carrier conduction due to interface scattering is small, and a high on-current can be obtained.
  • the transistor 200 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked, the present invention is not limited thereto, and a stacked structure including three or more layers is also possible. Good. Alternatively, as illustrated in FIG. 5, a structure in which two layers of the oxide 230a and the oxide 230b are stacked may be employed. Alternatively, a single-layer structure including only the oxide 230b may be used. In the transistor 200, a structure in which the conductor 260a, the conductor 260b, and the conductor 260c are stacked is described; however, the present invention is not limited thereto. For example, only the conductor 260c may be provided.
  • the transistor 200 is formed so that the four sides of the oxide 230a, the oxide 230b, and the oxide 230c overlap when viewed from above, but the present invention is not limited thereto.
  • the oxide 230 c may be formed only in a region overlapping with the insulator 250.
  • the oxide 230 c having a larger area than the oxide 230 a and the oxide 230 b may include the top and side surfaces of the oxide 230 a and the oxide 230 b as viewed from above. .
  • the oxide 230 includes a region functioning as a channel formation region of the transistor 200 (at least part of a region overlapping with the insulator 250 in a top view), a source region, or a drain region.
  • a region 232 region 232a and region 232b is provided between the region 231 (region 231a and region 231b) functioning as a region.
  • the region 231 is a region with high carrier density and low resistance.
  • a region functioning as a channel formation region is a region having a carrier density lower than that of the region 231.
  • the region 232 has a lower carrier density than the region 231 and a higher carrier density than a region functioning as a channel formation region. That is, the region 232 functions as a junction region between the channel formation region and the source region or the drain region.
  • a high resistance region is not formed between the region 231 functioning as a source region or a drain region and a region functioning as a channel formation region, so that the on-state current of the transistor can be increased.
  • region 232 may function as a so-called overlap region (also referred to as a Lov region) that overlaps with the conductor 260 functioning as a gate electrode.
  • the region 231 functioning as a source region or a drain region is in contact with the insulator 274 and has a concentration of at least one of a metal element such as indium and an impurity element such as hydrogen and nitrogen as a region 232 and a channel formation region. It is preferably larger than the region.
  • the region 232 has a region overlapping with the insulator 272.
  • the region 232 is disposed between a region 231 functioning as a source region or a drain region and a region functioning as a channel formation region, and includes at least a metal element such as indium and an impurity element such as hydrogen and nitrogen. It is preferable that one concentration is higher than a region functioning as a channel formation region. On the other hand, it is preferable that at least one concentration of a metal element such as indium and an impurity element such as hydrogen and nitrogen be smaller than the region 231 functioning as a source region or a drain region.
  • the region functioning as a channel formation region overlaps with the conductor 260.
  • the region functioning as a channel formation region is disposed between the region 232a and the region 232b, and at least one concentration of a metal element such as indium and an impurity element such as hydrogen and nitrogen is included in the source region or the drain It is preferably smaller than the region 231 and the region 232 that function as regions.
  • the boundary between the region 231 and the region 232 functioning as a source region or a drain region and the region functioning as a channel formation region may not be clearly detected in some cases.
  • the concentration of at least one of metal elements such as indium and impurity elements such as hydrogen and nitrogen detected in each region is not limited to a stepwise change in each region, but continuously changes in each region (gradation). May also be called). That is, a region closer to a region functioning as a channel formation region from a region 231 functioning as a source region or a drain region to a region 232 and from a region 232 to a region functioning as a channel formation region, In addition, the concentration of impurity elements such as hydrogen and nitrogen may be reduced.
  • a region functioning as a channel formation region and a region 231 functioning as a source region or a drain region are formed in the oxide 230a, the oxide 230b, and the oxide 230c.
  • these regions may be formed in at least the oxide 230b.
  • the region 232 is formed only in the oxide 230b; however, the region 232 is not limited thereto, and may be formed in the oxide 230a and / or the oxide 230c.
  • the boundary of each region is displayed substantially perpendicular to the top surface of the oxide 230; however, this embodiment is not limited to this.
  • the region 232 may protrude toward the conductor 260 in the vicinity of the surface of the oxide 230b and recede toward the conductor 252a or the conductor 252b in the vicinity of the lower surface of the oxide 230a.
  • the oxide 230 is preferably a metal oxide that functions as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor). Since a transistor including an oxide semiconductor has extremely small leakage current (off-state current) in a non-conduction state, a semiconductor device with low power consumption can be provided.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
  • a transistor including an oxide semiconductor its electrical characteristics are likely to fluctuate due to impurities and oxygen vacancies in the oxide semiconductor, and reliability may deteriorate.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • oxygen vacancies in the oxide semiconductor are preferably reduced as much as possible.
  • the insulator 250 in contact with the region where the channel of the oxide 230 is formed preferably contains more oxygen than oxygen that satisfies the stoichiometric composition (also referred to as excess oxygen). That is, excess oxygen included in the insulator 250 is diffused into a region where a channel of the oxide 230 is formed, so that oxygen vacancies in the region can be reduced.
  • an insulator 272 is preferably provided in contact with the insulator 250.
  • the insulator 272 preferably has a function of suppressing the diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit). Since the insulator 272 has a function of suppressing oxygen diffusion, oxygen in the excess oxygen region is efficiently supplied to the region where the channel of the oxide 230 is formed without diffusing to the insulator 274 side. Accordingly, formation of oxygen vacancies at the interface between the oxide 230 and the insulator 250 is suppressed, and the reliability of the transistor 200 can be improved.
  • oxygen for example, oxygen atoms and oxygen molecules
  • the transistor 200 is preferably covered with an insulator having a barrier property to prevent entry of impurities such as water or hydrogen.
  • An insulator having a barrier property is a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2, etc.), copper atoms, and the like. Insulators using an insulating material that has (which is difficult to transmit the above impurities).
  • the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the transistor 200 is provided over the insulator 222.
  • An insulator 274 is provided so as to cover the transistor 200.
  • the transistor 200 With the structure in which the insulator 222 and the insulator 274 are in contact with each other at the outer edge of the transistor 200, the transistor 200 can be surrounded by an insulator having a barrier property. With this structure, impurities such as hydrogen and water can be prevented from entering the transistor 200. Alternatively, oxygen contained in the insulator 224 and the insulator 250 can be prevented from diffusing from the transistor 200 to the outside.
  • the conductor 260 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 205 may function as a second gate (also referred to as a back gate) electrode.
  • the threshold voltage of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without being linked.
  • the threshold voltage of the transistor 200 can be made higher than 0 V and the off-state current can be reduced. Therefore, the drain current (Icut) when the potential applied to the conductor 260 is 0 V can be reduced.
  • Icut refers to a drain current when the potential of the gate electrode that controls the switching operation of the transistor 200 is 0V.
  • the conductor 205 functioning as the second gate electrode is disposed so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably provided in contact with the conductor 203.
  • the conductor 205 is preferably provided larger than a region in the oxide 230 where a channel is formed.
  • the conductor 205 is preferably extended also in a region outside the end portion in the channel width direction (W length direction) of the region where the channel in the oxide 230 is formed. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other through the insulator on the side surface of the oxide 230 in the channel width direction.
  • the conductor 205 is disposed so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably disposed so as to overlap with the conductor 260 also in a region outside the end portion of the oxide 230 in the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with an insulator outside the side surface of the oxide 230.
  • the electric field generated from the conductor 260 and the electric field generated from the conductor 205 are connected to form a closed circuit, and oxidation
  • the channel formation region of the object 230 can be covered.
  • the channel formation region of the oxide 230 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. it can.
  • a transistor structure in which a channel formation region is electrically surrounded by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • a conductor 205a is formed in contact with the inner walls of the openings of the insulator 214 and the insulator 216, and a conductor 205b is formed further inside.
  • the heights of the upper surfaces of the conductors 205a and 205b and the height of the upper surface of the insulator 216 can be approximately the same.
  • the transistor 200 has a structure in which the conductors 205a and 205b are stacked, the present invention is not limited to this. For example, only the conductor 205b may be provided.
  • the conductor 203 is extended in the channel width direction similarly to the conductor 260, and functions as a wiring for applying a potential to the conductor 205, that is, the second gate electrode.
  • a conductor 205 embedded in the insulator 214 and the insulator 216 is provided over the conductor 203 functioning as a wiring of the second gate electrode.
  • the insulator 214, the insulator 216, and the like are provided between the conductor 203 and the conductor 260, so that the parasitic capacitance between the conductor 203 and the conductor 260 can be reduced and the withstand voltage can be increased.
  • the switching speed of the transistor can be improved and a transistor having high frequency characteristics can be obtained.
  • the reliability of the transistor 200 can be improved. Therefore, it is preferable to increase the thickness of the insulator 214 and the insulator 216. Note that the extending direction of the conductor 203 is not limited thereto, and the conductor 203 may be extended in the channel length direction of the transistor 200, for example.
  • the conductor 205a and the conductor 203a diffuse impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2 ), a copper atom, and the like. It is preferable to use a conductive material having a function of suppressing (the above-described impurities are hardly transmitted). Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the above-mentioned oxygen hardly transmits).
  • oxygen for example, oxygen atoms and oxygen molecules
  • the conductor 205a and the conductor 203a have a function of suppressing diffusion of oxygen, the conductor 205b and the conductor 203b can be prevented from being oxidized to lower the conductivity.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used. Therefore, the conductor 205a and the conductor 203a may be formed using a single layer or a stacked layer using the conductive material. Accordingly, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 200 side through the conductor 203 and the conductor 205 from the insulator 210 can be suppressed.
  • the conductor 205b is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum. Note that although the conductor 205b is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above-described conductive material.
  • the conductor 203b functions as a wiring, it is preferable to use a conductor having higher conductivity than the conductor 205b.
  • a conductor having higher conductivity For example, a conductive material mainly containing copper or aluminum can be used.
  • the conductor 203b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 203 it is preferable to use copper for the conductor 203. Since copper has low resistance, it is preferably used for wiring and the like. On the other hand, since copper easily diffuses, the characteristics of the transistor 200 may be deteriorated by diffusing into the oxide 230. Thus, the insulator 214 can be formed using a material such as aluminum oxide or hafnium oxide with low copper permeability, whereby copper diffusion can be suppressed.
  • the insulator 210 and the insulator 214 preferably function as barrier insulating films that prevent impurities such as water or hydrogen from entering the transistor from the substrate side. Therefore, the insulator 210 and the insulator 214 suppress diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, and the like) and copper atoms. It is preferable to use an insulating material having a function to prevent the above impurities from being transmitted. Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the above-mentioned oxygen is difficult to transmit).
  • oxygen for example, oxygen atoms and oxygen molecules
  • the insulator 210 and silicon nitride or the like are preferable to use as the insulator 214. Accordingly, impurities such as hydrogen and water can be prevented from diffusing from the insulator 210 and the insulator 214 to the transistor side. Alternatively, oxygen contained in the insulator 224 or the like can be prevented from diffusing from the insulator 210 and the insulator 214 to the substrate side.
  • the insulator 214 can be provided between the conductor 203 and the conductor 205.
  • the metal can be prevented from diffusing into a layer above the insulator 214.
  • the insulator 212, the insulator 216, and the insulator 280 that function as interlayer films preferably have a lower dielectric constant than the insulator 210 or the insulator 214.
  • parasitic capacitance generated between the wirings can be reduced.
  • An insulator such as strontium (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) can be used as a single layer or a stacked layer.
  • strontium (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220, the insulator 222, and the insulator 224 have a function as a gate insulator.
  • the insulator 224 in contact with the oxide 230 is preferably an oxide insulator containing oxygen in excess of the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 224. By providing such an insulator containing excess oxygen in contact with the oxide 230, oxygen vacancies in the oxide 230 can be reduced and reliability can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a thickness of 0.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 222 preferably has a function of suppressing diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit).
  • the insulator 222 has a function of suppressing the diffusion of oxygen, oxygen in the excess oxygen region can be efficiently supplied to the oxide 230 without diffusing to the insulator 220 side.
  • the conductor 205 can be prevented from reacting with oxygen in the excess oxygen region of the insulator 224.
  • the insulator 222 is so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator including a -k material in a single layer or a stacked layer. By using a high-k material for the insulator that functions as a gate insulator, transistors can be miniaturized and highly integrated. In particular, it is preferable to use an insulating material such as aluminum oxide and hafnium oxide that has a function of suppressing diffusion of impurities and oxygen (the oxygen hardly transmits). In the case of using such a material, it functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the periphery of the transistor 200.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are thermally stable, a stacked structure having a high thermal stability and a high dielectric constant can be obtained by combining with an insulator of a high-k material.
  • the insulator 220, the insulator 222, and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the transistor 200 is formed so that the four sides of the insulator 224 overlap with the four sides of the oxide 230 in a top view
  • the present invention is not limited thereto.
  • the four sides of the insulator 224 do not overlap with the four sides of the oxide 230 in a top view, and the area of the insulator 224 is larger than the area of the oxide 230. Good.
  • the oxide 230 includes an oxide 230a, an oxide 230b on the oxide 230a, and an oxide 230c on the oxide 230b.
  • the region 231 functions as a source region or a drain region.
  • the region 231 functions as a source region or a drain region.
  • at least part of a region of the oxide 230 overlapping with the insulator 250 functions as a region where a channel is formed.
  • the oxide 230b has an oxide 230a on the lower side and an oxide 230c on the upper side.
  • the oxide 230a has a function of suppressing diffusion of impurities that can enter the oxide 230b.
  • the oxide 230c has a function of suppressing diffusion of impurities that can enter the oxide 230b.
  • a curved surface is provided between the side surface of the oxide 230 and the upper surface of the oxide 230. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
  • the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm at the end of the oxide 230b.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • a metal oxide serving as a channel formation region a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
  • the oxide 230 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) It is preferable to use a metal oxide such as one or a plurality selected from hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used as the oxide 230.
  • the oxide 230 preferably has a stacked structure with oxides having different atomic ratios of the respective metal elements. Specifically, when the oxide 230a, the oxide 230b, and the oxide 230c have a stacked structure, in the metal oxide used for the oxide 230a and / or the oxide 230c, the atomic ratio of the element M in the constituent elements Is larger than the atomic ratio of the element M in the constituent elements in the metal oxide used for the oxide 230b. In the metal oxide used for the oxide 230a and / or the oxide 230c, the atomic ratio of the element M to In may be larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b. preferable. In the metal oxide used for the oxide 230b, the atomic ratio of In to the element M is larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a and / or the oxide 230c. preferable.
  • the oxide 230 it is preferable that conductivity be different between a region functioning as a channel formation region and a region 231 functioning as a source region or a drain region.
  • the region 231 functioning as a source region or a drain region preferably has higher conductivity than a region functioning as a channel formation region.
  • the region 231 functioning as a source region or a drain region can be reduced in resistance by adding a metal atom such as indium or an impurity to the metal oxide provided as the oxide 230.
  • the region 231 functioning as a source region or a drain region has higher conductivity than at least the oxide 230b in the channel formation region.
  • impurities for example, plasma treatment, an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, A dopant that is at least one of a metal element such as indium and an impurity may be added using a plasma immersion ion implantation method or the like.
  • the electron mobility can be increased and the resistance can be reduced.
  • the insulator 274 containing an element serving as an impurity can be formed in contact with the oxide 230, whereby the impurity can be added to the region 231.
  • the resistance of the region 231 is reduced by adding an element that forms oxygen vacancies or an element that is captured by oxygen vacancies.
  • Typical examples of such elements include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases.
  • Typical examples of rare gas elements include helium, neon, argon, krypton, and xenon. Therefore, the region 231 may include one or more of the above elements.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with the upper surface of the oxide 230c.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3.0 ⁇ .
  • the oxide film is 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • the concentration of impurities such as water or hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • the conductor 260 functioning as the first gate electrode includes a conductor 260a, a conductor 260b on the conductor 260a, and a conductor 260c on the conductor 260b.
  • a conductive oxide is preferably used.
  • a metal oxide that can be used as the oxide 230 can be used.
  • oxygen can be added to the insulator 250 and oxygen can be supplied to the oxide 230b. Accordingly, oxygen vacancies in the channel formation region of the oxide 230 can be reduced.
  • a metal such as tungsten can be used for the conductor 260b.
  • a conductor that can improve the conductivity of the conductor 260a by adding an impurity such as nitrogen to the conductor 260a may be used as the conductor 260b.
  • titanium nitride or the like is preferably used for the conductor 260b.
  • a metal such as tungsten can be used, for example.
  • the conductor 260 when the conductor 205 extends in a region outside the end portion in the channel width direction of the oxide 230, the conductor 260 is insulated in the region. It is preferable to overlap the body 250. That is, it is preferable that the conductor 205, the insulator 250, and the conductor 260 form a stacked structure outside the side surface of the oxide 230.
  • the electric field generated from the conductor 260 and the electric field generated from the conductor 205 are connected to form a closed circuit, and oxidation
  • the channel formation region of the object 230 can be covered.
  • the channel formation region of the oxide 230 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. it can.
  • the insulator 270 functioning as a hard mask may be disposed over the conductor 260c.
  • the side surface of the conductor 260 is substantially vertical.
  • the angle formed between the side surface of the conductor 260 and the substrate surface is 75 degrees or more and 100 degrees or less. Preferably, it can be set to 80 degrees or more and 95 degrees or less.
  • the insulator 270 is preferably formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
  • aluminum oxide or hafnium oxide is preferably used.
  • the insulator 271 may be disposed on the insulator 270.
  • the thickness of the structure formed over the channel formation region of the oxide 230 is increased. Therefore, in the case where the insulator 274 including an element serving as an impurity is formed in contact with the oxide 230, the region excluding the channel formation region of the oxide 230 (that is, the region 231 functioning as a source region or a drain region) An impurity can be selectively added.
  • an insulator 272 that functions as a barrier film is provided in contact with the side surfaces of the insulator 250, the conductor 260, and the insulator 270.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen for example, aluminum oxide or hafnium oxide is preferably used.
  • impurities such as water or hydrogen and oxygen
  • oxygen in the insulator 250 can be prevented from diffusing outside.
  • entry of impurities such as hydrogen and water into the oxide 230 from an end portion of the insulator 250 or the like can be suppressed.
  • the top surface and the side surface of the conductor 260 and the side surface of the insulator 250 can be covered with an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. .
  • impurities such as water or hydrogen can be prevented from entering the oxide 230 through the conductor 260 and the insulator 250. Therefore, the insulator 270 functions as a top barrier that protects the upper surface of the gate electrode.
  • the insulator 272 functions as a side barrier that protects the side surfaces of the gate electrode and the gate insulator.
  • the channel length is formed to be about 10 nm to 30 nm
  • an impurity element contained in a structure provided around the transistor 200 is diffused, and the source region and the drain region of the oxide 230 are diffused. There is a risk of electrical conduction.
  • the insulator 272 by forming the insulator 272, impurities such as hydrogen and water can be prevented from entering the insulator 250 and the conductor 260, and oxygen in the insulator 250 can be reduced. Can be prevented from spreading outside. Therefore, when the first gate potential is 0 V, the source region and the drain region can be prevented from being electrically connected.
  • the insulator 274 is provided so as to cover the insulator 271, the insulator 272, the oxide 230, and the insulator 224.
  • the insulator 274 is provided in contact with the top surfaces of the insulator 271 and the insulator 272 and in contact with a side surface of the insulator 272.
  • the insulator 274 is preferably formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
  • the insulator 274 is preferably formed using silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, aluminum nitride oxide, or the like.
  • oxygen is transmitted through the insulator 274, and oxygen is supplied to oxygen vacancies in the source region and / or the drain region to prevent a decrease in carrier density. Can do.
  • impurities such as water or hydrogen from entering the insulator 274 and excessively extending the source region and / or the drain region to the channel formation region side.
  • the insulator 274 preferably includes at least one of hydrogen and nitrogen.
  • an impurity such as hydrogen or nitrogen can be added to the oxide 230 to form a source region and a drain region in the oxide 230. it can.
  • An insulator 280 functioning as an interlayer film is preferably provided over the insulator 274.
  • the insulator 280 preferably has a reduced concentration of impurities such as water or hydrogen in the film. Note that an insulator similar to the insulator 210 may be provided over the insulator 280.
  • the conductor 252a and the conductor 252b are disposed in the openings formed in the insulator 280 and the insulator 274.
  • the conductors 252a and 252b are provided to face each other with the conductor 260 interposed therebetween. Note that the top surfaces of the conductors 252a and 252b may be flush with the top surface of the insulator 280.
  • the conductor 252a is in contact with the region 231a functioning as one of the source region and the drain region of the transistor 200, and the conductor 252b is in contact with the region 231b functioning as the other of the source region and the drain region of the transistor 200. Therefore, the conductor 252a can function as one of the source electrode and the drain electrode, and the conductor 252b can function as the other of the source electrode and the drain electrode. Since the resistance of the source region and the drain region is reduced, contact resistance between the region, the conductor 252a, and the conductor 252b can be reduced, and the on-state current of the transistor 200 can be increased.
  • a conductor 252a is formed in contact with the inner walls of the openings of the insulator 280 and the insulator 274.
  • a region 231a functioning as one of a source region and a drain region of the oxide 230 is located at least at a part of the bottom of the opening, and the conductor 252a is in contact with the region 231a.
  • a conductor 252b is formed in contact with the inner walls of the openings of the insulator 280 and the insulator 274.
  • a region 231b functioning as the other of the source region and the drain region of the oxide 230 is located at least at a part of the bottom of the opening, and the conductor 252b is in contact with the region 231b.
  • the conductor 252a (conductor 252b) is preferably in contact with at least the upper surface of the oxide 230 and further in contact with the side surface of the oxide 230.
  • the conductor 252a (conductor 252b) is preferably in contact with both or one of the side surface on the A3 side and the side surface on the A4 side on the side surface intersecting the channel width direction of the oxide 230.
  • the conductor 252a (conductor 252b) may be in contact with the side surface on the A1 side (A2 side) at the side surface intersecting the channel length direction of the oxide 230.
  • the conductor 252a (conductor 252b) is in contact with the side surface of the oxide 230 in addition to the top surface of the oxide 230, whereby the contact portion between the conductor 252a (conductor 252b) and the oxide 230 is formed.
  • the contact area of the contact portion can be increased, and the contact resistance between the conductor 252a (conductor 252b) and the oxide 230 can be reduced.
  • the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
  • the conductive material 252a and the conductive material 252b are preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 252a and the conductor 252b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the insulator 274 and the conductor in contact with the insulator 280 have a function of suppressing transmission of impurities such as water or hydrogen, as in the conductor 205a.
  • impurities such as water or hydrogen
  • the conductor 205a is preferably used.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide is preferably used.
  • the conductive material having a function of suppressing permeation of impurities such as water or hydrogen may be used in a single layer or a stacked layer. By using the conductive material, impurities such as hydrogen and water from an upper layer than the insulator 280 can be prevented from entering the oxide 230 through the conductor 252a and the conductor 252b.
  • a conductor functioning as a wiring may be disposed in contact with the upper surface of the conductor 252a and the upper surface of the conductor 252b.
  • a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
  • the conductor may have a stacked structure, for example, a stack of titanium, titanium nitride, and the conductive material. Note that like the conductor 203 and the like, the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • a substrate over which the transistor 200 is formed for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride examples include aluminum, copper, copper, and zinc.
  • a substrate having a metal oxide examples include aluminum, copper, and zinc.
  • a flexible substrate may be used as the substrate.
  • a method for providing a transistor over a flexible substrate there is a method in which a transistor is manufactured over a non-flexible substrate, and then the transistor is peeled off and transferred to a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • the substrate may have elasticity.
  • the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the substrate has a region having a thickness of, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, more preferably 15 ⁇ m to 300 ⁇ m.
  • a semiconductor device including a transistor can be reduced in weight. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to dropping or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the flexible substrate for example, metal, alloy, resin or glass, or fiber thereof can be used. Further, as the substrate, a sheet woven with fibers, a film, a foil, or the like may be used.
  • the flexible substrate is preferably as the linear expansion coefficient is lower because deformation due to the environment is suppressed.
  • a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used as the flexible substrate.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, since aramid has a low coefficient of linear expansion, it is suitable as a flexible substrate.
  • Insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
  • transistors can be miniaturized and highly integrated.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant for the insulator functioning as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
  • Insulators having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium. There are oxynitrides having silicon and nitrides having silicon and hafnium.
  • Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Examples include silicon oxide or resin having holes.
  • silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure having a thermally stable and low relative dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • silicon oxide and silicon oxynitride can be combined with an insulator having a high relative dielectric constant to provide a thermally stable and high stacked dielectric structure.
  • a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used as the insulator 222, the insulator 214, and the insulator 210.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used as the insulator 222, the insulator 214, and the insulator 210 .
  • the insulator 222, the insulator 214, and the insulator 210 preferably include aluminum oxide, hafnium oxide, or the like.
  • insulator 212 for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon
  • insulator containing gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • silicon oxide, silicon oxynitride, or silicon nitride is preferably included.
  • the insulator 224 and the insulator 250 that function as gate insulators aluminum oxide, gallium oxide, or hafnium oxide is in contact with the oxide 230, whereby silicon contained in silicon oxide or silicon oxynitride is oxidized. It can suppress mixing with the thing 230.
  • FIG. silicon oxide or silicon oxynitride is in contact with the oxide 230, so that an interface between aluminum oxide, gallium oxide or hafnium, and silicon oxide or silicon oxynitride is formed.
  • a trap center may be formed. The trap center may be able to change the threshold voltage of the transistor in the positive direction by capturing electrons.
  • the insulator 212, the insulator 216, the insulator 271, and the insulator 280 have an insulator with a low relative dielectric constant.
  • the insulator 212, the insulator 216, the insulator 271, and the insulator 280 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon, and It is preferable to include silicon oxide to which nitrogen is added, silicon oxide having holes, or a resin.
  • the insulator 212, the insulator 216, the insulator 271, and the insulator 280 can be formed using silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon, and the like. It is preferable to have a stacked structure of silicon oxide to which nitrogen is added or silicon oxide having holes and a resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • the insulator 270 and the insulator 272 include aluminum oxide, hafnium oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide, and silicon nitride oxide. Alternatively, silicon nitride or the like may be used.
  • Conductor a metal selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc.
  • a material containing one or more elements can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260a, the conductor 260b, the conductor 260c, the conductor 203a, the conductor 203b, the conductor 205a, the conductor 205b, the conductor 252a, and the conductor 252b aluminum, chromium, copper, silver, gold, platinum
  • a material containing one or more metal elements selected from tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • the metal oxide that can be used for the oxide 230 according to one embodiment of the present invention is described below.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the oxide semiconductor is an In-M-Zn oxide containing indium, an element M, and zinc.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • there may be a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to confirm a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary in the CAAC-OS, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS since the crystallinity of an oxide semiconductor may be deteriorated due to entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, an oxide semiconductor including a CAAC-OS has stable physical properties. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • an oxide semiconductor with low carrier density is preferably used.
  • the impurity concentration in the oxide semiconductor may be reduced and the defect state density may be reduced.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor has a low defect level density, and thus may have a low trap level density.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including an oxide semiconductor with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated in some cases. Therefore, a transistor in which an oxide semiconductor containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • oxygen vacancy When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor in which an oxide semiconductor containing hydrogen is used for a channel formation region is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be provided by using an oxide semiconductor in which impurities are sufficiently reduced for a channel formation region of a transistor.
  • FIG. 4A is a top view of the semiconductor device including the transistor 200.
  • FIG. 4B and 4C are cross-sectional views of the semiconductor device.
  • FIG. 4B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 4A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 4C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 4A and is a cross-sectional view in the channel width direction of the transistor 200.
  • some elements are omitted for clarity.
  • the structure of the transistor 200 will be described with reference to FIGS. Note that in this item as well, the material described in detail in ⁇ Structure Example 1 of Semiconductor Device> can be used as the constituent material of the transistor 200.
  • Transistor 200 As illustrated in FIG. 4, the transistor 200 is different from the semiconductor device described in ⁇ Structure Example 1 of Semiconductor Device> in the shapes of the insulator 224 and the oxide 230.
  • the four sides of the insulator 224 and the four sides of the oxide 230 do not overlap with each other when viewed from above, and the area of the insulator 224 is larger than the area of the oxide 230. .
  • the oxide 230c is provided over the oxide 230b.
  • the transistor 200 illustrated in FIGS. 4A and 4B can include the oxide 230 with few oxygen vacancies in the channel formation region, which can provide favorable electrical characteristics and reliability.
  • the region where the insulator 224 does not overlap with the oxide 230 is thinner than the region where the insulator 224 overlaps with the oxide 230; Absent.
  • the thickness of the insulator 224 may be approximately the same between a region overlapping with the oxide 230 and a region not overlapping with the oxide 230.
  • the oxide 230c is provided over the oxide 230b in a region overlapping with the insulator 250. With this structure, impurities can be prevented from entering the oxide 230b including the channel formation region from above the insulator 250.
  • the side surface of the oxide 230a and the side surface of the oxide 230b are preferably provided so as to be on the same plane.
  • the side surface of the oxide 230 c is preferably provided so as to be flush with the side surfaces of the insulator 250, the conductor 260, and the insulator 270.
  • the channel formation region of the transistor 200 may be formed in all of the oxide 230a, the oxide 230b, and the oxide 230c, but is not limited thereto.
  • the region may be formed at least in the oxide 230b.
  • the region 231 (the region 231a and the region 231b) functioning as the source region or the drain region of the transistor 200 may be formed in both the oxide 230a and the oxide 230b, but is not limited thereto.
  • the region may be formed at least in the oxide 230b.
  • the energy at the lower end of the conduction band of the oxide 230a and the oxide 230c is higher than the energy at the lower end of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the energy level at the lower end of the conduction band changes gently. In other words, it is preferable that they are continuously changed or continuously joined.
  • the defect state density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is preferably low.
  • the oxide 230a and the oxide 230b, and the oxide 230b and the oxide 230c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the main path of carriers is a narrow gap portion formed in the oxide 230b. Since the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced, the influence on the carrier conduction due to interface scattering is small, and a high on-current is obtained. can get.
  • FIG. 5A is a top view of the semiconductor device including the transistor 200.
  • FIG. 5B and 5C are cross-sectional views of the semiconductor device.
  • FIG. 5B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 5A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 5C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 5A and is a cross-sectional view in the channel width direction of the transistor 200.
  • some elements are omitted for clarity.
  • the structure of the transistor 200 will be described with reference to FIGS. Note that in this item as well, the material described in detail in ⁇ Structure Example 1 of Semiconductor Device> can be used as the constituent material of the transistor 200.
  • the transistor 200 is different from the semiconductor device described in ⁇ Structure Example 1 of Semiconductor Device> in the shape of the insulator 224 and the structure of the oxide 230.
  • the oxide 230 has a two-layer structure of an oxide 230a and an oxide 230b over the oxide 230a.
  • the transistor 200 illustrated in FIGS. 5A and 5B can include the oxide 230 with few oxygen vacancies in the channel formation region, which can provide favorable electrical characteristics and reliability.
  • the region where the insulator 224 does not overlap with the oxide 230 is thinner than the region where the insulator 224 overlaps with the oxide 230; Absent.
  • the thickness of the insulator 224 may be approximately the same between a region overlapping with the oxide 230 and a region not overlapping with the oxide 230.
  • the channel formation region of the transistor 200 and the region 231 may be formed in both the oxide 230a and the oxide 230b, but is not limited thereto.
  • these regions may be formed at least in the oxide 230b.
  • the energy at the lower end of the conduction band of the oxide 230a is higher than the energy at the lower end of the conduction band of the oxide 230b. It is preferable to become.
  • the electron affinity of the oxide 230a is preferably smaller than the electron affinity of the oxide 230b.
  • the energy level at the lower end of the conduction band is gently changed. In other words, it is preferable that they are continuously changed or continuously joined. In order to achieve this, the density of defect states in the mixed layer formed at the interface between the oxide 230a and the oxide 230b is preferably low.
  • the oxide 230a and the oxide 230b have a common element (main component) in addition to oxygen, a mixed layer with a low density of defect states can be formed.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a.
  • the main path of carriers is a narrow gap portion formed in the oxide 230b. Since the defect level density at the interface between the oxide 230a and the oxide 230b can be reduced, the influence on the carrier conduction due to interface scattering is small, and a high on-state current can be obtained.
  • FIG. 6A is a top view of a semiconductor device including a transistor 200.
  • FIG. 6B and 6C are cross-sectional views of the semiconductor device.
  • FIG. 6B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 6A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 6C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 6A and is a cross-sectional view in the channel width direction of the transistor 200.
  • some elements are omitted for clarity of illustration.
  • the structure of the transistor 200 will be described with reference to FIGS. Note that in this item as well, the material described in detail in ⁇ Structure Example 1 of Semiconductor Device> can be used as the constituent material of the transistor 200.
  • Transistor 200 As illustrated in FIG. 6, the transistor 200 is different from the semiconductor device described in ⁇ Structure Example 1 of Semiconductor Device> in the shapes of the insulator 224 and the oxide 230.
  • the four sides of the insulator 224 and the four sides of the oxide 230 do not overlap with each other when viewed from above, and the area of the insulator 224 is larger than the area of the oxide 230. .
  • An oxide 230c is provided to cover the oxide 230a and the oxide 230b.
  • the transistor 200 illustrated in FIGS. 6A and 6B can include more excess oxygen than the insulator 224 of the transistor 200 described in ⁇ Structure Example 1 of Semiconductor Device>. A lot of oxygen can be supplied. As a result, the transistor 200 illustrated in FIGS. 6A and 6B can include the oxide 230 with few oxygen vacancies in the channel formation region, which can provide favorable electrical characteristics and reliability.
  • the region where the insulator 224 does not overlap with the oxide 230 is thinner than the region where the insulator 224 overlaps with the oxide 230; Absent.
  • the thickness of the insulator 224 may be approximately the same between a region overlapping with the oxide 230 and a region not overlapping with the oxide 230.
  • the oxide 230c is provided so as to cover the oxide 230a and the oxide 230b. That is, the oxide 230b is surrounded by the oxide 230a and the oxide 230c. With this structure, impurities can be prevented from entering the oxide 230b from the outside.
  • the side surface of the oxide 230a and the side surface of the oxide 230b are preferably provided so as to be on the same plane.
  • the oxide 230c is preferably formed so as to cover the oxide 230a and the oxide 230b.
  • the oxide 230c is formed in contact with a side surface of the oxide 230a, a top surface and a side surface of the oxide 230b, and a part of the top surface of the insulator 224.
  • the side surfaces of the oxide 230c are located outside the side surfaces of the oxide 230a and the oxide 230b.
  • the channel formation region of the transistor 200 and the region 231 that functions as a source region or a drain region may be formed in all of the oxide 230a, the oxide 230b, and the oxide 230c. However, it is not limited to this. For example, these regions may be formed at least in the oxide 230b.
  • the energy at the lower end of the conduction band of the oxide 230a and the oxide 230c is higher than the energy at the lower end of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the energy level at the lower end of the conduction band changes gently. In other words, it is preferable that they are continuously changed or continuously joined.
  • the defect state density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is preferably low.
  • the oxide 230a and the oxide 230b, and the oxide 230b and the oxide 230c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the main path of carriers is a narrow gap portion formed in the oxide 230b. Since the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced, the influence on the carrier conduction due to interface scattering is small, and a high on-current is obtained. can get.
  • FIG. 16A is a top view of a semiconductor device including a transistor 200.
  • FIG. FIG. 16B is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. 16A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 16C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 16A and is a cross-sectional view in the channel width direction of the transistor 200.
  • some elements are omitted for clarity.
  • the transistor 200 has a plurality of channel formation regions with respect to one gate electrode, but is different from the structure of the transistor 200 illustrated in FIGS. 3A, 3B, and 3C. Since the transistor 200 includes a plurality of channel formation regions, a large on-state current can be obtained. In addition, since each channel formation region has a structure covered with a gate electrode, that is, an s-channel structure, a large on-state current can be obtained in each channel formation region. Note that FIG. 16 illustrates an example having three channel formation regions; however, the number of channel formation regions is not limited thereto. For other structures, the structure of the transistor 200 illustrated in FIGS. 3A, 3B, and 3C is referred to.
  • FIGS. 7 to 15 a method for manufacturing a semiconductor device including the transistor 200 according to one embodiment of the present invention will be described with reference to FIGS. 7 to 15, (A) in each drawing shows a top view. Moreover, (B) of each figure is sectional drawing corresponding to the site
  • a substrate (not shown) is prepared, and an insulator 210 is formed on the substrate.
  • the insulator 210 is formed by sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD), or ALD (ALD). (Atomic Layer Deposition) method or the like can be used.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can reduce plasma damage to the object to be processed.
  • the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • an aluminum oxide film is formed as the insulator 210 by a sputtering method.
  • the insulator 210 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and the aluminum oxide film may be formed on the aluminum oxide by an ALD method.
  • an aluminum oxide film may be formed by an ALD method, and an aluminum oxide film may be formed on the aluminum oxide by a sputtering method.
  • an insulator 212 is formed on the insulator 210.
  • the insulator 212 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 212 by a CVD method.
  • an opening reaching the insulator 210 is formed in the insulator 212.
  • the opening includes, for example, a groove and a slit. In some cases, the opening is pointed to a region where the opening is formed.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • the insulator 210 is preferably selected from an insulator that functions as an etching stopper film when the insulator 212 is etched to form a groove. For example, in the case where a silicon oxide film is used for the insulator 212 for forming the groove, a silicon nitride film, an aluminum oxide film, or a hafnium oxide film is preferably used as the insulator 210.
  • a conductive film to be the conductor 203a is formed.
  • the conductive film preferably includes a conductor having a function of suppressing permeation of oxygen.
  • tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductive film to be the conductor 203a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 203a tantalum nitride or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method.
  • a metal nitride as the conductor 203a, it is possible to prevent the metal from diffusing out of the conductor 203a even when a metal that easily diffuses such as copper is used in the conductor 203b described later.
  • a conductive film to be the conductor 203b is formed over the conductive film to be the conductor 203a.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low-resistance conductive material such as copper is formed as the conductive film to be the conductor 203b.
  • the conductive film to be the conductor 203a and the conductive film to be the conductor 203b are partially removed, and the insulator 212 is exposed.
  • the conductive film to be the conductor 203a and the conductive film to be the conductor 203b remain only in the opening. Accordingly, the conductor 203 including the conductor 203a and the conductor 203b having a flat upper surface can be formed (see FIG. 7). Note that part of the insulator 212 may be removed by the CMP treatment.
  • an insulator 214 is formed on the conductor 203.
  • the insulator 214 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed as the insulator 214 by a CVD method. In this manner, by using an insulator that does not easily transmit copper, such as silicon nitride, as the insulator 214, even if a metal that easily diffuses such as copper is used for the conductor 203b, the metal is a layer above the insulator 214. Can be prevented from diffusing.
  • an insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 216 by a CVD method.
  • an opening reaching the conductor 203 is formed in the insulator 214 and the insulator 216.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • the conductive film to be the conductor 205a preferably includes a conductive material having a function of suppressing permeation of oxygen.
  • a conductive material having a function of suppressing permeation of oxygen for example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductive film to be the conductor 205a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tantalum nitride is formed by a sputtering method as the conductive film to be the conductor 205a.
  • a conductive film to be the conductor 205b is formed over the conductive film to be the conductor 205a.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • titanium nitride is formed by a CVD method as a conductive film to be the conductor 205b, and tungsten is formed by a CVD method on the titanium nitride.
  • the conductive film to be the conductor 205a and a part of the conductive film to be the conductor 205b are removed, and the insulator 216 is exposed.
  • the conductive films to be the conductors 205a and 205b remain only in the openings. Accordingly, the conductor 205 including the conductor 205a and the conductor 205b having a flat upper surface can be formed (see FIG. 7). Note that part of the insulator 216 may be removed by the CMP treatment.
  • the insulator 220 is formed over the insulator 216 and the conductor 205.
  • the insulator 220 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film is formed as the insulator 220 by a CVD method.
  • an insulator 222 is formed on the insulator 220.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • hafnium oxide as the insulator 222 by an ALD method.
  • Hafnium oxide formed by the ALD method has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in a structure provided around the transistor 200 do not diffuse inside the transistor 200 and are contained in the oxide 230. Generation of oxygen vacancies can be suppressed.
  • hafnium oxide is deposited as the insulator 222 by an ALD method.
  • the insulating film 224A is formed over the insulator 222 (see FIG. 7).
  • the insulating film 224A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film is formed as the insulating film 224A by a CVD method.
  • heat treatment is preferably performed.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen after the heat treatment in a nitrogen or inert gas atmosphere. .
  • the impurities such as hydrogen and water contained in the insulating film 224A can be removed by the heat treatment.
  • plasma treatment containing oxygen in a reduced pressure state may be performed as the heat treatment.
  • the plasma treatment including oxygen it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example.
  • a power source for applying RF (Radio Frequency) may be provided on the substrate side.
  • RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by the high-density plasma can be efficiently guided into the insulating film 224A.
  • plasma treatment containing oxygen may be performed to supplement the desorbed oxygen. Note that heat treatment may not be performed.
  • the heat treatment can also be performed after the insulator 220 is formed and after the insulator 222 is formed.
  • the heat treatment conditions described above can be used for the heat treatment, the heat treatment after the formation of the insulator 220 is preferably performed in an atmosphere containing nitrogen.
  • treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere after the insulating film 224A is formed.
  • an oxide film 230A to be the oxide 230a, an oxide film 230B to be the oxide 230b, and an oxide film 230C to be the oxide 230c are sequentially formed over the insulating film 224A (see FIG. 8).
  • the oxide film is preferably formed continuously without being exposed to the atmospheric environment. By forming the film without opening to the atmosphere, impurities or moisture from the atmospheric environment can be prevented from adhering to the oxide film 230A, the oxide film 230B, and the oxide film 230C, and the oxide film 230A and the oxide film 230B And the vicinity of the interface between the oxide film 230B and the oxide film 230C can be kept clean.
  • the oxide film 230A, the oxide film 230B, and the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230A, the oxide film 230B, and the oxide film 230C are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the oxide film is formed by a sputtering method
  • the In-M-Zn oxide target can be used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulating film 224A.
  • the ratio of oxygen contained in the sputtering gas of the oxide film 230A may be 70% or more, preferably 80% or more, and more preferably 100%.
  • an oxygen-deficient oxide semiconductor is formed when the proportion of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%. It is formed.
  • a transistor including an oxygen-deficient oxide semiconductor can have a relatively high field-effect mobility.
  • the ratio of oxygen contained in the sputtering gas for the oxide film 230C may be 70% or more, preferably 80% or more, more preferably 100%.
  • the electron affinity of the oxide film 230A and the oxide film 230C can be made smaller than the electron affinity of the oxide film 230B. Since the oxide film 230B later becomes a main path of the carrier of the transistor, the buried channel structure can be formed by forming the oxide film 230A, the oxide film 230B, and the oxide film 230C with the above structure. Therefore, oxide film 230B can be kept away from the interface between insulator 224 and oxide film 230A and the interface between oxide film 230C and insulator 250. Therefore, the transistor having the above structure including the oxide film 230A, the oxide film 230B, and the oxide film 230C has little influence on carrier conduction due to the interface scattering, and a high on-state current can be obtained.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as hydrogen and water in the oxide film 230A, the oxide film 230B, and the oxide film 230C can be removed.
  • the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • the oxide film 230A, the oxide film 230B, and the oxide film 230C are processed into island shapes to form the oxide 230a, the oxide 230b, and the oxide 230c (see FIG. 9). Note that in this step, the thickness of the insulating film 224A in a region not overlapping with the oxide 230a, the oxide 230b, and the oxide 230c may be reduced.
  • the oxide 230 is formed so that at least a part thereof overlaps with the conductor 205.
  • the side surface of the oxide 230 is preferably substantially perpendicular to the insulator 222. Since the side surface of the oxide 230 is substantially perpendicular to the insulator 222, when the plurality of transistors 200 are provided, the area can be reduced and the density can be increased.
  • an angle formed between the side surface of the oxide 230 and the upper surface of the insulator 222 may be an acute angle. In that case, the angle formed between the side surface of the oxide 230 and the upper surface of the insulator 222 is preferably as large as possible.
  • a curved surface is provided between the side surface of the oxide 230 and the upper surface of the oxide 230. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
  • the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm at the end of the oxide 230b.
  • the coverage of the film in the subsequent film formation process is improved by having no corners at the end.
  • the oxide film may be processed using a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • a mask is not necessary when an electron beam or an ion beam is used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film to be a hard mask material is formed on the oxide film 230C, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask having a desired shape. can do.
  • the etching of the oxide film 230A, the oxide film 230B, and the oxide film 230C may be performed after removing the resist mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the oxide film is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • impurities due to an etching gas or the like may adhere or diffuse on the surface or inside of the oxide 230a, the oxide 230b, the oxide 230c, and the like.
  • impurities include fluorine and chlorine.
  • ⁇ Clean to remove the above impurities.
  • the cleaning method there are wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleanings may be combined as appropriate.
  • cleaning treatment may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • ultrasonic cleaning using pure water or carbonated water may be performed.
  • ultrasonic cleaning using pure water or carbonated water is performed.
  • heat treatment may be performed.
  • the heat treatment conditions the above-described heat treatment conditions can be used.
  • the insulating film 250A, the conductive film 260A, the conductive film 260B, the conductive film 260C, the insulating film 270A, and the insulating film 271A are sequentially formed over the insulator 222 and the oxide 230 (see FIG. 10).
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed by a CVD method as the insulating film 250A.
  • oxygen can be introduced into the insulating film 250A and the oxide 230 by exciting oxygen with a microwave to generate high-density oxygen plasma and exposing the insulating film 250A to the oxygen plasma.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment. Through the heat treatment, the moisture concentration and the hydrogen concentration of the insulating film 250A can be reduced.
  • the conductive film 260A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an oxide semiconductor that can be used as the oxide 230 becomes a conductive oxide by performing resistance reduction treatment. Therefore, an oxide that can be used as the oxide 230 may be formed as the conductive film 260A, and the resistance of the oxide may be reduced in a later step.
  • oxygen can be added to the insulator 250 by forming an oxide that can be used as the oxide 230 over the conductive film 260A by a sputtering method in an atmosphere containing oxygen.
  • the added oxygen can supply oxygen to the oxide 230 through the insulator 250.
  • the conductive film 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 260B is formed by a sputtering method, whereby the electric resistance value of the conductive film 260A is reduced to obtain a conductor. be able to. This can be called an OC (Oxide Conductor) electrode.
  • a conductor may be further formed on the conductor on the OC electrode by a sputtering method or the like.
  • titanium nitride is formed by a sputtering method as the conductive film 260B.
  • the conductive film 260C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tungsten is formed by a sputtering method as the conductive film 260C.
  • heat treatment can be performed.
  • the heat treatment conditions described above can be used for the heat treatment. Note that heat treatment may not be performed.
  • the insulating film 270A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is formed as the insulating film 270A by an ALD method.
  • impurities such as hydrogen and water from the outside can be prevented from entering the lower layer than the insulating film 270A.
  • oxygen contained in the oxide 230, the insulator 250, and the like can be prevented from flowing out of the insulating film 270A.
  • the insulating film 271A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed by a CVD method as the insulating film 271A.
  • the insulating film 271A is etched to form an insulator 271. Subsequently, using the insulator 271 as a mask, the insulating film 250A, the conductive film 260A, the conductive film 260B, the conductive film 260C, and the insulating film 270A are etched to form the insulator 250, the conductor 260 (conductor 260a, conductor 260b). , And a conductor 260c) and an insulator 270 are formed (see FIG. 11).
  • the insulator 250, the conductor 260a, the conductor 260b, the conductor 260c, the insulator 270, and the insulator 271 are formed so that at least a part thereof overlaps with the conductor 205 and the oxide 230.
  • the side surface of the insulator 250, the side surface of the conductor 260a, the side surface of the conductor 260b, the side surface of the conductor 260c, and the side surface of the insulator 270 are preferably in the same plane.
  • the same surface shared by the side surface of the insulator 250, the side surface of the conductor 260a, the side surface of the conductor 260b, the side surface of the conductor 260c, and the side surface of the insulator 270 is preferably substantially perpendicular to the substrate. . That is, in the cross-sectional shape, it is preferable that the side surfaces of the insulator 250, the conductor 260a, the conductor 260b, the conductor 260c, and the insulator 270 have an acute angle and a larger angle with respect to the upper surface of the oxide 230.
  • a cross-sectional shape of the insulator 250, the conductor 260a, the conductor 260b, the conductor 260c, and the side surfaces of the insulator 270 and the top surface of the oxide 230 may be an acute angle.
  • the angle formed by the side surfaces of the insulator 250, the conductor 260a, the conductor 260b, the conductor 260c, and the insulator 270 and the top surface of the oxide 230 is preferably as large as possible.
  • the etching may cause the upper portion of the region of the oxide 230 that does not overlap with the insulator 250 to be etched.
  • the thickness of the region of the oxide 230 that overlaps with the insulator 250 may be larger than the thickness of the region that does not overlap with the insulator 250.
  • an insulating film 272A is formed to cover the insulator 222, the insulator 224, the oxide 230, the insulator 250, the conductor 260, the insulator 270, and the insulator 271 (see FIG. 12).
  • the insulating film 272A is preferably formed with a sputtering apparatus. By using a sputtering method, an excess oxygen region can be easily formed in the insulator 250 and the insulator 224 in contact with the insulating film 272A.
  • ions and sputtered particles exist between the target and the substrate.
  • the target is connected to a power source and is supplied with the potential E0.
  • the substrate is given a potential E1 such as a ground potential.
  • the substrate may be electrically floating.
  • the magnitude relationship between the potentials is E2> E1> E0.
  • the ions in the plasma are accelerated by the potential difference E2-E0 and collide with the target, so that the sputtered particles are ejected from the target.
  • the sputtered particles adhere to and deposit on the film formation surface to form a film.
  • some ions recoil by the target pass through a film formed as recoil ions, and may be taken into the insulator 250 and the insulator 224 that are in contact with the deposition surface.
  • ions in the plasma are accelerated by the potential difference E2-E1, and impact the film formation surface. At this time, some ions reach the insulator 250 and the inside of the insulator 224.
  • regions into which ions are taken are formed in the insulator 250 and the insulator 224. That is, in the case where the ions are oxygen-containing ions, excess oxygen regions are formed in the insulator 250 and the insulator 224.
  • An excess oxygen region can be formed by introducing excess oxygen into the insulator 250 and the insulator 224. Excess oxygen in the insulator 250 and the insulator 224 is supplied to the oxide 230, so that oxygen vacancies in the oxide 230 can be filled.
  • a film is formed in an oxygen gas atmosphere using a sputtering apparatus, so that oxygen is supplied to the insulator 250 and the insulator 224 while the insulating film 272A is formed. Can be introduced. For example, by using aluminum oxide having a barrier property for the insulating film 272A, excess oxygen introduced into the insulator 250 can be effectively contained.
  • the ALD method may be used to form the insulating film 272A.
  • the insulating film 272A With better coverage can be formed over the side surfaces of the insulator 250, the conductor 260, the insulator 270, and the insulator 271.
  • aluminum oxide is formed by an ALD method as the insulating film 272A.
  • impurities such as hydrogen and water from the outside can be prevented from entering the lower layer than the insulating film 272A.
  • oxygen contained in the oxide 230, the insulator 250, and the like can be prevented from flowing out of the insulating film 272A.
  • anisotropic etching is performed on the insulating film 272A to form the insulator 272 in contact with the side surfaces of the insulator 250, the conductor 260, and the insulator 270 (see FIG. 13).
  • anisotropic etching process it is preferable to perform a dry etching process.
  • the insulator 272 can be formed in a self-aligned manner by removing the insulating film formed on the surface substantially parallel to the substrate surface.
  • the insulator 271 and the insulator 272 remain even if the insulating film 272A over the insulator 271 is removed. be able to.
  • the height of the structure including the insulator 250, the conductor 260, the insulator 270, and the insulator 271 is set higher than that of the oxide 230, whereby the insulating film 272A on the side surface of the oxide 230 is formed. Can be removed. Further, when the end portion of the oxide 230 is round, the time for removing the insulating film 272A formed in contact with the side surface of the oxide 230 is shortened, and the insulator 272 is more easily formed. be able to.
  • the insulating film 272A may also remain on the side surface of the oxide 230. In that case, the film property of an interlayer film formed in a later process can be improved. In addition, since the insulator remains on the side surface of the oxide 230, impurities such as water or hydrogen mixed in the oxide 230 can be reduced, and oxygen can be prevented from being outwardly diffused from the oxide 230. is there.
  • the structure body in which the insulating film 272A remains is formed in contact with the side surface of the oxide 230, an insulator 274 including an element serving as an impurity is formed in a later step, and the source region,
  • the interface region between the insulator 224 and the oxide 230 is not reduced in resistance, and thus generation of a leakage current can be suppressed.
  • heat treatment can be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • an insulator 274 is formed to cover the insulator 222, the insulator 224, the oxide 230, the insulator 272, and the insulator 271 (see FIG. 14).
  • the impurity can be added to a region where the oxide 230 and the insulator 274 are in contact with each other.
  • the insulator 274 containing an element serving as an impurity is formed in contact with the oxide 230
  • hydrogen or nitrogen contained in the deposition atmosphere of the insulator 274 is formed in a region where the oxide 230 and the insulator 274 are in contact with each other.
  • the impurity element is added. Oxygen vacancies are formed by the added impurity element around the region in contact with the insulator 274 of the oxide 230, and the impurity element enters the oxygen vacancies, whereby the carrier density is increased and the resistance is reduced.
  • impurities diffuse into a region where the oxide 230 and the insulator 272 overlap with each other and are not in contact with the insulator 274, whereby the resistance of the region is reduced.
  • the region of the oxide 230 in contact with the insulator 274 has a higher concentration of at least one of hydrogen and nitrogen than the region in contact with the insulator 250 (channel formation region).
  • the concentration of hydrogen or nitrogen may be measured using secondary ion mass spectrometry (SIMS) or the like.
  • SIMS secondary ion mass spectrometry
  • the concentration of hydrogen or nitrogen in the channel formation region is approximately the vicinity of the center of the region overlapping with the insulator 250 of the oxide 230b (for example, the distance from both side surfaces in the channel length direction of the insulator 250b of the oxide 230b). What is necessary is just to measure the hydrogen or nitrogen concentration of the equal part.
  • the resistance of the source region and the drain region is reduced by adding an element that forms oxygen vacancies or an element that is captured by oxygen vacancies.
  • elements typically include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • the source region and the drain region may include one or more of the above elements.
  • a sputtering method In the case of forming the insulator 274 containing an element serving as an impurity, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like can be used.
  • the insulator 274 containing an element that becomes an impurity is preferably formed in an atmosphere containing at least one of nitrogen and hydrogen. By performing deposition in such an atmosphere, oxygen vacancies are formed around the oxide 230b and the oxide 250c that do not overlap with the insulator 250, and the oxygen vacancies are bonded to an impurity element such as nitrogen or hydrogen. Thus, the carrier density can be increased. In this way, a source region and a drain region with reduced resistance can be formed.
  • a silicon nitride film, a silicon nitride oxide film, or a silicon oxynitride film can be formed by a CVD method. In this embodiment, silicon nitride is formed as the insulator 274 by a CVD method.
  • the source region and the drain region are formed in a self-aligned manner by forming the insulator 274 even in a transistor whose channel length is miniaturized to about 10 to 30 nm. be able to. Therefore, a miniaturized or highly integrated semiconductor device can also be manufactured with high yield.
  • an upper surface and side surfaces of the conductor 260 and the insulator 250 are covered with the insulator 270 and the insulator 272, so that an impurity element such as nitrogen or hydrogen is mixed into the conductor 260 and the insulator 250. Can be prevented.
  • an impurity element such as nitrogen or hydrogen can be prevented from entering the channel formation region of the transistor 200 through the conductor 260 and the insulator 250. Therefore, the transistor 200 having favorable electrical characteristics can be provided.
  • the source region and the drain region are formed by using low resistance by forming the insulator 274, but this embodiment is not limited to this.
  • each region may be formed by performing a dopant addition process. Further, plasma treatment may be used.
  • plasma treatment may be performed on the oxide 230 using the insulator 250, the conductor 260, the insulator 272, the insulator 270, and the insulator 271 as a mask.
  • the plasma treatment may be performed in an atmosphere containing an element that forms oxygen vacancies or an element trapped by oxygen vacancies.
  • plasma treatment may be performed using argon gas and nitrogen gas.
  • the insulating film to be the insulator 280 is formed over the insulator 274.
  • the insulating film to be the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used.
  • silicon oxynitride is formed by a CVD method as the insulating film.
  • the insulator 280 is preferably formed so that the upper surface has flatness.
  • the top surface of the insulator 280 may have flatness immediately after being formed as an insulating film to be the insulator 280.
  • the insulator 280 may have flatness by removing the insulator and the like from the upper surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation. Such a process is called a flattening process.
  • the planarization process include a CMP process and a dry etching process. In this embodiment, a CMP process is used as the planarization process. Note that the top surface of the insulator 280 is not necessarily flat.
  • an opening reaching the source region of the oxide 230 and an opening reaching the drain region of the oxide 230 are formed in the insulator 280 and the insulator 274.
  • the opening may be formed using a lithography method.
  • a conductive film to be the conductor 252a and the conductor 252b is formed.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a conductor to be the conductors 252a and 252b titanium nitride is formed by a CVD method, and tungsten is formed over the titanium nitride by a CVD method.
  • a part of the conductive film to be the conductor 252a and the conductor 252b is removed by performing a CMP process, and the insulator 280 is exposed.
  • the conductive film remains only in the opening, whereby the conductor 252a and the conductor 252b having a flat upper surface can be formed (see FIG. 15).
  • a semiconductor device including the transistor 200 can be manufactured. As illustrated in FIGS. 7 to 15, the transistor 200 can be manufactured using the method for manufacturing the semiconductor device described in this embodiment.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • the semiconductor device illustrated in FIG. 17 includes a transistor 300, a transistor 200, and a capacitor 100.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, stored data can be held for a long time by using the transistor 200 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the wiring 3001 is electrically connected to the source of the transistor 300, and the wiring 3002 is electrically connected to the drain of the transistor 300.
  • the wiring 3003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 3004 is electrically connected to the first gate of the transistor 200, and the wiring 3006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 3005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the semiconductor device illustrated in FIG. 17 has a characteristic that the potential of the gate of the transistor 300 can be held, so that information can be written, held, and read as described below.
  • the potential of the wiring 3004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the wiring 3003 is supplied to the node FG that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is supplied to the gate of the transistor 300 (writing).
  • predetermined charge is supplied to the gate of the transistor 300 (writing).
  • the potential of the wiring 3004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, so that charge is held at the node FG (holding).
  • the wiring 3002 takes a potential corresponding to the amount of charge held in the node FG.
  • the apparent threshold voltage V th_H when a high level charge is applied to the gate of the transistor 300 is the case where a low level charge is applied to the gate of the transistor 300 This is because it becomes lower than the apparent threshold voltage Vth_L .
  • the apparent threshold voltage refers to the potential of the wiring 3005 necessary for bringing the transistor 300 into a “conductive state”.
  • the potential of the wiring 3005 when the potential of the wiring 3005 is set to the potential V 0 between V th_H and V th_L , the charge given to the node FG can be determined. For example, in writing, when a high-level charge is supplied to the node FG, the transistor 300 is turned “on” when the potential of the wiring 3005 is V 0 (> V th_H ). On the other hand, in the case where a low-level charge is applied to the node FG, the transistor 300 remains in a “non-conduction state” even when the potential of the wiring 3005 becomes V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the wiring 3002, information held in the node FG can be read.
  • a semiconductor device of one embodiment of the present invention includes a transistor 300, a transistor 200, and a capacitor 100 as illustrated in FIG.
  • the transistor 200 is provided above the transistor 300
  • the capacitor 100 is provided above the transistor 300 and the transistor 200.
  • the transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. Have.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • transistor 300 illustrated in FIGS. 17A and 17B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are stacked in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 322 may have a function as a planarization film that planarizes a step generated by the transistor 300 or the like provided thereunder.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 is preferably formed using a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 into a region where the transistor 200 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS).
  • TDS temperature programmed desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is 10 ⁇ 10 in terms of the unit amount of the insulator 324 in terms of the amount of desorbed hydrogen molecules in the range of 50 ° C. to 500 ° C. in TDS analysis. It may be 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 324 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably equal to or less than 0.7 times, more preferably equal to or less than 0.6 times that of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the capacitor 100 or the transistor 200, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring
  • a conductor having a function as a plug or a wiring may have a plurality of structures and be given the same reference numeral in some cases.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
  • a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are provided in this order.
  • the insulator 350, the insulator 352, and the insulator 354 are each provided with a conductor 356.
  • the conductor 356 functions as a Bragg or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 350 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 360.
  • the conductor 366 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked.
  • a conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 370 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are stacked in this order.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 380.
  • the conductor 386 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen.
  • An insulator 210, an insulator 212, an insulator 214, and an insulator 216 are sequentially stacked over the insulator 384. Any of the insulator 210, the insulator 212, the insulator 214, and the insulator 216 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • the insulator 210 and the insulator 214 are each formed using a film having a barrier property such that hydrogen or an impurity does not diffuse from a region where the substrate 311 or the transistor 300 is provided to a region where the transistor 200 is provided. Is preferred. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 210 and the insulator 214.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 200 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 200.
  • the insulator 212 and the insulator 216 can be formed using the same material as the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 212 and the insulator 216.
  • a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like are embedded in the insulator 210, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 100 or the transistor 300.
  • the conductor 218 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 210 and the conductor 218 in a region in contact with the insulator 214 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 200 are layers having a barrier property against oxygen, hydrogen, and water and can be completely separated, so that diffusion of hydrogen from the transistor 300 to the transistor 200 can be suppressed. .
  • a transistor 200 is provided above the insulator 216. Note that as the structure of the transistor 200, a transistor included in the semiconductor device described in the above embodiment may be used. In addition, the transistor 200 illustrated in FIGS. 17A and 17B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • An insulator 280 is provided above the transistor 200.
  • An insulator 282 is provided on the insulator 280.
  • the insulator 282 is preferably formed using a substance having a barrier property against oxygen or hydrogen. Therefore, the insulator 282 can be formed using a material similar to that of the insulator 214.
  • the insulator 282 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 200 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 200.
  • an insulator 286 is provided on the insulator 282.
  • the insulator 286 can be formed using a material similar to that of the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the insulator 286, a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 286, as the insulator 286, a silicon oxide film, a silicon oxynitride film, or the like can be used.
  • a conductor 246, a conductor 248, and the like are embedded in the insulator 220, the insulator 222, the insulator 280, the insulator 282, and the insulator 286.
  • the conductor 246 and the conductor 248 function as plugs or wirings that are electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 246 and the conductor 248 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the capacitor 100 includes a conductor 110, a conductor 120, and an insulator 130.
  • the conductor 112 may be provided over the conductor 246 and the conductor 248.
  • the conductor 112 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 110 has a function as an electrode of the capacitor 100. Note that the conductor 112 and the conductor 110 can be formed at the same time.
  • the conductor 112 and the conductor 110 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-described element as a component.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium or a metal nitride film containing the above-described element as a component.
  • titanium nitride film, molybdenum nitride film, tungsten nitride film or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 112 and the conductor 110 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • an insulator 130 is provided as a dielectric of the capacitor 100 over the conductor 112 and the conductor 110.
  • the insulator 130 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, and hafnium nitride. What is necessary is just to use, and it can provide by lamination
  • the capacitor 100 includes the insulator 130, whereby the dielectric strength is improved and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 120 is provided on the insulator 130 so as to overlap with the conductor 110.
  • the conductor 120 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • An insulator 150 is provided on the conductor 120 and the insulator 130.
  • the insulator 150 can be provided using a material similar to that of the insulator 320. Further, the insulator 150 may function as a planarization film that covers the concave and convex shapes below the insulator 150.
  • an FPGA field programmable gate array
  • OS-FPGA field programmable gate array
  • the OS memory is a memory having at least a capacitive element and an OS transistor that controls charging / discharging of the capacitive element. Since the OS transistor is a transistor with a minimum off-state current, the OS memory has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 18A shows a configuration example of the OS-FPGA.
  • the OS-FPGA 3110 illustrated in FIG. 18A is capable of NOFF (normally off) computing that performs context switching by a multi-context structure and fine-grain power gating for each PLE.
  • the OS-FPGA 3110 includes a controller 3111, a word driver 3112, a data driver 3113, and a programmable area 3115.
  • the programmable area 3115 has two input / output blocks (IOB) 3117 and a core (Core) 3119.
  • the IOB 3117 has a plurality of programmable input / output circuits.
  • the core 3119 includes a plurality of logic array blocks (LAB) 3120 and a plurality of switch array blocks (SAB) 3130.
  • the LAB 3120 has a plurality of programmable logic elements (PLE) 3121.
  • FIG. 18B shows an example in which the LAB 3120 is composed of five PLE 3121s.
  • the SAB 3130 includes a plurality of switch blocks (SB) 3131 arranged in an array.
  • the LAB 3120 is connected to its own input terminal and the LAB 3120 in the 4 (up / down / left / right) direction via the SAB 3130.
  • the SB 3131 will be described with reference to FIGS. 19 (A) to 19 (C).
  • Data, dataab, signal context [1: 0], and signal word [1: 0] are input to SB3131 shown in FIG.
  • data and datab are configuration data, and data and datab have a complementary logic relationship.
  • the number of contexts of the OS-FPGA 3110 is 2, and the signal context [1: 0] is a context selection signal.
  • the signal word [1: 0] is a word line selection signal, and the wiring to which the signal word [1: 0] is input is a word line.
  • the SB 3131 includes PRSs (programmable routing switches) 3133 [0] and 3133 [1].
  • the PRSs 3133 [0] and 3133 [1] have a configuration memory (CM) that can store complementary data. Note that PRS 3133 [0] and PRS 3133 [1] are referred to as PRS 3133 when they are not distinguished. The same applies to other elements.
  • FIG. 19B shows a circuit configuration example of PRS3133 [0].
  • PRS 3133 [0] and PRS 3133 [1] have the same circuit configuration.
  • PRS 3133 [0] and PRS 3133 [1] are different in the input context selection signal and word line selection signal.
  • the signals context [0] and word [0] are input to the PRS 3133 [0]
  • the signals context [1] and word [1] are input to the PRS 3133 [1].
  • the PRS 3133 [0] becomes active.
  • PRS3133 [0] has CM3135 and Si transistor M31.
  • the Si transistor M31 is a pass transistor controlled by the CM 3135.
  • the CM 3135 includes memory circuits 3137 and 3137B.
  • the memory circuits 3137 and 3137B have the same circuit configuration.
  • the memory circuit 3137 includes a capacitor C31 and OS transistors MO31 and MO32.
  • the memory circuit 3137B includes a capacitor CB31 and OS transistors MOB31 and MOB32.
  • the OS transistors MO31, MO32, MOB31, and MOB32 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
  • the gate of the Si transistor M31 is the node N31
  • the gate of the OS transistor MO32 is the node N32
  • the gate of the OS transistor MOB32 is the node NB32.
  • Nodes N32 and NB32 are charge holding nodes of the CM 3135.
  • the OS transistor MO32 controls a conduction state between the node N31 and the signal line for the signal context [0].
  • the OS transistor MOB32 controls a conduction state between the node N31 and the low potential power supply line VSS.
  • the data held in the memory circuits 3137 and 3137B are in a complementary relationship. Therefore, either one of the OS transistors MO32 or MOB32 becomes conductive.
  • PRS3133 [0] is inactive while the signal context [0] is “L”. During this period, even if the input terminal (input) of the PRS 3133 [0] transits to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal (output) of the PRS 3133 [0] is also “L”. "Is maintained.
  • PRS 3133 [0] is active while signal context [0] is “H”.
  • the gate of the Si transistor M31 changes to “H” according to the configuration data stored in the CM 3135.
  • the OS transistor MO32 of the memory circuit 3137 is a source follower, so that the gate voltage of the Si transistor M31 increases due to boosting. To do. As a result, the OS transistor MO32 of the memory circuit 3137 loses drive capability, and the gate of the Si transistor M31 is in a floating state.
  • the CM 3135 also has a multiplexer function.
  • FIG. 20 shows a configuration example of the PLE 3121.
  • the PLE 3121 includes an LUT (Look Up Table) block (LUT block) 3123, a register block 3124, a selector 3125, and a CM 3126.
  • the LUT block 3123 is configured to multiplex the output of the internal 16-bit CM pair according to the inputs inA-inD.
  • the selector 3125 selects the output of the LUT block 3123 or the output of the register block 3124 according to the configuration stored in the CM 3126.
  • the PLE 3121 is electrically connected to the power line for the voltage VDD via the power switch 3127. On / off of the power switch 3127 is set by configuration data stored in the CM 3128. By providing a power switch 3127 for each PLE 3121, fine-grain power gating is possible. Since the fine-grained power gating function can power gating the PLE 3121 that is not used after context switching, standby power can be effectively reduced.
  • the register block 3124 is composed of a nonvolatile register.
  • the nonvolatile register in the PLE 3121 is a flip-flop (hereinafter referred to as [OS-FF]) including an OS memory.
  • the register block 3124 includes OS-FFs 3140 [1] and 3140 [2]. Signals user_res, load, and store are input to the OS-FFs 3140 [1] and 3140 [2].
  • the clock signal CLK1 is input to the OS-FF 3140 [1]
  • the clock signal CLK2 is input to the OS-FF 3140 [2].
  • FIG. 21A illustrates a configuration example of the OS-FF 3140.
  • the OS-FF 3140 includes an FF 3141 and a shadow register 3142.
  • the FF 3141 includes nodes CK, R, D, Q, and QB.
  • a clock signal is input to the node CK.
  • a signal user_res is input to the node R.
  • the signal user_res is a reset signal.
  • Node D is a data input node
  • node Q is a data output node.
  • Nodes Q and QB have a complementary logic relationship.
  • the shadow register 3142 functions as a backup circuit for the FF 3141.
  • the shadow register 3142 backs up the data of the nodes Q and QB according to the signal store, and writes back up the backed up data to the nodes Q and QB according to the signal load.
  • the shadow register 3142 includes inverter circuits 3188 and 3189, Si transistors M37 and MB37, and memory circuits 3143 and 3143B.
  • the memory circuits 3143 and 3143B have the same circuit configuration as the memory circuit 3137 of the PRS 3133.
  • the memory circuit 3143 includes a capacitor C36 and OS transistors MO35 and MO36.
  • the memory circuit 3143B includes a capacitor CB36, an OS transistor MOB35, and an OS transistor MOB36.
  • Nodes N36 and NB36 are gates of the OS transistor MO36 and the OS transistor MOB36, respectively, and are charge holding nodes.
  • Nodes N37 and NB37 are gates of the Si transistors M37 and MB37.
  • the OS transistors MO35, MO36, MOB35, and MOB36 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
  • the shadow register 3142 backs up the data in the FF 3141.
  • the node N36 becomes “L” when the data of the node Q is written, and the node NB36 becomes “H” when the data of the node QB is written. Thereafter, power gating is executed and the power switch 3127 is turned off. Although the data of the nodes Q and QB of the FF 3141 are lost, the shadow register 3142 holds the backed up data even when the power is turned off.
  • the power switch 3127 is turned on to supply power to the PLE 3121. After that, when the “H” signal load is input to the OS-FF 3140, the shadow register 3142 writes back-up data back to the FF 3141. Since the node N36 is “L”, the node N37 is maintained at “L”, and the node NB36 is “H”, so that the node NB37 is “H”. Therefore, the node Q becomes “H” and the node QB becomes “L”. That is, the OS-FF 3140 returns to the state during the backup operation.
  • the power consumption of the OS-FPGA 3110 can be effectively reduced.
  • An error that can occur in a memory circuit is a soft error due to the incidence of radiation.
  • a soft error is a secondary universe that is generated when a nuclear reaction occurs between alpha rays emitted from the materials that make up the memory and package, or primary cosmic rays incident on the atmosphere from space and atomic nuclei in the atmosphere. This is a phenomenon in which a malfunction such as inversion of data held in a memory occurs due to irradiation of a line neutron or the like to a transistor to generate an electron-hole pair.
  • An OS memory using an OS transistor has high soft error resistance. Therefore, the OS-FPGA 3110 with high reliability can be provided by installing the OS memory.
  • a semiconductor device 5400 illustrated in FIG. 22 includes a CPU core 5401, a power management unit 5421, and a peripheral circuit 5422.
  • the power management unit 5421 includes a power controller (Power Controller) 5402 and a power switch (Power Switch) 5403.
  • the peripheral circuit 5422 includes a cache 5404 having a cache memory, a bus interface (BUS I / F) 5405, and a debug interface (Debug I / F) 5406.
  • the CPU core 5401 includes a data bus 5423, a control unit (Control Unit) 5407, a PC (Program Counter) 5408, a pipeline register (Pipeline Register) 5409, a pipeline register (Pipeline Register) 5410, an ALU (Arimatic logic unit) 5411, and the like. And a register file 5412. Data exchange between the CPU core 5401 and the peripheral circuit 5422 such as the cache 5404 is performed via the data bus 5423.
  • the semiconductor device can be applied to many logic circuits including the power controller 5402 and the control device 5407.
  • the present invention can be applied to all logic circuits that can be configured using standard cells.
  • a small semiconductor device 5400 can be provided.
  • a semiconductor device 5400 that can reduce power consumption can be provided.
  • a semiconductor device 5400 that can increase the operation speed can be provided.
  • a semiconductor device 5400 that can reduce fluctuations in power supply voltage can be provided.
  • a p-channel Si transistor and a transistor including the oxide semiconductor described in the above embodiment are used.
  • the semiconductor device (cell) By applying the semiconductor device (cell) to the semiconductor device 5400, a small semiconductor device 5400 can be provided.
  • a semiconductor device 5400 that can reduce power consumption can be provided.
  • a semiconductor device 5400 that can increase the operation speed can be provided. In particular, manufacturing costs can be kept low by using only p-channel Si transistors.
  • the control device 5407 controls the operations of the PC 5408, the pipeline register 5409, the pipeline register 5410, the ALU 5411, the register file 5412, the cache 5404, the bus interface 5405, the debug interface 5406, and the power controller 5402 so that the input is performed.
  • a function of decoding and executing an instruction included in a program such as an executed application.
  • the ALU 5411 has a function of performing various arithmetic processes such as four arithmetic operations and logical operations.
  • the cache 5404 has a function of temporarily storing frequently used data.
  • the PC 5408 is a register having a function of storing an address of an instruction to be executed next.
  • the cache 5404 is provided with a cache controller that controls the operation of the cache memory.
  • Pipeline register 5409 is a register having a function of temporarily storing instruction data.
  • the register file 5412 has a plurality of registers including general-purpose registers, and can store data read from the main memory, data obtained as a result of arithmetic processing of the ALU 5411, and the like.
  • the pipeline register 5410 is a register having a function of temporarily storing data used for the arithmetic processing of the ALU 5411 or data obtained as a result of the arithmetic processing of the ALU 5411.
  • the bus interface 5405 has a function as a data path between the semiconductor device 5400 and various devices outside the semiconductor device 5400.
  • the debug interface 5406 has a function as a signal path for inputting an instruction for controlling debugging to the semiconductor device 5400.
  • the power switch 5403 has a function of controlling supply of power supply voltage to various circuits other than the power controller 5402 included in the semiconductor device 5400.
  • the various circuits belong to several power domains, and the various circuits belonging to the same power domain are controlled by the power switch 5403 to supply power.
  • the power controller 5402 has a function of controlling the operation of the power switch 5403.
  • the semiconductor device 5400 having the above structure can perform power gating.
  • the flow of power gating operation will be described with an example.
  • the CPU core 5401 sets the timing of stopping the supply of the power supply voltage in the register of the power controller 5402.
  • an instruction to start power gating is sent from the CPU core 5401 to the power controller 5402.
  • various registers and the cache 5404 included in the semiconductor device 5400 start data saving.
  • supply of power supply voltage to various circuits other than the power controller 5402 included in the semiconductor device 5400 is stopped by the power switch 5403.
  • an interrupt signal is input to the power controller 5402
  • supply of power supply voltage to various circuits included in the semiconductor device 5400 is started.
  • a counter may be provided in the power controller 5402 so that the timing at which the supply of the power supply voltage is started is determined using the counter without depending on the input of the interrupt signal.
  • the various registers and the cache 5404 start data restoration.
  • the execution of the instruction in the control device 5407 is resumed.
  • Such power gating can be performed in the entire processor or in one or a plurality of logic circuits constituting the processor. Further, power supply can be stopped even in a short time. For this reason, power consumption can be reduced with fine granularity spatially or temporally.
  • the flip-flop circuit can save data in the circuit (referred to as a flip-flop circuit that can be backed up).
  • the SRAM cell can save data in the cell (referred to as a backupable SRAM cell).
  • a flip-flop circuit or SRAM cell that can be backed up preferably includes a transistor including an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in a channel formation region. As a result, when the transistor has a low off-state current, the flip-flop circuit and the SRAM cell that can be backed up can hold information without supplying power for a long time. In addition, when a transistor has a high switching speed, a backupable flip-flop circuit or an SRAM cell may be able to save and restore data in a short time.
  • a semiconductor device 5500 shown in FIG. 23 is an example of a flip-flop circuit that can be backed up.
  • the semiconductor device 5500 includes a first memory circuit 5501, a second memory circuit 5502, a third memory circuit 5503, and a reading circuit 5504.
  • a potential difference between the potential V1 and the potential V2 is supplied to the semiconductor device 5500 as a power supply voltage.
  • One of the potential V1 and the potential V2 is at a high level, and the other is at a low level.
  • a configuration example of the semiconductor device 5500 will be described by using as an example the case where the potential V1 is low level and the potential V2 is high level.
  • the first memory circuit 5501 has a function of holding data when a signal D including data is input in a period in which the power supply voltage is supplied to the semiconductor device 5500. In the period when the power supply voltage is supplied to the semiconductor device 5500, the first memory circuit 5501 outputs a signal Q including retained data. On the other hand, the first memory circuit 5501 cannot hold data in a period in which the power supply voltage is not supplied to the semiconductor device 5500. That is, the first memory circuit 5501 can be called a volatile memory circuit.
  • the second memory circuit 5502 has a function of reading and storing (or saving) data held in the first memory circuit 5501.
  • the third memory circuit 5503 has a function of reading and storing (or saving) data held in the second memory circuit 5502.
  • the reading circuit 5504 has a function of reading data held in the second memory circuit 5502 or the third memory circuit 5503 and storing (or returning) the data in the first memory circuit 5501.
  • the third memory circuit 5503 has a function of reading and storing (or saving) data held in the second memory circuit 5502 even during a period in which the power supply voltage is not supplied to the semiconductor device 5500.
  • the second memory circuit 5502 includes a transistor 5512 and a capacitor 5519.
  • the third memory circuit 5503 includes a transistor 5513, a transistor 5515, and a capacitor 5520.
  • the reading circuit 5504 includes a transistor 5510, a transistor 5518, a transistor 5509, and a transistor 5517.
  • the transistor 5512 has a function of charging and discharging the capacitor 5519 with electric charge corresponding to data stored in the first memory circuit 5501.
  • the transistor 5512 can charge and discharge the capacitor 5519 with charge according to data held in the first memory circuit 5501 at high speed.
  • the transistor 5512 desirably includes crystalline silicon (preferably polycrystalline silicon, more preferably single crystal silicon) in a channel formation region.
  • the transistor 5513 is selected to be in a conductive state or a non-conductive state in accordance with the charge held in the capacitor 5519.
  • the transistor 5515 has a function of charging and discharging the capacitor 5520 with a charge corresponding to the potential of the wiring 5544 when the transistor 5513 is in a conductive state.
  • the transistor 5515 preferably has extremely low off-state current.
  • the transistor 5515 preferably includes an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in a channel formation region.
  • One of the source and the drain of the transistor 5512 is connected to the first memory circuit 5501.
  • the other of the source and the drain of the transistor 5512 is connected to one electrode of the capacitor 5519, the gate of the transistor 5513, and the gate of the transistor 5518.
  • the other electrode of the capacitor 5519 is connected to the wiring 5542.
  • One of a source and a drain of the transistor 5513 is connected to the wiring 5544.
  • the other of the source and the drain of the transistor 5513 is connected to one of the source and the drain of the transistor 5515.
  • the other of the source and the drain of the transistor 5515 is connected to one electrode of the capacitor 5520 and the gate of the transistor 5510.
  • the other electrode of the capacitor 5520 is connected to the wiring 5543.
  • One of a source and a drain of the transistor 5510 is connected to the wiring 5541.
  • the other of the source and the drain of the transistor 5510 is connected to one of the source and the drain of the transistor 5518.
  • the other of the source and the drain of the transistor 5518 is connected to one of the source and the drain of the transistor 5509.
  • the other of the source and the drain of the transistor 5509 is connected to one of a source and a drain of the transistor 5517 and the first memory circuit 5501.
  • the other of the source and the drain of the transistor 5517 is connected to the wiring 5540.
  • the gate of the transistor 5509 is connected to the gate of the transistor 5517; however, the gate of the transistor 5509 is not necessarily connected to the gate of the transistor 5517.
  • the transistor illustrated in the above embodiment can be used as the transistor 5515. Since the off-state current of the transistor 5515 is small, the semiconductor device 5500 can hold information without supplying power for a long time. Since the switching characteristics of the transistor 5515 are favorable, the semiconductor device 5500 can perform high-speed backup and recovery.
  • FIG. 24A shows a top view of the substrate 711 before the dicing process is performed.
  • a semiconductor substrate also referred to as a “semiconductor wafer”
  • a plurality of circuit regions 712 are provided on the substrate 711.
  • the circuit region 712 can be provided with a semiconductor device according to one embodiment of the present invention.
  • the plurality of circuit regions 712 are each surrounded by a separation region 713.
  • a separation line (also referred to as a “dicing line”) 714 is set at a position overlapping the separation region 713. By cutting the substrate 711 along the separation line 714, the chip 715 including the circuit region 712 can be cut out from the substrate 711.
  • FIG. 24B shows an enlarged view of the chip 715.
  • a conductive layer, a semiconductor layer, or the like may be provided in the separation region 713.
  • ESD Electrostatic Discharge
  • the dicing process is performed while supplying pure water having a specific resistance lowered by dissolving carbon dioxide gas or the like for the purpose of cooling the substrate, removing shavings, preventing charging, and the like.
  • the amount of pure water used can be reduced.
  • the productivity of the semiconductor device can be increased.
  • Electrodes An example of an electronic component using the chip 715 will be described with reference to FIGS. Note that the electronic component is also referred to as a semiconductor package or an IC package. Electronic parts have a plurality of standards, names, and the like depending on the terminal take-out direction, the terminal shape, and the like.
  • the electronic component is completed by combining the semiconductor device described in the above embodiment and components other than the semiconductor device in an assembly process (post-process).
  • a “back surface grinding step” of grinding the back surface (the surface where the semiconductor device or the like is not formed) of the substrate 711 is performed (step S721). .
  • the electronic component can be downsized.
  • a “dicing process” for separating the substrate 711 into a plurality of chips 715 is performed (step S722).
  • a “die bonding step” is performed in which the separated chip 715 is bonded onto each lead frame (step S723).
  • a suitable method is appropriately selected according to the product, such as bonding with a resin or bonding with a tape. Note that the chip 715 may be bonded on the interposer substrate instead of the lead frame.
  • a “wire bonding process” is performed in which the lead of the lead frame and the electrode on the chip 715 are electrically connected with a thin metal wire (step S724).
  • a silver wire, a gold wire, etc. can be used for a metal fine wire.
  • wire bonding for example, ball bonding or wedge bonding can be used.
  • the wire-bonded chip 715 is subjected to a “sealing process (molding process)” that is sealed with an epoxy resin or the like (step S725).
  • a sealing process molding process
  • the inside of the electronic component is filled with resin, the wire connecting the chip 715 and the lead can be protected from mechanical external force, and deterioration of characteristics due to moisture, dust, etc. (reliability Reduction) can be reduced.
  • a “lead plating process” for plating the leads of the lead frame is performed (step S726).
  • the plating process prevents rusting of the lead, and soldering when mounted on a printed circuit board later can be performed more reliably.
  • a “molding process” for cutting and molding the lead is performed (step S727).
  • a “marking process” is performed in which a printing process (marking) is performed on the surface of the package (step S728).
  • An electronic component is completed through an “inspection process” (step S729) for checking whether the external shape is good or not, and whether there is a malfunction.
  • FIG. 25B shows a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component.
  • An electronic component 750 illustrated in FIG. 25B includes a lead 755 and a chip 715.
  • the electronic component 750 may have a plurality of chips 715.
  • An electronic component 750 shown in FIG. 25B is mounted on a printed circuit board 752, for example.
  • a plurality of such electronic components 750 are combined and each is electrically connected on the printed circuit board 752 to complete a substrate (mounting substrate 754) on which the electronic components are mounted.
  • the completed mounting board 754 is used for an electronic device or the like.
  • FIG. 26 illustrates specific examples of electronic devices using the semiconductor device according to one embodiment of the present invention.
  • FIG. 26A is an external view showing an example of an automobile.
  • the automobile 2980 includes a vehicle body 2981, wheels 2982, a dashboard 2983, lights 2984, and the like.
  • the automobile 2980 includes an antenna, a battery, and the like.
  • the 26B includes a housing 2911, a display portion 2912, a microphone 2917, a speaker portion 2914, a camera 2913, an external connection portion 2916, an operation switch 2915, and the like.
  • the display portion 2912 includes a display panel using a flexible substrate and a touch screen.
  • the information terminal 2910 includes an antenna, a battery, and the like inside the housing 2911.
  • the information terminal 2910 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet personal computer, an electronic book terminal, or the like.
  • a laptop personal computer 2920 shown in FIG. 26C includes a housing 2921, a display portion 2922, a keyboard 2923, a pointing device 2924, and the like.
  • the laptop personal computer 2920 includes an antenna, a battery, and the like inside the housing 2921.
  • a video camera 2940 shown in FIG. 26D includes a housing 2941, a housing 2942, a display portion 2944, operation switches 2944, a lens 2945, a connection portion 2946, and the like.
  • the operation switch 2944 and the lens 2945 are provided on the housing 2941
  • the display portion 2944 is provided on the housing 2942.
  • the video camera 2940 includes an antenna, a battery, and the like inside the housing 2941.
  • the housing 2941 and the housing 2942 are connected to each other by a connection portion 2946.
  • the angle between the housing 2941 and the housing 2942 can be changed by the connection portion 2946.
  • the orientation of the image displayed on the display portion 2943 can be changed, and display / non-display of the image can be switched.
  • FIG. 26E illustrates an example of a bangle type information terminal.
  • the information terminal 2950 includes a housing 2951, a display portion 2952, and the like.
  • the information terminal 2950 includes an antenna, a battery, and the like inside the housing 2951.
  • the display portion 2952 is supported by a housing 2951 having a curved surface. Since the display portion 2952 includes a display panel using a flexible substrate, an information terminal 2950 that is flexible, light, and easy to use can be provided.
  • FIG. 26F shows an example of a wristwatch type information terminal.
  • the information terminal 2960 includes a housing 2961, a display portion 2962, a band 2963, a buckle 2964, an operation switch 2965, an input / output terminal 2966, and the like.
  • the information terminal 2960 includes an antenna, a battery, and the like inside the housing 2961.
  • the information terminal 2960 can execute various applications such as a mobile phone, e-mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display surface of the display unit 2962 is curved, and display can be performed along the curved display surface.
  • the display portion 2962 includes a touch sensor and can be operated by touching the screen with a finger, a stylus, or the like.
  • an application can be started by touching an icon 2967 displayed on the display unit 2962.
  • the operation switch 2965 can have various functions such as power on / off operation, wireless communication on / off operation, manner mode execution and release, and power saving mode execution and release in addition to time setting. .
  • the function of the operation switch 2965 can be set by an operating system incorporated in the information terminal 2960.
  • the information terminal 2960 can execute short-range wireless communication with a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication.
  • the information terminal 2960 includes an input / output terminal 2966, and can directly exchange data with other information terminals via a connector. Charging can also be performed via the input / output terminal 2966. Note that the charging operation may be performed by wireless power feeding without using the input / output terminal 2966.
  • a memory device using the semiconductor device of one embodiment of the present invention can hold the above-described control information of an electronic device, a control program, and the like for a long time.
  • a highly reliable electronic device can be realized.
  • the semiconductor device here specifically refers to the DOSRAM described in Embodiment 1.
  • the V g -I d characteristics and V s -I d characteristics of a transistor according to one embodiment of the present invention was measured, from its characteristic value, indirectly retention characteristics of DOSRAM, an estimate of the operating frequency carried out It was.
  • the configuration includes a transistor and a capacitor having a storage capacitor of 3.5 fF.
  • V g -I d measured size differs between the transistor that assumes the transistor and DOSRAM subjected to, in this embodiment, it is miniaturized without changing the L / W ratio of the transistor
  • the retention characteristics and operating frequency of the DOSRAM were estimated.
  • V g -I d measurements of a transistor the results of estimated retention characteristics of DOSRAM.
  • the size of the transistors used for the V g -I d measurements, channel length (L) is 0.34 .mu.m, the channel width (W) is 0.22 [mu] m (hereinafter referred to as L / W 0.34 / 0.22 ⁇ m ).
  • measurement temperature was performed by three levels, -40 degreeC, 27 degreeC, and 85 degreeC.
  • five inch square substrate to be measured transistors formed was carried out V g -I d measurements transistor in a state immobilized on thermo chucks set to each temperature.
  • the measurement result at ⁇ 40 ° C. is plotted with “triangle mark”
  • the measurement result at 27 ° C. is plotted with “square mark”
  • the measurement result at 85 ° C. is plotted with “circle mark”.
  • the measurement was performed on 12 elements among a plurality of transistors formed on the 5 inch square substrate surface.
  • the measurement results at ⁇ 40 ° C., the measurement results at 27 ° C., and the measurement results at 85 ° C. of the 12 elements are all plotted.
  • the horizontal axis represents the transistor shift voltage (V sh ), and the vertical axis represents the transistor subthreshold swing value (S value ).
  • V sh of the transistor is negative shift, the tendency of S value is gradually increased can be confirmed.
  • a straight line indicating the DOSRAM data retention time (equivalent to 1 hour, 1 day, 10 days, 1 year, and 10 years) estimated from the values of V sh and S value of the transistor is drawn.
  • the data retention time of DOSRAM is the time required for the charge stored in the retention capacity of DOSRAM to decrease from “size after data writing” to “a certain size”. Can do.
  • the above-mentioned “certain size” is set to a potential applied to the capacitor element (retention capacitor 3.5 fF) included in the DOSRAM or a value that is 0.2 V lower than the state after data writing. Therefore, the data holding time was defined as the time required for the potential applied to the capacitor element (holding capacitor 3.5 fF) of the DOSRAM to drop by 0.2 V from the state after data writing. For example, in this embodiment, when DOSRAM data retention is 1 hour, it means that the time required for the potential applied to the capacitor element of DOSRAM to drop by 0.2 V from the state after data writing is 1 hour.
  • the data retention time of DOSRAM depends on the magnitude of off-leakage current of a transistor included in DOSRAM.
  • I d that is, I cut
  • the data retention time of DOSRAM is inversely proportional to the magnitude of I cut of the transistor included in DOSRAM.
  • the time required for the potential applied to the capacitive element of the DOSRAM to decrease by 0.2 V from the state after data writing is defined as the data retention time of the DOSRAM. Therefore, when the I cut of the transistor included in the DOSRAM is known, the data retention time of the DOSRAM is the amount of charge lost from the capacitor element during the data retention (the storage capacitor (3.5 fF) of the capacitor element and the potential applied to the capacitor element) decrement of the 0.7fC corresponding to the product of the (0.2V)) can be calculated by dividing the I cut. Conversely, by setting the target retention time of DOSRAM first and dividing the above-mentioned 0.7 fC by the retention time, the value of I cut required for the transistor included in the DOSRAM can be estimated.
  • the transistor of performing the V g -I d measured in the present embodiment uses a metal oxide in a channel formation region.
  • a transistor using a metal oxide for a channel formation region has a very small leakage current in a non-conduction state as compared with a transistor using Si for a channel formation region. Therefore, it may be difficult for a transistor using a metal oxide in a channel formation region to detect I cut by actual measurement.
  • the straight line indicating the DOSRAM data retention time (corresponding to 1 hour, 1 day, 10 days, 1 year, and 10 years) in FIG. 27 indicates I cut (0.7 fC described above) required for the transistor included in the DOSRAM for each retention time.
  • the DOSRAM retention characteristics were estimated from the Vg-Id measurement results (V sh , S value ) of 12 transistors. In any of the transistors, the DOSRAM retention characteristics were within a temperature range of ⁇ 40 ° C. to 85 ° C. It was confirmed that DOSRAM data retention for about two months or more is expected to be achieved.
  • the DOSRAM operating frequency is defined as the reciprocal of the DOSRAM data write cycle.
  • the data write cycle of DOSRAM is a parameter that is set according to the charging time of the capacitive element included in DOSRAM.
  • the time corresponding to 40% of the DOSRAM data write cycle is set as the charging time of the capacitor element included in the DOSRAM.
  • the DOSRAM operating frequency depends on the charging time of the capacitive element included in the DOSRAM. Therefore, when estimating the DOSRAM operating frequency, first, it is necessary to know in advance the charge duration of the capacitive element of the DOSRAM.
  • a state in which a potential of 0.55 V or more is applied to the capacitor element (retention capacitor 3.5 fF) included in the DOSRAM is defined as a “charged state” of the capacitor element. Therefore, in this embodiment, the time from the start of the data write operation of the DOSRAM until the potential applied to the capacitor reaches 0.55 V corresponds to the charge time of the capacitor included in the DOSRAM.
  • Figure 29 shows a V s -I d measurements of the transistors described above.
  • V gs the gate-source potential difference
  • V ds the drain-source potential difference
  • Equation (3) the charging time t of the capacitive element included in the DOSRAM can be expressed by Equation (3) below.
  • the state where the potential applied to the capacitive element having the storage capacitor of 3.5 fF is 0.55 V or more is defined as the “charged state” of the capacitive element. Therefore, by substituting 3.5 fF for C s in equation (3), +0.55 V for V cs, and the measured value of the transistor according to one embodiment of the present invention described above (see FIG. 29) for I d , The charging time t of the capacitive element included in the DOSRAM can be calculated.
  • FIG. 30 is a graph showing a curve represented by Expression (3), where V cs [V] is the horizontal axis and t [sec] is the vertical axis.
  • the curve is obtained by substituting 3.5 fF for C s in equation (3), +0.55 V for V cs , and the measured value in this example (see FIG. 29) for I d . It is the calculated value obtained.
  • FIG. 29 it can be confirmed that t tends to be shorter in a high temperature environment due to the influence of Id increasing in a high temperature environment.
  • a straight line of the charging time t at 85 ° C. is drawn.
  • the time t required for charging the capacitive element (retention capacity 3.5 fF) of the DOSRAM at 85 ° C. was estimated to be about 0.8 nsec.
  • V s -I d measurements from the charging time t [sec] which is calculated based on the data write cycle of DOSRAM defined in this embodiment of the transistor (12 elements) in accordance with one embodiment of the present invention (T / 0.4 [sec]) and the DOSRAM operating frequency (0.4 / t [Hz]) can be estimated.
  • Figure 31 shows a graph of the correlation of the V g -I d resulting threshold voltage than the measurement of the transistor (12 elements) in accordance with one embodiment of the present invention (V th) and the field effect mobility (MyuFE).
  • V g -I d measurements were carried out using the same elements as the transistor of performing the V s -I d measurements described above.
  • the measurement temperature, V s -I d Similarly measurement, -40 °C, 27 °C, was carried out at three levels of 85 ° C..
  • the measurement result at ⁇ 40 ° C. is plotted with “triangle mark”
  • the measurement result at 27 ° C. is plotted with “square mark”
  • the measurement result at 85 ° C. is plotted with “circle mark”.
  • Vth is on the horizontal axis and ⁇ FE is on the vertical axis.
  • V th of the transistor is negative shift, it can be confirmed tendency to ⁇ FE is gradually increased.
  • V th and ⁇ FE of a transistor have a correlation represented by the following expression (4) with I d in the linear region of the transistor.
  • C ox is the capacity of the gate insulator.
  • DOSRAM operating frequency it is described above that depend on the magnitude of I d of the transistor having the DOSRAM. Therefore, from Equation (4), it can be said that the DOSRAM operating frequency depends on the magnitudes of V th and ⁇ FE of the transistors included in the DOSRAM. That is, if the V th and ⁇ FE of a transistor are known, the operating frequency of the DOSRAM having the transistor can be predicted to some extent.
  • FIG. 31 in order to show the correspondence between V th and ⁇ FE of a transistor and the DOSRAM operating frequency having the transistor, a straight line is drawn at a location roughly corresponding to the DOSRAM operating frequency of 0.1 GHz.

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Abstract

要約書 良好な電気特性を有する半導体装置を提供する。 トランジスタを有する半導体装置であって、 トランジスタは、 基板上の第１の導電体と、 第１の導 電体上の第１の絶縁体と、 第１の絶縁体上の酸化物と、 酸化物上の第２の絶縁体と、 第２の絶縁体上 の第２の導電体と、 第２の導電体上の第３の絶縁体と、 第３の絶縁体上の第４の絶縁体と、 第２の絶 縁体の側面、第２の導電体の側面、第３の絶縁体の側面に接して配置された第５の絶縁体と、酸化物、 第１の絶縁体、 第４の絶縁体および第５の絶縁体に接して配置された第６の絶縁体と、 を有し、 第１ の絶縁体と、 第６の絶縁体とは、 酸化物の側周辺領域で接し、 トランジスタは、 チャネル長およびチ ャネル幅が７ｎｍ以上７０ｎｍ以下のサイズにおいて、 －４０℃以上８５℃以下の環境下で、 動作周 波数が０．５ＧＨｚ以上であり、データ保持時間が０．５年以上である。

Description

半導体装置
　本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有するといえる場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタおよびメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照）。
　また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下端準位）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献２および特許文献３参照）。
　また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
特開２０１２−２５７１８７号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報
　本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
　本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、データの書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、動作周波数の高い半導体装置を提供することを課題の一とする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題のすべてを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、チャネル長およびチャネル幅が７ｎｍ以上７０ｎｍ以下のサイズにおいて、−４０℃以上８５℃以下の環境下で、動作周波数が０．５ＧＨｚ以上であり、データ保持時間が０．５年以上であることを特徴とする半導体装置である。
　また、上記態様において、トランジスタは、基板上に配置された第１の導電体と、第１の導電体の上に配置された第１の絶縁体と、第１の絶縁体の上に配置された酸化物と、酸化物の上に配置された第２の絶縁体と、第２の絶縁体の上に配置された第２の導電体と、第２の導電体の上に配置された第３の絶縁体と、第３の絶縁体の上の第４の絶縁体と、第２の絶縁体の側面、第２の導電体の側面、第３の絶縁体の側面に接して配置された第５の絶縁体と、酸化物、第１の絶縁体、第４の絶縁体および第５の絶縁体に接して配置された第６の絶縁体と、を有し、第１の絶縁体と、第６の絶縁体とは、酸化物の側周辺領域で接し、酸化物は、チャネルが形成される第１の領域と、第１の領域と隣接する第２の領域と、を有し、第１の領域は、第２の領域よりも高抵抗であり、かつ、第２の導電体と重畳していてもよい。
　また、上記態様において、酸化物は、側面と上面との間に曲率を有する面を有していてもよい。
　また、上記態様において、酸化物は、側面と上面との間に有する湾曲面の曲率半径が、３ｎｍ以上１０ｎｍ以下であってもよい。
　また、上記態様において、第１の絶縁体は、酸化ハフニウムであり、第５の絶縁体は、酸化アルミニウムであり、第６の絶縁体は、窒化シリコンであってもよい。
　また、上記態様において、酸化ハフニウムは、原子層堆積（ＡＬＤ）法により成膜され、酸化アルミニウムは、スパッタリング法により成膜され、窒化シリコンは、ＣＶＤ法により成膜されてもよい。
　また、上記態様において、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含んでいてもよい。
　本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。
　または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、動作周波数の高い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果のすべてを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る記憶装置の構成例を示すブロック図、回路図、および断面図。 本発明の一態様に係る記憶装置の構成を示すブロック図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面、および断面図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る記憶装置の構成例を示す断面図。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示すブロック図、回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示す回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 本発明の一態様に係る電子機器を示す図。 本実施例に係るトランジスタの電気特性、および半導体装置のデータ保持時間を示す図。 本実施例に係る半導体装置のデータ書き込み時に、各端子にかかる電位を示す図。 本実施例に係るトランジスタのＶｓ−Ｉｄ特性を示す図。 本実施例に係る半導体装置の充電時間を示す図。 本実施例に係るトランジスタの電気特性、および半導体装置の動作周波数を示す図。 本実施例に係る半導体装置のデータ保持時間と動作周波数の相関を示す図。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
　ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ドレインとソースとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、その閾値電圧（「Ｖｔｈ」ともいう）は、明示されている場合を除き、０Ｖよりも大きいものとする。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
　なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ　ＦＥＴ、あるいはＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　以下では、表示コントローラＩＣ、およびソースドライバＩＣなどに用いることができる、本発明の一態様に係る半導体装置を含むフレームメモリについて説明する。
　フレームメモリには、例えば、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを備えたＤＲＡＭ（ダイナミックランダムアクセスメモリ）を適用することができる。また、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ）を用いることができる。ここでは、ＯＳメモリの一例として、１Ｔ１Ｃ型のメモリセルを有するＲＡＭについて説明する。ここでは、このようなＲＡＭを、「ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ、ドスラム）」と呼ぶこととする。図１にＤＯＳＲＡＭの構成例、図２にＤＯＳＲＡＭの概略図を示す。
　ＯＳトランジスタを用いたＤＯＳＲＡＭは、Ｓｉトランジスタを用いたＤＲＡＭに準ずる高周波数動作と、Ｓｉトランジスタを用いたＤＲＡＭでは実現することが困難な長時間保持の双方を実現することができる。例えば、チャネル長およびチャネル幅が７ｎｍ以上７０ｎｍ以下のサイズにおいて、−４０℃以上８５℃以下の環境下で、動作周波数が０．３ＧＨｚ以上、好ましくは０．５ＧＨｚ以上１０ＧＨｚ以下であり、データ保持時間が１０００時間以上、好ましくは０．５年以上１００年以下のＤＯＳＲＡＭを実現することができる。
＜＜ＤＯＳＲＡＭ１４００＞＞
　図２に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ）を有する。
　行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
（ＭＣ−ＳＡアレイ１４２０）
　ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
　メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞−１４２５＜Ｎ−１＞を有する。図１（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図１（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
　図１（Ｂ）にメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線ＷＬに電気的に接続され、第１端子はビット線ＢＬＬ、ＢＬＲに電気的に接続され、第２端子は容量素子の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。
　図１（Ｃ）にトランジスタＭＷ１の一例を示す。トランジスタＭＷ１は、ワード線ＷＬ、ビット線ＢＬＬ、ＢＬＲ、容量ＣＳ１、および端子Ｂ１と電気的に接続するプラグまたは配線を有する。また、トランジスタＭＷ１はＯＳトランジスタである。なお、図１（Ｃ）に示すトランジスタＭＷ１は一例であり、この構成に限らない。設計に応じて、適宜、好適な構成とすればよい。また、トランジスタＭＷ１に用いることができるトランジスタは、後の実施の形態２で詳述する。
　トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
　トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
　センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞−１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。
　ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
　コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
（行回路１４１０）
　行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
　列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
（列回路１４１５）
　列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
　グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
　ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
　ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
　容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
　トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。そのため、ＤＯＳＲＡＭ１４００をフレームメモリとして用いることで、表示コントローラＩＣ、およびソースドライバＩＣの消費電力を削減することができる。また、この後、実施の形態２で説明するように、本発明の一態様に係るＯＳトランジスタは、高いオン電流と電界効果移動度を実現することができる。そのため、当該トランジスタを用いたＤＯＳＲＡＭは、高速でのデータ書き込み動作が可能である。すなわち、本発明の一態様に係るトランジスタを用いたＤＯＳＲＡＭは、Ｓｉトランジスタを用いたＤＲＡＭに準ずる高周波数動作と、Ｓｉトランジスタを用いたＤＲＡＭでは実現することが困難な長時間保持の双方を実現することができる。具体的には、本発明の一態様に係るＯＳトランジスタは、チャネル長およびチャネル幅が７ｎｍ以上７０ｎｍ以下のサイズにおいて、−４０℃以上８５℃以下の環境下で、動作周波数が０．３ＧＨｚ以上、好ましくは０．５ＧＨｚ以上１０ＧＨｚ以下であり、データ保持時間が１０００時間以上、好ましくは０．５年以上１００年以下のＤＯＳＲＡＭを実現することができる。これについては、後ほど、実施例で詳細を説明する。
　ＭＣ−ＳＡアレイ１４２０が積層構造であることによって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減されるので、表示コントローラＩＣ、およびソースドライバＩＣの消費エネルギーを低減できる。
　本実施の形態に示す構成は、他の実施の形態や実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、トランジスタＭＷ１などに用いることができるトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例１＞
　図３（Ａ）、図３（Ｂ）、および図３（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
　図３（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図３（Ｂ）、および図３（Ｃ）は当該半導体装置の断面図である。ここで、図３（Ｂ）は、図３（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図３（Ｃ）は、図３（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　本発明の一態様の半導体装置は、トランジスタ２００と、絶縁体２１０、絶縁体２１２、絶縁体２８０を有する。また、トランジスタ２００と電気的に接続し、配線として機能する導電体２０３（導電体２０３ａ、および導電体２０３ｂ）、およびプラグとして機能する導電体２５２（導電体２５２ａ、および導電体２５２ｂ）とを有する。
　なお、導電体２０３は、絶縁体２１２の開口の内壁に接して導電体２０３ａが形成され、さらに内側に導電体２０３ｂが形成されている。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０３ａおよび導電体２０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３ｂのみを設ける構成にしてもよい。
　また、導電体２５２は、絶縁体２８０の開口の内壁に接して形成されている。ここで、導電体２５２の上面の高さと、絶縁体２８０の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２５２が単層である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２５２は、２層以上の積層構造でもよい。
［トランジスタ２００］
　図３に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０の上に配置された導電体２６０（導電体２６０ａ、導電体２６０ｂ、および導電体２６０ｃ）と、導電体２６０の上に配置された絶縁体２７０と、絶縁体２７０の上に配置された絶縁体２７１と、少なくとも絶縁体２５０、および導電体２６０の側面に接して配置された絶縁体２７２と、酸化物２３０、および絶縁体２７２と接して配置された絶縁体２７４と、を有する。
　図３に示すように、トランジスタ２００は、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層構造の酸化物２３０を有する。図３に示すように、酸化物２３０ｂ下に、酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂに対する不純物の拡散を抑制することができる。同様にして、酸化物２３０ｂ上に、酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂに対する不純物の拡散を抑制することができる。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化していることが好ましい。換言すると、連続的に変化または連続接合していることが好ましい。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　なお、トランジスタ２００では、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではなく、３層以上の積層構造としてもよい。または、図５に示すように、酸化物２３０ａ、および酸化物２３０ｂの２層を積層する構造としてもよい。または、酸化物２３０ｂのみの単層構造としてもよい。また、トランジスタ２００では、導電体２６０ａ、導電体２６０ｂ、および導電体２６０ｃを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２６０ｃのみを設ける構成にしてもよい。
　なお、トランジスタ２００では、上面視において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの４辺が重なるように形成されているが、本発明はこれに限られない。例えば、図４に示すように、酸化物２３０ｃは、絶縁体２５０と重なる領域にのみ形成される構成としてもよい。または、例えば、図６に示すように、上面視において、酸化物２３０ａ、酸化物２３０ｂよりも面積の大きい酸化物２３０ｃが、酸化物２３０ａおよび酸化物２３０ｂの上面および側面を包含する構成としてもよい。
　ここで、図３（Ｂ）に示すように、酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域（上面視において、絶縁体２５０と重なる領域の少なくとも一部）と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）との間に、領域２３２（領域２３２ａ、および領域２３２ｂ）を有する。
　領域２３１は、キャリア密度が高い、低抵抗化した領域である。また、チャネル形成領域として機能する領域は、領域２３１よりも、キャリア密度が低い領域である。
　また、領域２３２は、領域２３１よりもキャリア密度が低く、チャネル形成領域として機能する領域よりもキャリア密度が高い領域である。すなわち、領域２３２は、チャネル形成領域と、ソース領域またはドレイン領域との間の接合領域（ｊｕｎｃｔｉｏｎ　ｒｅｇｉｏｎ）としての機能を有する。
　領域２３２を設けることで、ソース領域またはドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域との間に高抵抗領域が形成されず、トランジスタのオン電流を大きくすることができる。
　また、領域２３２は、ゲート電極として機能する導電体２６０と重なる、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する場合がある。
　ソース領域またはドレイン領域として機能する領域２３１は、絶縁体２７４と接し、インジウムなどの金属元素、ならびに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３２、およびチャネル形成領域として機能する領域よりも大きいことが好ましい。
　領域２３２は、絶縁体２７２と重畳する領域を有する。領域２３２は、ソース領域またはドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域との間に配置しており、インジウムなどの金属元素、ならびに水素、および窒素などの不純物元素、の少なくとも一の濃度がチャネル形成領域として機能する領域よりも大きいことが好ましい。一方、インジウムなどの金属元素、ならびに水素、および窒素などの不純物元素、の少なくとも一の濃度がソース領域またはドレイン領域として機能する領域２３１よりも、小さいことが好ましい。
　チャネル形成領域として機能する領域は、導電体２６０と重畳する。チャネル形成領域として機能する領域は、領域２３２ａと、領域２３２ｂとの間に配置しており、インジウムなどの金属元素、ならびに水素、および窒素などの不純物元素、の少なくとも一の濃度がソース領域またはドレイン領域として機能する領域２３１、および領域２３２よりも、小さいことが好ましい。
　また、酸化物２３０において、ソース領域またはドレイン領域として機能する領域２３１、領域２３２、およびチャネル形成領域として機能する領域の境界は、明確に検出できない場合がある。各領域内で検出されるインジウムなどの金属元素、ならびに水素、および窒素などの不純物元素の少なくとも一の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう）していてもよい。つまり、ソース領域またはドレイン領域として機能する領域２３１から領域２３２へ、領域２３２からチャネル形成領域として機能する領域へと、チャネル形成領域として機能する領域に近い領域であるほど、インジウムなどの金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　また、図３（Ｂ）では、チャネル形成領域として機能する領域、およびソース領域又はドレイン領域として機能する領域２３１が、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃに形成されているが、これに限られることなく、例えばこれらの領域は少なくとも酸化物２３０ｂに形成されていればよい。また、図３（Ｂ）では、領域２３２が酸化物２３０ｂのみに形成されているが、これに限られることなく、酸化物２３０ａおよび／または酸化物２３０ｃに形成されていてもよい。また、図３（Ｂ）では、各領域の境界を、酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物２３０ｂの表面近傍では導電体２６０側に張り出し、酸化物２３０ａの下面近傍では、導電体２５２ａ側または導電体２５２ｂ側に後退する形状になる場合がある。
　なお、トランジスタ２００において、酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物および酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。したがって、酸素欠損が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の酸素欠損はできる限り低減されていることが好ましい。
　特に、酸化物２３０におけるチャネルが形成される領域と、ゲート絶縁体として機能する絶縁体２５０との界面に、酸素欠損が存在すると、電気特性の変動が生じやすく、また信頼性が悪くなる場合がある。
　そのため、酸化物２３０のチャネルが形成される領域と接する絶縁体２５０は、化学量論的組成を満たす酸素（過剰酸素ともいう）よりも多くの酸素を含むことが好ましい。つまり、絶縁体２５０が有する過剰酸素が、酸化物２３０のチャネルが形成される領域へと拡散することで、当該領域中の酸素欠損を低減することができる。
　また、絶縁体２５０と接して、絶縁体２７２を設けることが好ましい。例えば、絶縁体２７２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。絶縁体２７２が、酸素の拡散を抑制する機能を有することで、過剰酸素領域の酸素は絶縁体２７４側へ拡散することなく、効率よく酸化物２３０のチャネルが形成される領域へ供給される。したがって、酸化物２３０と、絶縁体２５０との界面における酸素欠損の形成が抑制され、トランジスタ２００の信頼性を向上させることができる。
　さらに、トランジスタ２００は、水または水素などの不純物の混入を防ぐバリア性を有する絶縁体で覆われていることが好ましい。バリア性を有する絶縁体とは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いた絶縁体である。また、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、トランジスタ２００を、絶縁体２２２上に設ける。また、トランジスタ２００を覆うように、絶縁体２７４を設ける。絶縁体２２２と、絶縁体２７４とが、トランジスタ２００の外縁で接する構造とすることで、トランジスタ２００を、バリア性を有する絶縁体で囲むことができる。当該構造により、水素、水などの不純物がトランジスタ２００に混入することを抑制することができる。または、絶縁体２２４、および絶縁体２５０に含まれる酸素が、トランジスタ２００から、外部へと拡散することを抑制することができる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　導電体２６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体２０５は、第２のゲート（バックゲートともいう）電極として機能する場合がある。例えば、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００の閾値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２６０に印加する電位が０Ｖのときのドレイン電流（Ｉｃｕｔ）を小さくすることができる。なお、本明細書等で、Ｉｃｕｔとは、トランジスタ２００のスイッチング動作を制御するゲート電極の電位が０Ｖのときのドレイン電流のことを指す。
　第２のゲート電極として機能する導電体２０５は、酸化物２３０および導電体２６０と重なるように配置する。また、導電体２０５は、導電体２０３の上に接して設けられることが好ましい。
　ここで、導電体２０５は、酸化物２３０におけるチャネルが形成される領域よりも、大きく設けるとよい。特に、導電体２０５は、酸化物２３０におけるチャネルが形成される領域のチャネル幅方向（Ｗ長方向）の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
　また、図３（Ａ）に示すように、導電体２０５は、酸化物２３０、および導電体２６０と重なるように配置する。ここで、酸化物２３０のチャネル幅方向の端部よりも外側の領域においても、導電体２０５は、導電体２６０と、重畳するように配置することが好ましい。つまり、酸化物２３０の側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
　上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０のチャネル形成領域を覆うことができる。
　つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。
　導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０５ａが形成され、さらに内側に導電体２０５ｂが形成されている。ここで、導電体２０５ａおよび導電体２０５ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５ａおよび導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５ｂのみを設ける構成にしてもよい。
　なお、導電体２０３は、導電体２６０と同様にチャネル幅方向に延伸されており、導電体２０５、すなわち第２のゲート電極に電位を印加する配線として機能する。ここで、第２のゲート電極の配線として機能する導電体２０３の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体２０５を設ける。導電体２０３上に導電体２０５を設けることで、第１のゲート電極、および配線としての機能を有する導電体２６０と、導電体２０３との距離を適宜設計することが可能となる。つまり、導電体２０３と導電体２６０の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体２０３と導電体２６０の間の寄生容量を低減し、絶縁耐圧を高めることができる。
　また、導電体２０３と導電体２６０の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体２０３と導電体２６０の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
　ここで、導電体２０５ａおよび導電体２０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。
　導電体２０５ａ、および導電体２０３ａが酸素の拡散を抑制する機能を持つことにより、導電体２０５ｂおよび導電体２０３ｂが酸化して導電率が低下することを防ぐことができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａ、および導電体２０３ａとしては、上記導電性材料を単層または積層とすればよい。これにより、絶縁体２１０より基板側から、水素、水などの不純物が、導電体２０３、および導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
　また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、導電体２０３ｂは、配線として機能するため、導電体２０５ｂより導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　特に、導電体２０３に、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、酸化物２３０に拡散することで、トランジスタ２００の特性を低下させる場合がある。そこで、絶縁体２１４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。
　絶縁体２１０および絶縁体２１４は、水または水素などの不純物が、基板側からトランジスタに混入するのを防ぐバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１０および絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０および絶縁体２１４よりトランジスタ側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１０および絶縁体２１４より基板側に、拡散するのを抑制することができる。
　また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電体２０３と導電体２０５の間に絶縁体２１４を設けることができる。ここで、導電体２０３ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
　また、層間膜として機能する絶縁体２１２、絶縁体２１６、および絶縁体２８０は、絶縁体２１０、または絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　例えば、絶縁体２１２、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
　ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体２２２が、酸素の拡散を抑制する機能を有することで、過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
　絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで、トランジスタの微細化、および高集積化が可能となる。特に、酸化アルミニウム、および酸化ハフニウム、などの、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部からの水素等の不純物の混入を防ぐ層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　なお、トランジスタ２００では、上面視において、絶縁体２２４の４辺が酸化物２３０の４辺と重なるように形成されているが、本発明はこれに限られない。例えば、図４乃至図６に示すように、上面視において、絶縁体２２４の４辺が酸化物２３０の４辺と重ならず、絶縁体２２４の面積が酸化物２３０の面積よりも大きい構成でもよい。
　酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。
　トランジスタ２００をオンさせると、領域２３１は、ソース領域、またはドレイン領域として機能する。一方、上面視において、酸化物２３０の絶縁体２５０と重なる領域の少なくとも一部は、チャネルが形成される領域として機能する。
　また、酸化物２３０ｂは、下方に酸化物２３０ａを有し、上方に酸化物２３０ｃを有する。酸化物２３０ａは、酸化物２３０ｂに入り込みうる不純物の拡散を抑制する機能を有する。また、酸化物２３０ｃは、酸化物２３０ｂに入りこみうる不純物の拡散を抑制する機能を有する。
　また、酸化物２３０の側面と、酸化物２３０の上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
　酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。例えば、チャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　酸化物２３０は、各金属元素の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの積層構造を有する場合、酸化物２３０ａまたは／および酸化物２３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａまたは／および酸化物２３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａまたは／および酸化物２３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　なお、酸化物２３０において、チャネル形成領域として機能する領域と、ソース領域またはドレイン領域として機能する領域２３１とでは、導電性が異なることが好ましい。具体的には、酸化物２３０において、ソース領域またはドレイン領域として機能する領域２３１は、チャネル形成領域として機能する領域よりも導電性が高いことが好ましい。
　ソース領域またはドレイン領域として機能する領域２３１は、酸化物２３０として設けられた金属酸化物に、インジウムなどの金属原子、または不純物を添加することで低抵抗化できる。なお、ソース領域またはドレイン領域として機能する領域２３１は、少なくとも、チャネル形成領域における酸化物２３０ｂよりも、導電性が高い。なお、領域２３１に不純物を添加するために、例えば、プラズマ処理、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、インジウムなどの金属元素、および不純物の少なくとも一であるドーパントを添加すればよい。
　つまり、領域２３１において、酸化物２３０のインジウムなどの金属元素の含有率を高くすることで、電子移動度を高くし、低抵抗化を図ることができる。
　または、酸化物２３０に接して、不純物となる元素を含む絶縁体２７４を成膜することで、領域２３１に、不純物を添加することができる。
　つまり、領域２３１は、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加することで低抵抗化される。このような元素としては、代表的には、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。よって、領域２３１は、上記元素の一つまたは複数を含む構成にすればよい。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好よしくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、導電体２６０ａ上の導電体２６０ｂ、および導電体２６０ｂ上の導電体２６０ｃを有する。導電体２６０ａは、導電性酸化物を用いることが好ましい。例えば、酸化物２３０として用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体２６０ａを設けることで、導電体２６０ｂへの酸素の透過を抑制し、酸化によって導電体２６０ｂの電気抵抗値が増加することを防ぐことができる。
　また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体２５０に酸素を添加し、酸化物２３０ｂに酸素を供給することが可能となる。これにより、酸化物２３０のチャネル形成領域の酸素欠損を低減することができる。
　導電体２６０ｂは、例えばタングステンなどの金属を用いることができる。また、導電体２６０ｂとして、導電体２６０ａに窒素などの不純物を添加して導電体２６０ａの導電性を向上できる導電体を用いてもよい。例えば導電体２６０ｂは、窒化チタンなどを用いることが好ましい。また、導電体２６０ｃは、例えばタングステンなどの金属を用いることができる。
　また、図３（Ｃ）に示すように、導電体２０５が、酸化物２３０におけるチャネル幅方向の端部よりも外側の領域において、延伸している場合、導電体２６０は、当該領域において、絶縁体２５０を介して、重畳していることが好ましい。つまり、酸化物２３０の側面の外側において、導電体２０５と、絶縁体２５０と、導電体２６０とは、積層構造を形成することが好ましい。
　上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０のチャネル形成領域を覆うことができる。
　つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　また、導電体２６０ｃの上に、ハードマスクとして機能する絶縁体２７０を配置してもよい。絶縁体２７０を設けることで、導電体２６０の加工の際、導電体２６０の側面が略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体をこのような形状に加工することで、次に形成する絶縁体２７２を所望の形状に形成することができる。
　また、絶縁体２７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
　また、絶縁体２７０の上に、絶縁体２７１を配置してもよい。絶縁体２７１を設けることで、酸化物２３０のチャネル形成領域上に形成される構造物の膜厚が厚くなる。そのため、酸化物２３０に接して、不純物となる元素を含む絶縁体２７４を成膜した場合、酸化物２３０のチャネル形成領域を除く領域（すなわち、ソース領域またはドレイン領域として機能する領域２３１）に、選択的に不純物を添加することができる。
　また、バリア膜として機能する絶縁体２７２を、絶縁体２５０、導電体２６０、および絶縁体２７０の側面に接して設ける。
　ここで、絶縁体２７２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２５０中の酸素が外部に拡散することを防ぐことができる。また、絶縁体２５０の端部などから酸化物２３０に水素、水などの不純物が混入するのを抑制することができる。
　絶縁体２７０および絶縁体２７２を設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体２６０の上面と側面および絶縁体２５０の側面を覆うことができる。これにより、導電体２６０および絶縁体２５０を介して、水または水素などの不純物が酸化物２３０に混入することを防ぐことができる。したがって、絶縁体２７０は、ゲート電極の上面を保護するトップバリアとしての機能を有する。また、絶縁体２７２は、ゲート電極およびゲート絶縁体の側面を保護するサイドバリアとしての機能を有する。
　また、トランジスタが微細化され、チャネル長が１０ｎｍ以上３０ｎｍ以下程度に形成されている場合、トランジスタ２００の周辺に設けられる構造体に含まれる不純物元素が拡散し、酸化物２３０のソース領域とドレイン領域と、が電気的に導通する恐れがある。
　そこで、本実施の形態に示すように、絶縁体２７２を形成することにより、絶縁体２５０および導電体２６０に水素、水などの不純物が混入するのを抑制し、かつ、絶縁体２５０中の酸素が外部に拡散することを防ぐことができる。したがって、第１のゲート電位が０Ｖのときに、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。
　絶縁体２７４は、絶縁体２７１、絶縁体２７２、酸化物２３０および絶縁体２２４を覆って設ける。ここで、絶縁体２７４は、絶縁体２７１および絶縁体２７２の上面に接し、かつ絶縁体２７２の側面に接して設けられる。
　また、絶縁体２７４は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２７４として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体２７４を形成することで、絶縁体２７４を透過して酸素が混入し、ソース領域または／およびドレイン領域の酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体２７４を透過して水または水素などの不純物が混入し、ソース領域または／およびドレイン領域が過剰にチャネル形成領域側に拡張するのを防ぐことができる。
　なお、絶縁体２７４を成膜することにより、ソース領域およびドレイン領域を設ける場合、絶縁体２７４は、水素および窒素の少なくとも一方を有することが好ましい。水素、または窒素などの不純物を有する絶縁体を絶縁体２７４に用いることで、水素または窒素などの不純物を酸化物２３０に添加して、酸化物２３０において、ソース領域およびドレイン領域を形成することができる。
　絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０の上に絶縁体２１０と同様の絶縁体を設けてもよい。
　また、絶縁体２８０および絶縁体２７４に形成された開口に、導電体２５２ａおよび導電体２５２ｂを配置する。導電体２５２ａおよび導電体２５２ｂは、導電体２６０を挟んで対向して設ける。なお、導電体２５２ａおよび導電体２５２ｂの上面の高さは、絶縁体２８０の上面と、同一平面上としてもよい。
　導電体２５２ａは、トランジスタ２００のソース領域およびドレイン領域の一方として機能する領域２３１ａと接しており、導電体２５２ｂはトランジスタ２００のソース領域およびドレイン領域の他方として機能する領域２３１ｂと接している。よって、導電体２５２ａはソース電極およびドレイン電極の一方として機能でき、導電体２５２ｂはソース電極およびドレイン電極の他方として機能できる。ソース領域およびドレイン領域は低抵抗化されているので、当該領域と導電体２５２ａ、および導電体２５２ｂとの接触抵抗を低減し、トランジスタ２００のオン電流を大きくすることができる。
　なお、絶縁体２８０および絶縁体２７４の開口の内壁に接して導電体２５２ａが形成されている。当該開口の底部の少なくとも一部には酸化物２３０のソース領域またはドレイン領域の一方として機能する領域２３１ａが位置しており、導電体２５２ａが領域２３１ａと接する。同様に、絶縁体２８０および絶縁体２７４の開口の内壁に接して導電体２５２ｂが形成されている。当該開口の底部の少なくとも一部には酸化物２３０のソース領域またはドレイン領域の他方として機能する領域２３１ｂが位置しており、導電体２５２ｂが領域２３１ｂと接する。
　ここで、導電体２５２ａ（導電体２５２ｂ）は、少なくとも酸化物２３０の上面と接し、さらに酸化物２３０の側面と接することが好ましい。特に、導電体２５２ａ（導電体２５２ｂ）は、酸化物２３０のチャネル幅方向と交わる側面において、Ａ３側の側面、およびＡ４側の側面の双方または一方と接することが好ましい。また、導電体２５２ａ（導電体２５２ｂ）が、酸化物２３０のチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と接する構成にしてもよい。このように、導電体２５２ａ（導電体２５２ｂ）が酸化物２３０の上面に加えて、酸化物２３０の側面と接する構成にすることにより、導電体２５２ａ（導電体２５２ｂ）と酸化物２３０のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２５２ａ（導電体２５２ｂ）と酸化物２３０の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
　導電体２５２ａおよび導電体２５２ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体２５２ａおよび導電体２５２ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　導電体２５２を積層構造とする場合、絶縁体２７４、および絶縁体２８０と接する導電体には、導電体２０５ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０より上層から水素、水などの不純物が、導電体２５２ａおよび導電体２５２ｂを通じて酸化物２３０に混入するのを抑制することができる。
　また、図示しないが、導電体２５２ａの上面、および導電体２５２ｂの上面に接して、配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、導電体２０３などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、導電体または半導体が設けられた絶縁体基板、導電体または絶縁体が設けられた半導体基板、半導体または絶縁体が設けられた導電体基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
　また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
　可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフイン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　ここで、ゲート絶縁体として機能する絶縁体には、比誘電率の高いｈｉｇｈ−ｋ材料を用いることで、トランジスタの微細化、および高集積化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
　また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　例えば、絶縁体２２２、絶縁体２１４、および絶縁体２１０として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。なお、絶縁体２２２、絶縁体２１４、および絶縁体２１０は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
　例えば、絶縁体２１２、絶縁体２１６、絶縁体２２０、絶縁体２２４、および、絶縁体２５０、としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
　例えば、ゲート絶縁体として機能する絶縁体２２４および絶縁体２５０において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物２３０と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物２３０に混入することを抑制することができる。一方、絶縁体２２４および絶縁体２５０において、酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。当該トラップセンターは、電子を捕獲することでトランジスタの閾値電圧をプラス方向に変動させることができる場合がある。
　絶縁体２１２、絶縁体２１６、絶縁体２７１、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１２、絶縁体２１６、絶縁体２７１、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体２１２、絶縁体２１６、絶縁体２７１、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　絶縁体２７０、および絶縁体２７２としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体２７０および絶縁体２７２としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体２６０ａ、導電体２６０ｂ、導電体２６０ｃ、導電体２０３ａ、導電体２０３ｂ、導電体２０５ａ、導電体２０５ｂ、導電体２５２ａ、および導電体２５２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。以下では、本発明の一態様に係る酸化物２３０に適用可能な金属酸化物について説明する。
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。その他の元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。したがって、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　なお、上記酸化物半導体をトランジスタに用いることで、オン電流が大きく、高い電界効果移動度のトランジスタを実現することができる。また、極めてオフ電流が小さいトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア密度を低くするためには、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体をチャネル形成領域に用いたトランジスタは、ノーマリーオン特性になりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体をチャネル形成領域に用いたトランジスタはノーマリーオン特性になりやすい。したがって、当該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物半導体をチャネル形成領域に用いたトランジスタはノーマリーオン特性になりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜半導体装置の構成例２＞
　以下では、図４を用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　図４（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図４（Ｂ）、および図４（Ｃ）は当該半導体装置の断面図である。ここで、図４（Ｂ）は、図４（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図４（Ｃ）は、図４（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　なお、図４に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
　以下、トランジスタ２００の構成について、それぞれ図４を用いて説明する。なお、本項目においても、トランジスタ２００の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
［トランジスタ２００］
　図４に示すように、トランジスタ２００は、＜半導体装置の構成例１＞に示した半導体装置とは、絶縁体２２４と酸化物２３０の形状が異なる。
　具体的には、図４に示すように、上面視において、絶縁体２２４の４辺と酸化物２３０の４辺とが重なっておらず、絶縁体２２４の面積が酸化物２３０の面積よりも大きい。また、絶縁体２５０と重なる領域において、酸化物２３０ｂ上に、酸化物２３０ｃが設けられている。
　上述のように、図４で示すトランジスタ２００は、＜半導体装置の構成例１＞で説明したトランジスタ２００と異なり、上面視における絶縁体２２４の面積が、酸化物２３０の面積よりも大きい。そのため、図４で示すトランジスタ２００の絶縁体２２４は、＜半導体装置の構成例１＞で説明したトランジスタ２００の絶縁体２２４よりも多くの過剰酸素を有することができ、酸化物２３０に対してより多くの酸素を供給することができる。その結果、図４で示すトランジスタ２００は、チャネル形成領域に酸素欠陥の少ない酸化物２３０を有することができ、良好な電気特性と信頼性を提供することができる。
　なお、図４（Ｂ）および図４（Ｃ）において、絶縁体２２４の厚さが、酸化物２３０と重なる領域よりも酸化物２３０と重ならない領域のほうが薄く示されているが、この限りではない。絶縁体２２４の厚さが、酸化物２３０と重なる領域と重ならない領域とで、同程度であってもよい。
　また、上述したように、絶縁体２５０と重なる領域において、酸化物２３０ｂ上に、酸化物２３０ｃが設けられている。当該構造とすることで、絶縁体２５０より上部から、チャネル形成領域を有する酸化物２３０ｂに、不純物が混入するのを抑制することができる。
　酸化物２３０ａの側面と酸化物２３０ｂの側面は同一面上となるように、設けられていることが好ましい。また、酸化物２３０ｃの側面は、絶縁体２５０、導電体２６０、および絶縁体２７０の側面と同一面上となるように、設けられていることが好ましい。
　また、トランジスタ２００のチャネル形成領域は、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃのすべてに形成されてもよいが、これに限られない。例えば、当該領域は、少なくとも酸化物２３０ｂに形成されていればよい。また、トランジスタ２００のソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）は、酸化物２３０ａと酸化物２３０ｂの双方に形成されてもよいが、これに限られない。例えば、当該領域は、少なくとも酸化物２３０ｂに形成されていればよい。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化していることが好ましい。換言すると、連続的に変化または連続接合していることが好ましい。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物２３０ｂに形成されるナローギャップ部分となる。酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
＜半導体装置の構成例３＞
　以下では、図５を用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　図５（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図５（Ｂ）、および図５（Ｃ）は当該半導体装置の断面図である。ここで、図５（Ｂ）は、図５（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図５（Ｃ）は、図５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　なお、図５に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
　以下、トランジスタ２００の構成について、それぞれ図５を用いて説明する。なお、本項目においても、トランジスタ２００の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
［トランジスタ２００］
　図５に示すように、トランジスタ２００は、＜半導体装置の構成例１＞に示した半導体装置とは、絶縁体２２４の形状と酸化物２３０の構成が異なる。
　具体的には、図５に示すように、上面視において、絶縁体２２４の４辺と酸化物２３０の４辺とが重なっておらず、絶縁体２２４の面積が酸化物２３０の面積よりも大きい。また、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、の２層構造を有する。
　上述のように、図５で示すトランジスタ２００は、＜半導体装置の構成例１＞で説明したトランジスタ２００と異なり、上面視における絶縁体２２４の面積が、酸化物２３０の面積よりも大きい。そのため、図５で示すトランジスタ２００の絶縁体２２４は、＜半導体装置の構成例１＞で説明したトランジスタ２００の絶縁体２２４よりも多くの過剰酸素を有することができ、酸化物２３０に対してより多くの酸素を供給することができる。その結果、図５で示すトランジスタ２００は、チャネル形成領域に酸素欠陥の少ない酸化物２３０を有することができ、良好な電気特性と信頼性を提供することができる。
　なお、図５（Ｂ）および図５（Ｃ）において、絶縁体２２４の厚さが、酸化物２３０と重なる領域よりも酸化物２３０と重ならない領域のほうが薄く示されているが、この限りではない。絶縁体２２４の厚さが、酸化物２３０と重なる領域と重ならない領域とで、同程度であってもよい。
　また、図５に示すように、酸化物２３０が、酸化物２３０ａおよび酸化物２３０ｂの２層構造の場合、トランジスタ２００のチャネル形成領域、およびソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）は、酸化物２３０ａと酸化物２３０ｂの双方に形成されてもよいが、これに限られない。例えば、これらの領域は、少なくとも酸化物２３０ｂに形成されていればよい。
　また、図５に示すように、酸化物２３０が、酸化物２３０ａおよび酸化物２３０ｂの２層構造の場合、酸化物２３０ａの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。言い換えると、酸化物２３０ａの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物２３０ａ、および酸化物２３０ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化していることが好ましい。換言すると、連続的に変化または連続接合していることが好ましい。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物２３０ｂに形成されるナローギャップ部分となる。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
＜半導体装置の構成例４＞
　以下では、図６を用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　図６（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図６（Ｂ）、および図６（Ｃ）は当該半導体装置の断面図である。ここで、図６（Ｂ）は、図６（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図６（Ｃ）は、図６（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　なお、図６に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
　以下、トランジスタ２００の構成について、それぞれ図６を用いて説明する。なお、本項目においても、トランジスタ２００の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
［トランジスタ２００］
　図６に示すように、トランジスタ２００は、＜半導体装置の構成例１＞に示した半導体装置とは、絶縁体２２４と酸化物２３０の形状が異なる。
　具体的には、図６に示すように、上面視において、絶縁体２２４の４辺と酸化物２３０の４辺とが重なっておらず、絶縁体２２４の面積が酸化物２３０の面積よりも大きい。また、酸化物２３０ｃが、酸化物２３０ａおよび酸化物２３０ｂを覆って設けられている。
　上述のように、図６で示すトランジスタ２００は、＜半導体装置の構成例１＞で説明したトランジスタ２００と異なり、上面視における絶縁体２２４の面積が、酸化物２３０の面積よりも大きい。そのため、図６で示すトランジスタ２００の絶縁体２２４は、＜半導体装置の構成例１＞で説明したトランジスタ２００の絶縁体２２４よりも多くの過剰酸素を有することができ、酸化物２３０に対してより多くの酸素を供給することができる。その結果、図６で示すトランジスタ２００は、チャネル形成領域に酸素欠陥の少ない酸化物２３０を有することができ、良好な電気特性と信頼性を提供することができる。
　なお、図６（Ｂ）および図６（Ｃ）において、絶縁体２２４の厚さが、酸化物２３０と重なる領域よりも酸化物２３０と重ならない領域のほうが薄く示されているが、この限りではない。絶縁体２２４の厚さが、酸化物２３０と重なる領域と重ならない領域とで、同程度であってもよい。
　また、上述したように、酸化物２３０ｃが、酸化物２３０ａおよび酸化物２３０ｂを覆って設けられている。つまり、酸化物２３０ｂは、酸化物２３０ａ、および酸化物２３０ｃにより包囲されている。当該構造とすることで、酸化物２３０ｂに、外部から不純物が混入するのを抑制することができる。
　酸化物２３０ａの側面と酸化物２３０ｂの側面は同一面上となるように、設けられていることが好ましい。また、酸化物２３０ｃは、酸化物２３０ａおよび酸化物２３０ｂを覆って形成されることが好ましい。例えば、酸化物２３０ｃは、酸化物２３０ａの側面、酸化物２３０ｂの上面および側面、ならびに絶縁体２２４の上面の一部に接して形成される。ここで、酸化物２３０ｃを上面から見ると、酸化物２３０ｃの側面は、酸化物２３０ａおよび酸化物２３０ｂの側面の外側に位置する。当該構造とすることで、トランジスタ２００が、導電体２５２と電気的に接続する場合、絶縁体２２４上においても、酸化物２３０ｃを介して導通するため、オーミック接触が良好となる。
　また、トランジスタ２００のチャネル形成領域、およびソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）は、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃのすべてに形成されてもよいが、これに限られない。例えば、これらの領域は、少なくとも酸化物２３０ｂに形成されていればよい。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化していることが好ましい。換言すると、連続的に変化または連続接合していることが好ましい。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物２３０ｂに形成されるナローギャップ部分となる。酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
＜半導体装置の変形例＞
　以下では、図１６を用いて、本実施の形態に示すトランジスタの変形例について説明する。
　図１６（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１６（Ｂ）は、図１６（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１６（Ｃ）は、図１６（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ２００は、一つのゲート電極に対して複数のチャネル形成領域を有するところが、図３（Ａ）、図３（Ｂ）、および図３（Ｃ）に示すトランジスタ２００の構成と異なる。トランジスタ２００は、複数のチャネル形成領域を有することで大きなオン電流を得ることができる。また、それぞれのチャネル形成領域は、ゲート電極で覆われた構造、つまりｓ−ｃｈａｎｎｅｌ構造となっているため、それぞれのチャネル形成領域において大きなオン電流を得ることができる。なお、図１６は、３つのチャネル形成領域を有する一例を示すが、チャネル形成領域の数はこれに限定されない。その他の構成は、上述の図３（Ａ）、図３（Ｂ）、および図３（Ｃ）に示したトランジスタ２００の構成を参酌する。
＜半導体装置の作製方法＞
　次に、本発明の一態様に係るトランジスタ２００を有する半導体装置について、作製方法を図７乃至図１５を用いて説明する。また、図７乃至図１５において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は、各図の（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）は、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整にかかる時間の分、成膜にかかる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
　次に絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁体２１２に絶縁体２１０に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
　開口の形成後に、導電体２０３ａとなる導電膜を成膜する。当該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０３ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０３ａとなる導電膜として、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２０３ａとしてこのような金属窒化物を用いることにより、後述する導電体２０３ｂで銅など拡散しやすい金属を用いても、当該金属が導電体２０３ａから外に拡散するのを防ぐことができる。
　次に、導電体２０３ａとなる導電膜上に、導電体２０３ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０３ｂとなる導電膜として、銅などの低抵抗導電性材料を成膜する。
　次に、ＣＭＰ処理を行うことで、導電体２０３ａとなる導電膜、ならびに導電体２０３ｂとなる導電膜の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導電体２０３ａとなる導電膜、ならびに導電体２０３ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０３ａおよび導電体２０３ｂを含む導電体２０３を形成することができる（図７参照）。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。
　次に、導電体２０３上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体２０３ｂに銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁体２１４および絶縁体２１６に、導電体２０３に達する開口を形成する。開口の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　開口の形成後に、導電体２０５ａとなる導電膜を成膜する。導電体２０５ａとなる導電膜は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５ａとなる導電膜として、スパッタリング法によって窒化タンタルを成膜する。
　次に、導電体２０５ａとなる導電膜上に、導電体２０５ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５ｂとなる導電膜として、ＣＶＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
　次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電膜、ならびに導電体２０５ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａ、および導電体２０５ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０５ａおよび導電体２０５ｂを含む導電体２０５を形成することができる（図７参照）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、絶縁体２２０として、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　特に、絶縁体２２２として、ＡＬＤ法により、酸化ハフニウムを形成することが好ましい。ＡＬＤ法により成膜された酸化ハフニウムは、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水は、トランジスタ２００の内側へ拡散することなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
　本実施の形態では、絶縁体２２２として、ＡＬＤ法によって酸化ハフニウムを成膜する。
　次に、絶縁体２２２上に絶縁膜２２４Ａを成膜する（図７参照）。絶縁膜２２４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、絶縁膜２２４Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
　上記加熱処理によって、絶縁膜２２４Ａに含まれる水素や水などの不純物を除去することなどができる。
　または、加熱処理として、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることにより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁膜２２４Ａ内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、加熱処理は行わなくてもよい場合がある。
　また、加熱処理は、絶縁体２２０成膜後、および絶縁体２２２の成膜後のそれぞれに行うこともできる。当該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
　本実施の形態では、加熱処理として、絶縁膜２２４Ａ成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、絶縁膜２２４Ａ上に、酸化物２３０ａとなる酸化膜２３０Ａと、酸化物２３０ｂとなる酸化膜２３０Ｂと、酸化物２３０ｃとなる酸化膜２３０Ｃと、を順に成膜する（図８参照）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２３０Ｃ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍、および酸化膜２３０Ｂと酸化膜２３０Ｃとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２３０Ｃの成膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜の成膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁膜２２４Ａに供給される場合がある。なお、酸化膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
　また、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化膜２３０Ｂに供給される場合がある。そのため、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　例えば、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜してもよい。こうすることで、酸化膜２３０Ｂ（スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜）に含まれる酸素が、酸化膜２３０Ｃを介して外部に拡散するのを抑制することができる。また、外部からの水素や水などの不純物が酸化膜２３０Ｂに混入するのを、酸化膜２３０Ｃによって防ぐことができる。
　また、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜し、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜し、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜することで、酸化膜２３０Ａおよび酸化膜２３０Ｃの伝導帯下端のエネルギーを、酸化膜２３０Ｂの伝導帯下端のエネルギーより高くすることができる。言い換えれば、酸化膜２３０Ａおよび酸化膜２３０Ｃの電子親和力を、酸化膜２３０Ｂの電子親和力よりも小さくすることができる。酸化膜２３０Ｂは、後にトランジスタのキャリアの主たる経路となるため、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２３０Ｃを上記構成とすることで、埋め込みチャネル構造を形成することができる。そのため、酸化膜２３０Ｂを、絶縁体２２４と酸化膜２３０Ａとの界面および酸化膜２３０Ｃと絶縁体２５０との界面から遠ざけることができる。したがって、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２３０Ｃを上記構成としたトランジスタは、当該界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２３０Ｃ中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２３０Ｃを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃを形成する（図９参照）。なお、本工程によって、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃと重なっていない領域における絶縁膜２２４Ａの膜厚が薄くなる場合がある。
　ここで、酸化物２３０は、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０の側面は、絶縁体２２２に対し、略垂直であることが好ましい。酸化物２３０の側面が、絶縁体２２２に対し、略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。なお、酸化物２３０の側面と絶縁体２２２の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物２３０の側面と絶縁体２２２の上面のなす角は大きいほど好ましい。
　また、酸化物２３０の側面と、酸化物２３０の上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
　なお、端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行うことができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０Ｃ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２３０Ｃのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。上記酸化膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型ブラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　また、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
　上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液などを用いたウエット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウエット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
　続いて、加熱処理を行ってもよい。加熱処理の条件は、前述の加熱処理の条件を用いることができる。
　次に、絶縁体２２２、および酸化物２３０の上に、絶縁膜２５０Ａ、導電膜２６０Ａ、導電膜２６０Ｂ、導電膜２６０Ｃ、絶縁膜２７０Ａ、および絶縁膜２７１Ａを順に成膜する（図１０参照）。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。本実施の形態では、絶縁膜２５０Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。
　なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、当該酸素プラズマに絶縁膜２５０Ａを曝すことで、絶縁膜２５０Ａ、および酸化物２３０へ酸素を導入することができる。
　また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁膜２５０Ａの水分濃度および水素濃度を低減させることができる。
　導電膜２６０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。ここで、例えば、酸化物２３０として用いることができる酸化物半導体は、低抵抗化処理を施すことで、導電性酸化物となる。そこで、導電膜２６０Ａとして、酸化物２３０として用いることができる酸化物を成膜し、後の工程で当該酸化物を低抵抗化してもよい。なお、導電膜２６０Ａに、酸化物２３０として用いることができる酸化物を、酸素を含む雰囲気において、スパッタリング法を用いて成膜することで、絶縁体２５０に酸素を添加することができる。絶縁体２５０に酸素を添加することで、添加された酸素は、絶縁体２５０を介して、酸化物２３０に酸素を供給することが可能となる。本実施の形態では、導電膜２６０Ａとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いたスパッタリング法によって、上述した酸化膜２３０Ｃと同じ膜を成膜する。
　導電膜２６０Ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。また、導電膜２６０Ａに酸化物２３０として用いることができる酸化物半導体を用いた場合、導電膜２６０Ｂをスパッタリング法で成膜することで、導電膜２６０Ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。当該ＯＣ電極上の導電体上に、さらに導電体をスパッタリング法などによって成膜してもよい。本実施の形態では、導電膜２６０Ｂとして、スパッタリング法によって窒化チタンを成膜する。
　導電膜２６０Ｃは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。本実施の形態では、導電膜２６０Ｃとして、スパッタリング法によってタングステンを成膜する。
　続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。なお、加熱処理は行わなくてもよい場合がある。
　絶縁膜２７０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。本実施の形態では、絶縁膜２７０Ａとして、ＡＬＤ法によって酸化アルミニウムを成膜する。絶縁膜２７０Ａとして酸化アルミニウムを成膜することによって、外部からの水素や水などの不純物が、絶縁膜２７０Ａよりも下層に混入するのを抑制することができる。また、酸化物２３０や絶縁体２５０などに含まれる酸素が、絶縁膜２７０Ａの外部に流出するのを抑制することができる。
　絶縁膜２７１Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。本実施の形態では、絶縁膜２７１Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁膜２７１Ａを、エッチングし、絶縁体２７１を形成する。続いて、絶縁体２７１をマスクとして、絶縁膜２５０Ａ、導電膜２６０Ａ、導電膜２６０Ｂ、導電膜２６０Ｃ、および絶縁膜２７０Ａを、エッチングし、絶縁体２５０、導電体２６０（導電体２６０ａ、導電体２６０ｂ、および導電体２６０ｃ）、および絶縁体２７０を形成する（図１１参照）。絶縁体２５０、導電体２６０ａ、導電体２６０ｂ、導電体２６０ｃ、絶縁体２７０、および絶縁体２７１は、少なくとも一部が、導電体２０５および酸化物２３０と重なるように形成する。
　また、絶縁体２５０の側面、導電体２６０ａの側面、導電体２６０ｂの側面、導電体２６０ｃの側面、および絶縁体２７０の側面は、同一面内であることが好ましい。
　また、絶縁体２５０の側面、導電体２６０ａの側面、導電体２６０ｂの側面、導電体２６０ｃの側面、および絶縁体２７０の側面が共有する同一面は、基板に対し、略垂直であることが好ましい。つまり、断面形状において、絶縁体２５０、導電体２６０ａ、導電体２６０ｂ、導電体２６０ｃ、および絶縁体２７０の側面は、酸化物２３０の上面に対する角度が、鋭角、かつ大きいほど好ましい。なお、断面形状において、絶縁体２５０、導電体２６０ａ、導電体２６０ｂ、導電体２６０ｃ、および絶縁体２７０の側面と、酸化物２３０の上面のなす角が鋭角になる構成にしてもよい。その場合、絶縁体２５０、導電体２６０ａ、導電体２６０ｂ、導電体２６０ｃ、および絶縁体２７０の側面と、酸化物２３０の上面のなす角は大きいほど好ましい。
　また、上記エッチングにより、酸化物２３０の絶縁体２５０と重ならない領域の上部がエッチングされる場合がある。この場合、酸化物２３０の絶縁体２５０と重なる領域の膜厚が、絶縁体２５０と重ならない領域の膜厚より厚くなる場合がある。
　次に、絶縁体２２２、絶縁体２２４、酸化物２３０、絶縁体２５０、導電体２６０、絶縁体２７０、および絶縁体２７１を覆って、絶縁膜２７２Ａを成膜する（図１２参照）。絶縁膜２７２Ａとして、スパッタリング装置により成膜することが好ましい。スパッタリング法を用いることで、容易に絶縁膜２７２Ａと接する絶縁体２５０、および絶縁体２２４に過剰酸素領域を形成することができる。
　ここで、スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
　プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を通過し、被成膜面と接する絶縁体２５０、および絶縁体２２４に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁体２５０、および絶縁体２２４内部まで到達する。イオンが絶縁体２５０、および絶縁体２２４に取り込まれることにより、イオンが取り込まれた領域が絶縁体２５０、および絶縁体２２４に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２５０、および絶縁体２２４に過剰酸素領域が形成される。
　絶縁体２５０、および絶縁体２２４に過剰な酸素を導入することで、過剰酸素領域を形成することができる。絶縁体２５０、および絶縁体２２４の過剰な酸素は、酸化物２３０に供給され、酸化物２３０の酸素欠損を補填することができる。
　したがって、絶縁膜２７２Ａを成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁膜２７２Ａを成膜しながら、絶縁体２５０、および絶縁体２２４に酸素を導入することができる。例えば、絶縁膜２７２Ａに、バリア性を有する酸化アルミニウムを用いることで、絶縁体２５０に導入した過剰酸素を、効果的に封じ込めることができる。
　また、絶縁膜２７２Ａの成膜は、ＡＬＤ法を用いてもよい。ＡＬＤ法を用いることで、絶縁体２５０、導電体２６０、絶縁体２７０、および絶縁体２７１の側面に対して、より被覆性が良好な絶縁膜２７２Ａを成膜することができる。本実施の形態では、絶縁膜２７２Ａとして、ＡＬＤ法によって酸化アルミニウムを成膜する。絶縁膜２７２Ａとして酸化アルミニウムを成膜することによって、外部からの水素や水などの不純物が、絶縁膜２７２Ａよりも下層に混入するのを抑制することができる。また、酸化物２３０や絶縁体２５０などに含まれる酸素が、絶縁膜２７２Ａの外部に流出するのを抑制することができる。
　次に、絶縁膜２７２Ａに異方性のエッチング処理を行い、絶縁体２５０、導電体２６０、および絶縁体２７０の側面に接して、絶縁体２７２を形成する（図１３参照）。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された当該絶縁膜を除去して、絶縁体２７２を自己整合的に形成することができる。
　ここで、絶縁体２７１の膜厚を絶縁膜２７２Ａの膜厚より厚く形成しておくことで、絶縁体２７１上部の絶縁膜２７２Ａが除去されても、絶縁体２７１、および絶縁体２７２を残存させることができる。また、絶縁体２５０、導電体２６０、絶縁体２７０、および絶縁体２７１からなる構造体の高さを、酸化物２３０の高さよりも、高くすることで、酸化物２３０の側面の絶縁膜２７２Ａを、除去することができる。さらに、酸化物２３０の端部をラウンド形状にしておくと、酸化物２３０の側面に接して成膜された絶縁膜２７２Ａを除去するための時間が短縮され、より容易に絶縁体２７２を形成することができる。
　また、図示しないが、酸化物２３０の側面にも絶縁膜２７２Ａが残存していてもよい。その場合、後の工程で成膜する層間膜などの被膜性を高めることができる。また、酸化物２３０の側面に絶縁体が残存することで、酸化物２３０に混入する水または水素などの不純物を低減し、酸化物２３０から酸素が外方拡散するのを防ぐことができる場合がある。
　酸化物２３０の側面に接して絶縁膜２７２Ａの残存した構造体が形成されていることで、後の工程で、不純物となる元素を含む絶縁体２７４を成膜し、酸化物２３０にソース領域、およびドレイン領域を形成する場合、絶縁体２２４と酸化物２３０との界面領域は、低抵抗化されないため、リーク電流の発生を抑制することができる。
　続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。
　次に、絶縁体２２２、絶縁体２２４、酸化物２３０、絶縁体２７２、絶縁体２７１を覆って、絶縁体２７４を成膜する（図１４参照）。
　酸化物２３０に接して、不純物となる元素を含む絶縁体２７４を成膜することで、酸化物２３０と絶縁体２７４とが接する領域に、不純物を添加することができる。
　酸化物２３０に接して、不純物となる元素を含む絶縁体２７４を成膜する場合、酸化物２３０と絶縁体２７４とが接する領域には、絶縁体２７４の成膜雰囲気に含まれる水素または窒素などの不純物元素が添加される。酸化物２３０の絶縁体２７４と接する領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。その際、絶縁体２７４と接しない、酸化物２３０と絶縁体２７２が重なる領域にも不純物が拡散することで、当該領域が低抵抗化される。
　よって、酸化物２３０の絶縁体２７４と接する領域（ソース領域およびドレイン領域）は、絶縁体２５０と接する領域（チャネル形成領域）より、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、チャネル形成領域の水素または窒素の濃度としては、酸化物２３０ｂの絶縁体２５０と重なる領域の中央近傍（例えば、酸化物２３０ｂの絶縁体２５０のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。
　なお、ソース領域およびドレイン領域は、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。よって、ソース領域およびドレイン領域は、上記元素の一つまたは複数を含む構成にすればよい。
　不純物となる元素を含む絶縁体２７４を成膜する場合、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　不純物となる元素を含む絶縁体２７４の成膜は、窒素または水素の少なくとも一方を含む雰囲気で行うことが好ましい。このような雰囲気で成膜を行うことで、酸化物２３０ｂおよび酸化物２３０ｃの絶縁体２５０と重ならない領域を中心に、酸素欠損を形成し、当該酸素欠損と窒素または水素などの不純物元素を結合させて、キャリア密度を高くすることができる。このようにして、低抵抗化された、ソース領域およびドレイン領域を形成することができる。絶縁体２７４としては、例えば、ＣＶＤ法を用いて、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを成膜することができる。本実施の形態では、絶縁体２７４として、ＣＶＤ法によって窒化シリコンを成膜する。
　したがって、本実施の形態に示す半導体装置の作製方法では、チャネル長が１０ｎｍから３０ｎｍ程度に微細化されたトランジスタでも、絶縁体２７４の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
　ここで、導電体２６０および絶縁体２５０の上面および側面を、絶縁体２７０および絶縁体２７２で覆っておくことで、窒素または水素などの不純物元素が、導電体２６０および絶縁体２５０に混入することを防ぐことができる。これにより、窒素または水素などの不純物元素が、導電体２６０および絶縁体２５０を通って、トランジスタ２００のチャネル形成領域に混入するのを防ぐことができる。したがって、良好な電気特性を有するトランジスタ２００を提供することができる。
　なお、上記において、絶縁体２７４の成膜による低抵抗化、を用いて、ソース領域およびドレイン領域を形成したが、本実施の形態はこれに限られるものではない。例えば、ドーパントの添加処理を行うことで、各領域を形成してもよい。また、プラズマ処理を用いてもよい。
　例えば、絶縁体２５０、導電体２６０、絶縁体２７２、絶縁体２７０、および絶縁体２７１をマスクとして、酸化物２３０にプラズマ処理を行ってもよい。プラズマ処理は、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素を含む雰囲気などで行えばよい。例えば、アルゴンガスと窒素ガスを用いてプラズマ処理を行えばよい。
　次に、絶縁体２７４の上に、絶縁体２８０となる絶縁膜を成膜する。絶縁体２８０となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、当該絶縁膜として、ＣＶＤ法によって酸化窒化シリコンを成膜する。
　次に、絶縁体２８０となる絶縁膜の一部を除去して、絶縁体２８０を形成する（図１４参照）。絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８０は、絶縁体２８０となる絶縁膜として成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体２８０の上面は必ずしも平坦性を有さなくてもよい。
　次に、絶縁体２８０および絶縁体２７４に、酸化物２３０のソース領域に達する開口と、酸化物２３０のドレイン領域に達する開口と、を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
　次に、導電体２５２ａ、および導電体２５２ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２５２ａ、および導電体２５２ｂとなる導電体として、ＣＶＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
　次に、ＣＭＰ処理を行うことで、導電体２５２ａ、および導電体２５２ｂとなる導電膜の一部を除去し、絶縁体２８０を露出する。その結果、上記開口のみに、当該導電膜が残存することで、上面が平坦な導電体２５２ａ、および導電体２５２ｂを形成することができる（図１５参照）。
　以上により、トランジスタ２００を有する半導体装置を作製することができる。図７乃至図１５に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作製することができる。
　本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例などに示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、半導体装置の一形態を、図１７を用いて説明する。
［記憶装置１］
　図１７に示す半導体装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図１７に示す半導体装置において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００の第１のゲートと電気的に接続され、配線３００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。
　図１７に示す半導体装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
　情報の書き込みおよび保持について説明する。まず、配線３００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、配線３００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のどちらかが与えられるものとする。その後、配線３００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
　トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
　次に情報の読み出しについて説明する。配線３００１に所定の電位（定電位）を与えた状態で、配線３００５に適切な電位（読み出し電位）を与えると、配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上の閾値電圧とは、トランジスタ３００を「導通状態」とするために必要な配線３００５の電位をいうものとする。したがって、配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
＜記憶装置１の構造＞
　本発明の一態様の半導体装置は、図１７に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数を定めることで、閾値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図１７に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体３２４の単位面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２４の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する、また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および該導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１７において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、ブラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５０、および導電体３５６上に、配線層を設けてもよい。例えば、図１７において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１７において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１７において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
　また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、およびトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、完全に分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図１７に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ２００の上方には、絶縁体２８０を設ける。
　絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
　また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２２０、絶縁体２２２、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
　導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
　また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子１００の電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
　導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図１７では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、導電体１１２、および導電体１１０上に、容量素子１００の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例などに示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様に係る酸化物を半導体に用いたトランジスタ（ＯＳトランジスタ）が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
　ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
　図１８（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図１８（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替えとＰＬＥ毎の細粒度パワーゲーティングを実行するＮＯＦＦ（ノーマリオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３１１１、ワードドライバ（Ｗｏｒｄ　ｄｒｉｖｅｒ）３１１２、データドライバ（Ｄａｔａ　ｄｒｉｖｅｒ）３１１３、プログラマブルエリア（Ｐｒｏｇｒａｍｍａｂｌｅ　ａｒｅａ）３１１５を有する。
　プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア（Ｃｏｒｅ）３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のプログラマブルロジックエレメント（ＰＬＥ）３１２１を有する。図１８（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図１８（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
　図１９（Ａ）乃至図１９（Ｃ）を参照して、ＳＢ３１３１について説明する。図１９（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、信号ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
　ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
　図１９（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
　ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
　ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
　ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
　メモリ回路３１３７、３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
　図１９（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
　信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子（ｉｎｐｕｔ）が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子（ｏｕｔｐｕｔ）も“Ｌ”が維持される。
　信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
　ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
　マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
　図２０にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック（ＬＵＴ　ｂｌｏｃｋ）３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ−ｉｎＤに従って内部の１６ビットＣＭ対の出力をマルチプレクスする構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
　ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
　ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
　レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］、３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図２１（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
　ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
　シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
　シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
　ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
　図２１（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
（バックアップ（Ｂａｃｋｕｐ））
　“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
（リカバリ（Ｒｅｃｏｖｅｒｙ））
　パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
　細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
　メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
　本実施の形態に示す構成は、他の実施の形態や実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態においては、上述した記憶装置など、本発明の一態様に係る半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
　図２２に示す半導体装置５４００は、ＣＰＵコア５４０１、パワーマネージメントユニット５４２１および周辺回路５４２２を有する。パワーマネージメントユニット５４２１は、パワーコントローラ（Ｐｏｗｅｒ　Ｃｏｎｔｒｏｌｌｅｒ）５４０２、およびパワースイッチ（Ｐｏｗｅｒ　Ｓｗｉｔｃｈ）５４０３を有する。周辺回路５４２２は、キャッシュメモリを有するキャッシュ（Ｃａｃｈｅ）５４０４、バスインターフェース（ＢＵＳ　Ｉ／Ｆ）５４０５、およびデバッグインターフェース（Ｄｅｂｕｇ　Ｉ／Ｆ）５４０６を有する。ＣＰＵコア５４０１は、データバス５４２３、制御装置（Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）５４０７、ＰＣ（プログラムカウンタ）５４０８、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ　Ｒｅｇｉｓｔｅｒ）５４０９、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ　Ｒｅｇｉｓｔｅｒ）５４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）５４１１、およびレジスタファイル（Ｒｅｇｉｓｔｅｒ　Ｆｉｌｅ）５４１２を有する。ＣＰＵコア５４０１と、キャッシュ５４０４等の周辺回路５４２２とのデータのやり取りは、データバス５４２３を介して行われる。
　半導体装置（セル）は、パワーコントローラ５４０２、制御装置５４０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができるすべての論理回路に適用することができる。その結果、小型の半導体装置５４００を提供できる。また、消費電力を低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置５４００を提供できる。
　半導体装置（セル）に、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の酸化物半導体（好ましくはＩｎ、Ｇａ、およびＺｎを含む酸化物）をチャネル形成領域に含むトランジスタとを用い、当該半導体装置（セル）を半導体装置５４００に適用することで、小型の半導体装置５４００を提供できる。また、消費電力を低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
　制御装置５４０７は、ＰＣ５４０８、パイプラインレジスタ５４０９、パイプラインレジスタ５４１０、ＡＬＵ５４１１、レジスタファイル５４１２、キャッシュ５４０４、バスインターフェース５４０５、デバッグインターフェース５４０６、およびパワーコントローラ５４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
　ＡＬＵ５４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
　キャッシュ５４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ５４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２２では図示していないが、キャッシュ５４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
　パイプラインレジスタ５４０９は、命令データを一時的に記憶する機能を有するレジスタである。
　レジスタファイル５４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ５４１１の演算処理の結果得られたデータ、などを記憶することができる。
　パイプラインレジスタ５４１０は、ＡＬＵ５４１１の演算処理に利用するデータ、またはＡＬＵ５４１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
　バスインターフェース５４０５は、半導体装置５４００と半導体装置５４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース５４０６は、デバッグの制御を行うための命令を半導体装置５４００に入力するための信号の経路としての機能を有する。
　パワースイッチ５４０３は、半導体装置５４００が有する、パワーコントローラ５４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ５４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ５４０２はパワースイッチ５４０３の動作を制御する機能を有する。
　上記構成を有する半導体装置５４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
　まず、ＣＰＵコア５４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ５４０２のレジスタに設定する。次いで、ＣＰＵコア５４０１からパワーコントローラ５４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置５４００内に含まれる各種レジスタとキャッシュ５４０４が、データの退避を開始する。次いで、半導体装置５４００が有するパワーコントローラ５４０２以外の各種回路への電源電圧の供給が、パワースイッチ５４０３により停止される。次いで、割込み信号がパワーコントローラ５４０２に入力されることで、半導体装置５４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ５４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ５４０４が、データの復帰を開始する。次いで、制御装置５４０７における命令の実行が再開される。
　このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
　パワーゲーティングを行う場合、ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
　ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、酸化物半導体（好ましくはＩｎ、Ｇａ、およびＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは短期間のデータ退避および復帰が可能となる場合がある。
　バックアップ可能なフリップフロップ回路の例について、図２３を用いて説明する。
　図２３に示す半導体装置５５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置５５００は、第１の記憶回路５５０１と、第２の記憶回路５５０２と、第３の記憶回路５５０３と、読み出し回路５５０４と、を有する。半導体装置５５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置５５００の構成例について説明するものとする。
　第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置５５００に電源電圧が供給されている期間において、第１の記憶回路５５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路５５０１は、揮発性の記憶回路と呼ぶことができる。
　第２の記憶回路５５０２は、第１の記憶回路５５０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路５５０３は、第２の記憶回路５５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。読み出し回路５５０４は、第２の記憶回路５５０２または第３の記憶回路５５０３に保持されたデータを読み出して第１の記憶回路５５０１に記憶する（あるいは復帰する）機能を有する。
　特に、第３の記憶回路５５０３は、半導体装置５５００に電源電圧が供給されてない期間においても、第２の記憶回路５５０２に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。
　図２３に示すように、第２の記憶回路５５０２はトランジスタ５５１２と容量素子５５１９とを有する。第３の記憶回路５５０３はトランジスタ５５１３と、トランジスタ５５１５と、容量素子５５２０とを有する。読み出し回路５５０４はトランジスタ５５１０と、トランジスタ５５１８と、トランジスタ５５０９と、トランジスタ５５１７と、を有する。
　トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を、容量素子５５１９に充放電する機能を有する。トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を容量素子５５１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ５５１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、さらに好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
　トランジスタ５５１３は、容量素子５５１９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ５５１５は、トランジスタ５５１３が導通状態であるときに、配線５５４４の電位に応じた電荷を容量素子５５２０に充放電する機能を有する。トランジスタ５５１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ５５１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、およびＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
　各素子の接続関係を具体的に説明すると、トランジスタ５５１２のソースおよびドレインの一方は、第１の記憶回路５５０１に接続されている。トランジスタ５５１２のソースおよびドレインの他方は、容量素子５５１９の一方の電極、トランジスタ５５１３のゲート、およびトランジスタ５５１８のゲートに接続されている。容量素子５５１９の他方の電極は、配線５５４２に接続されている。トランジスタ５５１３のソースおよびドレインの一方は、配線５５４４に接続されている。トランジスタ５５１３のソースおよびドレインの他方は、トランジスタ５５１５のソースおよびドレインの一方に接続されている。トランジスタ５５１５のソースおよびドレインの他方は、容量素子５５２０の一方の電極、およびトランジスタ５５１０のゲートに接続されている。容量素子５５２０の他方の電極は、配線５５４３に接続されている。トランジスタ５５１０のソースおよびドレインの一方は、配線５５４１に接続されている。トランジスタ５５１０のソースおよびドレインの他方は、トランジスタ５５１８のソースおよびドレインの一方に接続されている。トランジスタ５５１８のソースおよびドレインの他方は、トランジスタ５５０９のソースおよびドレインの一方に接続されている。トランジスタ５５０９のソースおよびドレインの他方は、トランジスタ５５１７のソースおよびドレインの一方、および第１の記憶回路５５０１に接続されている。トランジスタ５５１７のソースおよびドレインの他方は、配線５５４０に接続されている。また、図２３においては、トランジスタ５５０９のゲートは、トランジスタ５５１７のゲートと接続されているが、トランジスタ５５０９のゲートは、必ずしもトランジスタ５５１７のゲートと接続されていなくてもよい。
　トランジスタ５５１５に先の実施の形態で例示したトランジスタを適用することができる。トランジスタ５５１５のオフ電流が小さいために、半導体装置５５００は、長期間電源供給なしに情報を保持することができる。トランジスタ５５１５のスイッチング特性が良好であるために、半導体装置５５００は、高速のバックアップとリカバリを行うことができる。
　本実施の形態に示す構成は、他の実施の形態や実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、本発明の一態様に係る半導体装置の一形態を、図２４および図２５を用いて説明する。
＜半導体ウエハ、チップ＞
　図２４（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
　複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図２４（Ｂ）にチップ７１５の拡大図を示す。
　また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤ（Ｅｒｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気放電）を緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行う。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
　チップ７１５を用いた電子部品の一例について、図２５（Ａ）および図２５（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
　電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と当該半導体装置以外の部品が組み合わされて完成する。
　図２５（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行う（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
　次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
　次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
　ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
　次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行う（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形加工工程」を行う（ステップＳ７２７）。
　次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行う（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
　また、完成した電子部品の斜視模式図を図２５（Ｂ）に示す。図２５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図２５（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
　図２５（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
（実施の形態７）
＜電子機器＞
　本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図２６に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
　図２６（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
　図２６（Ｂ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
　図２６（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
　図２６（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
　図２６（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
　図２６（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧および作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
　表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定の他、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行および解除、省電力モードの実行および解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
　また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
　例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
　本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、本発明の一態様に係る半導体装置の保持特性、動作周波数を見積った結果について説明する。なお、ここでいう半導体装置とは、具体的には、実施の形態１で説明したＤＯＳＲＡＭのことを指す。本実施例では、本発明の一態様に係るトランジスタのＶｇ−Ｉｄ特性およびＶｓ−Ｉｄ特性を測定し、その特性値から、間接的にＤＯＳＲＡＭの保持特性、動作周波数の見積りを行った。なお、本実施例で述べるＤＯＳＲＡＭは、チャネル長（Ｌ）が６０ｎｍ、チャネル幅（Ｗ）が６０ｎｍのサイズ（以下、Ｌ／Ｗ＝６０／６０ｎｍと表記する）である本発明の一態様に係るトランジスタと、保持容量３．５ｆＦの容量素子と、を有する構成であることを想定している。後述するように、実際にＶｇ−Ｉｄ測定を行ったトランジスタとＤＯＳＲＡＭ用に想定した上記トランジスタとでサイズが異なるが、本実施例では、トランジスタのＬ／Ｗ比を変えずに微細化しても、トランジスタの特性が変わらないという仮定の下で、ＤＯＳＲＡＭの保持特性、動作周波数の見積りを行った。
　図２７に、本発明の一態様に係るトランジスタのＶｇ−Ｉｄ測定結果から、ＤＯＳＲＡＭの保持特性を見積った結果を示す。Ｖｇ−Ｉｄ測定に用いたトランジスタのサイズは、チャネル長（Ｌ）が０．３４μｍ、チャネル幅（Ｗ）が０．２２μｍ（以下、Ｌ／Ｗ＝０．３４／０．２２μｍと表記する）である。Ｖｇ−Ｉｄ測定は、トランジスタのドレイン電位Ｖｄを＋１．０８Ｖに、ソース電位Ｖｓを０Ｖに、およびバックゲート電位Ｖｂｇを−７．５Ｖに固定し、ゲート電位Ｖｇを−１．０Ｖから＋３．３Ｖまで掃引することで行った。また測定温度は、−４０℃、２７℃、８５℃の３水準で行った。具体的には、測定対象となるトランジスタが形成された５インチ角基板を上記各温度に設定したサーモチャック上に固定した状態でトランジスタのＶｇ−Ｉｄ測定を実施した。図２７中では、−４０℃での測定結果を「三角印」で、２７℃での測定結果を「四角印」で、８５℃での測定結果を「丸印」でプロットしている。なお測定は、上記５インチ角の基板面内に形成された複数のトランジスタのうちの１２素子を対象として行った。図２７中では、当該１２素子の−４０℃での測定結果、２７℃での測定結果、および８５℃での測定結果をすべてプロットしている。
　図２７において、横軸はトランジスタのシフト電圧（Ｖｓｈ）、縦軸はトランジスタのサブスレッショルドスイング値（Ｓｖａｌｕｅ）である。ここでＶｓｈとは、トランジスタのＶｇ−Ｉｄカーブにおいて、カーブ上の傾きが最大である点における接線と、Ｉｄ＝１［ｐＡ］の直線とが交差する点におけるＶｇと定義する。高温環境下でＶｇ−Ｉｄ測定を行う場合ほど、トランジスタのＶｓｈがマイナスシフトし、Ｓｖａｌｕｅが増大していく傾向が確認できる。なお図２７中では、トランジスタのＶｓｈとＳｖａｌｕｅの値から見積られるＤＯＳＲＡＭデータ保持時間（１時間、１日、１０日、１年、および１０年相当）を示す直線を引いている。
　ここで、ＤＯＳＲＡＭのデータ保持時間とは、ＤＯＳＲＡＭが有する保持容量に蓄えられた電荷が、「データ書き込み後の大きさ」から「ある一定の大きさ」まで減少するのに要する時間と換言することができる。本実施例では、前述の「ある一定の大きさ」を、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）にかかる電位か、データ書き込み後の状態から０．２Ｖ低下した値とした。従って、データ保持時間は、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）にかかる電位が、データ書き込み後の状態から０．２Ｖ低下するまでに要する時間として定義した。例えば、本実施例でＤＯＳＲＡＭデータ保持１時間という場合、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後の状態から０．２Ｖ低下するまでの時間が１時間であることを意味する。
　ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのオフリーク電流の大きさに依存する。ここで、トランジスタのオフリーク電流とは、トランジスタのＶｇ＝０ＶにおけるＩｄ（すなわち、Ｉｃｕｔ）と言い換えることができる。例えば、ＤＯＳＲＡＭのデータ保持特性が、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさのみに依存する場合、ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさに反比例する。
　上述したように、本実施例では、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後の状態から０．２Ｖ低下するまでに要する時間をＤＯＳＲＡＭのデータ保持時間として定義している。したがって、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔが既知である場合、ＤＯＳＲＡＭのデータ保持時間は、データ保持中に容量素子から失われる電荷量（容量素子の保持容量（３．５ｆＦ）と容量素子にかかる電位の低下分（０．２Ｖ）との積に相当する０．７ｆＣ）をＩｃｕｔで割ることによって算出することができる。また逆に、目標とするＤＯＳＲＡＭの保持時間を先に設定し、上述した０．７ｆＣを当該保持時間で割ることで、ＤＯＳＲＡＭが有するトランジスタに求められるＩｃｕｔの値を見積ることもできる。
　ところで、本実施例でＶｇ−Ｉｄ測定を行ったトランジスタは、実施の形態２の＜半導体装置の作製方法＞で示したように、チャネル形成領域に金属酸化物を用いている。チャネル形成領域に金属酸化物を用いたトランジスタは、例えば、チャネル形成領域にＳｉを用いたトランジスタと比べて、非導通状態におけるリーク電流が極めて小さい。そのため、チャネル形成領域に金属酸化物を用いたトランジスタは、実測によりＩｃｕｔを検出することが困難な場合がある。
　そこで本実施例では、まずトランジスタのＶｇ−Ｉｄ測定を行い、そこから得られた上述の「Ｖｓｈ」と「Ｓｖａｌｕｅ」を基に、以下の式（１）を用いた外挿によってＩｃｕｔの見積りを行った。なお、式（１）は、トランジスタのオフ電流が、Ｖｇ＝０Ｖに達するまで、Ｖｇ−Ｉｄ測定によって得られたＳｖａｌｕｅに従って単調減少すると仮定した場合に成り立つ式である。
Figure JPOXMLDOC01-appb-M000001
　図２７中のＤＯＳＲＡＭデータ保持時間（１時間、１日、１０日、１年、および１０年相当）を示す直線は、保持時間ごとにＤＯＳＲＡＭが有するトランジスタに求められるＩｃｕｔ（上述した０．７ｆＣを各保持時間で割った値）を式（１）の左辺として、式（１）の右辺を満たすＶｓｈとＳｖａｌｕｅの組み合わせをプロットすることで表された直線である。
　図２７では、ＤＯＳＲＡＭデータ保持時間を示す直線よりも右側の領域にトランジスタの実測データがプロットされていれば、当該保持時間以上のＤＯＳＲＡＭデータ保持が達成可能見込みであることを意味している。本実施例では、１２個のトランジスタのＶｇ−Ｉｄ測定結果（Ｖｓｈ、Ｓｖａｌｕｅ）からＤＯＳＲＡＭ保持特性の見積りを行ったが、いずれのトランジスタにおいても、−４０℃から８５℃の温度範囲内において、約２か月間以上のＤＯＳＲＡＭデータ保持が達成可能見込みであることが確認された。
　以下では、ＤＯＳＲＡＭ動作周波数の見積り方法について説明する。ここで、ＤＯＳＲＡＭ動作周波数とは、ＤＯＳＲＡＭのデータ書き込みサイクルの逆数と定義する。ＤＯＳＲＡＭのデータ書き込みサイクルは、ＤＯＳＲＡＭが有する容量素子の充電時間などによって設定されるパラメータである。本実施例では、ＤＯＳＲＡＭのデータ書き込みサイクル（ＤＯＳＲＡＭ動作周波数の逆数）の４０％に相当する時間を、ＤＯＳＲＡＭが有する容量素子の充電時間とする設定とした。
　上述のように、ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有する容量素子の充電時間に依存する。したがって、ＤＯＳＲＡＭ動作周波数を見積るに際して、まずＤＯＳＲＡＭが有する容量素子の充電持間を事前に知る必要がある。本実施例では、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）に０．５５Ｖ以上の電位がかかった状態を、当該容量素子が「充電された状態」と定義した。したがって、本実施例では、ＤＯＳＲＡＭのデータ書き込み動作を開始してから、当該容量素子にかかる電位が０．５５Ｖに達するまでの時間が、ＤＯＳＲＡＭが有する容量素子の充電時間に相当する。
　ＤＯＳＲＡＭが有する容量素子の充電時間は、ＤＯＳＲＡＭデータ書き込み時における、ＤＯＳＲＡＭが有するトランジスタのＩｄの大きさに依存する。そこで本実施例では、ＤＯＳＲＡＭデータ書き込み時にＤＯＳＲＡＭが有するトランジスタにかかることが想定される電位（図２８参照）を、本発明の一態様に係るトランジスタ（Ｌ／Ｗ＝０．３４／０．２２μｍ）に実際に印加することでＤＯＳＲＡＭデータ書き込み動作を再現し、このときのトランジスタのＩｄを測定した。具体的には、トランジスタのゲート電位Ｖｇを＋２．９７Ｖに、ドレイン電位Ｖｄを＋１．０８Ｖに、およびバックゲート電位Ｖｂｇを−７．５Ｖに固定し、ソース電位Ｖｓを０Ｖから＋０．５５Ｖまで掃引することでトランジスタのＩｄ測定を行った。なお測定温度は、−４０℃、２７℃、８５℃の３水準で行った。
　図２９に、上述したトランジスタのＶｓ−Ｉｄ測定結果を示す。なお、図２９中に示すＩｄは、実際に測定を行ったトランジスタ（Ｌ／Ｗ＝０．３４／０．２２μｍ）から得られたＩｄの値を、ＤＯＳＲＡＭが有すると想定したトランジスタ（Ｌ／Ｗ＝６０／６０ｎｍ）のサイズに補正した値を載せている。そのため、図２９に示されたＩｄの値は、実際の測定値の約１．５倍程度大きい値となっている。
　Ｖｓを０Ｖから＋０．５５Ｖまで掃引することで、ゲート−ソース間の電位差（Ｖｇｓ）は＋２．９７Ｖから＋２．４２Ｖに、ドレイン−ソース間の電位差（Ｖｄｓ）は＋１．０８Ｖから＋０．５３Ｖにそれぞれ減少していく。そのため、Ｖｓの値が大きくなるにつれて、Ｉｄの値が減少していくのがわかる。また、高温環境下でＶｓ−Ｉｄ測定を行う場合ほど、Ｉｄの値が大きい傾向にあることが確認できる（図２９参照）。
　ところで、ＤＯＳＲＡＭが有する保持容量Ｃｓ［Ｆ］の容量素子に充電される電荷をＱ［Ｃ］、充電時間をｔ［ｓｅｃ］、充電によって容量素子にかかる電位をＶｃｓ（＝Ｖｓ）［Ｖ］、ＤＯＳＲＡＭが有するトランジスタのドレイン電流をＩｄ［Ａ］とした場合、各パラメータの間には以下の式（２）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000002
　したがって、式（２）を変形することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔを以下の式（３）で表すことができる。
Figure JPOXMLDOC01-appb-M000003
　上述したように、本実施例では、保持容量３．５ｆＦの容量素子にかかる電位が０．５５Ｖ以上になった状態を、当該容量素子が「充電された状態」と定義している。したがって、式（３）のＣｓに３．５ｆＦを、Ｖｃｓに＋０．５５Ｖを、Ｉｄに上述した本発明の一態様に係るトランジスタの測定値（図２９参照）を代入することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔを算出することができる。
　図３０に、Ｖｃｓ［Ｖ］を横軸、ｔ［ｓｅｃ］を縦軸として、式（３）で表されるカーブを示したグラフを示す。上述したように、当該カーブは、式（３）のＣｓに３．５ｆＦを、Ｖｃｓに＋０．５５Ｖを、Ｉｄに本実施例での測定値（図２９参照）を代入することで得られた計算値である。図２９で示したように、高温環境下ほどＩｄが大きくなる影響で、ｔについては、高温環境下ほど短くなる傾向にあることが確認できる。図３０中では、８５℃での充電時間ｔの直線を引いている。本実施例によれば、８５℃でＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）が充電するのに必要な時間ｔは、約０．８ｎｓｅｃと見積もられた。
　以上のようにして、本発明の一態様に係るトランジスタ（１２素子）のＶｓ−Ｉｄ測定結果を基に算出した充電時間ｔ［ｓｅｃ］から、本実施例で定義したＤＯＳＲＡＭのデータ書き込みサイクル（ｔ／０．４［ｓｅｃ］）と、ＤＯＳＲＡＭ動作周波数（０．４／ｔ［Ｈｚ］）とを見積ることができる。
　図３１に、本発明の一態様に係るトランジスタ（１２素子）のＶｇ−Ｉｄ測定より得られた閾値電圧（Ｖｔｈ）と電界効果移動度（μＦＥ）の相関を表したグラフを示す。なお、Ｖｇ−Ｉｄ測定は、上述のＶｓ−Ｉｄ測定を行ったトランジスタと同じ素子を用いて行った。また測定温度も、Ｖｓ−Ｉｄ測定同様、−４０℃、２７℃、８５℃の３水準で行った。図３１中では、−４０℃での測定結果を「三角印」で、２７℃での測定結果を「四角印」で、８５℃での測定結果を「丸印」でプロットしている。
　図３１では、Ｖｔｈを横軸、μＦＥを縦軸としている。なお、Ｖｔｈとは、トランジスタのゲート電位Ｖｇ［Ｖ］を横軸、ドレイン電流の平方根Ｉｄ １／２［Ａ］を縦軸としてプロットしたＶｇ−Ｉｄカーブにおいて、カーブ上の傾きが最大である点における接線と、Ｉｄ １／２＝０の直線（すなわち、Ｖｇ軸）との交点におけるＶｇ定義する。高温環境下で測定を行う場合ほど、トランジスタのＶｔｈがマイナスシフトし、μＦＥが増大していく傾向が確認できる。
　ここで、トランジスタのＶｔｈ、μＦＥは、トランジスタの線形領域におけるＩｄとの間に、以下の式（４）で表される相関関係を有することが知られている。なお、式（４）において、Ｃｏｘは、ゲート絶縁体の容量である。
Figure JPOXMLDOC01-appb-M000004
　ＤＯＳＲＡＭ動作周波数が、ＤＯＳＲＡＭが有するトランジスタのＩｄの大きさに依存することは上述した。したがって、式（４）より、ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有するトランジスタのＶｔｈ、μＦＥの大きさに依存するともいえる。すなわち、トランジスタのＶｔｈ、μＦＥがわかれば、当該トランジスタを有するＤＯＳＲＡＭの動作周波数をある程度予想することができる。
　図３１中では、トランジスタのＶｔｈ、μＦＥと、当該トランジスタを有するＤＯＳＲＡＭ動作周波数との対応を示すため、ＤＯＳＲＡＭ動作周波数０．１ＧＨｚに概ね（ｒｏｕｇｈｌｙ）相当する箇所に直線を引いている。
　図３１では、ＤＯＳＲＡＭ動作周波数０．１ＧＨｚを示す直線よりも左側の領域にトランジスタの実測データがプロットされていれば、当該周波数以上でのＤＯＳＲＡＭ動作が概ね達成可能見込みであることを示している。本実施例では、本発明の一態様に係るトランジスタ（１２素子）のＶｇ−Ｉｄ測定を行ったが、得られたＶｔｈ、μＦＥの値から、いずれのトランジスタにおいても、−４０℃から８５℃の温度範囲内において、０．１ＧＨｚ以上でのＤＯＳＲＡＭ動作が概ね達成可能見込みであることが確認された。
　図３２に、本実施例で取得した１２個のトランジスタのＶｇ−Ｉｄ測定結果（測定温度は８５℃）から見積ったＤＯＳＲＡＭデータ保持時間（横軸）と、同じトランジスタのＶｓ−Ｉｄ測定結果（測定温度は８５℃）から見積ったＤＯＳＲＡＭ動作周波数（縦軸）の相関を表したグラフを示す。上述したように、実際に測定を行ったトランジスタ（Ｌ／Ｗ＝０．３４／０．２２μｍ）と、想定しているＤＯＳＲＡＭが有するトランジスタ（Ｌ／Ｗ＝６０／６０ｎｍ）とでは、サイズが異なる。そのため、図３２中の１２個のデータは、Ｌ／Ｗ＝０．３４／０．２２μｍのトランジスタ（１２素子）で実測したデータを、Ｌ／Ｗ＝６０／６０ｎｍのトランジスタ用にサイズ補正したデータをプロットしている。いずれのトランジスタにおいても、１０００時間以上のＤＯＳＲＡＭデータ保持と、０．３ＧＨｚ以上でのＤＯＳＲＡＭ動作が達成可能見込みであることがわかった。今回測定した１２個のトランジスタのうち、最も高いＤＯＳＲＡＭ動作周波数が見積られた素子では、０．５ＧＨｚ以上（８５℃）の値が得られた（図３２中の黒塗りのプロット）。そして、同素子では、ＤＯＳＲＡＭデータ保持時間においても、約０．５年保持（８５℃）が達成可能見込みであることがわかった。
　以上のように、本実施例において、本発明の一態様に係るトランジスタ（Ｌ／Ｗ＝６０／６０ｎｍ）を用いたＤＯＳＲＡＭは、Ｓｉトランジスタを用いたＤＲＡＭに準ずる高周波数動作と、Ｓｉトランジスタを用いたＤＲＡＭでは実現することが困難な長時間保持の双方を実現できる可能性があることが示された。
　以上、本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００　　容量素子
１１０　　導電体
１１２　　導電体
１２０　　導電体
１３０　　絶縁体
１５０　　絶縁体
２００　　トランジスタ
２０３　　導電体
２０３ａ　　導電体
２０３ｂ　　導電体
２０５　　導電体
２０５ａ　　導電体
２０５ｂ　　導電体
２１０　　絶縁体
２１２　　絶縁体
２１４　　絶縁体
２１６　　絶縁体
２１８　　導電体
２２０　　絶縁体
２２２　　絶縁体
２２４　　絶縁体
２２４Ａ　　絶縁膜
２３０　　酸化物
２３０ａ　　酸化物
２３０Ａ　　酸化膜
２３０ｂ　　酸化物
２３０Ｂ　　酸化膜
２３０ｃ　　酸化物
２３０Ｃ　　酸化膜
２３１　　領域
２３１ａ　　領域
２３１ｂ　　領域
２３２　　領域
２３２ａ　　領域
２３２ｂ　　領域
２４６　　導電体
２４８　　導電体
２５０　　絶縁体
２５０Ａ　　絶縁膜
２５２　　導電体
２５２ａ　　導電体
２５２ｂ　　導電体
２６０　　導電体
２６０ａ　　導電体
２６０Ａ　　導電膜
２６０ｂ　　導電体
２６０Ｂ　　導電膜
２６０ｃ　　導電体
２６０Ｃ　　導電膜
２７０　　絶縁体
２７０Ａ　　絶縁膜
２７１　　絶縁体
２７１Ａ　　絶縁膜
２７２　　絶縁体
２７２Ａ　　絶縁膜
２７４　　絶縁体
２８０　　絶縁体
２８２　　絶縁体
２８６　　絶縁体
３００　　トランジスタ
３１１　　基板
３１３　　半導体領域
３１４ａ　　低抵抗領域
３１４ｂ　　低抵抗領域
３１５　　絶縁体
３１６　　導電体
３２０　　絶縁体
３２２　　絶縁体
３２４　　絶縁体
３２６　　絶縁体
３２８　　導電体
３３０　　導電体
３５０　　絶縁体
３５２　　絶縁体
３５４　　絶縁体
３５６　　導電体
３６０　　絶縁体
３６２　　絶縁体
３６４　　絶縁体
３６６　　導電体
３７０　　絶縁体
３７２　　絶縁体
３７４　　絶縁体
３７６　　導電体
３８０　　絶縁体
３８２　　絶縁体
３８４　　絶縁体
３８６　　導電体
７１１　　基板
７１２　　回路領域
７１３　　分離領域
７１４　　分離線
７１５　　チップ
７５０　　電子部品
７５２　　プリント基板
７５４　　実装基板
７５５　　リード
１４００　　ＤＯＳＲＡＭ
１４０５　　コントローラ
１４１０　　行回路
１４１１　　デコーダ
１４１２　　ワード線ドライバ回路
１４１３　　列セレクタ
１４１４　　センスアンプドライバ回路
１４１５　　列回路
１４１６　　グローバルセンスアンプアレイ
１４１７　　入出力回路
１４２０　　センスアンプアレイ
１４２２　　メモリセルアレイ
１４２３　　センスアンプアレイ
１４２５　　ローカルメモリセルアレイ
１４２６　　ローカルセンスアンプアレイ
１４４４　　スイッチアレイ
１４４５　　メモリセル
１４４６　　センスアンプ
１４４７　　グローバルセンスアンプ
１５００　　容量素子
２９１０　　情報端末
２９１１　　筐体
２９１２　　表示部
２９１３　　カメラ
２９１４　　スピーカ部
２９１５　　操作スイッチ
２９１６　　外部接続部
２９１７　　マイク
２９２０　　ノート型パーソナルコンピュータ
２９２１　　筐体
２９２２　　表示部
２９２３　　キーボード
２９２４　　ポインティングデバイス
２９４０　　ビデオカメラ
２９４１　　筐体
２９４２　　筐体
２９４３　　表示部
２９４４　　操作スイッチ
２９４５　　レンズ
２９４６　　接続部
２９５０　　情報端末
２９５１　　筐体
２９５２　　表示部
２９６０　　情報端末
２９６１　　筐体
２９６２　　表示部
２９６３　　バンド
２９６４　　バックル
２９６５　　操作スイッチ
２９６６　　入出力端子
２９６７　　アイコン
２９８０　　自動車
２９８１　　車体
２９８２　　車輪
２９８３　　ダッシュボード
２９８４　　ライト
３００１　　配線
３００２　　配線
３００３　　配線
３００４　　配線
３００５　　配線
３００６　　配線
３１１０　　ＯＳ−ＦＰＧＡ
３１１１　　コントローラ
３１１２　　ワードドライバ
３１１３　　データドライバ
３１１５　　プログラマブルエリア
３１１７　　ＩＯＢ
３１１９　　コア
３１２０　　ＬＡＢ
３１２１　　ＰＬＥ
３１２３　　ブロック
３１２４　　レジスタブロック
３１２５　　セレクタ
３１２６　　ＣＭ
３１２７　　パワースイッチ
３１２８　　ＣＭ
３１３０　　ＳＡＢ
３１３１　　ＳＢ
３１３３　　ＰＲＳ
３１３５　　ＣＭ
３１３７　　メモリ回路
３１３７Ｂ　　メモリ回路
３１４０　　ＯＳ−ＦＦ
３１４１　　ＦＦ
３１４２　　シャドウレジスタ
３１４３　　メモリ回路
３１４３Ｂ　　メモリ回路
３１８８　　インバータ回路
３１８９　　インバータ回路
５４００　　半導体装置
５４０１　　ＣＰＵコア
５４０２　　パワーコントローラ
５４０３　　パワースイッチ
５４０４　　キャッシュ
５４０５　　バスインターフェース
５４０６　　デバッグインターフェース
５４０７　　制御装置
５４０８　　ＰＣ
５４０９　　パイプラインレジスタ
５４１０　　パイプラインレジスタ
５４１１　　ＡＬＵ
５４１２　　レジスタファイル
５４２１　　パワーマネージメントユニット
５４２２　　周辺回路
５４２３　　データバス
５５００　　半導体装置
５５０１　　記憶回路
５５０２　　記憶回路
５５０３　　記憶回路
５５０４　　回路
５５０９　　トランジスタ
５５１０　　トランジスタ
５５１２　　トランジスタ
５５１３　　トランジスタ
５５１５　　トランジスタ
５５１７　　トランジスタ
５５１８　　トランジスタ
５５１９　　容量素子
５５２０　　容量素子
５５４０　　配線
５５４１　　配線
５５４２　　配線
５５４３　　配線
５５４４　　配線

Claims (7)

  1. 　トランジスタを有する半導体装置であって、
    　前記トランジスタは、
    　チャネル長およびチャネル幅が７ｎｍ以上７０ｎｍ以下のサイズにおいて、−４０℃以上８５℃以下の環境下で、動作周波数が０．５ＧＨｚ以上であり、データ保持時間が０．５年以上であることを特徴とする半導体装置。
  2. 　請求項１において、
    　前記トランジスタは、
    　基板上に配置された第１の導電体と、
    　前記第１の導電体の上に配置された第１の絶縁体と、
    　前記第１の絶縁体の上に配置された酸化物と、
    　前記酸化物の上に配置された第２の絶縁体と、
    　前記第２の絶縁体の上に配置された第２の導電体と
    　前記第２の導電体の上に配置された第３の絶縁体と、
    　前記第３の絶縁体の上の第４の絶縁体と、
    　前記第２の絶縁体の側面、前記第２の導電体の側面、前記第３の絶縁体の側面に接して配置された第５の絶縁体と、
    　前記酸化物、前記第１の絶縁体、前記第４の絶縁体および前記第５の絶縁体に接して配置された第６の絶縁体と、を有し、
    　前記第１の絶縁体と、前記第６の絶縁体とは、前記酸化物の側周辺領域で接し、
    　前記酸化物は、
    　チャネルが形成される第１の領域と、
    　前記第１の領域と隣接する第２の領域と、を有し、
    　前記第１の領域は、前記第２の領域よりも高抵抗であり、かつ、前記第２の導電体と重畳することを特徴とする半導体装置。
  3. 　請求項２において、
    　前記酸化物は、側面と上面との間に曲率を有する面を有することを特徴とする半導体装置。
  4. 　請求項２において、
    　前記酸化物は、側面と上面との間に有する湾曲面の曲率半径が、３ｎｍ以上１０ｎｍ以下であることを特徴とする半導体装置。
  5. 　請求項２において、
    　前記第１の絶縁体は、酸化ハフニウムであり、
    　前記第５の絶縁体は、酸化アルミニウムであり、
    　前記第６の絶縁体は、窒化シリコンであることを特徴とする半導体装置。
  6. 　請求項５において、
    　前記酸化ハフニウムは、ＡＬＤ法により成膜され、
    　前記酸化アルミニウムは、スパッタリング法により成膜され、
    　前記窒化シリコンは、ＣＶＤ法により成膜されることを特徴とする半導体装置。
  7. 　請求項２において、
    　前記酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、ことを特徴とする半導体装置。
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