JP2022180572A - インバータ回路、半導体装置 - Google Patents

インバータ回路、半導体装置 Download PDF

Info

Publication number
JP2022180572A
JP2022180572A JP2022153407A JP2022153407A JP2022180572A JP 2022180572 A JP2022180572 A JP 2022180572A JP 2022153407 A JP2022153407 A JP 2022153407A JP 2022153407 A JP2022153407 A JP 2022153407A JP 2022180572 A JP2022180572 A JP 2022180572A
Authority
JP
Japan
Prior art keywords
transistor
conductor
wiring
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022153407A
Other languages
English (en)
Other versions
JP7340079B2 (ja
Inventor
清 加藤
Kiyoshi Kato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022180572A publication Critical patent/JP2022180572A/ja
Priority to JP2023136895A priority Critical patent/JP2023162321A/ja
Application granted granted Critical
Publication of JP7340079B2 publication Critical patent/JP7340079B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dram (AREA)

Abstract

【課題】面積を縮小した回路を有する半導体装置を提供する。または、電源電圧の変動を低減することが可能な回路を有する半導体装置を提供する。【解決手段】半導体装置５００は、第１トランジスタ４９１と第２トランジスタ４９０と第１電源配線４８０と第２電源配線４８２とを有する。第２トランジスタ及び第１トランジスタは積層され、第２電源配線及び第１電源配線は積層され、第２電源配線と第１電源配線は、互いに少なくとも一部重なり、第２電源配線と第１電源配線とは、概略平行である。第１トランジスタのソース電極は、第１電源配線と電気的に接続され、第２トランジスタのソース電極は、第２電源配線と電気的に接続される。第２トランジスタは、ｎチャネル型であり、チャネル形成領域は、酸化物半導体で形成され、第１トランジスタは、ｐチャネル型であり、チャネル形成領域は、シリコンで形成される。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、
記憶装置またはプロセッサに関する。または、半導体、半導体装置、表示装置、発光装置
、照明装置、蓄電装置、記憶装置またはプロセッサの製造方法に関する。または、半導体
装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの駆動方法
に関する。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。記憶装置、表示装置、発光装置、照明装置、電気光学装置、半導体回路
および電子機器等は、半導体装置を有する場合がある。
チャネル形成領域が、半導体シリコン（Ｓｉ）でなるトランジスタ（以下、Ｓｉトラン
ジスタという）が、集積回路や画像表示装置のような電子デバイスに広く応用されている
。集積回路は、ｎチャネル型Ｓｉトランジスタとｐチャネル型Ｓｉトランジスタとを配置
、配線してなるインバータ回路やＮＡＮＤ回路やフリップフロップといったセル（論理セ
ル、スタンダードセルと呼ぶこともある）を構成単位として有する（非特許文献１を参照
）。
一方、チャネル形成領域が、Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）等の酸
化物半導体（ＯＳ）でなるトランジスタ（以下、ＯＳトランジスタという）が知られてい
る。酸化物半導体はシリコンよりもバンドギャップが大きいため、酸化物半導体でなるト
ランジスタはオフ電流が極めて低くなることが知られている。例えば、特許文献１には、
ＯＳトランジスタをメモリセルに用いることで、電源遮断後もデータの保持が可能な半導
体装置が記載されている。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度に集積した回路の要求が高まっている。
特開２０１１－１８７９５０公報
Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓｔｅ ａｎｄ Ｄａｖｉｄ Ｍｏｎｅｙ Ｈａｒｒｉｓ，ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉｇｎ： Ａ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｐｅｒｓｐｅｃｔｉｖｅ（４ｔｈ Ｅｄｉｔｉｏｎ），Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ，ｐ．２７，２０１１．
本発明の一形態は、以下の少なくとも１つを課題とする。複数のトランジスタが配置、
配線されてなる、面積を縮小した回路を有する半導体装置（セル）を提供すること、複数
のトランジスタが配置、配線されてなる、動作速度を向上することが可能な回路を有する
半導体装置（セル）を提供すること、複数のトランジスタが配置、配線されてなる、消費
電力を低減することが可能な回路を有する半導体装置（セル）を提供すること、複数のト
ランジスタが配置、配線されてなる、電源電圧の変動を低減することが可能な回路を有す
る半導体装置（セル）を提供すること、複数のトランジスタが配置、配線されてなる、小
型の半導体装置を提供すること、複数のトランジスタが配置、配線されてなる、処理速度
を向上することが可能な半導体装置を提供すること、複数のトランジスタが配置、配線さ
れてなる、消費電力を低減することが可能な半導体装置を提供すること、複数のトランジ
スタが配置、配線されてなる、コストを低減することが可能な半導体装置を提供すること
、または、新規な半導体装置を提供すること。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、第１トランジスタと、第２トランジスタと、第１導電体と、第
２導電体と、を有し、第２トランジスタ及び第１トランジスタは積層され、第１導電体に
は第１電源電圧が供給され、第２導電体には第２電源電圧が供給され、第１導電体は第１
領域を有し、第２導電体は第２領域を有し、第１領域および第２領域は、１層または複数
層の絶縁体を介して重なり、かつ平行に延在し、第１トランジスタのソース電極またはド
レイン電極は、第１導電体と電気的に接続され、第２トランジスタのソース電極またはド
レイン電極は、第２導電体と電気的に接続され、第２トランジスタは、ｎチャネル型であ
り、第２トランジスタのチャネル形成領域は、酸化物半導体で形成され、第１トランジス
タは、ｐチャネル型であり、第１トランジスタのチャネル形成領域は、シリコンで形成さ
れる半導体装置である。
（２）または、本発明の一態様は、入力端子および出力端子を有し、第１導電体の幅と第
２導電体の幅はそれぞれ、入力端子に接続される導電体の幅よりも広く、かつ出力端子に
接続される導電体の幅よりも広い、（１）の態様に係る半導体装置である。
（３）または、本発明の一態様は、第１開口部を有する第１絶縁体と、第２開口部を有す
る第２絶縁体と、第３導電体と、第４導電体と、を有し、第１開口部において、第１トラ
ンジスタのソース電極またはドレイン電極と第１導電体とは、第３導電体を介して直接接
続され、第２開口部において、第２トランジスタのソース電極またはドレイン電極と第２
導電体とは、第４導電体を介して直接接続される（１）または（２）のいずれか一の態様
に係る半導体装置である。
（４）または、本発明の一態様は、第１導電体および第１トランジスタの間、並びに第２
導電体および第２トランジスタの間に、トランジスタを有さない（１）乃至（３）のいず
れか一の態様に係る半導体装置である。
（５）または、本発明の一態様は、第１領域と第２領域の間には、導電体を有さない（１
）乃至（４）のいずれか一の態様に係る半導体装置である。
（６）または、本発明の一態様は、第１導電体と第２導電体は、隣り合う層の導電体で形
成されている（１）乃至（５）のいずれか一の態様に係る半導体装置である。
（７）または、本発明の一態様は、第１トランジスタのチャネル形成領域、第１導電体、
第２導電体、第２トランジスタのチャネル形成領域の順に積層されている（１）乃至（６
）のいずれか一の態様に係る半導体装置である。
（８）または、本発明の一態様は、第１トランジスタのチャネル形成領域、第１導電体、
第２トランジスタのチャネル形成領域、第２導電体の順に積層されている（１）乃至（６
）のいずれか一の態様に係る半導体装置である。
（９）または、本発明の一態様は、第１トランジスタのソース電極、ゲート電極、および
ドレイン電極の並ぶ方向と、第２トランジスタのソース電極、ゲート電極、およびドレイ
ン電極の並ぶ方向とは、平行または反平行であり、第１トランジスタのゲート電極と、第
２トランジスタのゲート電極とは、電気的に接続される（１）乃至（８）のいずれか一の
態様に係る半導体装置である。
（１０）または、本発明の一態様は、第１トランジスタの電流が流れる方向と、第２トラ
ンジスタの電流が流れる方向とは、平行または反平行であり、第１トランジスタのゲート
電極と、第２トランジスタのゲート電極とは、電気的に接続される（１）乃至（９）のい
ずれか一の態様に係る半導体装置である。
（１１）または、本発明の一態様は、第２トランジスタのチャネル形成領域を形成する酸
化物半導体は、ｃ軸配向した複数の結晶部を有し、ｃ軸配向した結晶を示す回折パターン
が観測される領域が一定の範囲において９０％以上を占める（１）乃至（１０）のいずれ
か一の態様に係る半導体装置である。
（１２）または、本発明の一態様は、（１）乃至（１１）のいずれか一の態様に係る半導
体装置を含むメモリセルアレイを有する記憶装置である。
（１３）または、本発明の一態様は、（１）乃至（１１）のいずれか一の態様に係る半導
体装置と、アンテナと、を有するＲＦＩＤタグである。
（１４）または、本発明の一態様は、（１）乃至（１１）のいずれか一の態様に係る半導
体装置と、プリント配線基板と、を有する電子機器。
トランジスタが配置、配線されてなる、面積を縮小した回路を有する半導体装置を提供
することができる。または、トランジスタが配置、配線されてなる、動作速度を向上する
ことが可能な回路を有する半導体装置を提供することができる。または、トランジスタが
配置、配線されてなる、消費電力低減することが可能な回路を有する半導体装置を提供す
ることができる。または、トランジスタが配置、配線されてなる、電源電圧の変動を低減
することが可能な回路を有する半導体装置を提供することができる。または、新規な半導
体装置を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げる
ものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要は
ない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らか
となるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出する
ことが可能である。
本発明の一態様に係る半導体装置を示す模式図。 本発明の一態様に係る半導体装置を示す模式図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す模式図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す模式図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す模式図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す模式図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係るチップとモジュールの構成を示す図。 本発明の一態様に係るＲＦＩＤを示すブロック図。 本発明の一態様に係る記憶装置を示すブロック図。 メモリセルを示す回路図。 メモリセルを示す回路図。 メモリセルを示す回路図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る半導体装置を示す模式図。 本発明の一態様に係る半導体装置を示す模式図。 トランジスタを示す断面図。 トランジスタを示す断面図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 半導体の積層を示す断面図、およびバンド構造を示す図。 本発明の一態様に係る半導体装置を示す模式図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張され
ている場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位
）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能であ
る。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積
層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」と
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言
い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」
と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」と
しての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳
密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言
い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」
と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半
導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動
度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半
導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２
族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば
、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒
素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を
形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不
純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１
５族元素などがある。
なお、以下に示す実施の形態では、特に断りがない場合、絶縁体として、例えば、ホウ
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウムまたはタンタルを一種以上含む絶縁体を、単層で、または積層で用いればよ
い。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、ア
クリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面
を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜すること
ができるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミニ
ウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコ
ニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体
を、単層で、または積層で用いればよい。
また、以下に示す実施の形態では、特に断りがない場合、導電体として、例えば、ホウ
素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、
コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、
ルテニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体
を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、ア
ルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体
、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用い
てもよい。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａの
ある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平
均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、
Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ
方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂであ
る場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む
。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を
有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さ
Ｂ、幅Ｂまたは距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚
さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、
厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ
、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さ
Ｂ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長
さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、測定上Ａそのものの確からしい値の得られ
る領域が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）
とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。従って、半導体の形状が
正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタ
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ
替えて用いることができるものとする。
なお、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度
で配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について図面を用いて説明する。
トランジスタが配置、配線された半導体装置の構成例について、図１を参照して説明す
る。
図１は、トランジスタ４９０およびトランジスタ４９１が配置、配線された半導体装置
５００の模式図である。半導体装置５００は、トランジスタ４９１と、配線として機能す
る導電体４８０と、トランジスタ４９０と、配線として機能する導電体４８２と、を有す
る。半導体装置５００は、トランジスタ４９０と同時に形成されるトランジスタを有して
いても良い。当該トランジスタとトランジスタ４９０は、同じ半導体材料でチャネル形成
領域が形成される。半導体装置５００は、トランジスタ４９１と同時に形成されるトラン
ジスタを有していても良い。当該トランジスタとトランジスタ４９１は、同じ半導体材料
でチャネル形成領域が形成される。トランジスタ４９０及びトランジスタ４９１は積層さ
れる。導電体４８０は高電源電圧（ＶＤＤ）を供給する機能を有する（以下、高電源配線
とも呼ぶ。）。導電体４８２は低電源電圧（ＶＳＳ）を供給する機能を有する（以下、低
電源配線とも呼ぶ。）。導電体４８２及び導電体４８０は積層される。
トランジスタ４９１は、一例として、スイッチングスピードの速いｐチャネル型トラン
ジスタを用いることができる。例えば、トランジスタ４９１のスイッチングスピードは、
１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例とし
て、ｐチャネル型Ｓｉトランジスタをトランジスタ４９１として用いることができる。ト
ランジスタ４９０は、一例として、スイッチングスピードの速いｎチャネル型トランジス
タを用いることができる。例えば、トランジスタ４９０のスイッチングスピードは、１０
ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、
酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含
むトランジスタをトランジスタ４９０として（以下、酸化物半導体を用いたトランジスタ
とも呼ぶ）を用いることができる。
なお、トランジスタのスイッチングスピードとは、一つのトランジスタが単独で非導通
状態から導通状態となるスピードを表す。これは、ゲート電圧が変化した際に、トランジ
スタのドレイン電流の増分に相当する電荷が、ゲート容量に蓄積される時間に対応するス
ピードと解釈することができる。或いは、トランジスタのスイッチングスピードとは、ト
ランジスタを増幅器として用いる場合に、電流利得が１以上となる最大の周波数（遮断周
波数）に対応するスピードを表しても良い。
半導体装置５００は、トランジスタ４９１、および／またはトランジスタ４９１と同時
に形成されるトランジスタと、トランジスタ４９０、および／またはトランジスタ４９０
と同時に形成されるトランジスタと、を配置、配線することで、回路として機能すること
が可能な半導体装置である。また、半導体装置５００は、当該トランジスタに電源を供給
する電源配線を有している。半導体装置５００は、例えば、様々な電子回路の構成要素と
なる単位であってもよい。そのような単位は、スタンダードセル、論理セル、或いは単に
、セルと呼ばれる。
半導体装置５００が有するトランジスタと電源配線とは、密に配置される。また、電源
配線はセルエリアの端部に規則的に配置されることが好ましい。それによって電子回路を
小さくすることができる。
半導体装置５００（セル）には、インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ
回路、ＯＲ回路、バッファ、レベルシフタ、ＸＯＲ回路、ＸＮＯＲ回路、ＡＮＤ－ＮＯＲ
回路、ＯＲ－ＮＡＮＤ回路、ＡＮＤ－ＯＲ－ＩＮＶ回路、ＯＲ－ＡＮＤ－ＩＮＶ回路、ア
ナログスイッチ、フリップフロップ、セット可能なフリップフロップ、リセット可能なフ
リップフロップ、セットおよびリセット可能なフリップフロップ、加算器、半加算器、マ
ルチプレクサ、デマルチプレクサ、レジスタ、スキャンレジスタ、リテンションレジスタ
、アイソレータ、デコーダなどが含まれる。
特に、ｐチャネル型トランジスタとｎチャネル型トランジスタを配置、配線することで
、相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成することができる。ＣＭＯＳ回路を構
成することで、電子回路の消費電力を低減することができる。
半導体装置５００（セル）が用いられる電子回路として、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈ
ｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、ＲＦ－
ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、カスタムＬ
ＳＩなどがある。これらの電子回路では、複数のセルが複数行に配置され、電子回路とし
て機能するようにセルの入出力端子が配線により接続されている。
低電源配線（導電体４８２）は、トランジスタ４９０のソース電極（もしくはソース領
域）に接続される。または、トランジスタ４９０のソース電極（もしくはソース領域）は
、トランジスタ４９０と同時に形成されるトランジスタを介して、低電源配線（導電体４
８２）と接続される。高電源配線（導電体４８０）は、トランジスタ４９１のソース電極
（もしくはソース領域）に接続される。または、トランジスタ４９１のソース電極（もし
くはソース領域）は、トランジスタ４９１と同時に形成されるトランジスタを介して、高
電源配線（導電体４８０）と接続される。低電源配線（導電体４８２）と高電源配線（導
電体４８０）とは、概ね平行に配置され、互いに重なって配置される。出力信号ＯＵＴは
、トランジスタ４９０のドレイン電極（もしくはドレイン領域）、トランジスタ４９０と
同時に形成されるトランジスタのドレイン電極（もしくはドレイン領域）、トランジスタ
４９１のドレイン電極（もしくはドレイン領域）、或いはトランジスタ４９１と同時に形
成されるトランジスタのドレイン電極（もしくはドレイン領域）のうちの一つもしくは複
数から出力される。入力信号ＩＮは、トランジスタ４９０のゲート電極、或いはトランジ
スタ４９０と同時に形成されるトランジスタのゲート電極、トランジスタ４９１のゲート
電極、或いはトランジスタ４９１同時に形成されるトランジスタのゲート電極のうちの一
つもしくは複数に入力される。
低電源配線（導電体４８２）と高電源配線（導電体４８０）とが、概ね平行に互いに重
なって配置されることで、当該配線は大きな寄生容量（配線容量とも言う）を有する。そ
の結果、当該配線を電源配線として用いることで、電源ノイズに対して電圧変動を小さく
抑えることができ、電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実
現することができる。また、半導体装置５００（セル）を適用した半導体装置において、
電源電圧の変動を低減させるために、電源配線に容量素子を意図的に設けることがある。
低電源配線（導電体４８２）と高電源配線（導電体４８０）が大きな配線容量を有するこ
とで、そのような容量素子を小さくすることができる。その結果、半導体装置を小型化す
ることが可能となる。また、低電源配線（導電体４８２）と高電源配線（導電体４８０）
とが互いに重なって配置されることで、当該配線の占有面積を小さくすることができ、半
導体装置５００（セル）の面積を小さくすることができる。
低電源配線（導電体４８２）と高電源配線（導電体４８０）は、上下方向に隣り合う配
線用の導電体を用いることが好ましい。上下方向に隣り合う配線用の導電体を用いること
で、配線間の距離は小さくなり、当該配線は大きな配線容量を有する。その結果、電源ノ
イズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また
、半導体装置５００（セル）を適用した半導体装置を小型化することが可能となる。
なお、配線用の導電体Ａと配線用の導電体Ｂとが上下方向に隣り合うとは、例えば、半
導体装置が、基板側から順にｎ層の配線用の導電体を有している場合、配線用の導電体Ａ
が第ｉ層の配線用の導電体であり、配線用の導電体Ｂが第（ｉ＋１）層の配線用の導電体
であることを言う（ｉは１以上、（ｎ－１）以下の整数）。
または、低電源配線（導電体４８２）と高電源配線（導電体４８０）は隣り合う層の導
電体を用いることが好ましい。または、半導体装置５００（セル）では、低電源配線（導
電体４８２）と高電源配線（導電体４８０）の間において、これらに重なる導電体を有さ
ないことが好ましい。
トランジスタ４９０とトランジスタ４９１とは、互いに重なって配置される。その結果
、半導体装置５００（セル）の面積を小さくすることができる。
トランジスタ４９０とトランジスタ４９１とが互いに重なっているとは、少なくとも、
トランジスタ４９０が有するゲート電極、ドレイン電極（もしくはドレイン領域）、ある
いはソース電極（もしくはソース領域）の一部が、トランジスタ４９１が有するゲート電
極、ドレイン電極（もしくはドレイン領域）、あるいはソース電極（もしくはソース領域
）の一部と、重なることを言う。或いは、トランジスタ４９０が有するゲート電極、ドレ
イン電極（もしくはドレイン領域）、及びソース電極（もしくはソース領域）を含む領域
と、トランジスタ４９１が有するゲート電極、ドレイン電極（もしくはドレイン領域）、
及びソース電極（もしくはソース領域）を含む領域とが、少なくとも一部重なっているこ
とを言う。或いは、トランジスタ４９０の構成要素を含む領域と、トランジスタ４９１の
構成要素を含む領域とが、少なくとも一部重なっていることを言う。
トランジスタ４９０とトランジスタ４９１とは、互いに重なって配置され、トランジス
タ４９０において電流が流れる方向と、トランジスタ４９１において電流が流れる方向と
は、概ね平行または反平行である。或いは、トランジスタ４９０のソース電極、ゲート電
極、およびドレイン電極の並ぶ方向と、トランジスタ４９１のソース電極、ゲート電極、
およびドレイン電極の並ぶ方向とは、概ね平行である。その結果、トランジスタ４９０の
ゲート電極とトランジスタ４９１のゲート電極を接続する場合に、トランジスタ４９０と
トランジスタ４９１を、ゲート電極の接続部を含めて狭い領域で配置可能となり、半導体
装置５００（セル）の面積を小さくすることが可能となる。
また、トランジスタ４９１或いはトランジスタ４９１と同種のトランジスタと、トラン
ジスタ４９０或いはトランジスタ４９０と同種のトランジスタとを積層することで、積層
しない場合と比べて、面積を縮小できるため、トランジスタ間を接続する配線長を短くす
ることができる。その結果、信号配線に付随する寄生容量を減らすことが可能となる。そ
の結果、半導体装置５００（セル）の動作速度を向上することが可能になる。
トランジスタ４９０は、トランジスタ４９１の上方に位置する。導電体４８２は、導電
体４８０の上方に位置する。導電体４８２は、トランジスタ４９１の上方に位置する。
なお、部位Ａが部位Ｂの上方にあるとは、基板側からみて部位Ａが部位Ｂより離れたと
ころに位置することを言う。或いは、部位Ａが部位Ｂより後に形成されることを言う。部
位とは、領域、導電体、絶縁体、トランジスタ、電極などを含む。特に、半導体装置が、
基板側から順にｎ層の配線用の導電体を有している場合、部位Ａが導電体Ｃの下方にある
とは、部位Ａが第ｉ層の配線用の導電体と第（ｉ＋１）層の配線用の導電体との間に位置
し、導電体Ｃが第（ｉ＋１）層以上、第ｎ層以下の配線用の導電体を用いていることを言
う。部位Ａが導電体Ｃより上方にあるとは、部位Ａが第ｉ層の配線用の導電体と第（ｉ＋
１）層の配線用の導電体との間に位置し、導電体Ｃが第１層以上、第ｉ層以下の配線用の
導電体を用いていることを言う。
半導体装置５００（セル）が有するトランジスタと電源配線とは、密に配置される。そ
れによって電子回路を小さくすることができる。半導体装置５００（セル）が占有する領
域（セルエリアとも呼ぶ）は、高さＨｃｅｌｌ、幅Ｗｃｅｌｌの長方形であってもよい。
ところで、複数のセル間を接続する配線には、互いに概ね垂直な、高さ方向に延在する配
線（導電体）と、幅方向に延在する配線（導電体）と、を少なくとも用いることが好まし
い。高さ方向に延在する配線のピッチをＰｘ、幅方向に延在する配線のピッチをＰｙとす
ると、セルは、セルの高さＨｃｅｌｌがＰｙの整数倍、セルの幅ＷｃｅｌｌがＰｘの整数
倍となるセルエリアを有する場合がある。このようにすることで、セル間の接続を効率よ
く行うことができる。
図３９は、インバータ回路セルの上面図の一例である。詳細な上面図の説明は後述し、
ここでは、セルエリアについて説明する。図３９では、理解を容易にするため、絶縁体な
どの一部を省略して示している。図３９に示すセルは、トランジスタ４９０、トランジス
タ４９１、導電体４８０、導電体４８２を有する。トランジスタ４９０とトランジスタ４
９１とは重なっている。また、導電体４８０と導電体４８２とは重なっている。当該セル
の高さは６＊Ｐｙ、幅は４＊Ｐｘである。
上述した半導体装置５００（セル）は、セルエリアを小さくすることができる。例えば
、インバータ回路であれば、セルの高さを、好ましくは、ＷＷ＋ＷＴ＋５＊Ｐｙ以下、よ
り好ましくは、ＷＷ＋ＷＴ＋４＊Ｐｙ以下とすることができる。ここで、ＷＷは電源線幅
、ＷＴは半導体装置５００（セル）が有する複数のトランジスタのチャネル幅のうち最大
のチャネル幅である。また、セルの幅を、５＊Ｐｘ以下、より好ましくは、４＊Ｐｘ以下
とすることができる。また、小型のインバータであれば、セルの高さを６＊Ｐｙ以下とす
ることができる。また、例えば、２入力ＮＡＮＤ回路であれば、セルの高さを、好ましく
は、ＷＷ＋ＷＴ＋７＊Ｐｙ以下、より好ましくは、ＷＷ＋ＷＴ＋５＊Ｐｙ以下とすること
ができる。また、セルの幅は、好ましくは、５＊Ｐｘ以下、より好ましくは、４＊Ｐｘ以
下とすることができる。
また、複数のセルの高さは同じであることが好ましい。こうすることで、セルの高さを
行の高さとし、複数のセルを複数行に配置することで、効率よく配置、配線を行うことが
できる。
半導体装置５００（セル）が有するトランジスタと電源配線とを密に配置するために、
トランジスタ４９０のソース電極またはドレイン電極と、電源配線として機能する導電体
（４８２）と、が電気的に接続される場合には、当該電極と導電体とは絶縁体に設けられ
た開口部に設けられた導電体（ビアとも呼ぶ）を介して直接接続されることが好ましい。
或いは、ビアと、ビア間に挟まれた導電体とを介して接続されることが好ましい。トラン
ジスタ４９１のソース電極またはドレイン電極と、電源配線として機能する導電体（４８
０）と、が電気的に接続される場合には、当該電極と導電体とは絶縁体に設けられた開口
部に設けられた導電体を介して直接接続されることが好ましい。或いは、ビアと、ビア間
に挟まれた導電体とを介して接続されることが好ましい。
半導体装置５００（セル）が有するトランジスタと電源配線とを密に配置するために、
半導体装置５００（セル）は、トランジスタ４９０及び電源配線として機能する導電体（
４８２）の間、並びにトランジスタ４９１及び電源配線として機能する導電体（４８０）
の間に、トランジスタを有さないことが好ましい。
半導体装置５００（セル）が有するトランジスタと電源配線とを密に配置し、また、複
数のセルを効率よく配置するために、電源配線はセルエリアの端部に規則的に配置される
ことが好ましい。特に、本発明の一態様に係る半導体装置（セル）は、セルエリアの片側
の端部にのみ電源配線が配置されていても良い。セルエリアの両側の端部に電源配線が配
置される場合と比較して、セルエリアを小さくできる場合がある。
トランジスタが配置、配線された半導体装置の構成例について、図３１を参照して説明
する。図３１に示す半導体装置の模式図は、図１に示す半導体装置５００（セル）が有す
る、トランジスタ４９１と、高電源配線（導電体４８０）と、トランジスタ４９０と、低
電源配線（導電体４８２）と、の位置関係を模式的に表した図である。
図３１（Ａ）において、半導体装置５００（セル）は、トランジスタ４９１、高電源配
線（導電体４８０）、低電源配線（導電体４８２）、及びトランジスタ４９０が順に積層
されている。言い換えると、トランジスタ４９１の上方に高電源配線（導電体４８０）が
配置され、高電源配線（導電体４８０）の上方に低電源配線（導電体４８２）が配置され
かつ重なり、低電源配線（導電体４８２）の上方にトランジスタ４９０が配置される。
このような構成とすることで、低電源配線（導電体４８２）と高電源配線（導電体４８
０）は、上下方向に近くに位置するため、大きな配線容量を有する。その結果、電源ノイ
ズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また、
半導体装置５００（セル）を適用した半導体装置を小型化することが可能となる。
図３１（Ｂ）において、半導体装置５００（セル）は、トランジスタ４９１、高電源配
線（導電体４８０）、トランジスタ４９０、及び低電源配線（導電体４８２）が順に積層
されている。言い換えると、トランジスタ４９１の上方に高電源配線（導電体４８０）が
配置され、高電源配線（導電体４８０）の上方にトランジスタ４９０が配置され、トラン
ジスタ４９０の上方に低電源配線（導電体４８２）が配置される。
半導体装置５００（セル）において、トランジスタ４９０のソース電極（もしくはソー
ス領域）あるいはドレイン電極（もしくはドレイン領域）は、トランジスタ４９０より上
方の導電体のみと接続する構成を有する場合がある。その場合、当該導電体は、半導体装
置５００（セル）内のトランジスタ間の接続用配線に用いられる。従って、当該導電体を
、複数の半導体装置５００（セル）間の接続用配線として用いることが難しい場合がある
。これは、複数の半導体装置５００（セル）間の接続では、配線位置が不規則であるため
、使用できない領域が散在すると、迂回しなければならない配線が増加するためである。
そのような場合でも、面積の増加がほとんどなく、当該導電体を電源配線として用いるこ
とができる。これは、電源配線が半導体装置５００（セル）領域の端部に規則的に配置さ
れるためである。このような場合、積層する電源配線（導電体４８２）と、半導体装置５
００（セル）内のトランジスタ間の接続用配線と、を同じ層の導電体で構成することがで
き、製造コストを低く抑えることが可能となる。
図２乃至図４、及び図１９を参照して、図１の半導体装置５００（セル）のより具体的
なデバイス構造を説明する。図２に示す半導体装置５０１（セル）は、図１に示す半導体
装置５００（セル）に対応し、トランジスタ４９０およびトランジスタ４９１が配置、配
線された半導体装置（セル）である。
図２は、半導体装置５０１（セル）の構成の一例を示す模式図である。なお、図２と図
３では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成さ
れる導電体等には、同じハッチングパターンを付している。
図３は、半導体装置５０１（セル）の構成の一例を示す上面図であり、図３（Ａ）には
、半導体装置５０１（セル）のうち、トランジスタ４９１と導電体４８０とを含む領域の
上面図を示し、図３（Ｂ）には、半導体装置５０１（セル）のうち、トランジスタ４９０
と導電体４８２と導電体４８４とを含む領域の上面図を示す。
図４は、半導体装置５０１（セル）の構成の一例を示す断面図である。図４の左側には
、図３（Ａ）および図３（Ｂ）の一点鎖線Ａ１－Ａ２で切断した断面図を示し、同図右側
には、図３（Ａ）および図３（Ｂ）の一点鎖線Ｂ１－Ｂ２で切断した断面を示す。
半導体装置５０１（セル）は、トランジスタ４９１とトランジスタ４９０を有し、図１
９に示すＣＭＯＳインバータ回路を構成する。ＣＭＯＳインバータ回路では、出力信号Ｏ
ＵＴは入力信号ＩＮの反転信号となる。トランジスタ４９１は、一例として、スイッチス
ピードの速いｐチャネル型トランジスタを用いることができる。本実施の形態では、ｐチ
ャネル型Ｓｉトランジスタを用いるものとして説明する。一例として、スイッチスピード
の速いｎチャネル型トランジスタをトランジスタ４９０として用いることができる。本実
施の形態では、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネ
ル形成領域に含むトランジスタをトランジスタ４９０として用いるものとして説明する。
半導体装置５０１（セル）は、トランジスタ４９１と、導電体４８０と、トランジスタ
４９０と、導電体４８２と、導電体４２４ａと、４２４ｂと、を有する。トランジスタ４
９０及びトランジスタ４９１は積層される。導電体４８２及び導電体４８０は積層される
。トランジスタ４９１は領域４７６ａ、領域４７６ｂ、および導電体４５４を有する。ト
ランジスタ４９０は導電体４１６ａ、導電体４１６ｂ、および導電体４０４を有する。
半導体装置５０１（セル）は、導電体４８４を有する。トランジスタ４９０は、導電体
４１３を有する。
導電体４８２は、低電源電圧（ＶＳＳ）を供給する配線（低電源配線）としての機能を
有する。導電体４８０は、高電源電圧（ＶＤＤ）を供給する配線（高電源配線）としての
機能を有する。領域４７６ａおよび領域４７６ｂは、トランジスタ４９１のソース電極（
もしくはソース領域）とドレイン電極（もしくはドレイン領域）の一方および他方として
の機能を有する。導電体４５４は、トランジスタ４９１のゲート電極としての機能を有す
る。導電体４１６ａおよび４１６ｂは、トランジスタ４９０のソース電極（もしくはソー
ス領域）とドレイン電極（もしくはドレイン領域）の一方および他方としての機能を有す
る。導電体４０４は、トランジスタ４９０のゲート電極としての機能を有する。
導電体４１３は、トランジスタ４９０のゲート電極としての機能を有する。導電体４８
４は、トランジスタ４９０のゲート電極に電圧を供給する配線としての機能を有する。
なお、導電体４１３および導電体４０４は、ともにトランジスタ４９０のゲート電極と
しての機能を有するが、それぞれに印加する電位が異なっていても構わない。例えば、導
電体４１３に負または正のゲート電圧を印加することでトランジスタ４９０のしきい値電
圧を調整しても構わない。
高電源配線（導電体４８０）は、トランジスタ４９１のソース領域（領域４７６ａ）に
電気的に接続される。低電源配線（導電体４８２）は、トランジスタ４９０のソース電極
（導電体４１６ａ）に電気的に接続される。高電源配線（導電体４８０）と低電源配線（
導電体４８２）とは、概ね平行に互いに重なって配置される。トランジスタ４９０のゲー
ト電極（導電体４０４）とトランジスタ４９１のゲート電極（導電体４５４）とは電気的
に接続されている。トランジスタ４９０のドレイン電極（導電体４１６ｂ）とトランジス
タ４９１のドレイン領域（領域４７６ｂ）とは電気的に接続されている。出力信号ＯＵＴ
は、トランジスタ４９０のドレイン電極（導電体４１６ｂ）およびトランジスタ４９１の
ドレイン領域（領域４７６ｂ）と接続される、導電体４１６ｂの上方に位置する導電体４
２４ａより外部に出力される。入力信号ＩＮは、トランジスタ４９０のゲート電極（導電
体４０４）およびトランジスタ４９１のゲート電極（導電体４５４）と接続される、導電
体４０４の上方に位置する導電体４２４ｂより外部から入力される。
トランジスタ４９０のゲート電極（導電体４１３）は、ゲート電圧を供給する配線（導
電体４８４）と電気的に接続される。ゲート電圧を供給する配線（導電体４８４）と低電
源配線（導電体４８２）とは、概ね平行に互いに重なって配置される。
低電源配線（導電体４８２）と高電源配線（導電体４８０）とが、概ね平行に互いに重
なって配置されることで、当該配線は大きな寄生容量（配線容量とも言う）を有する。そ
の結果、当該配線を電源配線として用いることで、電源ノイズに対して電圧変動を小さく
抑えることができ、電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実
現することができる。また、半導体装置５０１（セル）を適用した半導体装置において、
電源電圧の変動を低減させるために、電源配線に容量素子を意図的に設けることがある。
低電源配線（導電体４８２）と高電源配線（導電体４８０）が大きな配線容量を有するこ
とで、そのような容量素子を小さくすることができる。その結果、半導体装置５０１（セ
ル）を適用した半導体装置を小型化することが可能となる。また、低電源配線（導電体４
８２）と高電源配線（導電体４８０）とが互いに重なって配置されることで、当該配線の
占有面積を小さくすることができ、半導体装置５０１（セル）を適用した半導体装置の面
積を小さくすることができる。
高電源配線（導電体４８０）と低電源配線（導電体４８２）として、上下方向に隣り合
う配線用の導電体を用いることができる。上下方向に隣り合う配線用の導電体を用いるこ
とで、配線間の距離は小さくなり、当該配線は大きな配線容量を有する。その結果、電源
ノイズに強い、電源電圧の変動を低減することが可能な回路を実現することができる。ま
た、半導体装置５０１（セル）を適用した半導体装置を小型化することが可能となる。
または、低電源配線（導電体４８２）と高電源配線（導電体４８０）は隣り合う層の導
電体を用いることが好ましい。または、低電源配線（導電体４８２）と高電源配線（導電
体４８０）の間において、導電体を有さないことが好ましい。
トランジスタ４９０とトランジスタ４９１とは、互いに重なって配置される。その結果
、半導体装置５０１（セル）の面積を小さくすることができる。
トランジスタ４９０とトランジスタ４９１とは、互いに重なって配置され、トランジス
タ４９０において電流が流れる方向と、トランジスタ４９１において電流が流れる方向と
は、概ね平行または反平行である。或いは、トランジスタ４９０のソース電極、ゲート電
極、およびドレイン電極の並ぶ方向と、トランジスタ４９１のソース電極、ゲート電極、
およびドレイン電極の並ぶ方向とは、概ね平行である。その結果、トランジスタ４９０の
ドレイン電極とトランジスタ４９１のドレイン電極とを互いに近接して配置することがで
き、かつ、トランジスタ４９０のゲート電極とトランジスタ４９１のゲート電極とを互い
に近接して配置することができる。このような配置とすることで、トランジスタ４９０の
ドレイン電極とトランジスタ４９１のドレイン電極とを接続し、かつ、トランジスタ４９
０のゲート電極とトランジスタ４９１のゲート電極とを接続する場合に、接続領域の面積
を小さくすることができ、半導体装置５０１（セル）の面積を小さくすることができる。
トランジスタ４９０において電流が流れる方向（或いは、トランジスタ４９０のソース
電極、ゲート電極、およびドレイン電極の並ぶ方向）と、低電源配線（導電体４８２）の
延伸方向とは、概ね平行である。この場合、トランジスタ４９０のソース電極とドレイン
電極とを入れ替えて配置しても、当該ソース電極と低電源配線（導電体４８２）とは短い
配線によって接続可能であり、好ましい。トランジスタ４９１において電流が流れる方向
（或いは、トランジスタ４９１のソース電極、ゲート電極、およびドレイン電極の並ぶ方
向）と、高電源配線（導電体４８０）の延伸方向とは、概ね平行である。この場合、トラ
ンジスタ４９１のソース電極が、ゲート電極を挟んでどちら側に位置しても、高電源配線
（導電体４８０）と短い配線によって接続可能であり、好ましい。
なお、トランジスタ４９０において電流が流れる方向（或いは、トランジスタ４９０の
ソース電極、ゲート電極、およびドレイン電極の並ぶ方向）と、低電源配線（導電体４８
２）の延伸方向とは、概ね垂直であっても良い。トランジスタ４９０のソース電極が低電
源配線（導電体４８２）と接続する場合、ソース電極を低電源配線と重なるように配置す
ることが可能であり、面積が縮小できるため、好ましい。トランジスタ４９１において電
流が流れる方向（或いは、トランジスタ４９１のソース電極、ゲート電極、およびドレイ
ン電極の並ぶ方向）と、高電源配線（導電体４８０）の延伸方向とは、概ね垂直であって
も良い。トランジスタ４９１のソース電極が高電源配線（導電体４８０）と接続する場合
、ソース電極を高電源配線と重なるように配置することが可能であり、面積が縮小できる
ため、好ましい。
なお、隣り合うセル或いは近接するセルと入出力端子が接続される場合には、出力信号
ＯＵＴの出力端子は、導電体４２４ａを介さずに、トランジスタ４９０のドレイン電極（
導電体４１６ｂ）或いはトランジスタ４９１のドレイン領域（領域４７６ｂ）を直接、隣
り合うセル或いは近接するセルの入力端子と接続しても良い。また、入力信号ＩＮの入力
端子は、導電体４２４ｂを介さずに、トランジスタ４９０のゲート電極（導電体４０４）
或いはトランジスタ４９１のゲート電極（導電体４５４）を直接、隣り合うセル或いは近
接するセルの出力端子と接続しても良い。
図２において、半導体装置５０１（セル）は、トランジスタ４９１、高電源配線（導電
体４８０）、低電源配線（導電体４８２）、導電体４８４、及びトランジスタ４９０が順
に積層されている。言い換えると、トランジスタ４９１の上方に高電源配線（導電体４８
０）が配置され、高電源配線（導電体４８０）の上方に低電源配線（導電体４８２）が配
置されかつ重なり、低電源配線（導電体４８２）の上方に導電体４８４が配置されかつ重
なり、導電体４８４の上方にトランジスタ４９０が配置される。
トランジスタ４９１のソース電極（もしくはソース領域）は、高電源配線（導電体４８
０）と接続されるため、トランジスタ４９１のソース電極（もしくはソース領域）が高電
源配線（導電体４８０）の上方に配置された低電源配線（導電体４８２）と接続される場
合よりも、接続が容易で好ましい。トランジスタ４９０のソース電極（もしくはソース領
域）は、低電源配線（導電体４８２）と接続されるため、トランジスタ４９０のソース電
極（もしくはソース領域）が低電源配線（導電体４８２）の下方に配置された高電源配線
（導電体４８０）と接続される場合よりも、接続が容易で好ましい。
また、半導体装置５０１（セル）において、高電源配線（導電体４８０）及び低電源配
線（導電体４８２）それぞれの配線幅は、トランジスタ４９１のゲート電極（導電体４５
４）、トランジスタ４９０のゲート電極（導電体４０４）、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線（導電体４８０）及び
低電源配線（導電体４８２）それぞれの配線幅は、入力端子に接続される配線（導電体）
の幅と出力端子に接続される配線（導電体）の幅よりも広いことが好ましい。電源配線は
、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが好
ましいためである。
また、半導体装置５０１（セル）において、高電源配線（導電体４８０）及び低電源配
線（導電体４８２）が重なる領域の幅は、トランジスタ４９１のゲート電極（導電体４５
４）、トランジスタ４９０のゲート電極（導電体４０４）、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線（導電体４８０）及び
低電源配線（導電体４８２）が重なる領域の幅は、入力端子に接続される配線（導電体）
の幅と出力端子に接続される配線（導電体）の幅よりも広いことが好ましい。
図４に示す半導体装置の断面図を用いて、さらに詳細に説明する。
図４に示す半導体装置５０１（セル）は、トランジスタ４９１と、トランジスタ４９１
上の絶縁体４４２と、絶縁体４４２上のトランジスタ４９０と、を有する。なお、絶縁体
４４２は、酸素および水素をブロックする機能を有する絶縁体であることが好ましい。
トランジスタ４９１は、半導体基板４００上の絶縁体４６２と、絶縁体４６２上の導電
体４５４と、導電体４５４の側面に接する絶縁体４７０と、半導体基板４００中の導電体
４５４および絶縁体４７０と重ならない領域である領域４７６ａ、４７６ｂと、絶縁体４
７０と重なる領域である領域４７４と、を有する。
半導体基板４００は、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化
シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸
化亜鉛、酸化ガリウムなどの化合物半導体を用いればよい。なお、半導体基板４００は、
非晶質半導体または結晶質半導体を用いればよく、結晶質半導体としては、単結晶半導体
、多結晶半導体、微結晶半導体などがある。
絶縁体４６２は、トランジスタ４９１のゲート絶縁体としての機能を有する。また、導
電体４５４は、トランジスタ４９１のゲート電極としての機能を有する。また、絶縁体４
７０は、導電体４５４の側壁絶縁体（サイドウォールともいう。）としての機能を有する
。また、領域４７６ａ、４７６ｂは、トランジスタ４９１のソース領域またはドレイン領
域としての機能を有する。また、領域４７４は、トランジスタ４９１のＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域としての機能を有する。
なお、領域４７４は、導電体４５４をマスクとした不純物添加によって形成することが
できる。また、その後、絶縁体４７０を形成し、導電体４５４および絶縁体４７０をマス
クとした不純物注入によって、領域４７６ａ、４７６ｂを形成することができる。従って
、領域４７４と領域４７６ａ、４７６ｂとを、同種の不純物の添加によって形成する場合
、領域４７４は領域４７６ａ、４７６ｂよりも不純物濃度の低い領域となる。
トランジスタ４９１は、領域４７４を有することによって、短チャネル効果を抑制する
ことができる。従って、微細化に適した構造であることがわかる。
トランジスタ４９１は、半導体基板４００に設けられた他のトランジスタと、絶縁体４
６０などによって分離される。なお、図４において、絶縁体４６０を、ＳＴＩ（Ｓｈａｌ
ｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる手法で形成した例を示すが、こ
れに限定されない。例えば、絶縁体４６０に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成した絶縁体を用いて、トランジスタ
間を分離しても構わない。
トランジスタ４９０は、導電体４１３と、導電体４１３上の絶縁体４０２と、絶縁体４
０２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ａの側
面、ならびに半導体４０６ｂの上面および側面と接する、導電体４１６ａおよび導電体４
１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａの
上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体４０６ｃと、
半導体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、を有する。なお
、ここでは、導電体４１３をトランジスタ４９０の一部としているが、これに限定されな
い。例えば、導電体４１３がトランジスタ４９０とは独立した構成要素であるとしてもよ
い。
導電体４１３は、トランジスタ４９０のゲート電極としての機能を有する。また、絶縁
体４０２は、トランジスタ４９０のゲート絶縁体としての機能を有する。また、導電体４
１６ａおよび導電体４１６ｂは、トランジスタ４９０のソース電極およびドレイン電極と
しての機能を有する。また、絶縁体４１２は、トランジスタ４９０のゲート絶縁体として
の機能を有する。また、導電体４０４は、トランジスタ４９０のゲート電極としての機能
を有する。
図４に示すように、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂの側面と
接する。また、導電体４０４は、半導体４０６ｂのチャネル幅方向を電気的に取り囲んだ
構造となっており、半導体４０６ｂを上面だけでなく側面も取り囲んだ構造となっている
。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈ
ａｎｎｅｌ）構造とよぶ。
導電体４０４は、半導体４０６ｂの下方まで伸びている構造となっていることが好ましい
。
トランジスタの構造をｓ－ｃｈａｎｎｅｌ構造とすることで、半導体４０６ｂの側面に
対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電体４０４が半導体
４０６ｂの下方まで伸びている構造では、さらに制御性が優れる。その結果、トランジス
タ４９０のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、
トランジスタ４９０のオフ状態の電流を小さくすることができる。
このような構造とすることで、微細なトランジスタにおいても良好な電気特性が得られ
る。トランジスタの微細化により、該トランジスタを有する半導体装置は、集積度の高い
、高密度化された半導体装置とすることが可能となる。また、トランジスタに寄生する容
量が減少するため、良好なスイッチング特性が得られる。例えば、トランジスタ４９０は
、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましく
は２０ｎｍ以下の領域を有し、かつ、トランジスタ４９０は、チャネル幅が好ましくは４
０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有す
る。
なお、トランジスタ４９０がｓ－ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの
全体（バルク）にチャネルが形成される場合がある。従って、半導体４０６ｂが厚いほど
チャネル形成領域は大きくなる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さら
に好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体
４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば
、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さ
の領域を有する半導体４０６ｂとすればよい。このような構造とすることで、ｓ－ｃｈａ
ｎｎｅｌ構造では、トランジスタのソース－ドレイン間に大電流を流すことができ、導通
時の電流（オン電流）を高くすることができる。
また、導電体４１６ａ（および／または、導電体４１６ｂ）の、少なくとも一部（また
は全部）は、半導体４０６ｂなどの半導体層の、表面、側面、上面、および／または、下
面の少なくとも一部（または全部）と、接触している。当該接触している半導体４０６ｂ
では、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがあり、ｎチ
ャネル型導電領域となる。なお、酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表
記する場合がある。その結果、ｎチャネル型導電領域を電流が流れることで、良好なオン
電流を得ることができる。
また、酸化物半導体として、後述するＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが
好ましい。ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つで
ある。特に、後述する、ＣＡＡＣ比率を高めることが好ましい。ＣＡＡＣ比率は、一定の
範囲におけるＣＡＡＣ－ＯＳの回折パターンが観測される領域の割合である。ＣＡＡＣ比
率を高めることにより、例えば、欠陥をより少なくすることができる。また、例えばキャ
リアの散乱を小さくすることができる。また、不純物の少ないＣＡＡＣ－ＯＳを実現する
ことができ、例えば極めて低いオフ電流特性を実現することができる。例えば、良質なＣ
ＡＡＣ－ＯＳであれば、ＣＡＡＣ比率は、５０％以上、好ましくは８０％以上、より好ま
しくは９０％以上、さらに好ましくは９５％以上１００％以下である。
また、半導体４０６ｂ中の不純物濃度を低減し、酸化物半導体を真性または実質的に真
性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が
、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であるこ
と、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体におい
て、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば
、水素および窒素は酸化物半導体においてドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。また、シリコンは、酸化物半導体において不純物準位を形成してしまう
。
実質的に真性な酸化物半導体を用いたトランジスタは、チャネル形成領域においてキャ
リア密度が低いため、しきい値電圧がマイナスとなる電気特性になることが少ない。また
、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ない
ため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半
導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
例えば、酸化物半導体を用いたトランジスタがオフ状態のときのドレイン電流を、室温
（２５℃程度）にて１×１０－１８Ａ以下、好ましくは１×１０－２１Ａ以下、さらに好
ましくは１×１０－２４Ａ以下、または８５℃にて１×１０－１５Ａ以下、好ましくは１
×１０－１８Ａ以下、さらに好ましくは１×１０－２１Ａ以下とすることができる。なお
、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしき
い値電圧よりも小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以
上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、トランジスタ４９０が電子を多数キャリアとする蓄積型である場合、半導体４０
６ｂのソース電極およびドレイン電極と接する領域からチャネルへ延びる電界が短距離で
遮蔽されるため、トランジスタが短チャネルでもゲート電界によるキャリアの制御を行い
やすい。
また、絶縁表面上にトランジスタを形成することで、半導体基板をそのままチャネル形
成領域として用いる場合と異なり、ゲート電極と半導体基板との間で寄生容量が形成され
ないため、ゲート電界によるキャリアの制御が容易になる。
このような構造とすることで、良好な電気特性が得られる。具体的には、優れたサブス
レッショルド特性、極めて小さいオフ電流、良好なオン電流が得られる。また、良好なス
イッチング特性が得られる。
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２
層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６
ｃ上もしくは下に、半導体４０６ａ、半導体４０６および半導体４０６ｃとして例示した
半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６が、半導
体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいず
れか二箇所以上に、半導体４０６ａ、半導体４０６および半導体４０６ｃとして例示した
半導体のいずれか一を備えるｎ層構造（ｎは５以上の整数）を有しても構わない。
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁
体である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出す
ることができる酸化シリコンである。従って、絶縁体４０２は膜中を酸素が移動可能な絶
縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば、絶
縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合
がある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。ま
た、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することが
ある。従って、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９０に安
定した電気特性を付与することができる。
図４などに示す絶縁体４４２は、トランジスタ４９１と、トランジスタ４９０と、の間
に設けられる。絶縁体４４２としては、例えば、アルミニウムを含む酸化物、例えば酸化
アルミニウムを用いる。絶縁体４４２は、酸素および水素をブロックする絶縁体であるが
、密度が３．２ｇ／ｃｍ３未満の酸化アルミニウムは、特に水素をブロックする機能が高
いため好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする機
能が高いため好ましい。
例えば、トランジスタ４９１がシリコンを用いたトランジスタである場合、水素を外部
から供給することでシリコンのダングリングボンドを低減させることができるため、トラ
ンジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含む雰囲気下
における加熱処理によって行えばよい。または、例えば、水素を含む絶縁体をトランジス
タ４９１の近傍に配置し、加熱処理を行うことで、該水素を拡散させて、トランジスタ４
９１に供給しても構わない。具体的には、トランジスタ４９１上の絶縁体４６４が水素を
含む絶縁体にすると好ましい。なお、絶縁体４６４は、単層構造または積層構造としても
構わない。例えば、酸化窒化シリコンまたは酸化シリコンと、窒化酸化シリコンまたは窒
化シリコンと、を有する積層構造などを絶縁体４６４に用いればよい。
水素を含む絶縁体は、例えば、ＴＤＳ分析にて、１００℃以上７００℃以下または１０
０℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１
０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素（水素
原子数換算）を放出することもある。
ところで、絶縁体４６４から拡散した水素は、絶縁体４６４の開口部に設けられた導電
体４７１、絶縁体４６４上の導電体４８０、導電体４８０上の導電体４８２などを介して
、トランジスタ４９０の近傍まで到達する場合があるが、絶縁体４４２が水素をブロック
する機能を有するため、トランジスタ４９０まで到達する水素は僅かとなる。水素は、酸
化物半導体中でキャリアトラップやキャリア発生源となりトランジスタ４９０の電気特性
を劣化させることがある。そのため、絶縁体４４２によって水素をブロックすることは半
導体装置の性能および信頼性を高めるために重要な意味を持つ。
一方、例えば、トランジスタ４９０に外部から酸素を供給することで、酸化物半導体の
酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある
。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。ま
たは、例えば、過剰酸素（酸素）を含む絶縁体をトランジスタ４９０の近傍に配置し、加
熱処理を行うことで、該酸素を拡散させて、トランジスタ４９０に供給しても構わない。
ここでは、トランジスタ４９０の絶縁体４０２が過剰酸素を含む絶縁体を用いる。
拡散した酸素は、各層を介してトランジスタ４９１まで到達する場合があるが、絶縁体
４４２が酸素をブロックする機能を有するため、トランジスタ４９１まで到達する酸素は
僅かとなる。トランジスタ４９１が、シリコンを用いたトランジスタである場合、シリコ
ン中に酸素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻
害させる要因となることがある。そのため、絶縁体４４２によって酸素をブロックするこ
とは半導体装置の性能および信頼性を高めるために重要な意味を持つ。
また、図４などにおいて、半導体装置は、トランジスタ４９０上に絶縁体４０８を有す
ると好ましい。絶縁体４０８は、酸素および水素をブロックする機能を有する。絶縁体４
０８は、例えば、絶縁体４４２についての記載を参照する。または、絶縁体４０８は、例
えば、半導体４０６ａおよび／または半導体４０６ｃよりも、酸素および水素をブロック
する特性が高い。
半導体装置が絶縁体４０８を有することで、酸素がトランジスタ４９０から外方拡散す
ることを抑制できる。従って、絶縁体４０２などに含まれる過剰酸素（酸素）の量に対し
て、トランジスタ４９０へ効果的に酸素を供給することができる。また、絶縁体４０８は
、絶縁体４０８よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純
物をブロックするため、不純物の混入によってトランジスタ４９０の電気特性が劣化する
ことを抑制できる。
なお、便宜上、絶縁体４４２および／または絶縁体４０８をトランジスタ４９０と区別
して説明したが、トランジスタ４９０の一部であっても構わない。
なお、図４に示した断面図において、半導体装置５０１（セル）は、トランジスタ４９
０およびトランジスタ４９１と接続される複数層の配線用の導電体を有する。第１層の導
電体は、トランジスタ４９１上に設けられた絶縁体４６４上に位置し、高電源配線（導電
体４８０）を含む。トランジスタ４９１と第１層の導電体とは、絶縁体４６４に設けられ
た開口部に設けられた導電体４７１（ビアとも呼ぶ）を介して接続されてもよい。第２層
の導電体は、第１層の導電体上に設けられた絶縁体４６５上に位置し、低電源配線（導電
体４８２）を含む。第１層の導電体と第２層の導電体とは、絶縁体４６５に設けられた開
口部に設けられた導電体４７２（ビアとも呼ぶ）を介して接続されてもよい。第３層の導
電体は、第２層の導電体上に設けられた絶縁体４６６上に位置し、ゲート電圧を供給する
配線（導電体４８４）を含む。第２層の導電体と第３層の導電体とは、絶縁体４６６に設
けられた開口部に設けられた導電体４７３（ビアとも呼ぶ）を介して接続されてもよい。
第３層の導電体上に設けられた絶縁体４６７上に、絶縁体４４２が位置し、絶縁体４４２
上に、導電体４１３およびトランジスタ４９０が位置する。第４層の導電体はトランジス
タ４９０上に設けられた絶縁体４０８、および絶縁体４６８上に位置し、導電体４２４ａ
、４２４ｂを含む。第３層の導電体と第４層の導電体とは、絶縁体４０８、４６８に設け
られた開口部に設けられた導電体４７５（ビアとも呼ぶ）と、トランジスタ４９０のドレ
イン電極（導電体４１６ｂ）を介して接続されてもよい。第４層の導電体上には、さらに
絶縁体が設けられていても良い。当該絶縁体上には、さらに１つもしくは複数層の導電体
および絶縁体が設けられていても良い。それらの導電体は、複数の半導体装置（セル）間
の接続用の配線などとして用いることができる。図４に示した構成例では、トランジスタ
４９０およびトランジスタ４９１の間に３層の導電体を設けているが、本発明の一態様に
係る半導体装置（セル）の構造はこれに限定されない。トランジスタ４９０およびトラン
ジスタ４９１の間に１層乃至１０層の導電体を設けても構わない。
なお、トランジスタ４９１の構造は、図４に示した構造に限定されない。例えば、図５
に示すトランジスタ４９１のように、半導体基板４００に凸部（突起、フィンなどとも呼
ばれる。）を有する構造であっても構わない。図５に示すトランジスタ４９１の構造は、
図４に示したトランジスタ４９１の構造と比較して、同じ占有面積に対する実効的なチャ
ネル幅を大きくすることができる。従って、トランジスタ４９１の、導通時の電流を大き
くすることができる。また、導電体４５４が半導体基板４００の凸部をチャネル幅方向に
取り囲んだ構造となっており、ゲート電界によるチャネル形成領域の制御がしやすくなる
。その結果、短チャネル効果を抑制することができ、微細化に適した構造であることがわ
かる。
または、例えば、図６に示すトランジスタ４９１のように、半導体基板４００に絶縁体
領域４５２を設ける構造としても構わない。図６に示すトランジスタ４９１の構造とする
ことで、個別に動作するトランジスタ間を、より確実に分離することができ、リーク電流
を抑えることができる。また、基板との間に形成される寄生容量や基板へのリーク電流を
抑えることができる。その結果、トランジスタ４９１のリーク電流を小さくすることがで
きる。また、トランジスタ４９１の高速動作や低電力動作が可能となる。
上述したｐチャネル型Ｓｉトランジスタは、良好なスイッチングスピードが得られる。
例えば、トランジスタのスイッチングスピードは、１０ｎｓ未満、好ましくは１ｎｓ未満
、より好ましくは０．１ｎｓ未満である。また、上述した酸化物半導体をチャネル形成領
域に含むトランジスタは、良好なスイッチングスピードが得られる。例えば、トランジス
タのスイッチングスピードは、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０
．１ｎｓ未満である。トランジスタ４９１に、上述したｐチャネル型Ｓｉトランジスタを
用い、トランジスタ４９０に、上述した酸化物半導体をチャネル形成領域に含むトランジ
スタを用いることで、本発明の一態様に係る半導体装置（セル）は、動作速度を向上する
ことが可能となる。例えば、本発明の一態様に係る半導体装置（セル）であるインバータ
や２入力ＮＡＮＤ回路の遅延時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好まし
くは０．１ｎｓ未満である。
また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいことから、静的
リーク電流（あるいはＤＣリーク電流）の小さい半導体装置を提供することが可能となる
。特に、入力信号がロー、あるいは低電源電圧である期間は、入力信号が酸化物半導体を
用いたトランジスタのゲート電極に入力されても、酸化物半導体を用いたトランジスタは
オフ状態となり、酸化物半導体を用いたトランジスタを介したリーク電流を極めて小さく
することができる。その結果、消費電力低減することが可能な半導体装置を提供すること
が可能となる。
また、トランジスタ４９１或いはトランジスタ４９１と同時に形成されるトランジスタ
に、ｐチャネル型Ｓｉトランジスタのみを用いることが好ましい。その結果、Ｓｉトラン
ジスタの製造工程において、ｎチャネル型Ｓｉトランジスタを製造する必要が無く、製造
コストを低く抑えることが可能である。特に、微細トランジスタでは、ｎチャネル型Ｓｉ
トランジスタとｐチャネル型Ｓｉトランジスタの製造工程はそれぞれ異なって最適化され
ているため、ｎチャネル型Ｓｉトランジスタを製造しないことによる製造コスト低減の効
果は大きい。また、ｐチャネル型Ｓｉトランジスタのみを製造する場合には、シリコン基
板表面の面方位として、ｐチャネル型トランジスタに都合の良い、例えば、高い移動度を
得ることが可能な面方位を選択することができる。例えば、シリコン基板の面方位をＳｉ
（１１０）面とすることができる。
（実施の形態２）
本発明の一形態である半導体装置は、図４乃至図６に示した構造に限定されない。本実
施の形態では、本発明の一形態である半導体装置の例を、図７乃至図９を用いて説明する
。図７に示す半導体装置５０２（セル）は、図１に示す半導体装置５００（セル）に対応
し、トランジスタ４９０およびトランジスタ４９１が配置、配線されたセルである。
図７は、半導体装置５０２（セル）の構成の一例を示す模式図である。なお、図７と図
８では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成さ
れる導電体等には、同じハッチングパターンを付している。
図８は、半導体装置５０２（セル）の構成の一例を示す上面図であり、図８（Ａ）には
、半導体装置５０２のうち、トランジスタ４９１と導電体４８０とを含む領域の上面図を
示し、図８（Ｂ）には、半導体装置５０２のうち、トランジスタ４９０と導電体４８２と
を含む領域の上面図を示す。
図９は、半導体装置５０２（セル）の構成の一例を示す断面図である。図９の左側には
、図８（Ａ）および図８（Ｂ）の一点鎖線Ａ１－Ａ２で切断した断面図を示し、同図右側
には、図８（Ａ）および図８（Ｂ）の一点鎖線Ｂ１－Ｂ２で切断した断面を示す。
図７において、半導体装置５０２（セル）は、トランジスタ４９１、高電源配線（導電
体４８０）、低電源配線（導電体４８２）、及びトランジスタ４９０が順に積層されてい
る。言い換えると、トランジスタ４９１の上方に高電源配線（導電体４８０）が配置され
、高電源配線（導電体４８０）の上方に低電源配線（導電体４８２）が配置されかつ重な
り、低電源配線（導電体４８２）の上方にトランジスタ４９０が配置される。
トランジスタ４９１のソース電極（もしくはソース領域）は、高電源配線（導電体４８
０）と接続されるため、トランジスタ４９１のソース電極（もしくはソース領域）が高電
源配線（導電体４８０）の上方に配置された低電源配線（導電体４８２）と接続される場
合よりも、接続が容易で好ましい。トランジスタ４９０のソース電極（もしくはソース領
域）は、低電源配線（導電体４８２）と接続されるため、トランジスタ４９０のソース電
極（もしくはソース領域）が低電源配線（導電体４８２）の下方に配置された高電源配線
（導電体４８０）と接続される場合よりも、接続が容易で好ましい。
また、半導体装置５０２（セル）において、高電源配線（導電体４８０）及び低電源配
線（導電体４８２）の配線幅それぞれは、トランジスタ４９１のゲート電極（導電体４５
４）、トランジスタ４９０のゲート電極（導電体４０４）、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線（導電体４８０）及び
低電源配線（導電体４８２）それぞれの配線幅は、入力端子に接続される配線（導電体）
の幅と出力端子に接続される配線（導電体）の幅よりも広いことが好ましい。電源配線は
、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが好
ましいためである。
図２乃至図６では、トランジスタ４９０がゲート電極の機能を有する導電体４１３を有
する例を示したが、本発明の一様態に係る半導体装置の構造はこれに限定されない。図７
乃至図９に示すように、トランジスタ４９０が導電体４１３を有さなくても構わない。ま
た、半導体装置５０２（セル）は、導電体４１３に電圧を供給する導電体４８４を有さな
くても構わない。このような構造とすることで、導電体４８４を形成するための導電体層
が不要となり、製造コストを抑えることができる。
図２乃至図６では、トランジスタ４９０のゲート電極（導電体４０４）とトランジスタ
４９１のゲート電極（導電体４５４）とが、導電体４０４の上方に位置する導電体４２４
ｂを介して接続される例を示したが、本発明の一態様に係る半導体装置（セル）の構造は
これに限定されない。図７乃至図９に示すように、導電体４０４と導電体４５４とが、導
電体４２４ｂを介さずに、導電体４０４と導電体４５４の間に位置する導電体のみを介し
て接続されても構わない。このような構造とすることで、トランジスタ４９０のゲート電
極とトランジスタ４９１のゲート電極とを接続する領域を小さくすることができる。その
結果、半導体装置５０２（セル）を小さくすることができる。
（実施の形態３）
本発明の一形態である半導体装置は、図４乃至図６に示した構造に限定されない。本実
施の形態では、本発明の一形態である半導体装置の例を、図１０乃至図１２を用いて説明
する。図１０に示す半導体装置５０３（セル）は、図１に示す半導体装置５００（セル）
に対応し、トランジスタ４９０およびトランジスタ４９１が配置、配線されたセルである
。
図１０は、半導体装置５０３（セル）の構成の一例を示す模式図である。なお、図１０
と図１１では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に
形成される導電体等には、同じハッチングパターンを付している。
図１１は、半導体装置５０３（セル）の構成の一例を示す上面図であり、図１１（Ａ）
には、半導体装置５０３のうち、トランジスタ４９１と導電体４８０とを含む領域の上面
図を示し、図１１（Ｂ）には、半導体装置５０３（セル）のうち、トランジスタ４９０と
導電体４８２を含む領域の上面図を示す。
図１２は、半導体装置５０３（セル）の構成の一例を示す断面図である。図１２の左側
には、図１１（Ａ）および図１１（Ｂ）の一点鎖線Ａ１－Ａ２で切断した断面図を示し、
同図右側には、図１１（Ａ）および図１１（Ｂ）の一点鎖線Ｂ１－Ｂ２で切断した断面を
示す。
図１０において、半導体装置５０３（セル）は、トランジスタ４９１、高電源配線（導
電体４８０）、低電源配線（導電体４８２）、及びトランジスタ４９０が順に積層されて
いる。言い換えると、トランジスタ４９１の上方に高電源配線（導電体４８０）が配置さ
れ、高電源配線（導電体４８０）の上方に低電源配線（導電体４８２）が配置されかつ重
なり、低電源配線（導電体４８２）の上方にトランジスタ４９０が配置される。
トランジスタ４９１のソース電極（もしくはソース領域）は、高電源配線（導電体４８
０）と接続されるため、トランジスタ４９１のソース電極（もしくはソース領域）が高電
源配線（導電体４８０）の上方に配置された低電源配線（導電体４８２）と接続される場
合よりも、接続が容易で好ましい。トランジスタ４９０のソース電極（もしくはソース領
域）は、低電源配線（導電体４８２）と接続されるため、トランジスタ４９０のソース電
極（もしくはソース領域）が低電源配線（導電体４８２）の下方に配置された高電源配線
（導電体４８０）と接続される場合よりも、接続が容易で好ましい。
また、半導体装置５０３（セル）において、高電源配線（導電体４８０）及び低電源配
線（導電体４８２）のそれぞれの配線幅は、トランジスタ４９１のゲート電極（導電体４
５４）、トランジスタ４９０のゲート電極（導電体４０４）、或いは入出力信号を転送す
る信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線（導電体４８０）及
び低電源配線（導電体４８２）それぞれの配線幅は、入力端子に接続される配線（導電体
）の幅と出力端子に接続される配線（導電体）の幅よりも広いことが好ましい。電源配線
は、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが
好ましいためである。
図２乃至図６では、トランジスタ４９０はゲート電極（導電体４１３）を有し、ゲート
電極（導電体４１３）とゲート電極（導電体４０４）とは独立にゲート電圧を印加できる
例を示したが、本発明の一態様に係る半導体装置（セル）の構造はこれに限定されない。
図１０乃至図１２に示すように、ゲート電極（導電体４１３）とゲート電極（導電体４０
４）とを電気的に接続することで、同じ電位を印加しても構わない。この場合、実効的な
チャネル幅を大きくすることができるため、トランジスタ４９０の導通時の電流を大きく
することができる。また、ゲート電極（導電体４０４）による電界が届きにくい領域でも
、ゲート電極（導電体４１３）による電界が届くため、トランジスタ４９０のサブスレッ
ショルドスイング値（Ｓ値ともいう。）を小さくすることができ、トランジスタ４９０の
オフ状態の電流を小さくすることができる。
（実施の形態４）
本発明の一形態である半導体装置の断面構造は、図４乃至図６に示した構造に限定され
ない。本実施の形態では、本発明の一形態である半導体装置の断面構造の例を、図１３乃
至図１５を用いて説明する。図１３に示す半導体装置５０４（セル）は、図１に示す半導
体装置５００（セル）に対応し、トランジスタ４９０およびトランジスタ４９１が配置、
配線されたセルである。
図１３は、半導体装置５０４（セル）の構成の一例を示す模式図である。なお、図１３
と図１４では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に
形成される導電体等には、同じハッチングパターンを付している。
図１４は、半導体装置５０４（セル）の構成の一例を示す上面図であり、図１４（Ａ）
には、半導体装置５０４のうち、トランジスタ４９１と導電体４８０とを含む領域の上面
図を示し、図１４（Ｂ）には、半導体装置５０４のうち、トランジスタ４９０と導電体４
８２と導電体４８４とを含む領域の上面図を示す。
図１５は、半導体装置５０４（セル）の構成の一例を示す断面図である。図１５の左側
には、図１４（Ａ）および図１４（Ｂ）の一点鎖線Ａ１－Ａ２で切断した断面図を示し、
同図右側には、図１４（Ａ）および図１４（Ｂ）の一点鎖線Ｂ１－Ｂ２で切断した断面を
示す。
図１３において、半導体装置５０４（セル）は、トランジスタ４９１、高電源配線（導
電体４８０）、導電体４８４、トランジスタ４９０、及び低電源配線（導電体４８２）が
順に積層されている。言い換えると、トランジスタ４９１の上方に高電源配線（導電体４
８０）が配置され、高電源配線（導電体４８０）の上方に導電体４８４が配置されかつ重
なり、導電体４８４の上方にトランジスタ４９０が配置され、トランジスタ４９０の上方
に低電源配線（導電体４８２）が配置される。
トランジスタ４９１のソース電極（もしくはソース領域）は、高電源配線（導電体４８
０）と接続されるため、トランジスタ４９１のソース電極（もしくはソース領域）が高電
源配線（導電体４８０）の上方に配置された低電源配線（導電体４８２）と接続される場
合よりも、接続が容易で好ましい。トランジスタ４９０のソース電極（もしくはソース領
域）は、低電源配線（導電体４８２）と接続されるため、トランジスタ４９０のソース電
極（もしくはソース領域）が低電源配線（導電体４８２）の下方に配置された高電源配線
（導電体４８０）と接続される場合よりも、接続が容易で好ましい。
また、半導体装置５０４（セル）において、高電源配線（導電体４８０）及び低電源配
線（導電体４８２）のそれぞれ配線幅は、トランジスタ４９１のゲート電極（導電体４５
４）、トランジスタ４９０のゲート電極（導電体４０４）、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線（導電体４８０）及び
低電源配線（導電体４８２）それぞれの配線幅は、入力端子に接続される配線（導電体）
の幅と出力端子に接続される配線（導電体）の幅よりも広いことが好ましい。電源配線は
、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが好
ましいためである。
図２乃至図６では、低電源配線（導電体４８２）と、高電源配線（導電体４８０）とが
隣り合う導電体を用いる例を示したが、本発明の一態様に係る半導体装置（セル）の構造
はこれに限定されない。図１３乃至図１５に示すように、低電源配線（導電体４８２）と
高電源配線（導電体４８０）との間に、低電源配線（導電体４８２）と互いに重なるよう
に、導電体４８４が設けられていても構わない。導電体４８２と導電体４８４が互いに重
なって配置されることで、配線間に寄生容量を有する。また、低電源配線（導電体４８２
）と高電源配線（導電体４８０）との間に、高電源配線（導電体４８０）と互いに重なる
ように、導電体４８４が設けられていても構わない。導電体４８０と導電体４８４が互い
に重なって配置されることで、配線間に寄生容量を有する。これらの寄生容量によって、
電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実現することができる
。なお、導電体４８４は、電位が頻繁に変化しないことが好ましい。或いは、導電体４８
４は、電源配線としての機能を有することが好ましい。このような構成とすることで、導
電体４８４の変動により、導電体４８０や導電体４８２の電位を変動させてしまう事象を
減らすことができる。
図１３乃至図１５に示す構成例では、導電体４８４は、ゲート電圧を与える配線として
の機能を有する。ゲート電圧は、トランジスタ４９０のしきい値電圧を制御するために利
用することができる。ゲート電圧は常に一定であっても良く、その場合、導電体４８４は
電源配線としての機能を有する。また、ゲート電圧は、半導体装置５０４（セル）が動作
している期間と動作していない期間とで値を切り替えても良い。このような切り替えは頻
繁には行われず、導電体４８４は電位が頻繁に変化しない配線となる。
また、図２乃至図６では、低電源配線（導電体４８２）と、導電体４２４ａ、４２４ｂ
とを別々の層の導電体で設けていたが、本発明の一態様に係る半導体装置（セル）の構造
はこれに限定されない。図１３乃至図１５に示すように、導電体４８２と、導電体４２４
ａ、４２４ｂとは同じ層の導電体を用いても構わない。その結果、面積の縮小や導電体の
層数の低減により製造コストを抑えられる場合がある。
なお、出力信号ＯＵＴは、トランジスタ４９０のドレイン電極（導電体４１６ｂ）およ
びトランジスタ４９１のドレイン領域（領域４７６ｂ）と接続される、導電体４１６ｂの
上方に位置する導電体４２５ａより外部に出力される。導電体４２５ａは、導電体４７７
を介して導電体４２４ａと接続される。入力信号ＩＮは、トランジスタ４９０のゲート電
極（導電体４０４）およびトランジスタ４９１のゲート電極（導電体４５４）と接続され
る、導電体４０４の上方に位置する導電体４２５ｂより外部から入力される。なお、導電
体４２５ｂは、導電体４７８を介して導電体４２４ｂと接続される。導電体４７７，４７
８は、絶縁体４６９の開口部に設けられる。
（実施の形態５）
本発明の一態様に係る半導体装置（セル）の構成の一例について、図１６乃至図１８、
図２０、及び図３２を用いて説明する。
図３２は、トランジスタ４９０ａ、トランジスタ４９０ｂ、トランジスタ４９１ａ、お
よび、トランジスタ４９１ｂが配置、配線された半導体装置の模式図である。
半導体装置５１０（セル）は、トランジスタ４９１ａとトランジスタ４９１ｂとトラン
ジスタ４９０ａとトランジスタ４９０ｂと配線として機能する導電体４８０と配線として
機能する導電体４８２とを有し、図２０に示すＣＭＯＳ構成の２入力ＮＡＮＤ回路を構成
する。ＣＭＯＳ構成の２入力ＮＡＮＤ回路では、２つの入力信号ＡおよびＢが共にハイの
場合のみ、出力信号Ｚはローとなる。トランジスタ４９０ａ、トランジスタ４９０ｂとト
ランジスタ４９１ａ、トランジスタ４９１ｂとは、積層される。導電体４８２は低電源電
圧（ＶＳＳ）を供給する機能を有する。導電体４８０は高電源電圧（ＶＤＤ）を供給する
機能を有する。導電体４８２及び導電体４８０は積層される。出力信号Ｚは、トランジス
タ４９０ｂのドレイン電極、トランジスタ４９１ａのドレイン電極およびトランジスタ４
９１ｂのドレイン電極から出力される。入力信号の一方Ａは、トランジスタ４９０ａのゲ
ート電極およびトランジスタ４９１ａのゲート電極に入力される。入力信号の他方Ｂは、
トランジスタ４９０ｂのゲート電極およびトランジスタ４９１ｂのゲート電極に入力され
る。
トランジスタ４９１ａ、トランジスタ４９１ｂは、一例として、スイッチングスピード
の速いｐチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッ
チングスピードは、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未
満である。例えば、ｐチャネル型Ｓｉトランジスタをトランジスタ４９１ａ、トランジス
タ４９１ｂとして用いることができる。トランジスタ４９０ａ、トランジスタ４９０ｂは
、一例として、スイッチングスピードの速いｎチャネル型トランジスタを用いることがで
きる。例えば、トランジスタのスイッチングスピードは、１０ｎｓ未満、好ましくは１ｎ
ｓ未満、より好ましくは０．１ｎｓ未満である。例えば、酸化物半導体（好ましくはＩｎ
、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタをトランジスタ
４９０ａ、トランジスタ４９０ｂとして用いることができる。
低電源配線（導電体４８２）は、トランジスタ４９０ａのソース電極に電気的に接続さ
れる。低電源配線（導電体４８２）は、トランジスタ４９０ｂのソース電極に、トランジ
スタ４９０ａを介して、電気的に接続される。高電源配線（導電体４８０）は、トランジ
スタ４９１ａのソース電極、及びトランジスタ４９１ｂのソース電極に電気的に接続され
る。トランジスタ４９０ａのゲート電極とトランジスタ４９１ａのゲート電極は電気的に
接続される。トランジスタ４９０ｂのゲート電極とトランジスタ４９１ｂのゲート電極は
電気的に接続される。トランジスタ４９０ｂのドレイン電極は、トランジスタ４９１ａの
ドレイン電極、及びトランジスタ４９１ｂのドレイン電極に電気的に接続される。トラン
ジスタ４９０ａのドレイン電極とトランジスタ４９０ｂのソース電極は電気的に接続され
る。トランジスタ４９１ａのドレイン電極とトランジスタ４９１ｂのドレイン電極は電気
的に接続される。低電源配線（導電体４８２）と高電源配線（導電体４８０）とは、概ね
平行に配置され、互いに重なって配置される。
低電源配線（導電体４８２）と高電源配線（導電体４８０）とは、概ね平行に互いに重
なって配置されることで、当該配線は大きな寄生容量（配線容量とも言う）を有する。そ
の結果、当該配線を電源配線として用いることで、電源ノイズに対して電圧変動を小さく
抑えることができ、電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実
現することができる。また、半導体装置５１０（セル）を適用した半導体装置において、
電源電圧の変動を低減させるために、電源配線に容量素子を意図的に設けることがある。
低電源配線（導電体４８２）と高電源配線（導電体４８０）が大きな配線容量を有するこ
とで、そのような容量素子を小さくすることができる。その結果、半導体装置５１０（セ
ル）を適用した半導体装置を小型化することが可能となる。また、低電源配線（導電体４
８２）と高電源配線（導電体４８０）とが互いに重なって配置されることで、当該配線の
占有面積を小さくすることができ、半導体装置５１０（セル）の面積を小さくすることが
できる。
低電源配線（導電体４８２）と高電源配線（導電体４８０）は、上下方向に隣り合う配
線用の導電体を用いることが好ましい。上下方向に隣り合う配線用の導電体を用いること
で、配線間の距離は小さくなり、当該配線は大きな配線容量を有する。その結果、電源ノ
イズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また
、半導体装置５１０（セル）を適用した半導体装置を小型化することが可能となる。
または、低電源配線（導電体４８２）と高電源配線（導電体４８０）は隣り合う層の導
電体を用いることが好ましい。または、低電源配線（導電体４８２）と高電源配線（導電
体４８０）の間において、導電体を有さないことが好ましい。
トランジスタ４９０ａとトランジスタ４９１ａとは、互いに重なって配置される。トラ
ンジスタ４９０ｂとトランジスタ４９１ｂとは、互いに重なって配置される。その結果、
半導体装置５１０（セル）の面積を小さくすることができる。
トランジスタ４９０ａとトランジスタ４９１ａとは、互いに重なって配置され、トラン
ジスタ４９０ａにおいて電流が流れる方向と、トランジスタ４９１ａにおいて電流が流れ
る方向とは、概ね平行または反平行である。或いは、トランジスタ４９０ａのソース電極
、ゲート電極、およびドレイン電極の並ぶ方向と、トランジスタ４９１ａのソース電極、
ゲート電極、およびドレイン電極の並ぶ方向とは、概ね平行である。トランジスタ４９０
ｂとトランジスタ４９１ｂとは、互いに重なって配置され、トランジスタ４９０ｂにおい
て電流が流れる方向と、トランジスタ４９１ｂにおいて電流が流れる方向とは、概ね平行
または反平行である。或いは、トランジスタ４９０ｂのソース電極、ゲート電極、および
ドレイン電極の並ぶ方向と、トランジスタ４９１ｂのソース電極、ゲート電極、およびド
レイン電極の並ぶ方向とは、概ね平行である。その結果、トランジスタ４９０ａとトラン
ジスタ４９１ａを、ゲート電極の接続部を含めて狭い領域で接続可能となり、トランジス
タ４９０ｂとトランジスタ４９１ｂを、ゲート電極の接続部を含めて狭い領域で接続可能
となり、半導体装置５１０の（セル）面積を小さくすることが可能となる。
図３２（Ａ）において、半導体装置５１０（セル）は、トランジスタ４９１ａと４９１
ｂ、高電源配線（導電体４８０）、低電源配線（導電体４８２）、及びトランジスタ４９
０ａと４９０ｂが順に積層されている。言い換えると、トランジスタ４９１ａと４９１ｂ
の上方に高電源配線（導電体４８０）が配置され、高電源配線（導電体４８０）の上方に
低電源配線（導電体４８２）が配置されかつ重なり、低電源配線（導電体４８２）の上方
にトランジスタ４９０ａと４９０ｂが配置される。
このような構成とすることで、低電源配線（導電体４８２）と高電源配線（導電体４８
０）は、上下方向に近くに位置するため、大きな配線容量を有する。その結果、電源ノイ
ズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また、
半導体装置５１０（セル）を適用した半導体装置を小型化することが可能となる。
図３２（Ｂ）において、半導体装置５１０（セル）は、半導体基板上に設けられており
、半導体基板上に、トランジスタ４９１ａと４９１ｂ、高電源配線（導電体４８０）、ト
ランジスタ４９０ａと４９０ｂ、及び低電源配線（導電体４８２）の順で有する。言い換
えると、トランジスタ４９１ａと４９１ｂの上方に高電源配線（導電体４８０）が配置さ
れ、高電源配線（導電体４８０）の上方にトランジスタ４９０ａと４９０ｂが配置され、
トランジスタ４９０ａと４９０ｂの上方に低電源配線（導電体４８２）が配置される。
半導体装置５１０（セル）において、トランジスタ４９０ａと４９０ｂのソース電極あ
るいはドレイン電極は、トランジスタ４９０ａと４９０ｂより上方の導電体を介して半導
体装置５１０（セル）内の他のトランジスタと接続される場合がある。その場合、当該導
電体と複数のセル間の接続用配線として用いる導電体とを同じ層で形成すると、配線に要
する面積が大きくなってしまう場合がある。これは、複数のセル間の接続では、配線位置
が不規則であるため、使用できない領域が点在すると、迂回しなければならない配線が増
加するためである。そのような場合でも、当該導電体と電源配線として用いる導電体とを
同じ層で形成すると、面積の増加がほとんどない場合がある。これは、電源配線がセル領
域の端部に規則的に配置されるためである。その結果、面積の縮小や導電体層数の低減に
より製造コストを抑えられる場合がある。
上述した半導体装置５１０（セル）は、セルエリアを小さくすることができる。例えば
、２入力ＮＡＮＤ回路であれば、セルの高さを、好ましくは、ＷＷ＋ＷＴ＋７＊Ｐｙ以下
、より好ましくは、ＷＷ＋ＷＴ＋５＊Ｐｙ以下とすることができる。また、セルの幅は、
好ましくは、５＊Ｐｘ以下、より好ましくは、４＊Ｐｘ以下とすることができる。ここで
、ＷＷは電源線幅、ＷＴは半導体装置５１０（セル）が有する複数のトランジスタのチャ
ネル幅のうち最大のチャネル幅である。
また、複数のセルの高さは同じであることが好ましい。こうすることで、セルの高さを
行の高さとし、複数のセルを複数行に配置することで、効率よく配置、配線を行うことが
できる。
半導体装置５１０（セル）が有するトランジスタと電源配線とを密に配置するために、
トランジスタ４９０ａのソース電極、および／またはトランジスタ４９０ｂのソース電極
と、電源配線として機能する導電体（４８２）と、が電気的に接続される場合には、当該
電極と導電体とは絶縁体に設けられた開口部に設けられた導電体（ビアとも呼ぶ）を介し
て直接接続されることが好ましい。或いは、トランジスタ４９０ａのソース電極、および
／またはトランジスタ４９０ｂのソース電極と、電源配線として機能する導電体（４８２
）とは、ビアと、ビア間に挟まれた導電体とを介して接続されることが好ましい。トラン
ジスタ４９１ａのソース電極、および／またはトランジスタ４９１ｂのソース電極と、電
源配線として機能する導電体（４８０）と、が電気的に接続される場合には、当該電極と
導電体とは絶縁体に設けられた開口部に設けられた導電体を介して直接接続されることが
好ましい。或いは、トランジスタ４９１ａのソース電極、および／またはトランジスタ４
９１ｂのソース電極と、電源配線として機能する導電体（４８０）とは、ビアと、ビア間
に挟まれた導電体とを介して接続されることが好ましい。
半導体装置５１０（セル）が有するトランジスタと電源配線とを密に配置するために、
半導体装置５１０（セル）は、トランジスタ４９０ａおよびトランジスタ４９０ｂと電源
配線として機能する導電体４８０との間、並びにトランジスタ４９１ａおよびトランジス
タ４９１ｂと電源配線として機能する導電体４８２との間には、トランジスタを有さない
ことが好ましい。
半導体装置５１０（セル）が有するトランジスタと電源配線とを密に配置し、また、複
数のセルを効率よく配置するために、電源配線はセルエリアの端部に規則的に配置される
ことが好ましい。特に、本発明の一態様に係る半導体装置（セル）は、セルエリアの片側
の端部にのみ電源配線が配置されていても良い。セルエリアの両側の端部に電源配線が配
置される場合と比較して、セルエリアを小さくできる場合がある。
図１６は、半導体装置５１１（セル）の構成の一例を示す模式図である。図１６に示す
半導体装置５１１（セル）は、図３２に示す半導体装置５１０（セル）に対応し、トラン
ジスタ４９０ａ、トランジスタ４９０ｂ、トランジスタ４９１ａ、および、トランジスタ
４９１ｂが配置、配線されたセルである。なお、図１６と図１７では、理解を容易にする
ため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハ
ッチングパターンを付している。
図１７は、半導体装置５１１（セル）の構成の一例を示す上面図であり、図１７（Ａ）
には、半導体装置５１１のうち、トランジスタ４９１ａと４９１ｂと導電体４８０とを含
む領域の上面図を示し、図１７（Ｂ）には、半導体装置５１１（セル）のうち、トランジ
スタ４９０ａと４９０ｂと導電体４８２とを含む領域の上面図を示す。
図１８は、半導体装置５１１（セル）の構成の一例を示す断面図である。図１８の左側
には、図１７（Ａ）および図１７（Ｂ）の一点鎖線Ａ１－Ａ２で切断した断面図を示し、
同図右側には、図１７（Ａ）および図１７（Ｂ）の一点鎖線Ｂ１－Ｂ２で切断した断面を
示す。
図１６に示す半導体装置５１１（セル）は、トランジスタ４９１ａとトランジスタ４９
１ｂと導電体４８０とトランジスタ４９０ａとトランジスタ４９０ｂと導電体４８２とを
有する。トランジスタ４９０ａとトランジスタ４９０ｂは、トランジスタ４９１ａ及びト
ランジスタ４９１ｂは積層される。導電体４８２及び導電体４８０は積層される。トラン
ジスタ４９１ａは領域４７６ａ、４７６ｂ、および導電体４５４ａを有する。トランジス
タ４９１ｂは領域４７６ｂ、４７６ｃ、および導電体４５４ｂを有する。トランジスタ４
９０ａは導電体４１６ａ、４１６ｂ、および４０４ａを有する。トランジスタ４９０ｂは
導電体４１６ｂ、４１６ｃ、および４０４ｂを有する。
領域４７６ａおよび４７６ｂは、トランジスタ４９１ａのソース電極（もしくはソース
領域）とドレイン電極（もしくはドレイン領域）の一方および他方としての機能を有する
。導電体４５４ａは、トランジスタ４９１ａのゲート電極としての機能を有する。領域４
７６ｂおよび４７６ｃは、トランジスタ４９１ｂのソース電極（もしくはソース領域）と
ドレイン電極（もしくはドレイン領域）の一方および他方としての機能を有する。導電体
４５４ｂは、トランジスタ４９１ｂのゲート電極としての機能を有する。導電体４１６ａ
および４１６ｂは、トランジスタ４９０ａのソース電極（もしくはソース領域）とドレイ
ン電極（もしくはドレイン領域）の一方および他方としての機能を有する。導電体４０４
ａは、トランジスタ４９０ａのゲート電極としての機能を有する。導電体４１６ｂおよび
４１６ｃは、トランジスタ４９０ｂのソース電極（もしくはソース領域）とドレイン電極
（もしくはドレイン領域）の一方および他方としての機能を有する。導電体４０４ｂは、
トランジスタ４９０ｂのゲート電極としての機能を有する。
高電源配線（導電体４８０）と低電源配線（導電体４８２）とは、概ね平行に互いに重
なって配置される。出力信号は、トランジスタ４９０ｂのドレイン電極（導電体４１６ｃ
）、トランジスタ４９１ａのドレイン領域（領域４７６ａ）、及びトランジスタ４９１ｂ
のドレイン領域（領域４７６ｃ）と接続される、導電体４１６ｃの上方に位置する導電体
４２４ａより外部に出力される。入力信号の一方は、トランジスタ４９０ａのゲート電極
（導電体４０４ａ）およびトランジスタ４９１ａのゲート電極（導電体４５４ａ）と接続
される、導電体４０４ａの上方に位置する導電体４２４ｂより外部から入力される。入力
信号の他方は、トランジスタ４９０ｂのゲート電極（導電体４０４ｂ）およびトランジス
タ４９１ｂのゲート電極（導電体４５４ｂ）と接続される、導電体４０４ｂの上方に位置
する導電体４２４ｃより外部から入力される。
低電源配線（導電体４８２）と高電源配線（導電体４８０）とが、概ね平行に互いに重
なって配置されることで、当該配線は大きな寄生容量（配線容量とも言う）を有する。そ
の結果、当該配線を電源配線として用いることで、電源ノイズに対して電圧変動を小さく
抑えることができ、電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実
現することができる。また、半導体装置５１１（セル）を適用した半導体装置において、
電源電圧の変動を低減させるために、電源配線に容量素子を意図的に設けることがある。
低電源配線（導電体４８２）と高電源配線（導電体４８０）が大きな配線容量を有するこ
とで、そのような容量素子を小さくすることができる。その結果、半導体装置５１１（セ
ル）を適用した半導体装置を小型化することが可能となる。また、低電源配線（導電体４
８２）と高電源配線（導電体４８０）とが互いに重なって配置されることで、当該配線の
占有面積を小さくすることができ、半導体装置５１１（セル）の面積を小さくすることが
できる。
低電源配線（導電体４８２）と高電源配線（導電体４８０）は、上下方向に隣り合う配
線用の導電体を用いることができる。上下方向に隣り合う配線用の導電体を用いることで
、配線間の距離は小さくなり、当該配線は大きな配線容量を有する。その結果、電源ノイ
ズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また、
半導体装置５１１（セル）を適用した半導体装置を小型化することが可能となる。
または、低電源配線（導電体４８２）と高電源配線（導電体４８０）は隣り合う層の導
電体を用いることが好ましい。または、低電源配線（導電体４８２）と高電源配線（導電
体４８０）の間において、導電体を有さないことが好ましい。
トランジスタ４９０ａとトランジスタ４９１ａとは互いに重なって配置される。トラン
ジスタ４９０ｂとトランジスタ４９１ｂとは互いに重なって配置される。その結果、半導
体装置５１０（セル）の面積を小さくすることができる。
トランジスタ４９０ａとトランジスタ４９１ａとは互いに重なって配置され、トランジ
スタ４９０ａにおいて電流が流れる方向と、トランジスタ４９１ａにおいて電流が流れる
方向とは、概ね平行または反平行である。或いは、トランジスタ４９０ａのソース電極、
ゲート電極、およびドレイン電極の並ぶ方向と、トランジスタ４９１ａのソース電極、ゲ
ート電極、およびドレイン電極の並ぶ方向とは、概ね平行である。トランジスタ４９０ｂ
とトランジスタ４９１ｂとは互いに重なって配置され、トランジスタ４９０ｂにおいて電
流が流れる方向と、トランジスタ４９１ｂにおいて電流が流れる方向とは、概ね平行また
は反平行である。或いは、トランジスタ４９０ｂのソース電極、ゲート電極、およびドレ
イン電極の並ぶ方向と、トランジスタ４９１ｂのソース電極、ゲート電極、およびドレイ
ン電極の並ぶ方向とは、概ね平行である。このような配置とすることで、トランジスタ４
９０ａのドレイン電極とトランジスタ４９１ａのドレイン電極とを互いに近接して配置す
ることができ、かつ、トランジスタ４９０ａのゲート電極とトランジスタ４９１ａのゲー
ト電極とを互いに近接して配置することができる。また、トランジスタ４９０ｂのドレイ
ン電極とトランジスタ４９１ｂのドレイン電極とを互いに近接して配置することができ、
かつ、トランジスタ４９０ｂのゲート電極とトランジスタ４９１ｂのゲート電極とを互い
に近接して配置することができる。その結果、トランジスタ４９０ａのゲート電極とトラ
ンジスタ４９１ａのゲート電極とを接続し、トランジスタ４９０ｂのドレイン電極とトラ
ンジスタ４９１ｂのドレイン電極とを接続し、かつ、トランジスタ４９０ｂのゲート電極
とトランジスタ４９１ｂのゲート電極とを接続する場合に、接続領域の面積を小さくする
ことができ、半導体装置５１０（セル）の面積を小さくすることができる。
トランジスタ４９０ａにおいて電流が流れる方向（或いは、トランジスタ４９０ａのソ
ース電極、ゲート電極、およびドレイン電極の並ぶ方向）と、低電源配線（導電体４８２
）との延伸方向は、概ね平行である。この場合、トランジスタ４９０ａのソース電極が、
ゲート電極を挟んでどちら側に位置しても、低電源配線（導電体４８２）と短い配線によ
って接続可能であり、好ましい。トランジスタ４９１ａにおいて電流が流れる方向（或い
は、トランジスタ４９１ａのソース電極、ゲート電極、およびドレイン電極の並ぶ方向）
と、高電源配線（導電体４８０）の延伸方向とは、概ね平行である。この場合、トランジ
スタ４９１ａのソース電極が、ゲート電極を挟んでどちら側に位置しても、高電源配線（
導電体４８０）と短い配線によって接続可能であり、好ましい。トランジスタ４９０ｂに
おいて電流が流れる方向（或いは、トランジスタ４９０ｂのソース電極、ゲート電極、お
よびドレイン電極の並ぶ方向）と、低電源配線（導電体４８２）の延伸方向とは、概ね平
行である。この場合、トランジスタ４９０ｂのソース電極が、ゲート電極を挟んでどちら
側に位置しても、低電源配線（導電体４８２）と短い配線によって接続可能であり、好ま
しい。トランジスタ４９１ｂにおいて電流が流れる方向（或いは、トランジスタ４９１ｂ
のソース電極、ゲート電極、およびドレイン電極の並ぶ方向）と、高電源配線（導電体４
８０）との延伸方向は、概ね平行である。この場合、トランジスタ４９１ｂのソース電極
が、ゲート電極を挟んでどちら側に位置しても、高電源配線（導電体４８０）と短い配線
によって接続可能であり、好ましい。
トランジスタ４９０ａにおいて電流が流れる方向（或いは、トランジスタ４９０ａのソ
ース電極、ゲート電極、およびドレイン電極の並ぶ方向）と、低電源配線（導電体４８２
）の延伸方向とは、概ね垂直であっても良い。トランジスタ４９０ａのソース電極が低電
源配線（導電体４８２）と接続する場合、ソース電極を低電源配線と重なるように配置す
ることが可能であり、面積が縮小できるため、好ましい。トランジスタ４９１ａにおいて
電流が流れる方向（或いは、トランジスタ４９１ａのソース電極、ゲート電極、およびド
レイン電極の並ぶ方向）と、高電源配線（導電体４８０）の延伸方向とは、概ね垂直であ
っても良い。トランジスタ４９１ａのソース電極が高電源配線（導電体４８０）と接続す
る場合、ソース電極を高電源配線と重なるように配置することが可能であり、面積が縮小
できるため、好ましい。トランジスタ４９０ｂにおいて電流が流れる方向（或いは、トラ
ンジスタ４９０ｂのソース電極、ゲート電極、およびドレイン電極の並ぶ方向）と、低電
源配線（導電体４８２）の延伸方向とは、概ね垂直であっても良い。トランジスタ４９０
ｂのソース電極が低電源配線（導電体４８２）と接続する場合、ソース電極を低電源配線
と重なるように配置することが可能であり、面積が縮小できるため、好ましい。トランジ
スタ４９１ｂにおいて電流が流れる方向（或いは、トランジスタ４９１ｂのソース電極、
ゲート電極、およびドレイン電極の並ぶ方向）と、高電源配線（導電体４８０）の延伸方
向とは、概ね垂直であっても良い。トランジスタ４９１ｂのソース電極が高電源配線（導
電体４８０）と接続する場合、ソース電極を高電源配線と重なるように配置することが可
能であり、面積が縮小できるため、好ましい。
トランジスタ４９０ａにおいて電流が流れる方向（或いは、トランジスタ４９０ａのソ
ース電極、ゲート電極、およびドレイン電極の並ぶ方向）と、トランジスタ４９０ｂにお
いて電流が流れる方向（或いは、トランジスタ４９０ｂのソース電極、ゲート電極、およ
びドレイン電極の並ぶ方向）とは、概ね平行または反平行であっても良い。トランジスタ
の向きを揃えることで、トランジスタを配置、配線し回路を構成する際に、規則的な配置
を行うことができる。規則的な配置を行うことで、例えば、半導体装置（セル）の高さ方
向を揃えることができ、複数のセルを効率よく配置することが可能となる。また、トラン
ジスタの向きを揃えることで、トランジスタの電気特性のばらつきが小さくなる場合があ
る。
なお、隣り合うセル或いは近接するセルと入出力端子が接続される場合には、出力信号
ＯＵＴが出力される出力端子は、導電体４２４ａを介さずに、トランジスタ４９０ｂのド
レイン電極（導電体４１６ｃ）、トランジスタ４９１ａのドレイン電極もしくはドレイン
領域（領域４７６ａ）、或いはトランジスタ４９１ｂのドレイン電極もしくはドレイン領
域（領域４７６ｃ）を直接、隣り合うセル或いは近接するセルの入出力端子と接続しても
良い。入力信号ＩＮが入力される入力端子の一方は、導電体４２４ｂを介さず、トランジ
スタ４９０ａのゲート電極（導電体４０４ａ）或いはトランジスタ４９１ａのゲート電極
（導電体４５４ａ）を直接、隣り合うセル或いは近接するセルの入出力端子と接続しても
良い。入力信号ＩＮが入力される入力端子の他方は、導電体４２４ｃを介さず、トランジ
スタ４９０ｂのゲート電極（導電体４０４ｂ）およびトランジスタ４９１ｂのゲート電極
（導電体４５４ｂ）を直接、隣り合うセル或いは近接するセルの入出力端子と接続しても
良い。
図１６において、半導体装置５１１（セル）は、トランジスタ４９１ａと４９１ｂ、高
電源配線（導電体４８０）、低電源配線（導電体４８２）、及びトランジスタ４９０ａと
４９０ｂが順に積層されている。言い換えると、トランジスタ４９１ａと４９１ｂの上方
に高電源配線（導電体４８０）が配置され、高電源配線（導電体４８０）の上方に低電源
配線（導電体４８２）が配置されかつ重なり、低電源配線（導電体４８２）の上方にトラ
ンジスタ４９０ａと４９０ｂが配置される。
トランジスタ４９１ａと４９１ｂのソース電極（もしくはソース領域）は、高電源配線
（導電体４８０）と接続されるため、トランジスタ４９１ａと４９１ｂのソース電極（も
しくはソース領域）が高電源配線（導電体４８０）の上方に配置された低電源配線（導電
体４８２）と接続される場合よりも、接続が容易で好ましい。トランジスタ４９０ａのソ
ース電極（もしくはソース領域）は、低電源配線（導電体４８２）と接続されるため、ト
ランジスタ４９０ａのソース電極（もしくはソース領域）が低電源配線（導電体４８２）
の下方に配置された高電源配線（導電体４８０）と接続される場合よりも、接続が容易で
好ましい。
また、半導体装置５１１（セル）において、高電源配線（導電体４８０）及び低電源配
線（導電体４８２）それぞれの配線幅は、トランジスタ４９１のゲート電極（導電体４５
４）、トランジスタ４９０のゲート電極（導電体４０４）、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線（導電体４８０）及び
低電源配線（導電体４８２）それぞれの配線幅は、入力端子に接続される配線（導電体）
の幅と出力端子に接続される配線（導電体）の幅よりも広いことが好ましい。電源配線は
、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが好
ましいためである。
なお、図１８に示す半導体装置は、図５に示す半導体装置と同様の断面構造を有する。
従って、図１８に示す半導体装置は、図５に示したトランジスタについての説明を適宜参
照することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
トランジスタ４９０は、様々な構造をとりうる。本実施の形態では、理解を容易にする
ため、トランジスタ４９０と、その近傍の領域についてのみ抜き出し、図３３及び図３４
に示す。
図３３（Ａ）は、トランジスタ４９０の上面図の一例である。図３３（Ａ）の一点鎖線
Ｅ１－Ｅ２および一点鎖線Ｅ３－Ｅ４で切断した断面図の一例を図３３（Ｂ）に示す。な
お、図３３（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図４などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電
体４１６ｂが半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する例を示
したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図３
３に示すように、導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面のみと接
する構造であっても構わない。
図３３に示すトランジスタは、導電体４１６ａおよび導電体４１６ｂは、半導体４０６
ｂの側面と接しない。従って、ゲート電極としての機能を有する導電体４０４から半導体
４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによっ
て遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４
０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が４１
６ａおよび導電体４１６ｂを酸化させるために消費されない。従って、絶縁体４０２から
放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利
用することのできる構造である。即ち、図３３に示す構造のトランジスタは、高いオン電
流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性などを有する
優れた電気特性のトランジスタである。
図３４（Ａ）は、トランジスタ４９０の上面図の一例である。図３４（Ａ）の一点鎖線
Ｇ１－Ｇ２および一点鎖線Ｇ３－Ｇ４で切断した断面図の一例を図３４（Ｂ）に示す。な
お、図３４（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図３４（Ａ）および図３４（Ｂ）に示すトランジスタ４９０は、絶縁体４４２上の導電
体４１３と、絶縁体４４２上および導電体４１３上の凸部を有する絶縁体４０２と、絶縁
体４０２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４
０６ｂ上の半導体４０６ｃと、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃと
接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体４０６ｃ
上、導電体４１６ａ上および導電体４１６ｂ上の絶縁体４１２と、絶縁体４１２上の導電
体４０４と、導電体４１６ａ上、導電体４１６ｂ上、絶縁体４１２上および導電体４０４
上の絶縁体４０８と、絶縁体４０８上の絶縁体４６８と、を有する。
なお、絶縁体４１２は、Ｇ３－Ｇ４断面において、少なくとも半導体４０６ｂの側面と
接する。また、導電体４０４は、Ｇ３－Ｇ４断面において、少なくとも絶縁体４１２を介
して半導体４０６ｂの上面および側面と面する。また、導電体４１３は、絶縁体４０２を
介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部を有さなくても構わな
い。また、半導体４０６ｃを有さなくても構わない。また、絶縁体４０８を有さなくても
構わない。また、絶縁体４６８を有さなくても構わない。
図３４に示すトランジスタ４９０は、図４に示したトランジスタ４９０と一部の構造が
異なるのみである。具体的には、図４に示したトランジスタ４９０の半導体４０６ａ、半
導体４０６ｂおよび半導体４０６ｃの構造と、図３４に示すトランジスタ４９０の半導体
４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造が異なるのみである。従って、図
３４に示すトランジスタは、図４に示したトランジスタについての説明を適宜参照するこ
とができる。
なお、本実施の形態において、トランジスタ４９０は、一例として、チャネルなどにお
いて、酸化物半導体を用いることができるが、本発明の実施形態の一態様は、これに限定
されない。例えば、トランジスタ４９０は、チャネルやその近傍、ソース領域、ドレイン
領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（
ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、など
を有する材料で形成してもよい。
例えば、本明細書等において、様々な基板を用いて、トランジスタ４９０やトランジス
タ４９１などのトランジスタを形成することが出来る。基板の種類は、特定のものに限定
されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコ
ン基板）、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石
英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・
ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基
板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス
基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソー
ダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例
としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、
ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表される
プラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または
、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニ
ルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、
無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基
板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのば
らつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる
。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の
高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成して
もよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に
半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するため
に用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転
載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機
膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いる
ことができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを
転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の
一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロ
ファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布
基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若
しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、
皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラ
ンジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性
の付与、軽量化、又は薄型化を図ることができる。
（実施の形態７）
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物
半導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶
である場合、六方晶系として表す。
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結
晶酸化物半導体とは、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ
ｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸
化物半導体、非晶質酸化物半導体などをいう。
まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。
ＣＡＡＣ－ＯＳを透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳを、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳを形成する面（被形成面ともいう。）または上面の凹凸を反映
した形状であり、ＣＡＡＣ－ＯＳの被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳを、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列は必ずしも規則的に
配列しているとは限らない。
図３５（ａ）は、ＣＡＡＣ－ＯＳの断面ＴＥＭ像である。また、図３５（ｂ）は、図３
５（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調
表示している。
図３５（ｃ）は、図３５（ａ）のＡ－Ｏ－Ａ’間において、丸で囲んだ領域（直径約４
ｎｍ）の局所的なフーリエ変換像である。図３５（ｃ）より、各領域においてｃ軸配向性
が確認できる。また、Ａ－Ｏ間とＯ－Ａ’間とでは、ｃ軸の向きが異なるため、異なるグ
レインであることが示唆される。また、Ａ－Ｏ間では、ｃ軸の角度が１４．３°、１６．
６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ－Ａ
’間では、ｃ軸の角度が－１８．３°、－１７．６°、－１５．９°と少しずつ連続的に
変化していることがわかる。
なお、ＣＡＡＣ－ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ－ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子
線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される
（図３６（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳの結晶部は配向性を有して
いることがわかる。
なお、ＣＡＡＣ－ＯＳに含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ－ＯＳに含まれる結晶部は、一辺が１０ｎｍ
未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし
、ＣＡＡＣ－ＯＳに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形
成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上
または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ－ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳの
ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現
れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されるこ
とから、ＣＡＡＣ－ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂
直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）とし
て試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰
属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳの場合は、２θを５６°
近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳを成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳの被形成面または
上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳの形状を
エッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳの被形成面または
上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ－ＯＳの結晶部が、ＣＡＡＣ－ＯＳの上面近傍からの結晶成長によって
形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割
合が高くなることがある。また、不純物の添加されたＣＡＡＣ－ＯＳは、不純物が添加さ
れた領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることも
ある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳのｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ中の一部に、ｃ軸配向性を
有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳは、２θが３１°近傍にピー
クを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シ
リコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンな
どの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導
体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる
。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分
子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し
、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアト
ラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ－ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半
導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャ
リア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマ
リーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性
である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用い
たトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、
酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く
、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準
位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある
。
また、ＣＡＡＣ－ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、
または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以
下、または１ｎｍ以上３ｎｍ以下の微結晶である微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒ
ｙｓｔａｌ）という。ナノ結晶を有する酸化物半導体を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ－ＯＳ
は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なる結
晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。従っ
て、ｎｃ－ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合があ
る。例えば、ｎｃ－ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用い
て構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示すピーク
が検出されない。また、ｎｃ－ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０
ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハロー
パターンのような回折パターンが観測される。一方、ｎｃ－ＯＳに対し、結晶部の大きさ
と近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、ス
ポットが観測される。また、ｎｃ－ＯＳに対しナノビーム電子回折を行うと、円を描くよ
うに（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ－ＯＳに対しナ
ノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある
（図３６（Ｂ）参照。）。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ－ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ－Ｏ
Ｓは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－ＯＳは、ＣＡ
ＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
従って、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて、キャリア密度が高くなる場合がある
。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。従って、ｎｃ
－ＯＳを用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ－
ＯＳは、ＣＡＡＣ－ＯＳと比べて、欠陥準位密度が高いため、キャリアトラップが多くな
る場合がある。従って、ｎｃ－ＯＳを用いたトランジスタは、ＣＡＡＣ－ＯＳを用いたト
ランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただ
し、ｎｃ－ＯＳは、比較的不純物が多く含まれていても形成することができるため、ＣＡ
ＡＣ－ＯＳよりも形成が容易となり、用途によっては好適に用いることができる場合があ
る。そのため、ｎｃ－ＯＳを用いたトランジスタを有する半導体装置は、生産性高く作製
することができる場合がある。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、ＣＡＡＣ
－ＯＳのうち、二種以上を有する積層膜であってもよい。
以上のように、ＣＡＡＣ－ＯＳは、多結晶及び微結晶と比較して結晶粒界に起因するキ
ャリアの散乱が小さいためにキャリア移動度の低下が起こりにくい利点がある。また、Ｃ
ＡＡＣ－ＯＳは、欠陥準位密度が低い酸化物半導体でありキャリアトラップが少ないため
、ＣＡＡＣ－ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高い優れ
たトランジスタとなる。
酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。
図３６（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下
の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察
室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電
子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィ
ルム室２２を有さなくても構わない。
また、図３６（Ｄ）に、図３６（Ｃ）に示した透過電子回折測定装置内部の構造を示す
。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子
２４が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を
通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する
。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パ
ターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮
影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直
線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上
７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮
影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっ
ていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カ
メラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィ
ルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板
３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホル
ダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物
質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能
は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎ
ｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させ
る精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すれ
ばよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定す
る方法について説明する。
例えば、図３６（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置
を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することが
できる。このとき、物質２８がＣＡＡＣ－ＯＳであれば、図３６（Ａ）に示したような回
折パターンが観測される。または、物質２８がｎｃ－ＯＳであれば、図３６（Ｂ）に示し
たような輝点を伴ったリング状の回折パターンが観測される。
図３６（Ａ）に示す、ＣＡＡＣ－ＯＳに代表的にみられる回折パターン、すなわちｃ軸
配向を示す回折パターンを、ＣＡＡＣ構造の回折パターンと呼ぶ。図３６（Ａ）に示すよ
うに、ＣＡＡＣ－ＯＳの回折パターンでは、例えば六角形の頂点に位置するスポットが確
認される。ＣＡＡＣ－ＯＳでは、照射位置をスキャンすることにより、この六角形の向き
が一様ではなく、少しずつ回転している様子がみられる。また、回転の角度はある幅を有
する。
または、ＣＡＡＣ－ＯＳの回折パターンでは、照射位置をスキャンすることにより、ｃ
軸を中心として少しずつ回転する様子が見られる。これは、例えばａ軸とｂ軸が形成する
面が回転しているともいえる。
ところで、物質２８がＣＡＡＣ－ＯＳであったとしても、部分的にｎｃ－ＯＳなどと同
様の回折パターンが観測される場合がある。従って、ＣＡＡＣ－ＯＳの良否は、一定の範
囲におけるＣＡＡＣ－ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ比率、また
はＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ－
ＯＳであれば、ＣＡＡＣ比率は、５０％以上、好ましくは８０％以上、より好ましくは９
０％以上、さらに好ましくは９５％以上１００％以下である。なお、一定の範囲における
ＣＡＡＣ－ＯＳと異なる回折パターンが観測される領域の割合を非ＣＡＡＣ比率、または
非ＣＡＡＣ化率と表記する。
以下に、ＣＡＡＣ－ＯＳのＣＡＡＣ比率の評価方法について説明する。無作為に測定点
を選び、透過電子回折パターンを取得し、全測定点の数に対し、ＣＡＡＣ構造の回折パタ
ーンが観測される測定点の数の割合を算出する。ここで、測定点数は、５０点以上が好ま
しく、１００点以上がより好ましい。
無作為に測定点を選ぶ方法として、例えば直線状に照射位置をスキャンし、ある等間隔
の時間毎に回折パターンを取得すればよい。照射位置をスキャンすることによりＣＡＡＣ
構造を有する領域と、その他の領域の境界などが確認できるため、好ましい。
一例として、成膜直後（ａｓ－ｓｐｕｔｔｅｒｅｄと表記。）のＣＡＡＣ－ＯＳを有す
る試料、および酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ－ＯＳを有する
試料を作製し、各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した
。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測
された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ比率を導出した
。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様
の測定は６試料に対して行った。そしてＣＡＡＣ比率の算出には、６試料における平均値
を用いた。
各試料におけるＣＡＡＣ比率を図３７（Ａ）に示す。成膜直後のＣＡＡＣ－ＯＳのＣＡ
ＡＣ比率は７５．７％（非ＣＡＡＣ比率は２４．３％）であった。また、４５０℃加熱処
理後のＣＡＡＣ－ＯＳのＣＡＡＣ比率は８５．３％（非ＣＡＡＣ比率は１４．７％）であ
った。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ比率が高いことがわかる。即ち
、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ比率が低くな
る（ＣＡＡＣ比率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても
高いＣＡＡＣ比率を有するＣＡＡＣ－ＯＳが得られることがわかる。
ここで、ＣＡＡＣ－ＯＳと異なる回折パターンのほとんどはｎｃ－ＯＳと同様の回折パ
ターンであった。また、測定領域において非晶質酸化物半導体は、確認することができな
かった。従って、加熱処理によって、ｎｃ－ＯＳと同様の構造を有する領域が、隣接する
領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図３７（Ｂ）および図３７（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ－
ＯＳの平面ＴＥＭ像である。図３７（Ｂ）と図３７（Ｃ）とを比較することにより、４５
０℃加熱処理後のＣＡＡＣ－ＯＳは、膜質がより均質であることがわかる。即ち、高い温
度における加熱処理によって、ＣＡＡＣ－ＯＳの膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体の構造解析が可能と
なる場合がある。
ここでナノビーム電子回折を行った場合に、ＣＡＡＣ－ＯＳが部分的にＣＡＡＣ構造以
外の構造を有する領域、例えばｎｃ構造の回折パターンが観測される領域や、スピネル型
の結晶構造の回折パターンが観測される領域を有する場合を考える。このような場合には
、ＣＡＡＣ構造の回折パターンが観測される領域と、他の構造の回折パターンが観測され
る領域との境界では、例えばキャリアの散乱が増大し、キャリア移動度が低下することが
ある。また、境界部は不純物の移動経路になりやすく、また不純物を捕獲しやすいと考え
られるため、ＣＡＡＣ－ＯＳの不純物濃度が高まる懸念がある。
特に、ＣＡＡＣ構造以外の構造を有する領域がスピネル型の結晶構造を有する領域であ
った場合には、ＣＡＡＣ構造を有する領域とＣＡＡＣ構造以外の構造を有する領域との間
に明確な境界が観測されることがある。また、その境界部ではキャリアの散乱などにより
電子移動度が低下する場合がある。また、ＣＡＡＣ－ＯＳ上に導電膜を形成する場合に、
導電膜の有する元素、例えば金属元素等がＣＡＡＣ構造を有する領域とスピネル型の結晶
構造を有する領域の境界に拡散してしまうことがある。また、スピネル型の結晶構造を有
する膜では膜中の不純物濃度、例えば水素濃度が上昇することがあり、例えば粒界部分に
水素等の不純物が捕獲されている可能性などが考えられる。よって、ＣＡＡＣ－ＯＳには
、特にスピネル型の結晶構造が含まれない、または少ないことがより好ましい。
酸化物半導体が、インジウ酸化物半導体ム、元素Ｍ及び亜鉛を有する場合を考える。こ
こで、元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどと
する。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニ
ッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、
前述の元素を複数組み合わせても構わない場合がある。酸化物半導体が有するインジウム
、元素Ｍ及び亜鉛の原子数の比、ｘ：ｙ：ｚの好ましい範囲について説明する。
インジウム、元素Ｍ及び亜鉛を有する酸化物では、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然
数）で表されるホモロガス相（ホモロガスシリーズ）が存在することが知られている。こ
こで、例として元素ＭがＧａである場合を考える。
例えば、スピネル型の結晶構造を有する化合物として、ＺｎＧａ２Ｏ４などのＺｎＭ２
Ｏ４で表される化合物が知られている。また、ＺｎＧａ２Ｏ４の近傍の組成、つまりＺｎ
ｘＧａｙＯｚにおいてｘ，ｙ及びｚが（ｘ，ｙ，ｚ）＝（０，１，２）に近い値を有する
場合には、スピネル型の結晶構造が形成、あるいは混在しやすい。ここで、酸化物半導体
はＣＡＡＣ－ＯＳであることが好ましい。また、ＣＡＡＣ－ＯＳは、特にスピネル型の結
晶構造が含まれないことが好ましい。また、キャリア移動度を高めるためにはＩｎの含有
率を高めることが好ましい。インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では主と
して重金属のｓ軌道がキャリア伝導に寄与している。インジウムの含有率を多くすること
により、より多くのｓ軌道が重なる。このため、インジウムの含有率が多い酸化物はイン
ジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体に
インジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる
。
例えば、他の金属元素と比較してインジウムの原子数比を高めることにより、キャリア
移動度を高めることができるため好ましい。例えば、酸化物半導体の有するインジウム、
元素Ｍ及び亜鉛の原子数の比をｘ：ｙ：ｚで表した場合、ｘはｙの１．７５倍以上である
と好ましい。
また、酸化物半導体のＣＡＡＣ比率をより高めるためには、他の金属元素と比較して亜
鉛の原子数比を高めることが好ましい。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物の原子数比を固
溶域をとり得る範囲とすることにより、ＣＡＡＣ比率をより高めることができる場合があ
る。インジウムとガリウムの原子数の和に対して亜鉛の原子数の比を高めると、固溶域を
とり得る範囲は広くなる傾向がある。よって、インジウムとガリウムの原子数の和に対し
て亜鉛の原子数比を高めることにより、酸化物半導体のＣＡＡＣ比率をより高めることが
できる場合がある。例えば、酸化物半導体の有するインジウム、元素Ｍ及び亜鉛の原子数
の比をｘ：ｙ：ｚで表した場合、ｚはｘ＋ｙの０．５倍以上であると好ましい。一方で、
インジウムの原子数比を高め、キャリア移動度を高めるために、ｚはｘ＋ｙの２倍以下で
あると好ましい。
その結果、ナノビーム電子回折においてスピネル型の結晶構造が観測される割合をなく
すことができる、または極めて低くすることができる。よって、優れたＣＡＡＣ－ＯＳを
得ることができる。また、ＣＡＡＣ構造とスピネル型の結晶構造の境界におけるキャリア
散乱等を減少させることができるため、酸化物半導体をトランジスタに用いた場合に、高
い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジ
スタを実現することができる。
その結果、ＣＡＡＣ比率の高い酸化物半導体を実現することができる。すなわち、良質
なＣＡＡＣ－ＯＳを実現することができる。また、スピネル型の結晶構造が観測される領
域のない、または極めて少ないＣＡＡＣ－ＯＳを実現することができる。例えば、良質な
ＣＡＡＣ－ＯＳであれば、ＣＡＡＣ比率は、５０％以上、好ましくは８０％以上、より好
ましくは９０％以上、さらに好ましくは９５％以上１００％以下である。
また、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比からず
れた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも
膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数
比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
従って、ターゲットの原子数比は、スパッタリング法により得られる酸化物半導体より
も亜鉛の原子数比が多くなることが好ましい。
なお、酸化物半導体は、複数の膜を積層してもよい。また複数の膜のそれぞれのＣＡＡ
Ｃ比率が異なってもよい。また、積層された複数の膜のうち、少なくとも一層の膜は例え
ばＣＡＡＣ比率が９０％高いことが好ましく、９５％以上であることがより好ましく、９
７％以上１００％以下であることがさらに好ましい。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半
導体の構造である。
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体の、
その他の要素について説明する。
半導体４０６ｂに適用可能な酸化物半導体は、例えば、インジウムを含む酸化物半導体
である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度
）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましく
は、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに
適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イ
ットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わ
せても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素であ
る。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素
Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である
。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶
化しやすくなる場合がある。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０
６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．
８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含
むと好ましい。なお、半導体４０６ａがＩｎ－Ｍ－Ｚｎ酸化物のとき、ＩｎおよびＭの和
を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５
０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔ
ｏｍｉｃ％以上とする。また、半導体４０６ｂがＩｎ－Ｍ－Ｚｎ酸化物のとき、Ｉｎおよ
びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上
、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが
６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ－Ｍ－Ｚｎ酸化物のとき、
ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉ
ｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未
満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体４０６ｃは、半導体４０６ａと同
種の酸化物を用いても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸
化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよ
りも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅ
Ｖ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお
、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有す
る。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム
原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さ
らに好ましくは９０％以上とする。
このとき、ゲート電極に電界を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体
４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。よって、
トランジスタの電界効果移動度を高くすることができる。ここで、半導体４０６ｂと半導
体４０６ｃは構成する元素が共通しているため、界面散乱がほとんど生じない。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６
ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には
、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面
準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃ
の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合と
もいう。）バンド構造となる。なお、図３８（Ａ）は、半導体４０６ａ、半導体４０６ｂ
および半導体４０６ｃが、この順番に積層した断面図である。図３８（Ｂ）は、図３８（
Ａ）の一点鎖線Ｐ１－Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４
０６ａより半導体４０６ｃの電子親和力が大きい場合を示す。また、図３８（Ｃ）は、半
導体４０６ａより半導体４０６ｃの電子親和力が小さい場合を示す。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６
ｂ中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面
における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度
を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、ト
ランジスタ４９０のオン電流を高くすることができる。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外
の元素一種以上、または二種以上を有する酸化物半導体である。半導体４０６ｂを構成す
る酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６ｃを
有するため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体
４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃは、スピネル型の結晶構造が含ま
れない、または少ないことが好ましい。また、半導体４０６ａ、半導体４０６ｂ及び半導
体４０６ｃは、ＣＡＡＣ－ＯＳであることが好ましい。
例えば、ｃ軸配向した複数の結晶部を有するＣＡＡＣ－ＯＳを半導体４０６ａとして用
いることにより、その上に積層される半導体４０６ｂは、半導体４０６ａとの界面近傍に
おいても、良好なｃ軸配向を有する領域を形成することができる。
また、ＣＡＡＣ－ＯＳのＣＡＡＣ比率を高めることにより、例えば、欠陥をより少なく
することができる。また、例えばスピネル型の構造を有する領域を少なくすることができ
る。また、例えばキャリアの散乱を小さくすることができる。また、例えば不純物に対す
るブロック能の高い膜とすることができる。よって、半導体４０６ａ及び半導体４０６ｃ
のＣＡＡＣ比率を高めることにより、チャネルが形成される半導体４０６ｂと良好な界面
を形成し、キャリア散乱を小さく抑えることができる。また、半導体４０６ｂへの不純物
の混入を抑制することができ、半導体４０６ｂの不純物濃度を低減することができる。
なお、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害
される。
例えば、半導体４０６ｂが酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイ
トに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイト
に水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、
トランジスタ４９０のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水
素が入るよりも酸素が入る方が安定する。従って、半導体４０６ｂ中の酸素欠損を低減す
ることで、トランジスタ４９０のオン電流を高くすることができる場合がある。
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４０２に含まれる過剰酸
素を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合
、半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であるこ
とが好ましい。
酸素は、加熱処理などによって絶縁体４０２から放出され、半導体４０６ａ中に取り込
まれる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、他の酸素
などと結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に
間隙が多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造
を有し、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶
性の低い層であると好ましい。
絶縁体４０２から放出された過剰酸素（酸素）を半導体４０６ｂまで到達させるために
は、半導体４０６ａは過剰酸素（酸素）を透過する程度の結晶性を有するとよい。例えば
、半導体４０６ａがＣＡＡＣ－ＯＳである場合、層全体がＣＡＡＣ化してしまうと、過剰
酸素（酸素）を透過することができないため、一部に隙間を有する構造とすると好ましい
。例えば、半導体４０６ａのＣＡＡＣ比率を、１００％未満、好ましくは９８％未満、さ
らに好ましくは９５％未満、より好ましくは９０％未満とすればよい。ただし、半導体４
０６ａと半導体４０６ｂとの界面準位密度を低減させるためには、半導体４０６ａのＣＡ
ＡＣ比率を、１０％以上、好ましくは２０％以上、さらに好ましくは５０％、より好まし
くは７０％以上とすればよい。
また、トランジスタ４９０のオン電流を高くするためには、半導体４０６ｃの厚さは小
さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３
ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネ
ルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シ
リコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃ
は、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎ
ｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい
。また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制する
ために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いこと
が好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎ
ｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい
。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面
からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導
体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０
ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすれば
よい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）におい
て、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域
を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さら
に好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０
６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭ
Ｓにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０
６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低
減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より
好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏ
ｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半
導体の構造およびその他の要素である。以上のような酸化物半導体を半導体４０６ａ、半
導体４０６ｂ、半導体４０６ｃなどに適用することで、トランジスタ４９０は、良好な電
気特性が得られる。例えば、良好なスイッチングスピードが得られる。例えば、トランジ
スタ４９０のスイッチングスピードは、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ま
しくは０．１ｎｓ未満である。さらに、トランジスタ４９０として、良好なスイッチング
スピードを有するｐチャネル型Ｓｉトランジスタを用いることで、本発明の一態様に係る
半導体装置（セル）は、動作速度を向上することが可能となる。例えば、ｐチャネル型Ｓ
ｉトランジスタのスイッチングスピードは、１０ｎｓ未満、好ましくは１ｎｓ未満、より
好ましくは０．１ｎｓ未満である。また、例えば、本発明の一態様に係る半導体装置（セ
ル）であるインバータやＮＡＮＤ回路の遅延時間は、１０ｎｓ未満、好ましくは１ｎｓ未
満、より好ましくは０．１ｎｓ未満である。
（実施の形態８）
本発明の一態様に係る半導体装置（セル）を用いた半導体装置の構成の一例について、
図２１を用いながら説明する。
図２１に示す半導体装置３００は、ＣＰＵコア３０１、パワーマネージメントユニット
３２１および周辺回路３２２を有する。パワーマネージメントユニット３２１は、パワー
コントローラ３０２、およびパワースイッチ３０３を有する。周辺回路３２２は、キャッ
シュメモリを有するキャッシュ３０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）３０５
、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）３０６を有する。ＣＰＵコア３
０１は、データバス３２３、制御装置３０７、ＰＣ（プログラムカウンタ）３０８、パイ
プラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ
ｌｏｇｉｃ ｕｎｉｔ）３１１、及びレジスタファイル３１２を有する。ＣＰＵコア３
０１と、キャッシュ３０４等の周辺回路３２２とのデータのやり取りは、データバス３２
３を介して行われる。
本発明の一態様に係る半導体装置（セル）は、パワーコントローラ３０２、制御装置３
０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用い
て構成することができる全ての論理回路に適用することができる。その結果、小型の半導
体装置３００を提供できる。また、消費電力低減することが可能な半導体装置３００を提
供できる。また、動作速度を向上することが可能な半導体装置３００を提供できる。また
、電源電圧の変動を低減することが可能な半導体装置３００を提供できる。
本発明の一態様に係る半導体装置（セル）に、ｐチャネル型Ｓｉトランジスタと、先の
実施の形態に記載の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチ
ャネル形成領域に含むトランジスタとを用い、該半導体装置（セル）を半導体装置３００
に適用することで、小型の半導体装置３００を提供できる。また、消費電力低減すること
が可能な半導体装置３００を提供できる。また、動作速度を向上することが可能な半導体
装置３００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製
造コストを低く抑えることができる。
制御装置３０７は、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ
３１０、ＡＬＵ３１１、レジスタファイル３１２、キャッシュ３０４、バスインターフェ
ース３０５、デバッグインターフェース３０６、及びパワーコントローラ３０２の動作を
統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令
をデコードし、実行する機能を有する。
ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。Ｐ
Ｃ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお
、図２１では図示していないが、キャッシュ３０４には、キャッシュメモリの動作を制御
するキャッシュコントローラが設けられている。
パイプラインレジスタ３０９は、命令データを一時的に記憶する機能を有するレジスタ
である。
レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、メイン
メモリから読み出されたデータ、またはＡＬＵ３１１の演算処理の結果得られたデータ、
などを記憶することができる。
パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理に利用するデータ、またはＡ
ＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジス
タである。
バスインターフェース３０５は、半導体装置３００と半導体装置３００の外部にある各
種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３
０６は、デバッグの制御を行うための命令を半導体装置３００に入力するための信号の経
路としての機能を有する。
パワースイッチ３０３は、半導体装置３００が有する、パワーコントローラ３０２以外
の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパ
ワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワー
スイッチ３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ
３０２はパワースイッチ３０３の動作を制御する機能を有する。
上記構成を有する半導体装置３００は、パワーゲーティングを行うことが可能である。
パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、ＣＰＵコア３０１が、電源電圧の供給を停止するタイミングを、パワーコントロ
ーラ３０２のレジスタに設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３
０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置３００内に
含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、半導体
装置３００が有するパワーコントローラ３０２以外の各種回路への電源電圧の供給が、パ
ワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２
に入力されることで、半導体装置３００が有する各種回路への電源電圧の供給が開始され
る。なお、パワーコントローラ３０２にカウンタを設けておき、電源電圧の供給が開始さ
れるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにし
てもよい。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次い
で、制御装置３０７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一
つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を
停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の
削減を行うことができる。
パワーゲーティングを行う場合、ＣＰＵコア３０１や周辺回路３２２が保持する情報を
短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能と
なり、省電力の効果が大きくなる。
ＣＰＵコア３０１や周辺回路３２２が保持する情報を短期間に退避するためには、フリ
ップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能な
フリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが
好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロ
ップ回路やＳＲＡＭセルは、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化
物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トラン
ジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲ
ＡＭセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高
速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲ
ＡＭセルは短期間のデータ退避および復帰が可能となる場合がある。
バックアップ可能なフリップフロップ回路やバックアップ可能なＳＲＡＭセルの例につ
いて、図２２及び図２３を用いて説明する。
図２２に示す半導体装置２００は、バックアップ可能なフリップフロップ回路の一例で
ある。半導体装置２００は、第１の記憶回路２０１と、第２の記憶回路２０２と、第３の
記憶回路２０３と、読み出し回路２０４と、を有する。半導体装置２００には、電位Ｖ１
と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレ
ベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレ
ベルの場合を例に挙げて、半導体装置２００の構成例について説明するものとする。
第１の記憶回路２０１は、半導体装置２００に電源電圧が供給されている期間において
、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半
導体装置２００に電源電圧が供給されている期間において、第１の記憶回路２０１からは
、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路２０１は、半
導体装置２００に電源電圧が供給されていない期間においては、データを保持することが
できない。すなわち、第１の記憶回路２０１は、揮発性の記憶回路と呼ぶことができる。
第２の記憶回路２０２は、第１の記憶回路２０１に保持されているデータを読み込んで
記憶する（あるいは退避する）機能を有する。第３の記憶回路２０３は、第２の記憶回路
２０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。読
み出し回路２０４は、第２の記憶回路２０２または第３の記憶回路２０３に保持されたデ
ータを読み出して第１の記憶回路２０１に記憶する（あるいは復帰する）機能を有する。
特に、第３の記憶回路２０３は、半導体装置２００に電源電圧が供給されてない期間に
おいても、第２の記憶回路２０２に保持されているデータを読み込記憶する（あるいは退
避する）機能を有する。
図２２に示すように、第２の記憶回路２０２はトランジスタ２１２と容量素子２１９と
を有する。第３の記憶回路２０３はトランジスタ２１３と、トランジスタ２１５と、容量
素子２２０とを有する。読み出し回路２０４はトランジスタ２１０と、トランジスタ２１
８と、トランジスタ２０９と、トランジスタ２１７と、を有する。
トランジスタ２１２は、第１の記憶回路２０１に保持されているデータに応じた電荷を
、容量素子２１９に充放電する機能を有する。トランジスタ２１２は、第１の記憶回路２
０１に保持されているデータに応じた電荷を容量素子２１９に対して高速に充放電できる
ことが望ましい。具体的には、トランジスタ２１２が、結晶性を有するシリコン（好まし
くは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが
望ましい。
トランジスタ２１３は、容量素子２１９に保持されている電荷に従って導通状態または
非導通状態が選択される。トランジスタ２１５は、トランジスタ２１３が導通状態である
ときに、配線２４４の電位に応じた電荷を容量素子２２０に充放電する機能を有する。ト
ランジスタ２１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジス
タ２１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル
形成領域に含むことが望ましい。
各素子の接続関係を具体的に説明すると、トランジスタ２１２のソース及びドレインの
一方は、第１の記憶回路２０１に接続されている。トランジスタ２１２のソース及びドレ
インの他方は、容量素子２１９の一方の電極、トランジスタ２１３のゲート、及びトラン
ジスタ２１８のゲートに接続されている。容量素子２１９の他方の電極は、配線２４２に
接続されている。トランジスタ２１３のソース及びドレインの一方は、配線２４４に接続
されている。トランジスタ２１３のソース及びドレインの他方は、トランジスタ２１５の
ソース及びドレインの一方に接続されている。トランジスタ２１５のソース及びドレイン
の他方は、容量素子２２０の一方の電極、及びトランジスタ２１０のゲートに接続されて
いる。容量素子２２０の他方の電極は、配線２４３に接続されている。トランジスタ２１
０のソース及びドレインの一方は、配線２４１に接続されている。トランジスタ２１０の
ソース及びドレインの他方は、トランジスタ２１８のソース及びドレインの一方に接続さ
れている。トランジスタ２１８のソース及びドレインの他方は、トランジスタ２０９のソ
ース及びドレインの一方に接続されている。トランジスタ２０９のソース及びドレインの
他方は、トランジスタ２１７のソース及びドレインの一方、及び第１の記憶回路２０１に
接続されている。トランジスタ２１７のソース及びドレインの他方は、配線２４０に接続
されている。また、図２２においては、トランジスタ２０９のゲートは、トランジスタ２
１７のゲートと接続されているが、トランジスタ２０９のゲートは、必ずしもトランジス
タ２１７のゲートと接続されていなくてもよい。
トランジスタ２１５に先の実施の形態で例示したトランジスタを適用することができる
。トランジスタ２１５のオフ電流が小さいために、半導体装置２００は、長期間電源供給
なしに情報を保持することができる。トランジスタ２１５のスイッチング特性が良好であ
るために、半導体装置２００は、高速のバックアップとリカバリを行うことができる。
図２３に示す半導体装置１００は、バックアップ可能なＳＲＡＭセルの一例である。半
導体装置１００は、トランジスタＭ１０１、Ｍ１０２、Ｍｏｓ１、Ｍｏｓ２、インバータ
ＩＮＶ１０１、ＩＮＶ１０２およびキャパシタＣ１０１、Ｃ１０２を有する。半導体装置
１００は、配線ＷＬ、ＢＬ、ＢＬＢ、ＢＲＬに接続されている。また、半導体装置１００
には、電源電圧として低電源電圧（ＶＳＳ）等が供給される。
インバータＩＮＶ１０１とインバータＩＮＶ１０２は、入力ノードと出力ノードが互い
に接続され、インバータループ回路を構成している。トランジスタＭ１０１のゲートと、
トランジスタＭ１０２のゲートは、配線ＷＬに接続されている。トランジスタＭ１０１は
、配線ＢＬとインバータＩＮＶ１０１の入力ノード間を接続するスイッチとして機能し、
トランジスタＭ１０２は、配線ＢＬＢとインバータＩＮＶ１０２の入力ノード間を接続す
るスイッチとして機能する。
配線ＷＬは、書き込み／読み出し用ワード線として機能し、メモリセルの選択用信号（
ＷＬＥ）がワード線ドライバ回路から入力される。配線ＢＬ、ＢＬＢは、データ信号Ｄ、
ＤＢを送るビット線として機能する。データ信号ＤＢは、データ信号Ｄの論理値が反転さ
れた信号である。データ信号Ｄ、ＤＢは、ビット線ドライバ回路から供給される。また、
配線ＢＬ、ＢＬＢは、半導体装置１００から読み出したデータを出力回路に送る配線でも
ある。
半導体装置１００は、インバータＩＮＶ１０１、インバータＩＮＶ１０２、トランジス
タＭ１０１、トランジスタＭ１０２を有する揮発性の記憶回路に、一対の記憶回路を設け
た回路に相当する。なお、一対の記憶回路は、トランジスタＭｏｓ１及びキャパシタＣ１
０１を有する記憶回路（以下、記憶回路（Ｍｏｓ１、Ｃ１０１）と示す。）、トランジス
タＭｏｓ２及びキャパシタＣ１０２を有する記憶回路（以下、記憶回路（Ｍｏｓ２、Ｃ１
０２）と示す。）で構成される。記憶回路（Ｍｏｓ１、Ｃ１０１）、記憶回路（Ｍｏｓ２
、Ｃ１０２）は、それぞれ、ノードＮＥＴ１、ノードＮＥＴ２で保持されている電位を記
憶することで、揮発性の記憶回路のデータをバックアップするための回路である。これら
の記憶回路は、トランジスタＭｏｓ１、Ｍｏｓ２をオン状態にすることで、キャパシタＣ
１０１、Ｃ１０２を充電または放電して、データを書き込み、これをオフ状態にすること
で、キャパシタに蓄積された電荷を保持することで、電源供給なしにデータを保持するも
のである。
データのリカバリも、トランジスタＭｏｓ１、Ｍｏｓ２をオン状態にすることで行われ
る。インバータＩＮＶ１０１、ＩＮＶ１０２への電源供給を停止した状態で、トランジス
タＭｏｓ１、Ｍｏｓ２をオン状態にして、ノードＦＮ１とノードＮＥＴ１を接続し、ノー
ドＦＮ１とノードＮＥＴ１で電荷を共有すると共に、ノードＦＮ２とノードＮＥＴ２を接
続し、ノードＦＮ２とノードＮＥＴ２で電荷を共有する。その後、インバータＩＮＶ１０
１、ＩＮＶ１０２へ電源を供給することで、ノードＮＥＴ１とノードＮＥＴ２の電位に応
じて、インバータループ回路にデータが復帰される。しかる後、トランジスタＭｏｓ１、
Ｍｏｓ２をオフ状態にする。
トランジスタＭｏｓ１、Ｍｏｓ２のゲートは、配線ＢＲＬに接続されている。配線ＢＲ
Ｌには、信号ＯＳＧが入力される。信号ＯＳＧにより一対の記憶回路（記憶回路（Ｍｏｓ
１、Ｃ１０１）、記憶回路（Ｍｏｓ２Ｃ１０２））が駆動され、バックアップ、またはリ
カバリが行われる。
以下、記憶回路（Ｍｏｓ１、Ｃ１０１）及び記憶回路（Ｍｏｓ２、Ｃ１０２）の構成と
その動作について説明する。
記憶回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）は、キャパシタＣ１０１、
Ｃ１０２に電荷を蓄積することで、ノードＦＮ１、ＦＮ２の電位を保持する。トランジス
タＭｏｓ１、Ｍｏｓ２をオン状態にすることで、ノードＮＥＴ１とノードＦＮ１が接続さ
れ、ノードＦＮ１にノードＮＥＴ１で保持している電位が印加され、また、トランジスタ
Ｍｏｓ２をオン状態にすることで、ノードＮＥＴ２とノードＦＮ２が接続され、ノードＦ
Ｎ２にノードＮＥＴ２で保持している電位が印加される。そして、トランジスタＭｏｓ１
、Ｍｏｓ２をオフ状態にすることで、ノードＦＮ１、ＦＮ２が電気的に浮遊状態となり、
キャパシタＣ１０１、Ｃ１０２に蓄積された電荷が保持され、記憶回路はデータ保持の状
態となる。
例えば、ノードＦＮ１がＨレベルである場合、Ｃ１０１から電荷がリークして徐々にそ
の電圧が低下してしまうおそれがある。トランジスタＭｏｓ１、Ｍｏｓ２は、酸化物半導
体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望
ましい。その結果、オフ状態でのソースードレイン間を流れるリーク電流（オフ電流）が
極めて小さいため、ノードＦＮ１の電圧の変動が抑えられる。つまり、記憶回路（Ｍｏｓ
１、Ｃ１０１）を不揮発性の記憶回路、あるいは電源供給なしで長期間データを保持する
ことができる記憶回路として動作させることが可能である。また、記憶回路（Ｍｏｓ２、
Ｃ１０２）も同様であり、これらの記憶回路を、インバータＩＮＶ１０１、インバータＩ
ＮＶ１０２、トランジスタＭ１０１、トランジスタＭ１０２を有する揮発性の記憶回路の
バックアップ用記憶回路として用いることができる。
トランジスタＭｏｓ１，Ｍｏｓ２に先の実施の形態で例示したトランジスタを適用する
ことができる。トランジスタＭｏｓ１，Ｍｏｓ２のオフ電流が小さいために、半導体装置
１００は、長期間電源供給なしに情報を保持することができる。トランジスタＭｏｓ１，
Ｍｏｓ２のスイッチング特性が良好であるために、半導体装置１００は、高速のバックア
ップとリカバリを行うことができる。
本発明の一態様に係る半導体装置（セル）と、先の実施の形態で例示した酸化物半導体
をチャネル形成領域に含むトランジスタを用いた、バックアップ可能なフリップフロップ
回路やＳＲＡＭセルとを、半導体装置３００に適用することが可能である。その結果、短
期間に電源のオンオフが可能となり、さらに低消費電力の半導体装置を提供することがで
きる。
また、本発明の一態様に係る半導体装置（セル）と、先の実施の形態で例示した酸化物
半導体をチャネル形成領域に含むトランジスタを用いた、バックアップ可能なフリップフ
ロップ回路やＳＲＡＭセルとを、半導体装置３００に適用することができる。この結果、
製造コストを抑えることが可能である。特に、フリップフロップ回路やＳＲＡＭセルに用
いるｎチャネル型トランジスタを全て、先の実施の形態で例示した酸化物半導体をチャネ
ル形成領域に含むトランジスタで置き換えても良い。Ｓｉトランジスタはｐチャネル型の
みとすることで、製造コストを低く抑えることができる。
なお、本発明の一態様に係る半導体装置（セル）は、ＣＰＵだけでなく、ＧＰＵ（Ｇｒ
ａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓ
ｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、ＲＦ－ＩＤ（Ｒａｄ
ｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、カスタムＬＳＩなどにも
応用可能である。
（実施の形態９）
本実施の形態では、本発明の一態様に係る半導体装置（セル）の使用例について説明す
る。
図２４（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの内部の一部
を表す斜視図を示す。図２４（Ａ）に示すパッケージは、本発明の一態様に係る半導体装
置（セル）が適用されたチップ７５１が、ワイヤボンディング法により、インターポーザ
７５０上の端子７５２と接続されている。端子７５２は、インターポーザ７５０のチップ
７５１がマウントされている面上に配置されている。そしてチップ７５１はモールド樹脂
７５３によって封止されていてもよいが、各端子７５２の一部が露出した状態で封止され
るようにする。
パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、
図２４（Ｂ）に示す。図２４（Ｂ）に示す携帯電話のモジュールは、プリント配線基板７
６１に、パッケージ７６２と、バッテリー７６４とが実装されている。また、表示素子が
設けられたパネル７６０に、プリント配線基板７６１がＦＰＣ７６３によって実装されて
いる。
（実施の形態１０）
本発明の一態様に係る半導体装置（セル）を用いた半導体装置の構成の一例について、
図２６乃至図２９を用いながら説明する。
図２６に半導体装置の構成の一例を示す。図２６に示す半導体装置６００は、記憶装置
として機能することが可能な半導体装置の一例である。半導体装置６００は、メモリセル
アレイ６１０、ローデコーダ６２１、ワード線ドライバ回路６２２、ビット線ドライバ回
路６３０、出力回路６４０、コントロールロジック回路６６０を有する。
ビット線ドライバ回路６３０は、カラムデコーダ６３１、プリチャージ回路６３２、セ
ンスアンプ６３３、および書き込み回路６３４を有する。プリチャージ回路６３２は、配
線ＢＬ、ＢＬＢをプリチャージする機能、および同じ列の配線ＢＬと配線ＢＬＢの電圧を
均等にする機能を有する。センスアンプ６３３は、配線ＢＬ、ＢＬＢから読み出されたデ
ータ信号Ｄ、ＤＢを増幅する機能を有する。増幅されたデータ信号は、出力回路６４０を
介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置６００の外部に出力される。
また、半導体装置６００には、外部から電源電圧として低電源電圧ＶＳＳ、メモリセル
アレイ以外の回路部６０１用の高電源電圧ＶＤＤ、メモリセルアレイ６１０用の高電源電
圧ＶＩＬが供給される。
また、半導体装置６００には、制御信号ＣＥ、ＷＥ、ＲＥ、アドレス信号ＡＤＤＲ、デ
ータ信号ＷＤＡＴＡが外部から入力される。ＡＤＤＲは、ローデコーダ６２１およびカラ
ムデコーダ６３１に入力され、ＷＤＡＴＡは書き込み回路６３４に入力される。
コントロールロジック回路６６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ
）を処理して、ローデコーダ６２１、カラムデコーダ６３１の制御信号を生成する。制御
信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号で
あり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路６６
０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入
力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
本発明の一態様に係る半導体装置（セル）は、ローデコーダ６２１、ワード線ドライバ
回路６２２、ビット線ドライバ回路６３０、出力回路６４０、コントロールロジック回路
６６０に適用することができる。特に、スタンダードセルを用いて構成することができる
全ての論理回路に適用することができる。その結果、小型の半導体装置６００を提供でき
る。また、消費電力低減することが可能な半導体装置６００を提供できる。また、動作速
度を向上することが可能な半導体装置６００を提供できる。
本発明の一態様に係る半導体装置（セル）にｐチャネル型Ｓｉトランジスタと、先の実
施の形態で説明した酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチ
ャネル形成領域に含むトランジスタを用い、半導体装置６００に適用することで、小型の
半導体装置６００を提供できる。また、消費電力低減することが可能な半導体装置６００
を提供できる。また、動作速度を向上することが可能な半導体装置６００を提供できる。
特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えること
ができる。
なお、メモリセルアレイ６１０には、先の実施の形態で説明した酸化物半導体（好まし
くはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い
てもよい。以下に、そのようなメモリセルの例を図２７乃至図２９を用いて説明する。
図２７は、メモリセルの構成の一例を示す回路図である。メモリセル１０３は、トラン
ジスタＭｏｓ３およびキャパシタＣ１０３を有する。ノードＦＮ３がデータ保持部であり
、キャパシタＣ１０３の端子が接続されている。トランジスタＭｏｓ３は、ノードＦＮ３
と配線ＢＬを接続するスイッチとして機能し、ゲートが配線ＷＬに接続されている。配線
ＷＬに、メモリセル選択用信号として、信号ＯＳＧが入力される。
図２８は、メモリセルの構成の一例を示す回路図である。メモリセル１０４は、トラン
ジスタＭｏｓ４、トランジスタＭ１０４およびキャパシタＣ１０４を有する。ノードＦＮ
４がデータ保持部でありトランジスタＭｏｓ４は、ノードＦＮ４と配線ＢＬを接続するス
イッチとして機能し、ゲートが配線ＷＬに接続されている。配線ＷＬに、信号ＯＳＧが入
力される。キャパシタＣ１０４は、配線ＷＬＣとノードＦＮ４間を接続する。配線ＷＬＣ
は、書き込み動作、および読み出し動作時に、Ｃ１０４の端子に一定の電圧を供給するた
めの配線である。トランジスタＭ１０４は、ｐチャネル型トランジスタであり、ゲートが
ノードＦＮ４に、ソースが配線ＳＬに、ドレインが配線ＢＬに接続されている。
配線ＷＬＣ、ＳＬに一定電圧を与えた状態で、トランジスタＭｏｓ４をオン状態にして
、ノードＦＮ４を配線ＢＬに接続することで、データを書き込む。データの読み出しは、
配線ＢＬ、ＷＬＣ、ＳＬに一定電圧を与える。ノードＦＮ４の電圧に応じて、トランジス
タＭ１０４のソースードレイン間を流れる電流値が変動する。トランジスタＭ１０４のソ
ース―ドレイン電流により、配線ＢＬが充電あるいは放電されるので、配線ＢＬの電圧を
検出することで、メモリセル１０４に保持されているデータ値を読み出すことができる。
なお、トランジスタＭ１０４は、ｎチャネル型トランジスタとすることができる。トラ
ンジスタＭ１０４の導電型に合わせて、配線（ＢＬ、ＳＬ、ＷＬＣ）に印加する電圧が決
定される。
図２９は、メモリセルの構成の一例を示す回路図である。メモリセル１０５は、トラン
ジスタＭｏｓ５、トランジスタＭ１０５、トランジスタＭ１０６およびキャパシタＣ１０
５を有する。ノードＦＮ５がデータ保持部でありトランジスタＭｏｓ５は、ノードＦＮ５
と配線ＢＬを接続するスイッチとして機能し、ゲートが配線ＷＬに接続されている。配線
ＷＬに、信号ＯＳＧが入力される。配線ＢＬとキャパシタＣ１０５の一方の端子が、トラ
ンジスタＭ１０５、Ｍ１０６により接続されている。トランジスタＭ１０５のゲートは配
線ＲＷＬに接続され、トランジスタＭ１０６のゲートはノードＦＮ５に接続されている。
また、キャパシタＣ１０５の他方の端子はノードＦＮ５に接続されている。
データの書き込みは、トランジスタＭｏｓ５をオン状態にして、ノードＦＮ４を配線Ｂ
Ｌに接続することで行われる。データの読み出しは、トランジスタＭ１０５をオン状態に
することで行われる。ノードＦＮ５の電圧に応じて、トランジスタＭ１０６のソースード
レイン間を流れる電流値が変動する。トランジスタＭ１０６のソース―ドレイン電流によ
り、配線ＢＬが充電あるいは放電されるので、配線ＢＬの電圧を検出することで、メモリ
セル１０５に保持されているデータ値を読み出すことができる。
なお、トランジスタＭ１０５、Ｍ１０６は、ｐチャネル型トランジスタとすることがで
きる。トランジスタＭ１０５、Ｍ１０６の導電型に合わせて、配線ＲＷＬに印加する電圧
、キャパシタＣ１０５に印加する電圧を決定すればよい。
図２７乃至図２９に示したメモリセルの構成例において、トランジスタＭｏｓ３、Ｍｏ
ｓ４、Ｍｏｓ５は、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチ
ャネル形成領域に含むことが望ましい。その結果、オフ状態でトランジスタのソースード
レイン間を流れるリーク電流（オフ電流）が極めて小さいため、ノードＦＮ３、ＦＮ４、
ＦＮ５の電圧の変動が抑えられる。つまり、Ｍｏｓ３とＣ１０３を含む回路、Ｍｏｓ４と
Ｃ１０４を含む回路、及びＭｏｓ３とＣ１０３を含む回路、それぞれを不揮発性の記憶回
路、あるいは電源供給なしで長期間データを保持することができる記憶回路として動作さ
せることが可能である。
本発明の一態様に係る半導体装置（セル）と、先の実施の形態で例示した酸化物半導体
をチャネル形成領域に含むトランジスタを用いたメモリセルとを、半導体装置６００に適
用することで、不揮発性の記憶回路、あるいは電源供給なしで長期間データを保持するこ
とができる記憶回路を有する半導体装置６００を提供できる。また、小型化が可能で、低
消費電力で、高速動作が可能で、あるいは電源電圧の変動を低減することが可能な半導体
装置６００を提供できる。
また、本発明の一態様に係る半導体装置（セル）と、先の実施の形態で例示した酸化物
半導体をチャネル形成領域に含むトランジスタを用いたメモリセルとを、半導体装置６０
０に適用することが可能である。そのため、製造コストを抑えることが可能である。特に
、メモリセルに用いるｎ型トランジスタを全て、先の実施の形態で例示した酸化物半導体
をチャネル形成領域に含むトランジスタを用いて形成しても良い。Ｓｉトランジスタをｐ
チャネル型のみとすることで、製造コストを低く抑えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態１１）
本発明の一態様に係る半導体装置（セル）を用いた装置の構成の一例について、図２５
を用いながら説明する。
図２５に示す半導体装置８００は、ＲＦＩＤタグの構成の一例である。本実施の形態に
おけるＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触
手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から
、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証
システムなどに用いることが可能である。
図２５に示す半導体装置８００は、アンテナ８０４、整流回路８０５、定電圧回路８０
６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１
を有している。
アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３
の送受信を行うためのものである。また、整流回路８０５は、入力電位を生成する。具体
的には、アンテナ８０４で無線信号を受信することにより入力交流信号を生成する、概入
力信号を整流、例えば、半波２倍圧整流する、整流回路８０５の後段に設けられた容量素
子により、整流された信号を平滑化することが行われる。なお、整流回路８０５の入力側
または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振
幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しな
いように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給する。な
お、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信
号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信
号を生成する。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
する。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行う
。
論理回路８０９は復調信号を解読し、処理を行う。記憶回路８１０は、入力された情報
を保持し、ローデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１
は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行う。
なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う
電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波
方式などがある。本実施の形態に示す半導体装置８００は、いずれの方式に用いることも
可能である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
本発明の一態様に係る半導体装置（セル）は、論理回路８０９、記憶回路８１０、ＲＯ
Ｍ８１１等に適用することができる。特に、スタンダードセルを用いて構成することがで
きる全ての論理回路に適用することができる。その結果、小型の半導体装置８００を提供
できる。また、消費電力低減することが可能な半導体装置８００を提供できる。また、動
作速度を向上することが可能な半導体装置８００を提供できる。
ｐチャネル型Ｓｉトランジスタと、先の実施の形態で説明した酸化物半導体（好ましく
はＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用いた
本発明の一態様に係る半導体装置（セル）を、半導体装置８００に適用することで、小型
の半導体装置８００を提供できる。また、消費電力低減することが可能な半導体装置８０
０を提供できる。また、動作速度を向上することが可能な半導体装置８００を提供できる
。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えるこ
とができる。
なお、記憶回路８１０には、先の実施の形態で説明した記憶回路を用いることができる
。また、復調回路８０７に含まれる整流作用を示す素子に、先の実施の形態で説明した酸
化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含む
トランジスタを用いてもよい。当該トランジスタが低いオフ電流を有するため、整流作用
を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を
実現できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態１２）
本発明の一態様に係る半導体装置（セル）は、表示機器、パーソナルコンピュータ、記
録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ
Ｄｉｓｃなどの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）
に用いることができる。その他に、本発明の一態様に係る半導体装置（セル）を用いるこ
とができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書
籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（
ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディ
オ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ
複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子
機器の具体例を図３０に示す。
図３０（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８などを有する。なお、図３０（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と
表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定され
ない。
図３０（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６などを有する。第１表示部９
１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられ
ている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されて
おり、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能で
ある。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐
体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９
１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加され
た表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置に
タッチパネルを設けることで付加することができる。または、位置入力装置としての機能
は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付
加することができる。
図３０（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４などを有する。
図３０（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３などを有する。
図３０（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６などを有する。操作キー９４４およびレ
ンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けら
れている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続され
ており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能
である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体
９４２との間の角度にしたがって切り替える構成としてもよい。
図３０（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、
ライト９５４などを有する。
これらの電子機器に、本発明の一態様に係る半導体装置（セル）を用いることで、電子
機器の小型化、動作速度の高速化、消費電力の低減、および／または、電源電圧の変動の
低減を実現することが可能となる。特に、Ｓｉトランジスタはｐチャネル型のみとするこ
とで、製造コストを低く抑えることができる。その結果、小型の電子機器を提供できる。
また、本発明の一態様に係る半導体装置（セル）を用いることで、消費電力が低減された
電子機器を提供できる。また、高速動作が可能な電子機器を提供できる。また、より安定
に動作する電子機器を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実
施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換
えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複
数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることによ
り、さらに多くの図を構成させることが出来る。
１０ 電子銃室
１１ 記憶回路
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
１００ 半導体装置
１０１ ＩＮＶ
１０２ ＩＮＶ
１０３ メモリセル
１０４ メモリセル
１０５ メモリセル
２００ 半導体装置
２０１ 記憶回路
２０２ 記憶回路
２０３ 記憶回路
２０４ 回路
２０９ トランジスタ
２１０ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１５ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ 容量素子
２２０ 容量素子
２４０ 配線
２４１ 配線
２４２ 配線
２４３ 配線
２４４ 配線
３００ 半導体装置
３０１ ＣＰＵコア
３０２ パワーコントローラ
３０３ パワースイッチ
３０４ キャッシュ
３０５ バスインターフェース
３０６ デバッグインターフェース
３０７ 制御装置
３０８ ＰＣ
３０９ パイプラインレジスタ
３１０ パイプラインレジスタ
３１１ ＡＬＵ
３１２ レジスタファイル
３２１ パワーマネージメントユニット
３２２ 周辺回路
３２３ データバス
４００ 半導体基板
４０２ 絶縁体
４０４ 導電体
４０４ａ 導電体
４０４ｂ 導電体
４０６ 半導体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１６ｃ 導電体
４２４ａ 導電体
４２４ｂ 導電体
４２４ｃ 導電体
４２５ａ 導電体
４２５ｂ 導電体
４４２ 絶縁体
４５２ 絶縁体領域
４５４ 導電体
４５４ａ 導電体
４５４ｂ 導電体
４６０ 絶縁体
４６２ 絶縁体
４６４ 絶縁体
４６５ 絶縁体
４６６ 絶縁体
４６７ 絶縁体
４６８ 絶縁体
４７０ 絶縁体
４７１ 導電体
４７２ 導電体
４７３ 導電体
４７４ 領域
４７６ａ 領域
４７６ｂ 領域
４７６ｃ 領域
４８０ 導電体
４８２ 導電体
４８４ 導電体
４９０ トランジスタ
４９０ａ トランジスタ
４９０ｂ トランジスタ
４９１ トランジスタ
４９１ａ トランジスタ
４９１ｂ トランジスタ
４９２ トランジスタ
５００ 半導体装置
５０１ 半導体装置
５０２ 半導体装置
５０３ 半導体装置
５０４ 半導体装置
５１０ 半導体装置
５１１ 半導体装置
６００ 半導体装置
６０１ 回路部
６１０ メモリセルアレイ
６２１ ローデコーダ
６２２ ワード線ドライバ回路
６３０ ビット線ドライバ回路
６３１ カラムデコーダ
６３２ プリチャージ回路
６３３ センスアンプ
６３４ 回路
６４０ 出力回路
６６０ コントロールロジック回路
７５０ インターポーザ
７５１ チップ
７５２ 端子
７５３ モールド樹脂
７６０ パネル
７６１ プリント配線基板
７６２ パッケージ
７６３ ＦＰＣ
７６４ バッテリー
８００ 半導体装置
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト

Claims (3)

  1. 第１のトランジスタと第２のトランジスタとを有するインバータ回路であって、
    前記第１のトランジスタは、シリコンを有する第１のチャネル形成領域と、前記第１のチャネル形成領域の上方に位置する第１のゲート電極と、を有し、
    前記第２のトランジスタは、酸化物半導体を有する第２のチャネル形成領域と、前記第２のチャネル形成領域の上方に位置する第２のゲート電極と、を有し、
    前記第２のチャネル形成領域と前記第２のゲート電極は、前記第１のゲート電極の上方に位置し、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、高電源配線に電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、低電源配線に電気的に接続され、
    前記第１のゲート電極は、第１の導電体を介して、前記第２のゲート電極に電気的に接続され、
    前記第１の導電体は、前記第２のゲート電極の上方に位置し、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、第２の導電体を介して、前記第２のトランジスタのソース電極またはドレイン電極の他方に電気的に接続され、
    平面視において、前記高電源配線は、第１の方向に延在する領域を有し、
    平面視において、前記低電源配線は、前記第１の方向に延在する領域を有し、
    平面視において、前記第１のトランジスタは、前記第１の方向に沿う方向にキャリアが流れる領域を有し、
    平面視において、前記第２のトランジスタは、前記第１の方向に沿う方向にキャリアが流れる領域を有する、インバータ回路。
  2. 第１のトランジスタと第２のトランジスタとを有するインバータ回路であって、
    前記第１のトランジスタは、シリコンを有する第１のチャネル形成領域と、前記第１のチャネル形成領域の上方に位置する第１のゲート電極と、を有し、
    前記第２のトランジスタは、酸化物半導体を有する第２のチャネル形成領域と、前記第２のチャネル形成領域の上方に位置する第２のゲート電極と、前記第２のチャネル形成領域の下方に位置する第３のゲート電極と、を有し、
    前記第２のチャネル形成領域と前記第２のゲート電極は、前記第１のゲート電極の上方に位置し、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、高電源配線に電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、低電源配線に電気的に接続され、
    前記第１のゲート電極は、第１の導電体を介して、前記第２のゲート電極に電気的に接続され、
    前記第２のゲート電極は、前記第１の導電体を介して、前記第３のゲート電極に電気的に接続され、
    前記第１の導電体は、前記第２のゲート電極の上方に位置し、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、第２の導電体を介して、前記第２のトランジスタのソース電極またはドレイン電極の他方に電気的に接続され、
    平面視において、前記高電源配線は、第１の方向に延在する領域を有し、
    平面視において、前記低電源配線は、前記第１の方向に延在する領域を有し、
    平面視において、前記第１のトランジスタは、前記第１の方向に沿う方向にキャリアが流れる領域を有し、
    平面視において、前記第２のトランジスタは、前記第１の方向に沿う方向にキャリアが流れる領域を有する、インバータ回路。
  3. 請求項１又は請求項２において、
    前記第２の導電体は、前記酸化物半導体の下方に位置する、インバータ回路。
JP2022153407A 2014-02-28 2022-09-27 インバータ回路、半導体装置 Active JP7340079B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023136895A JP2023162321A (ja) 2014-02-28 2023-08-25 インバータ回路、半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2014039280 2014-02-28
JP2014039280 2014-02-28
JP2020180830A JP2021022748A (ja) 2014-02-28 2020-10-28 半導体装置
JP2021177495A JP7150123B2 (ja) 2014-02-28 2021-10-29 インバータ回路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021177495A Division JP7150123B2 (ja) 2014-02-28 2021-10-29 インバータ回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023136895A Division JP2023162321A (ja) 2014-02-28 2023-08-25 インバータ回路、半導体装置

Publications (2)

Publication Number Publication Date
JP2022180572A true JP2022180572A (ja) 2022-12-06
JP7340079B2 JP7340079B2 (ja) 2023-09-06

Family

ID=54210442

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2015037800A Active JP6612039B2 (ja) 2014-02-28 2015-02-27 半導体装置
JP2019197515A Active JP6786692B2 (ja) 2014-02-28 2019-10-30 半導体装置
JP2020180830A Withdrawn JP2021022748A (ja) 2014-02-28 2020-10-28 半導体装置
JP2021177495A Active JP7150123B2 (ja) 2014-02-28 2021-10-29 インバータ回路
JP2022153407A Active JP7340079B2 (ja) 2014-02-28 2022-09-27 インバータ回路、半導体装置
JP2023136895A Pending JP2023162321A (ja) 2014-02-28 2023-08-25 インバータ回路、半導体装置

Family Applications Before (4)

Application Number Title Priority Date Filing Date
JP2015037800A Active JP6612039B2 (ja) 2014-02-28 2015-02-27 半導体装置
JP2019197515A Active JP6786692B2 (ja) 2014-02-28 2019-10-30 半導体装置
JP2020180830A Withdrawn JP2021022748A (ja) 2014-02-28 2020-10-28 半導体装置
JP2021177495A Active JP7150123B2 (ja) 2014-02-28 2021-10-29 インバータ回路

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023136895A Pending JP2023162321A (ja) 2014-02-28 2023-08-25 インバータ回路、半導体装置

Country Status (2)

Country Link
US (1) US10074576B2 (ja)
JP (6) JP6612039B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711521B2 (en) * 2015-08-31 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Substrate fabrication method to improve RF (radio frequency) device performance
US9761546B2 (en) 2015-10-19 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Trap layer substrate stacking technique to improve performance for RF devices
CN105404872A (zh) * 2015-11-26 2016-03-16 华北电力大学（保定） 一种基于顺序割图法的航拍图像中绝缘子细定位方法
JP6692645B2 (ja) * 2016-01-15 2020-05-13 株式会社ジャパンディスプレイ 半導体装置
US9666546B1 (en) 2016-04-28 2017-05-30 Infineon Technologies Ag Multi-layer metal pads
CN109314146B (zh) * 2016-08-03 2022-12-27 株式会社尼康 半导体装置、pH传感器、生物传感器以及半导体装置的制造方法
KR20180055701A (ko) * 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102396806B1 (ko) 2017-08-31 2022-05-12 마이크론 테크놀로지, 인크 반도체 장치, 하이브리드 트랜지스터 및 관련 방법
KR102333036B1 (ko) 2017-08-31 2021-12-02 마이크론 테크놀로지, 인크 금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법
JPWO2019220259A1 (ja) * 2018-05-17 2021-07-08 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および電子機器
KR102554712B1 (ko) 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
JPWO2020245692A1 (ja) * 2019-06-07 2020-12-10
JP2021064666A (ja) * 2019-10-11 2021-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20220173099A1 (en) * 2020-11-27 2022-06-02 Samsung Electronics Co., Ltd. Complementary metal oxide semiconductor device
US20220254769A1 (en) * 2021-02-09 2022-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and manufacturing method of the same
WO2022176577A1 (ja) 2021-02-16 2022-08-25 三ツ星ベルト株式会社 伝動用ｖベルト
CN116234300B (zh) * 2022-03-18 2024-02-20 北京超弦存储器研究院 动态存储单元及动态存储装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6354763A (ja) * 1986-08-25 1988-03-09 Mitsubishi Electric Corp 半導体装置
JP2013243353A (ja) * 2012-04-27 2013-12-05 Semiconductor Energy Lab Co Ltd スタンダードセル、半導体装置、及び電子機器
JP2013243349A (ja) * 2012-04-25 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013243352A (ja) * 2012-04-27 2013-12-05 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01246863A (ja) * 1988-03-29 1989-10-02 Seiko Epson Corp 半導体装置及び製造方法
JPH03177053A (ja) * 1989-12-05 1991-08-01 Mitsubishi Electric Corp 半導体集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05291259A (ja) * 1992-04-08 1993-11-05 Nec Corp 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3432963B2 (ja) * 1995-06-15 2003-08-04 沖電気工業株式会社 半導体集積回路
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003124320A (ja) * 2001-10-17 2003-04-25 Mitsubishi Electric Corp 半導体集積回路チップ
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4275336B2 (ja) * 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005183696A (ja) * 2003-12-19 2005-07-07 Matsushita Electric Ind Co Ltd 半導体装置
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2008300765A (ja) * 2007-06-04 2008-12-11 Toshiba Microelectronics Corp 半導体集積回路装置
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2011100989A (ja) * 2009-10-09 2011-05-19 Renesas Electronics Corp 半導体装置
CN103794612B (zh) * 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
KR102281043B1 (ko) 2009-10-29 2021-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20190124813A (ko) * 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011099360A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
TWI574259B (zh) * 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
US10177170B2 (en) * 2011-06-24 2019-01-08 Sharp Kabushiki Kaisha Display device and method for manufacturing same
US8906779B2 (en) * 2012-03-30 2014-12-09 International Business Machines Corporation Solar-powered energy-autonomous silicon-on-insulator device
US9236408B2 (en) * 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
JP6173007B2 (ja) 2012-04-27 2017-08-02 株式会社半導体エネルギー研究所 半導体集積回路
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
KR102244460B1 (ko) * 2013-10-22 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6488124B2 (ja) * 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6354763A (ja) * 1986-08-25 1988-03-09 Mitsubishi Electric Corp 半導体装置
JP2013243349A (ja) * 2012-04-25 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013243353A (ja) * 2012-04-27 2013-12-05 Semiconductor Energy Lab Co Ltd スタンダードセル、半導体装置、及び電子機器
JP2013243352A (ja) * 2012-04-27 2013-12-05 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置

Also Published As

Publication number Publication date
JP2022017434A (ja) 2022-01-25
JP7150123B2 (ja) 2022-10-07
US10074576B2 (en) 2018-09-11
JP2023162321A (ja) 2023-11-08
JP2021022748A (ja) 2021-02-18
JP2020036034A (ja) 2020-03-05
JP7340079B2 (ja) 2023-09-06
JP2015179838A (ja) 2015-10-08
JP6786692B2 (ja) 2020-11-18
US20150287745A1 (en) 2015-10-08
JP6612039B2 (ja) 2019-11-27

Similar Documents

Publication Publication Date Title
JP7150123B2 (ja) インバータ回路
US11374023B2 (en) Logic circuit, processing unit, electronic component, and electronic device
US10002648B2 (en) Memory device, semiconductor device, and electronic device
JP6748265B2 (ja) 半導体装置
US9299848B2 (en) Semiconductor device, RF tag, and electronic device
JP6377470B2 (ja) 半導体装置およびその作製方法
US9225329B2 (en) Semiconductor device, driving method thereof, and electronic appliance
US10388796B2 (en) Semiconductor device and method for manufacturing the same
JP2015079947A (ja) 半導体装置およびその作製方法
US20190348537A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP6333580B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221005

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221005

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230801

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230825

R150 Certificate of patent or registration of utility model

Ref document number: 7340079

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150