JP2013243352A - 酸化物半導体膜および半導体装置 - Google Patents
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Abstract
【課題】酸化物半導体膜の評価方法を提供する。酸化物半導体膜を用いたトランジスタの評価方法を提供する。良好なスイッチング特性を有する、酸化物半導体膜を用いたトランジスタを提供する。良好なスイッチング特性を実現する、トランジスタに適用可能な酸化物半導体膜を提供する。
【解決手段】酸化物半導体膜は、低温ＰＬ法によって得られるＰＬスペクトルにおいて、極大値が１．６ｅＶ以上１．８ｅＶ以下である第１カーブと、極大値が１．７ｅＶ以上２．４ｅＶ以下である第２カーブと、を有し、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である。
【選択図】図１
【解決手段】酸化物半導体膜は、低温ＰＬ法によって得られるＰＬスペクトルにおいて、極大値が１．６ｅＶ以上１．８ｅＶ以下である第１カーブと、極大値が１．７ｅＶ以上２．４ｅＶ以下である第２カーブと、を有し、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である。
【選択図】図１
Description
本発明は、酸化物半導体膜、酸化物半導体膜の評価方法、半導体装置および半導体装置の評価方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
または、本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体膜、半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、例えば、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法に関する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器に関する。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
トランジスタに用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
さらに、近年では酸化物半導体膜が注目されている。例えば、キャリア密度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜は、スパッタリング法を用いて成膜できるため、大型の表示装置を構成するトランジスタに適用することができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
ところで、酸化物半導体膜は、水素および酸素欠損に敏感であることが知られている（非特許文献１参照。）。即ち、酸化物半導体膜を用いたトランジスタにおいて良好なスイッチング特性を得るためには、酸化物半導体膜における水素および酸素欠損の管理が重要となる。
しかしながら、水素は酸化物半導体膜の主成分ではないため、その評価は検出感度の高い分析手法が求められる。また、水素は軽元素であるため、分析手法が限定されてしまう。従って、酸化物半導体膜中の水素の評価は困難な場合がある。
一方、酸素は酸化物半導体膜の主成分である。従って、分析手法も主成分の分析が可能な手法に限定される。主成分の分析に適した手法によって、微量の変化を評価することは困難である。そのため、酸化物半導体膜中の微量な酸素の増減を評価することは困難である。即ち、酸化物半導体膜の酸素欠損の評価は困難である。
以上に示したように、酸化物半導体膜の水素および酸素欠損の評価はこれまで困難であった。そのため、酸化物半導体膜を用いたトランジスタが良好なスイッチング特性を有するかは、実際にトランジスタを作製し、評価することで行われてきた。
なお、酸化物半導体膜中の欠陥準位の評価方法として、低温フォトルミネッセンス（ＰＬ：Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ）法が開示されている（特許文献２参照。）。これによれば、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルは、１．８ｅＶ付近にピークを有するスペクトルが現れることが示されている。
Ｔｏｓｈｉｏ Ｋａｍｉｙａ， Ｋｅｎｊｉ Ｎｏｍｕｒａ， ａｎｄ Ｈｉｄｅｏ Ｈｏｓｏｎｏ， "Ｏｒｉｇｉｎｓ ｏｆ Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ ａｎｄ Ｌｏｗ Ｏｐｅｒａｔｉｏｎ Ｖｏｌｔａｇｅ ｏｆ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ：Ｅｌｅｃｔｒｏｎｉｃ Ｓｔｒｕｃｔｕｒｅ， Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ， Ｄｅｆｅｃｔｓ ａｎｄ Ｄｏｐｉｎｇ" Ｊｏｕｒｎａｌ ｏｆ Ｄｉｓｐｌａｙ Ｔｅｃｈｎｏｌｏｇｙ， ｖｏｌ．５， Ｎｏ．７， ２００９， ｐｐ２７３−２８８
酸化物半導体膜の評価方法を提供することを課題の一とする。酸化物半導体膜を用いたトランジスタの評価方法を提供することを課題の一とする。
良好なスイッチング特性を有する、酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。良好なスイッチング特性を実現する、トランジスタに適用可能な酸化物半導体膜を提供することを課題の一とする。
または、オフ時の電流の小さい、トランジスタなどを提供することを課題の一とする。または、高い電界効果移動度を有するトランジスタなどを提供することを課題の一とする。または、歩留まり高いトランジスタなどを提供することを課題の一とする。または、当該トランジスタなどを有する半導体装置などを提供することを課題の一とする。または、新規な半導体装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様に係る酸化物半導体膜は、低温ＰＬ法によって得られるＰＬスペクトルにおいて、極大値が１．６ｅＶ以上１．８ｅＶ以下である第１カーブと、極大値が１．７ｅＶ以上２．４ｅＶ以下である第２カーブと、を有し、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である。
なお、酸化物半導体膜は、インジウム、ガリウム、スズ、ハフニウムおよび亜鉛のいずれかを含む。
また、本発明の一態様に係る半導体装置は、上述した酸化物半導体膜と、酸化物半導体膜と接して設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重ねて設けられたゲート電極と、を有する。
低温ＰＬ法では、低温（例えば、１００Ｋ程度または１０Ｋ程度）において、試料に試料を構成する物質のバンドギャップ以上のエネルギーを有する光を照射し、キャリア（電子およびホール）を生成する。生成されたキャリアは再結合によって当初の熱平衡状態に戻るが、一部が発光性再結合過程をとり、ＰＬ光が放出される。当該ＰＬ光を検出器により検出することで、試料のＰＬスペクトルを測定することができる。近年は検出器の精度が高まり、極めて高感度でＰＬスペクトルを測定することが可能となっている。
なお、試料から放出されるＰＬ光には、バンド間再結合による発光、自由励起子の再結合による発光、束縛励起子の再結合による発光、ドナー準位・価電子帯間の再結合による発光、伝導帯・アクセプター準位間の再結合による発光およびドナー・アクセプター対間の再結合による発光（Ｄ−Ａ対発光ともいう。）などがある。
ここで、水素および酸素欠損は酸化物半導体膜においてドナー準位を形成する原因となる場合がある。即ち、酸化物半導体膜に水素または／および酸素欠損が存在するとき、ドナー準位・価電子帯間の再結合による発光が検出される場合がある。また、ＰＬスペクトルを解析することでドナー準位を形成する原因（水素、酸素欠損など）の識別も可能となる。
酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルを詳細に解析したところ、特許文献２で示された１．８ｅＶ付近にピークが現れるスペクトルを二種に分離できることがわかった。具体的には、１．８ｅＶ付近にピークが現れるスペクトルは、極大値が１．６ｅＶ以上１．８ｅＶ以下である第１カーブと、極大値が１．７ｅＶ以上２．４ｅＶ以下である第２カーブに分離可能である。なお、第１カーブおよび第２カーブはそれぞれガウス関数によって表されるスペクトルである。
ガウス関数は、数式（１）で示すことができる。なお、数式（１）に示すａ、ｂおよびｃは任意数である。
さらに、第１カーブの面積および第２カーブの面積の関係と、トランジスタのスイッチング特性の良否の関係について検討したところ、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である酸化物半導体膜を用いたとき、トランジスタは良好なスイッチング特性を示し、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１未満である酸化物半導体膜を用いたとき、トランジスタは良好なスイッチング特性を示さないことがわかった。なお、第１カーブおよび第２カーブの面積は、ピーク高さと半値全幅（ＦＷＨＭ：Ｆｕｌｌ Ｗｉｄｔｈ ａｔ Ｈａｌｆ Ｍａｘｉｍｕｍともいう。）との積とした。ここで、ＦＷＨＭは数式（２）で示すことができる。
本評価方法によれば、ＰＬ光が検出可能な場合、トランジスタ、半導体装置を破壊することなく評価可能である。ただし、トランジスタ、半導体装置の一部または全部を破壊しての評価を除外するものではない。また、トランジスタ、半導体装置を破壊することなく評価可能であるため、トランジスタ、半導体装置の作製工程中の中間評価として適用することが可能である。
低温ＰＬ法によって得られるＰＬスペクトルをガウス関数による近似を適用して解析することにより、酸化物半導体膜の評価することができる。また、酸化物半導体膜を用いたトランジスタを評価することができる。
低温ＰＬ法によって得られるＰＬスペクトルを解析することにより、酸化物半導体膜を用いたトランジスタが良好なスイッチング特性を有するかどうかを判別することができる。また、良好なスイッチング特性を実現するトランジスタに適用可能な酸化物半導体膜かどうかを判別することができる。従って、良好なスイッチング特性を有する、酸化物半導体膜を用いたトランジスタを提供することができる。良好なスイッチング特性を実現する、トランジスタに適用可能な酸化物半導体膜を提供することができる。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様に係る酸化物半導体膜について説明する。また、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルの評価方法について説明する。
本実施の形態では、本発明の一態様に係る酸化物半導体膜について説明する。また、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルの評価方法について説明する。
まずは、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルの解析方法について説明する。
図１に、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルの一例を示す。図１（Ａ）には、酸化物半導体膜を含む試料の低温ＰＬ法によって得られるＰＬスペクトルであるカーブ１０と、カーブ１０から基板などに起因するバックグラウンドを差し引いたカーブ１１と、が示されている。従って、カーブ１１は、より酸化物半導体膜自体のＰＬスペクトルを示しているといえる。そこで、特に断りがない限り、以降はバックグラウンドを差し引いたＰＬスペクトルを用いて説明する。
図１（Ｂ）には、ガウス関数で表される、カーブ１２およびカーブ１３と、カーブ１２およびカーブ１３の和であるカーブ１４と、が示されている。ただし測定の都合上、１．２４ｅＶ以下のエネルギー範囲を省略して示す。ここで、カーブ１２およびカーブ１３は、カーブ１４が図１（Ａ）で示したカーブ１１の近似曲線となるように算出されたカーブである。従って、カーブ１１は、ガウス関数で表されるカーブ１２およびカーブ１３の和の近似曲線であることがわかる。なお、１．２５ｅＶ以上２．５ｅＶ以下のエネルギー範囲において、カーブ１１とカーブ１４との各測定点における差分を二乗して足し合わせ、測定点数で除した値の平方根（二乗平均平方根ともいう。）が０．０５以下、０．０２以下または０．０１以下となるようにカーブ１２およびカーブ１３を算出する。二乗平均平方根が小さいほど、カーブ１１とカーブ１４との誤差が小さいことを示す。
以上のようにして、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルは、ガウス関数で表される二つのカーブに分離できる。なお、便宜上、二つに分離されたカーブを、それぞれＰＬスペクトルのカーブ（またはピーク）と呼ぶ。特に、より低エネルギーにピークを有するカーブを第１カーブ、より高エネルギーにピークを有するカーブを第２カーブと呼ぶ。
次に、本発明の一態様に係る酸化物半導体膜について、図２を用いて説明する。
図２（Ａ）は、酸化物半導体膜５６ａである。なお、酸化物半導体膜５６ａは単一種から構成されるように示しているが、これに限定されるものではない。例えば、酸化物半導体膜５６ａが、複数種の酸化物半導体膜の積層であってもよいし、複数種の酸化物半導体膜の混合層であってもよい。
酸化物半導体膜５６ａは、低温ＰＬ法によって得られるＰＬスペクトルを解析することで、二種のカーブ（第１カーブおよび第２カーブ）に分離される酸化物半導体膜である。ここで、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である。なお、図１の説明では、第１カーブに相当するカーブ１２は１．２４ｅＶ以下のエネルギー範囲が省略して示されているが、第１カーブの面積を計算する際には１．２４ｅＶ以下のエネルギー範囲も考慮する。
なお、酸化物半導体膜５６ａは、インジウム、ガリウム、スズ、ハフニウムおよび亜鉛のいずれかを含む酸化物半導体膜である。
なお、第１カーブおよび第２カーブの極大値は酸化物半導体膜の種類によって異なる。具体的には、酸化物半導体膜５６ａがＩｎ−Ｇａ−Ｚｎ酸化物である場合、第１カーブは極大値が１．６ｅＶ以上１．８ｅＶ以下となり、第２カーブの極大値は１．７ｅＶ以上２．４ｅＶ以下となる。より詳細には、Ｉｎ−Ｇａ−Ｚｎ酸化物がＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である場合、第１カーブの極大値は１．６ｅＶ以上１．８ｅＶ以下となり、第２カーブの極大値は１．９ｅＶ以上２．２ｅＶ以下となる。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に代えて、Ｉｎ−Ｍ−Ｚｎ酸化物とした場合も、上述した値の近傍に第１カーブの極大値および第２カーブの極大値が現れる場合がある。従って、本発明の一態様に係る酸化物半導体膜は、Ｉｎ−Ｍ−Ｚｎ酸化物についても適用可能である。なお、元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ酸化物から酸素が脱離することを抑制する機能を有する元素である。元素Ｍの作用によって、酸化物半導体膜中の酸素欠損の生成が抑制される。なお、酸化物半導体膜の酸素欠損はキャリアを生成することがある。そのため、元素Ｍの作用によって、酸化物半導体膜中のキャリア密度が増大することを防ぎ、その結果オフ電流の増大を抑制できる。また、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
元素Ｍは、具体的にはＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。元素Ｍは、前述の元素から一種または二種以上選択すればよい。
以下では、酸化物半導体膜５６ａに適用可能な酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜５６ａは、低温ＰＬ法によって得られたＰＬスペクトルにおいて、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満の酸化物半導体膜である。従って、前述したように、酸化物半導体膜５６ａを用いたトランジスタは、良好なスイッチング特性を有する。
次に、図２（Ａ）とは異なる構造について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、絶縁膜５２と、絶縁膜６８と、に挟まれた酸化物半導体膜５６ｂである。
酸化物半導体膜は、水素および酸素欠損がドナーとなり電子を生成する。また、そのほかの不純物（主成分を除く微量成分）がドナーとなり電子を生成する。従って、酸化物半導体膜は環境の影響を受ける場合がある。そのため、酸化物半導体膜が大気に曝露された状態で用いられることは、特別な用途（センサーなど）を除くと稀である。即ち、図２（Ｂ）に示すような、絶縁膜に挟まれた構造（酸化物半導体膜５６ｂが露出していない状態）において評価できることが好ましい。
ここで、酸化物半導体膜５６ｂは、酸化物半導体膜５６ａと同様に第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である酸化物半導体膜である。また、酸化物半導体膜５６ｂは、酸化物半導体膜５６ａとして示した種類の酸化物半導体膜を適用すればよい。
絶縁膜５２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択して、単層で、または積層で用いればよい。
なお、本明細書において、酸化窒化シリコンは、その組成において、窒素よりも酸素の含有量が多いものを示し、また、窒化酸化シリコンは、その組成において、酸素よりも窒素の含有量が多いものを示す。
絶縁膜５２は平坦性を有すると好ましい。具体的には、絶縁膜５２は、平均面粗さ（Ｒａ）が１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にする。Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（３）にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
また、絶縁膜５２は、過剰酸素を含む絶縁膜である。具体的には、絶縁膜５２は、加熱処理などによって酸素を放出することができる絶縁膜である。言い換えると、絶縁膜５２は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
ここで、加熱処理によって酸素を放出するとは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原子に換算して１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（４）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（４）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出するとは、過酸化ラジカルを含むことをいう。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含むとは、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することをいう。
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
なお、絶縁膜６８に関しては絶縁膜５２と同様とし、説明を省略する。
また、絶縁膜５２および絶縁膜６８の少なくとも一方は、低温ＰＬ法に用いる光が透過可能な絶縁膜を用いる。
低温ＰＬ法では、酸化物半導体膜のキャリアを生成するために酸化物半導体膜のバンドギャップ以上のエネルギーを有する光を照射する。従って、絶縁膜５２および絶縁膜６８の少なくとも一方は、酸化物半導体膜のバンドギャップ以上のエネルギーを有する光が透過する絶縁膜を用いる。
酸化物半導体膜５６ｂの低温ＰＬ法によって得られたＰＬスペクトルにおいて、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満であることにより、絶縁膜５２と、絶縁膜６８と、に挟まれた酸化物半導体膜５６ｂを用いたトランジスタは、良好なスイッチング特性を得ることができる。
本実施の形態に示した酸化物半導体膜を適用することにより、良好なスイッチング特性を有するトランジスタを得ることができる。
本実施の形態は、他の実施の形態および実施例と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係るトランジスタについて説明する。
本実施の形態では、本発明の一態様に係るトランジスタについて説明する。
図３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図３（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図を図３（Ｃ）に示す。なお、簡単のため、図３（Ａ）においては、ゲート絶縁膜１１２などを省略して示す。
図３（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極１０４と、ゲート電極１０４上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、ゲート電極１０４と重畳して設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたソース電極１１６ａおよびドレイン電極１１６ｂと、酸化物半導体膜１０６、ソース電極１１６ａおよびドレイン電極１１６ｂ上に設けられた保護絶縁膜１１８と、を有するトランジスタの断面図である。なお、図３（Ｂ）では下地絶縁膜１０２の設けられた構造を示すが、これに限定されない。例えば、下地絶縁膜１０２が設けられない構造としても構わない。
ここで、酸化物半導体膜１０６は、先の実施の形態で示した酸化物半導体膜を適用する。具体的には、酸化物半導体膜１０６は、低温ＰＬ法によって得られるＰＬスペクトルを解析することで、二種のカーブに分離される酸化物半導体膜である。ここで、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である。
なお、酸化物半導体膜１０６は、インジウム、ガリウム、スズ、ハフニウムおよび亜鉛のいずれかを含む酸化物半導体膜である。
また、酸化物半導体膜１０６は、水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とする。これは、酸化物半導体膜１０６に含まれる水素が、意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタのオフ電流を増大させ、かつトランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜１０６の水素濃度を上述の範囲とすることで、トランジスタのオフ電流の増大を抑制し、かつトランジスタの電気特性の変動を抑制することができる。
酸化物半導体膜１０６のドナー（水素、酸素欠損など）濃度を極めて小さくすることにより、酸化物半導体膜１０６を用いたトランジスタは、オフ電流の極めて小さいトランジスタとすることができる。具体的には、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を、１×１０−２１Ａ以下、または１×１０−２５Ａ以下とすることができる。
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択して、単層で、または積層で用いればよい。
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
ソース電極１１６ａおよびドレイン電極１１６ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。なお、ソース電極１１６ａとドレイン電極１１６ｂは同一組成であってもよいし、異なる組成であってもよい。
ゲート絶縁膜１１２は、絶縁膜５２と同様の絶縁膜を用いればよい。
保護絶縁膜１１８は、絶縁膜６８と同様の絶縁膜を用いればよい。
また、ゲート絶縁膜１１２および保護絶縁膜１１８の少なくとも一方は、低温ＰＬ法に用いる光が透過可能な絶縁膜を用いる。好ましくは、保護絶縁膜１１８は、低温ＰＬ法に用いる光が透過可能な絶縁膜を用いる。保護絶縁膜１１８が低温ＰＬ法に用いる光が透過可能な絶縁膜であることにより、トランジスタまたはトランジスタを有する半導体装置において、酸化物半導体膜１０６の低温ＰＬ法による評価が可能となる。
ゲート絶縁膜１１２および保護絶縁膜１１８の少なくとも一方は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜１１２および保護絶縁膜１１８の少なくとも一方が過剰酸素を含む絶縁膜である場合、酸化物半導体膜１０６の酸素欠損を低減することができる。
酸化物半導体膜１０６の低温ＰＬ法によって得られたＰＬスペクトルにおいて、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満であることにより、図３（Ｂ）に示すトランジスタは、良好なスイッチング特性を有する。
なお、図３に示したトランジスタに、バックゲート電極１１４を設けたものが図４に示すトランジスタである。
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図を図４（Ｃ）に示す。なお、簡単のため、図４（Ａ）においては、ゲート絶縁膜１１２などを省略して示す。
図４に示すトランジスタは、バックゲート電極１１４が設けられたことにより、しきい値電圧の制御が容易となる。また、ゲート電極１０４とバックゲート電極１１４とを電気的に接続することにより、トランジスタのオン電流を高めることができる。または、バックゲート電極１１４を負電位（トランジスタのソースよりも低い電位またはＧＮＤ未満の電位）またはＧＮＤとすることにより、トランジスタのオフ電流を低減することができる。
次に、図３および図４とは異なる構造のトランジスタについて、図５を用いて説明する。
図５（Ａ）は本発明の一態様に係るトランジスタの上面図である。図５（Ａ）に示す一点鎖線Ｂ１−Ｂ２に対応する断面図を図５（Ｂ）に示す。また、図５（Ａ）に示す一点鎖線Ｂ３−Ｂ４に対応する断面図を図５（Ｃ）に示す。なお、簡単のため、図５（Ａ）においては、ゲート絶縁膜２１２などを省略して示す。
図５（Ｂ）は、基板２００上に設けられた下地絶縁膜２０２と、下地絶縁膜２０２上に設けられたゲート電極２０４と、ゲート電極２０４上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２上に設けられたソース電極２１６ａおよびドレイン電極２１６ｂと、ゲート絶縁膜２１２、ソース電極２１６ａおよびドレイン電極２１６ｂ上にあり、ゲート電極２０４と重畳して設けられた酸化物半導体膜２０６と、酸化物半導体膜２０６、ソース電極２１６ａおよびドレイン電極２１６ｂ上に設けられた保護絶縁膜２１８と、を有するトランジスタの断面図である。なお、図５（Ｂ）では下地絶縁膜２０２の設けられた構造を示すが、これに限定されない。例えば、下地絶縁膜２０２が設けられない構造としても構わない。
酸化物半導体膜２０６は、酸化物半導体膜１０６の記載を参照する。
基板２００は、基板１００の記載を参照する。
下地絶縁膜２０２は、下地絶縁膜１０２の記載を参照する。
ゲート電極２０４は、ゲート電極１０４の記載を参照する。
ゲート絶縁膜２１２は、絶縁膜５２と同様の絶縁膜を用いればよい。
ソース電極２１６ａおよびドレイン電極２１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂの記載を参照する。
保護絶縁膜２１８は、絶縁膜６８と同様の絶縁膜を用いればよい。
なお、図示しないが図５に示すトランジスタの保護絶縁膜２１８上にバックゲート電極が設けられても構わない。当該バックゲート電極は、バックゲート電極１１４の記載を参照する。
次に、図３乃至図５とは異なる構造のトランジスタについて、図６を用いて説明する。
図６（Ａ）は本発明の一態様に係るトランジスタの上面図である。図６（Ａ）に示す一点鎖線Ｃ１−Ｃ２に対応する断面図を図６（Ｂ）に示す。また、図６（Ａ）に示す一点鎖線Ｃ３−Ｃ４に対応する断面図を図６（Ｃ）に示す。なお、簡単のため、図６（Ａ）においては、ゲート絶縁膜３１２などを省略して示す。
図６（Ｂ）は、基板３００上に設けられた下地絶縁膜３０２と、下地絶縁膜３０２上に設けられた酸化物半導体膜３０６と、酸化物半導体膜３０６上に設けられたソース電極３１６ａおよびドレイン電極３１６ｂと、酸化物半導体膜３０６、ソース電極３１６ａおよびドレイン電極３１６ｂ上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上にあり、酸化物半導体膜３０６と重畳して設けられたゲート電極３０４と、を有するトランジスタの断面図である。なお、図６（Ｂ）では下地絶縁膜３０２の設けられた構造を示すが、これに限定されない。例えば、下地絶縁膜３０２が設けられない構造としても構わない。
酸化物半導体膜３０６は、酸化物半導体膜１０６の記載を参照する。
基板３００は、基板１００の記載を参照する。
下地絶縁膜３０２は、絶縁膜５２と同様の絶縁膜を用いればよい。
ソース電極３１６ａおよびドレイン電極３１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂの記載を参照する。
ゲート絶縁膜３１２は、絶縁膜６８と同様の絶縁膜を用いればよい。
ゲート電極３０４は、ゲート電極１０４の記載を参照する。
なお、図示しないが図６に示すトランジスタの下地絶縁膜３０２下にバックゲート電極が設けられても構わない。当該バックゲート電極は、バックゲート電極１１４の記載を参照する。
次に、図３乃至図６とは異なる構造のトランジスタについて、図７を用いて説明する。
図７（Ａ）は本発明の一態様に係るトランジスタの上面図である。図７（Ａ）に示す一点鎖線Ｄ１−Ｄ２に対応する断面図を図７（Ｂ）に示す。また、図７（Ａ）に示す一点鎖線Ｄ３−Ｄ４に対応する断面図を図７（Ｃ）に示す。なお、簡単のため、図７（Ａ）においては、ゲート絶縁膜４１２などを省略して示す。
図７（Ｂ）は、基板４００上に設けられた下地絶縁膜４０２と、下地絶縁膜４０２上に設けられたソース電極４１６ａおよびドレイン電極４１６ｂと、下地絶縁膜４０２、ソース電極４１６ａおよびドレイン電極４１６ｂ上に設けられた酸化物半導体膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２上にあり、酸化物半導体膜４０６と重畳して設けられたゲート電極４０４と、を有するトランジスタの断面図である。なお、図７（Ｂ）では下地絶縁膜４０２の設けられた構造を示すが、これに限定されない。例えば、下地絶縁膜４０２が設けられない構造としても構わない。
酸化物半導体膜４０６は、酸化物半導体膜１０６の記載を参照する。
基板４００は、基板１００の記載を参照する。
下地絶縁膜４０２は、絶縁膜５２と同様の絶縁膜を用いればよい。
ソース電極４１６ａおよびドレイン電極４１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂの記載を参照する。
ゲート絶縁膜４１２は、絶縁膜６８と同様の絶縁膜を用いればよい。
ゲート電極４０４は、ゲート電極１０４の記載を参照する。
なお、図示しないが図７に示すトランジスタの下地絶縁膜４０２下にバックゲート電極が設けられても構わない。当該バックゲート電極は、バックゲート電極１１４の記載を参照する。
次に、図３乃至図７とは異なる構造のトランジスタについて、図８を用いて説明する。
図８（Ａ）は本発明の一態様に係るトランジスタの上面図である。図８（Ａ）に示す一点鎖線Ｅ１−Ｅ２に対応する断面図を図８（Ｂ）に示す。また、図８（Ａ）に示す一点鎖線Ｅ３−Ｅ４に対応する断面図を図８（Ｃ）に示す。なお、簡単のため、図８（Ａ）においては、ゲート絶縁膜５１２などを省略して示す。
図８（Ｂ）は、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２上に設けられた酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５１２と、ゲート絶縁膜５１２上にあり、酸化物半導体膜５０６と重畳して設けられたゲート電極５０４と、酸化物半導体膜５０６およびゲート電極５０４上に設けられた層間絶縁膜５１８と、を有するトランジスタの断面図である。なお、図８（Ｂ）では下地絶縁膜５０２の設けられた構造を示すが、これに限定されない。例えば、下地絶縁膜５０２が設けられない構造としても構わない。
図８（Ｂ）に示す断面図では、層間絶縁膜５１８は、酸化物半導体膜５０６に達する開口部を有し、当該開口部を介して、層間絶縁膜５１８上に設けられた配線５２４ａおよび配線５２４ｂは酸化物半導体膜５０６と接する。
なお、図５（Ｂ）では、ゲート絶縁膜５１２がゲート電極５０４と重畳する領域のみに設けられているが、これに限定されない。例えば、ゲート絶縁膜５１２が酸化物半導体膜５０６を覆うように設けられていてもよい。また、ゲート電極５０４の側壁に接して側壁絶縁膜を有しても構わない。
また、ゲート電極５０４の側壁に接して側壁絶縁膜を設ける場合、酸化物半導体膜５０６の側壁絶縁膜と重畳する領域は、ゲート電極５０４と重畳する領域よりも低抵抗であると好ましい。例えば、酸化物半導体膜５０６のゲート電極５０４と重畳しない領域は、酸化物半導体膜５０６を低抵抗化する不純物を有する領域であってもよい。また、欠陥によって低抵抗化された領域であってもよい。酸化物半導体膜５０６の側壁絶縁膜と重畳する領域が、ゲート電極５０４と重畳する領域よりも低抵抗であることにより、当該領域をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。トランジスタが、ＬＤＤ領域を有することによって、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）およびホットキャリア劣化を抑制することができる。ただし、酸化物半導体膜５０６の側壁絶縁膜と重畳する領域をオフセット領域としても構わない。トランジスタが、オフセット領域を有することでも、ＤＩＢＬおよびホットキャリア劣化を抑制することができる。
酸化物半導体膜５０６は、酸化物半導体膜１０６の記載を参照する。
基板５００は、基板１００の記載を参照する。
下地絶縁膜５０２は、絶縁膜５２と同様の絶縁膜を用いればよい。
ゲート絶縁膜５１２は、絶縁膜６８と同様の絶縁膜を用いればよい。
ゲート電極５０４は、ゲート電極１０４の記載を参照する。
層間絶縁膜５１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択して、単層で、または積層で用いればよい。
配線５２４ａおよび配線５２４ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。なお、配線５２４ａと配線５２４ｂは同一組成であってもよいし、異なる組成であってもよい。
なお、図示しないが図８に示すトランジスタの下地絶縁膜５０２下にバックゲート電極が設けられても構わない。当該バックゲート電極は、バックゲート電極１１４の記載を参照する。
図８に示すトランジスタは、ゲート電極５０４と他の配線および電極との重畳する領域が小さいため、寄生容量が発生しにくく、トランジスタのスイッチング特性を高めることができる。また、トランジスタのチャネル長がゲート電極５０４の幅で決定されるため、チャネル長の小さい、微細なトランジスタを作製しやすい構造である。
図３乃至図８に示したトランジスタは、低温ＰＬ法によって得られたＰＬスペクトルにおいて、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である酸化物半導体膜を用いたトランジスタである。従って、良好なスイッチング特性を有するトランジスタである。
本実施の形態は、他の実施の形態および実施例と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置である論理回路について説明する。
本実施の形態では、本発明の一態様に係る半導体装置である論理回路について説明する。
図９（Ａ）に、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを用いたＮＯＴ回路（インバータ）の一例である回路図を示す。
ｐチャネル型トランジスタであるトランジスタＴｒ１ａは、例えばシリコンを用いたトランジスタを適用すればよい。ただし、トランジスタＴｒ１ａは、シリコンを用いたトランジスタに限定されない。トランジスタＴｒ１ａのしきい値電圧をＶｔｈ１ａとする。
ｎチャネル型トランジスタであるトランジスタＴｒ２ａは、先の実施の形態で示したトランジスタを用いればよい。トランジスタＴｒ２ａのしきい値電圧をＶｔｈ２ａとする。
ここで、トランジスタＴｒ１ａのゲートは入力端子ＶｉｎおよびトランジスタＴｒ２ａのゲートと接続される。また、トランジスタＴｒ１ａのソースは電源電位（ＶＤＤ）と電気的に接続される。また、トランジスタＴｒ１ａのドレインは、トランジスタＴｒ２ａのドレインおよび出力端子Ｖｏｕｔと接続される。また、トランジスタＴｒ２ａのソースは接地電位（ＧＮＤ）と接続される。また、トランジスタＴｒ２ａのバックゲートはバックゲート線ＢＧＬと接続される。本実施の形態では、トランジスタＴｒ２ａがバックゲートを有する構成について示すが、これに限定されるものではない。例えば、トランジスタＴｒ２ａがバックゲートを有さない構成であっても構わないし、トランジスタＴｒ１ａがバックゲートを有する構成であっても構わない。
例えば、トランジスタＴｒ１ａのしきい値電圧Ｖｔｈ１ａは、符号を反転させたＶＤＤよりも高く、かつ０Ｖ未満とする（−ＶＤＤ＜Ｖｔｈ１ａ＜０Ｖ）。また、トランジスタＴｒ２ａのしきい値電圧Ｖｔｈ２ａは、０Ｖより高く、かつＶＤＤ未満とする（０Ｖ＜Ｖｔｈ２ａ＜ＶＤＤ）。なお、各トランジスタのしきい値電圧の制御のために、バックゲートを用いても構わない。
ここで、入力端子Ｖｉｎの電位をＶＤＤとすると、トランジスタＴｒ１ａのゲート電圧は０Ｖとなり、トランジスタＴｒ１ａはオフする。また、トランジスタＴｒ２ａのゲート電圧はＶＤＤとなり、トランジスタＴｒ２ａはオンする。従って、出力端子Ｖｏｕｔは、ＧＮＤと電気的に接続され、ＧＮＤが与えられる。
また、入力端子Ｖｉｎの電位をＧＮＤとすると、トランジスタＴｒ１ａのゲート電圧はＶＤＤとなり、トランジスタＴｒ１ａはオンする。またトランジスタＴｒ２ａのゲート電圧は０Ｖとなり、トランジスタＴｒ２ａはオフする。従って、出力端子Ｖｏｕｔは、ＶＤＤと電気的に接続され、ＶＤＤが与えられる。
以上に示したように、図９（Ａ）に示す回路図において、入力端子Ｖｉｎの電位がＶＤＤの場合は出力端子ＶｏｕｔからＧＮＤを出力し、入力端子Ｖｉｎの電位がＧＮＤの場合は出力端子ＶｏｕｔからＶＤＤを出力する。
なお、図９（Ｂ）は、図９（Ａ）に対応した半導体装置の断面図の一例である。
図９（Ｂ）は、トランジスタＴｒ１ａと、トランジスタＴｒ１ａ上に設けられた絶縁膜９０２と、絶縁膜９０２上に設けられたトランジスタＴｒ２ａと、を有する半導体装置の断面図である。
絶縁膜９０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択して、単層で、または積層で用いればよい。
なお、図９（Ｂ）では、トランジスタＴｒ２ａに図７で示したトランジスタと類似したトランジスタを適用している。そのため、トランジスタＴｒ２ａの各構成のうち、以下で特に説明しないものについては、図７に関する記載を参照する。
ここで、トランジスタＴｒ１ａは、半導体基板６５０と、半導体基板６５０に設けられたチャネル領域６５６、ソース領域６５７ａおよびドレイン領域６５７ｂと、半導体基板６５０に設けられた溝部を埋める素子分離層６６４と、半導体基板６５０上に設けられたゲート絶縁膜６６２と、ゲート絶縁膜６６２を介してチャネル領域６５６上に設けられたゲート電極６５４と、を有する。
半導体基板６５０は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板を用いればよい。
本実施の形態では半導体基板にトランジスタＴｒ１ａが設けられた構成を示しているが、これに限定されるものではない。例えば、半導体基板の代わりに絶縁表面を有する基板を用い、絶縁表面上に半導体膜を設ける構成としても構わない。ここで、絶縁表面を有する基板として、例えば、ガラス基板、セラミック基板、石英基板またはサファイア基板を用いればよい。
ソース領域６５７ａおよびドレイン領域６５７ｂは、半導体基板６５０にｐ型の導電型を付与する不純物を含む領域である。
素子分離層６６４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
ゲート絶縁膜６６２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
ゲート電極６５４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
ゲート電極６５４は、トランジスタＴｒ１ａのゲート電極としてだけでなく、トランジスタＴｒ２ａのゲート電極としても機能する。そのため、絶縁膜９０２は、トランジスタＴｒ２ａのゲート絶縁膜として機能する。
トランジスタＴｒ２ａのソース電極９１６ａおよびドレイン電極９１６ｂは、図７に示したトランジスタのソース電極４１６ａおよびドレイン電極４１６ｂの記載を参照する。
トランジスタＴｒ２ａの酸化物半導体膜９０６は、図７に示したトランジスタの酸化物半導体膜４０６の記載を参照する。
トランジスタＴｒ２ａのゲート絶縁膜９１２は、図７に示したトランジスタのゲート絶縁膜４１２の記載を参照する。
トランジスタＴｒ２ａのゲート電極９１４は、図７に示したトランジスタのゲート電極４０４の記載を参照する。ただし、ゲート電極９１４は、トランジスタＴｒ２ａのバックゲート電極として機能する。
なお、図９（Ｂ）に示す半導体装置は、ゲート電極６５４の上面と高さの揃った上面を有する絶縁膜６９０が設けられる。ただし、絶縁膜６９０を有さない構造としても構わない。
絶縁膜６９０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
絶縁膜６９０および絶縁膜９０２は、トランジスタＴｒ１ａのドレイン領域６５７ｂに達する開口部を有する。トランジスタＴｒ２ａのドレイン電極９１６ｂは、当該開口部を介してトランジスタＴｒ１ａのドレイン領域６５７ｂと接する。
トランジスタＴｒ２ａに先の実施の形態で示したトランジスタを適用すると、トランジスタＴｒ２ａはオフ電流の極めて小さいトランジスタであるため、トランジスタＴｒ２ａがオフのときの貫通電流も極めて小さくなる。従って、消費電力の低いインバータとすることができる。
なお、図９（Ａ）に示したインバータを組み合わせることによって、図１０（Ａ）に示すＮＡＮＤ回路を構成してもよい。図１０（Ａ）に示す回路図には、ｐチャネル型トランジスタであるトランジスタＴｒ１ｂおよびトランジスタＴｒ４ｂと、ｎチャネル型トランジスタであるトランジスタＴｒ２ｂおよびトランジスタＴｒ３ｂと、を有する。なお、トランジスタＴｒ１ｂおよびトランジスタＴｒ４ｂとして、例えばシリコンを用いたトランジスタを適用すればよい。また、トランジスタＴｒ２ｂおよびトランジスタＴｒ３ｂとして先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すればよい。
また、図９（Ａ）に示したインバータを組み合わせることによって、図１０（Ｂ）に示すＮＯＲ回路を構成してもよい。図１０（Ｂ）に示す回路図には、ｐチャネル型トランジスタであるトランジスタＴｒ１ｃおよびトランジスタＴｒ２ｃと、ｎチャネル型トランジスタであるトランジスタＴｒ３ｃおよびトランジスタＴｒ４ｃと、を有する。なお、トランジスタＴｒ１ｃおよびトランジスタＴｒ２ｃとして、例えばシリコンを用いたトランジスタを適用すればよい。また、トランジスタＴｒ３ｃおよびトランジスタＴｒ４ｃとして先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すればよい。
以上は、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを用いたインバータで構成した論理回路の一例であるが、ｎチャネル型トランジスタのみを用いたインバータから論理回路を構成しても構わない。一例を図１１（Ａ）に示す。
図１１（Ａ）に示す回路図は、デプレッション型トランジスタであるトランジスタＴｒ１ｄと、エンハンスメント型トランジスタであるトランジスタＴｒ２ｄと、を有する。
デプレッション型トランジスタであるトランジスタＴｒ１ｄは、例えば、酸化物半導体膜を用いたトランジスタを用いればよい。ただし、トランジスタＴｒ１ｄは、酸化物半導体膜を用いたトランジスタに限定されない。例えば、シリコンを用いたトランジスタを用いても構わない。トランジスタＴｒ１ｄのしきい値電圧をＶｔｈ１ｄとする。また、デプレッション型トランジスタに代えて、十分抵抗の低い抵抗素子を設けても構わない。
エンハンスメント型トランジスタであるトランジスタＴｒ２ｄは、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いればよい。トランジスタＴｒ２ｄのしきい値電圧をＶｔｈ２ｄとする。
なお、トランジスタＴｒ１ｄに先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いても構わない。その場合、トランジスタＴｒ２ｄに先の実施の形態で示した酸化物半導体膜を用いたトランジスタ以外を用いても構わない。
ここで、トランジスタＴｒ１ｄのゲートは入力端子ＶｉｎおよびトランジスタＴｒ２ｄのゲートと接続される。また、トランジスタＴｒ１ｄのドレインはＶＤＤと電気的に接続される。また、トランジスタＴｒ１ｄのソースは、トランジスタＴｒ２ｄのドレインおよび出力端子Ｖｏｕｔと接続される。また、トランジスタＴｒ２ｄのソースはＧＮＤと接続される。また、トランジスタＴｒ２ｄのバックゲートはバックゲート線ＢＧＬと接続される。本実施の形態では、トランジスタＴｒ２ｄがバックゲートを有する構成について示すが、これに限定されるものではない。例えば、トランジスタＴｒ２ｄがバックゲートを有さない構成であっても構わないし、トランジスタＴｒ１ｄがバックゲートを有する構成であっても構わない。
例えば、トランジスタＴｒ１ｄのしきい値電圧Ｖｔｈ１ｄは０Ｖ未満とする（Ｖｔｈ１ｄ＜０Ｖ）。従って、トランジスタＴｒ１ｄはゲート電圧によらずオンである。即ち、トランジスタＴｒ１ｄは抵抗の十分低い抵抗素子として機能する。また、トランジスタＴｒ２ｄのしきい値電圧Ｖｔｈ２ｄは、０Ｖより高く、かつＶＤＤ未満とする（０Ｖ＜Ｖｔｈ２ｄ＜ＶＤＤ）。なお、各トランジスタのしきい値電圧の制御のために、バックゲートを用いても構わない。また、トランジスタＴｒ１ｄに代えて抵抗の十分低い抵抗素子を設けても構わない。
ここで、入力端子Ｖｉｎの電位をＶＤＤとすると、トランジスタＴｒ２ｄのゲート電圧はＶＤＤとなり、トランジスタＴｒ２ｄはオンする。従って、出力端子Ｖｏｕｔは、ＧＮＤと電気的に接続され、ＧＮＤが与えられる。
また、入力端子Ｖｉｎの電位をＧＮＤとすると、トランジスタＴｒ２ｄのゲート電圧は０Ｖとなり、トランジスタＴｒ２ｄはオフする。従って、出力端子Ｖｏｕｔは、ＶＤＤと電気的に接続され、ＶＤＤが与えられる。なお、厳密には、出力端子Ｖｏｕｔから出力される電位は、ＶＤＤからトランジスタＴｒ１ｄの抵抗の分だけ電圧降下した電位となる。ただし、トランジスタＴｒ１ｄの抵抗が十分低いため、前述の電圧降下の影響は無視できる。
以上に示したように、図１１（Ａ）に示す回路図において、入力端子Ｖｉｎの電位がＶＤＤの場合は出力端子ＶｏｕｔからＧＮＤを出力し、入力端子Ｖｉｎの電位がＧＮＤの場合は出力端子ＶｏｕｔからＶＤＤを出力する。
なお、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを同一平面に作製しても構わない。こうすることで、インバータの作製が容易となる。このとき、トランジスタＴｒ１ｄおよびトランジスタＴｒ２ｄの少なくとも一方にバックゲートを設けると好ましい。作製したトランジスタがデプレッション型トランジスタである場合、トランジスタＴｒ２ｄのバックゲートによってしきい値電圧Ｖｔｈ２ｄを前述の範囲にすればよい。また、作製したトランジスタがエンハンスメント型トランジスタである場合、トランジスタＴｒ１ｄのバックゲートによってしきい値電圧Ｖｔｈ１ｄを前述の範囲にすればよい。なお、トランジスタＴｒ１ｄおよびトランジスタＴｒ２ｄのしきい値電圧を、それぞれ異なるバックゲートによって制御しても構わない。
または、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを重ねて作製しても構わない。こうすることで、インバータの面積を縮小することができる。
図１１（Ｂ）は、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを重ねて作製した半導体装置の断面図の一例である。
図１１（Ｂ）において、トランジスタＴｒ１ｄは、図７に示したトランジスタの記載を参照する。また、トランジスタＴｒ２ｄは、図７に示したトランジスタと類似したトランジスタを適用している。そのため、トランジスタＴｒ２ｄの各構成のうち、以下で特に説明しないものについては、図７に関する記載を参照する。
なお、トランジスタＴｒ１ｄは、基板４００上に設けられた下地絶縁膜４０２と、下地絶縁膜４０２上に設けられたソース電極４１６ａおよびドレイン電極４１６ｂと、下地絶縁膜４０２、ソース電極４１６ａおよびドレイン電極４１６ｂ上に設けられた酸化物半導体膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２上にあり、酸化物半導体膜４０６と重畳して設けられたゲート電極４０４と、を有する。
ゲート電極４０４は、トランジスタＴｒ１ｄのゲート電極としてだけでなく、トランジスタＴｒ２ｄのゲート電極としても機能する。そのため、絶縁膜８０２は、トランジスタＴｒ２ｄのゲート絶縁膜として機能する。
トランジスタＴｒ２ｄのソース電極８１６ａおよびドレイン電極８１６ｂは、図７に示したトランジスタのソース電極４１６ａおよびドレイン電極４１６ｂの記載を参照する。
トランジスタＴｒ２ｄの酸化物半導体膜８０６は、図７に示したトランジスタの酸化物半導体膜４０６の記載を参照する。
トランジスタＴｒ２ｄのゲート絶縁膜８１２は、図７に示したトランジスタのゲート絶縁膜４１２の記載を参照する。
トランジスタＴｒ２ｄのゲート電極８１４は、図７に示したトランジスタのゲート電極４０４の記載を参照する。ただし、ゲート電極８１４は、トランジスタＴｒ２ｄのバックゲート電極として機能する。
なお、図１１（Ｂ）に示す半導体装置は、ゲート電極４０４の上面と高さの揃った上面を有する絶縁膜４２０が設けられる。ただし、絶縁膜４２０を有さない構造としても構わない。
絶縁膜４２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
絶縁膜４２０、絶縁膜８０２および酸化物半導体膜４０６は、トランジスタＴｒ１ｄのドレイン電極４１６ｂに達する開口部を有する。トランジスタＴｒ２ｄのソース電極８１６ａは、当該開口部を介してトランジスタＴｒ１ｄのドレイン電極４１６ｂと接する。
トランジスタＴｒ２ｄに先の実施の形態で示したトランジスタを適用すると、トランジスタＴｒ２ｄはオフ電流の極めて小さいトランジスタであるため、トランジスタＴｒ２ｄがオフのときの貫通電流も極めて小さくなる。従って、消費電力の低いインバータとすることができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３で示したインバータの回路を応用したフリップフロップで構成する半導体装置であるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明する。
本実施の形態では、実施の形態３で示したインバータの回路を応用したフリップフロップで構成する半導体装置であるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明する。
ＳＲＡＭはフリップフロップを用いてデータを保持するため、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とは異なり、リフレッシュ動作が不要である。そのため、データの保持時の消費電力を抑えることができる。また、容量素子を用いないため、高速動作の求められる用途に好適である。
図１２は、本発明の一態様に係るＳＲＡＭのメモリセルに対応する回路図である。なお、図１２には一つのメモリセルのみを示すが、当該メモリセルを複数配置したメモリセルアレイに適用しても構わない。
図１２に示すメモリセルは、トランジスタＴｒ１ｅと、トランジスタＴｒ２ｅと、トランジスタＴｒ３ｅと、トランジスタＴｒ４ｅと、トランジスタＴｒ５ｅと、トランジスタＴｒ６ｅと、を有する。トランジスタＴｒ１ｅおよびトランジスタＴｒ２ｅはｐチャネル型トランジスタであり、トランジスタＴｒ３ｅおよびトランジスタＴｒ４ｅはｎチャネル型トランジスタである。トランジスタＴｒ１ｅのゲートは、トランジスタＴｒ２ｅのドレイン、トランジスタＴｒ３ｅのゲート、トランジスタＴｒ４ｅのドレイン、ならびにトランジスタＴｒ６ｅのソースおよびドレインの一方と電気的に接続される。トランジスタＴｒ１ｅのソースはＶＤＤと電気的に接続される。トランジスタＴｒ１ｅのドレインは、トランジスタＴｒ２ｅのゲート、トランジスタＴｒ４ｅのゲート、トランジスタＴｒ３ｅのドレインおよびトランジスタＴｒ５ｅのソースおよびドレインの一方と電気的に接続される。トランジスタＴｒ２ｅのソースはＶＤＤと電気的に接続される。トランジスタＴｒ３ｅのソースはＧＮＤと電気的に接続される。トランジスタＴｒ３ｅのバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ４ｅのソースはＧＮＤと電気的に接続される。トランジスタＴｒ４ｅのバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ５ｅのゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ５ｅのソースおよびドレインの他方はビット線ＢＬＢに電気的に接続される。トランジスタＴｒ６ｅのゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ６ｅのソースおよびドレインの他方はビット線ＢＬに電気的に接続される。
なお、本実施の形態では、トランジスタＴｒ５ｅおよびトランジスタＴｒ６ｅとしてｎチャネル型トランジスタを適用した例を示す。ただし、トランジスタＴｒ５ｅおよびトランジスタＴｒ６ｅは、ｎチャネル型トランジスタに限定されず、ｐチャネル型トランジスタを適用することもできる。その場合、後に示す書き込み、保持および読み出しの方法も適宜変更すればよい。
このように、トランジスタＴｒ１ｅおよびトランジスタＴｒ３ｅを有するインバータと、トランジスタＴｒ２ｅおよびトランジスタＴｒ４ｅを有するインバータとをリング接続することで、フリップフロップが構成される。
ｐチャネル型トランジスタとしては、例えばシリコンを用いたトランジスタを適用すればよい。ただし、ｐチャネル型トランジスタは、シリコンを用いたトランジスタに限定されない。また、ｎチャネル型トランジスタとしては、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いればよい。
本実施の形態では、トランジスタＴｒ３ｅおよびトランジスタＴｒ４ｅとして、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用する。当該トランジスタは、オフ電流が極めて小さいため、貫通電流も極めて小さくなる。
なお、トランジスタＴｒ１ｅおよびトランジスタＴｒ２ｅとして、ｐチャネル型トランジスタに代えて、ｎチャネル型トランジスタを適用することもできる。トランジスタＴｒ１ｅおよびトランジスタＴｒ２ｅとしてｎチャネル型トランジスタを用いる場合、図１１に関する記載を参酌してデプレッション型トランジスタを適用すればよい。
図１２に示したメモリセルの書き込み、保持および読み出しについて以下に説明する。
書き込み時は、まずビット線ＢＬおよびビット線ＢＬＢにデータ０またはデータ１に対応する電位を印加する。
例えば、データ１を書き込みたい場合、ビット線ＢＬをＶＤＤ、ビット線ＢＬＢをＧＮＤとする。次に、ワード線ＷＬにトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
次に、ワード線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。ＳＲＡＭの場合、データの保持で流れる電流はトランジスタのリーク電流のみとなる。ここで、ＳＲＡＭを構成するトランジスタの一部に先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用することにより、当該トランジスタのオフ電流は極めて小さいため、即ち当該トランジスタに起因したリーク電流は極めて小さいため、データ保持のための待機電力を小さくすることができる。
読み出し時は、あらかじめビット線ＢＬおよびビット線ＢＬＢをＶＤＤとする。次に、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬはＶＤＤのまま変化しないが、ビット線ＢＬＢはトランジスタＴｒ５ｅおよびトランジスタＴｒ３ｅを介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデータ１を読み出すことができる。
なお、データ０を書き込みたい場合は、ビット線ＢＬをＧＮＤ、ビット線ＢＬＢをＶＤＤとし、その後ワード線ＷＬにＶＨを印加すればよい。次に、ワード線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ０が保持される。読み出し時は、あらかじめビット線ＢＬおよびビット線ＢＬＢをＶＤＤとし、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬＢはＶＤＤのまま変化しないが、ビット線ＢＬはトランジスタＴｒ６ｅおよびトランジスタＴｒ４ｅを介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持されたデータ０を読み出すことができる。
本実施の形態より、待機電力の小さいＳＲＡＭを提供することができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態５）
先の実施の形態に示した酸化物半導体膜を用いたトランジスタは、オフ電流を極めて小さくすることができる。即ち、当該トランジスタを介した電荷のリークが起こりにくい電気特性を有する。
先の実施の形態に示した酸化物半導体膜を用いたトランジスタは、オフ電流を極めて小さくすることができる。即ち、当該トランジスタを介した電荷のリークが起こりにくい電気特性を有する。
以下では、このような電気特性を有するトランジスタを適用した、既知の記憶素子を有する半導体装置と比べ、機能的に優れた記憶素子を有する半導体装置について説明する。
まず、半導体装置について、図１３を用いて具体的に示す。なお、図１３（Ａ）は半導体装置のメモリセルアレイを示す回路図である。図１３（Ｂ）はメモリセルの回路図である。また、図１３（Ｃ）は、図１３（Ｂ）に示すメモリセルに相当する断面構造の一例である。また、図１３（Ｄ）は図１３（Ｂ）に示すメモリセルの電気特性を示す図である。
図１３（Ａ）に示すメモリセルアレイは、メモリセル５５６と、ビット線５５３と、ワード線５５４と、容量線５５５と、センスアンプ５５８と、をそれぞれ複数有する。
なお、ビット線５５３およびワード線５５４がグリッド状に設けられ、各メモリセル５５６はビット線５５３およびワード線５５４の交点に付き一つずつ配置される。ビット線５５３はセンスアンプ５５８と接続される。センスアンプ５５８は、ビット線５５３の電位をデータとして読み出す機能を有する。
図１３（Ｂ）より、メモリセル５５６は、トランジスタ５５１と、キャパシタ５５２と、を有する。また、トランジスタ５５１のゲートはワード線５５４と電気的に接続される。トランジスタ５５１のソースはビット線５５３と電気的に接続される。トランジスタ５５１のドレインはキャパシタ５５２の一端と電気的に接続される。キャパシタ５５２の他端は容量線５５５に電気的に接続される。
図１３（Ｃ）は、メモリセルの断面構造の一例である。図１３（Ｃ）は、トランジスタ５５１と、トランジスタ５５１に接続される配線５２４ａおよび配線５２４ｂと、トランジスタ５５１、配線５２４ａおよび配線５２４ｂ上に設けられた絶縁膜５２０と、絶縁膜５２０上に設けられたキャパシタ５５２と、を有する半導体装置の断面図である。
なお、図１３（Ｃ）では、トランジスタ５５１に図８で示したトランジスタを適用している。そのため、トランジスタ５５１の各構成のうち、以下で特に説明しないものについては、先の実施の形態での記載を参照する。
絶縁膜５２０は、層間絶縁膜５１８の記載を参照する。または、絶縁膜５２０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
キャパシタ５５２は、配線５２４ｂと接する電極５２６と、電極５２６と重畳する電極５２８と、電極５２６および電極５２８に挟まれた絶縁膜５２２と、を有する。
電極５２６は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
電極５２８は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
絶縁膜５２２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
なお、図１３（Ｃ）では、トランジスタ５５１とキャパシタ５５２とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ５５１およびキャパシタ５５２を同一平面に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。なお、本明細書において、ＡがＢに重畳するとは、Ａの少なくとも一部がＢの少なくとも一部と重なって設けられることをいう。
ここで、図１３（Ｃ）における配線５２４ａは図１３（Ｂ）におけるビット線５５３と電気的に接続される。また、図１３（Ｃ）におけるゲート電極５０４は図１３（Ｂ）におけるワード線５５４と電気的に接続される。また、図１３（Ｃ）における電極５２８は図１３（Ｂ）における容量線５５５と電気的に接続される。
図１３（Ｄ）に示すように、キャパシタ５５２に保持された電圧は、トランジスタ５５１のリークによって時間が経つと徐々に低減していく。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
例えば、トランジスタ５５１のオフ電流が十分小さくない場合、キャパシタ５５２に保持された電圧の時間変化が大きいため、保持期間Ｔ＿１が短くなる。従って、頻繁にリフレッシュをする必要がある。リフレッシュの頻度が高まると、半導体装置の消費電力が高まってしまう。
本実施の形態では、トランジスタ５５１のオフ電流が極めて小さいため、保持期間Ｔ＿１を極めて長くすることができる。また、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１×１０−２５Ａであるトランジスタ５５１でメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を得ることができる。
次に、図１３とは異なる半導体装置について、図１４を用いて説明する。なお、図１４（Ａ）は半導体装置を構成するメモリセルおよび配線を含む回路図である。また、図１４（Ｂ）は図１４（Ａ）に示すメモリセルの電気特性を示す図である。また、図１４（Ｃ）は、図１４（Ａ）に示すメモリセルに相当する断面図の一例である。
図１４（Ａ）より、メモリセルは、トランジスタ６７１と、トランジスタ６７２と、キャパシタ６７３とを有する。ここで、トランジスタ６７１のゲートはワード線６７６と電気的に接続される。トランジスタ６７１のソースはソース線６７４と電気的に接続される。トランジスタ６７１のドレインはトランジスタ６７２のゲートおよびキャパシタ６７３の一端と電気的に接続され、この部分をノード６７９とする。トランジスタ６７２のソースはソース線６７５と電気的に接続される。トランジスタ６７２のドレインはドレイン線６７７と電気的に接続される。キャパシタ６７３の他端は容量線６７８と電気的に接続される。
なお、図１４に示す半導体装置は、ノード６７９の電位に応じて、トランジスタ６７２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１４（Ｂ）は容量線６７８の電圧ＶＣＬと、トランジスタ６７２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
なお、トランジスタ６７１を介してノード６７９の電位を調整することができる。例えば、ソース線６７４の電位を電源電位ＶＤＤとする。このとき、ワード線６７６の電位をトランジスタ６７１のしきい値電圧Ｖｔｈに電源電位ＶＤＤを加えた電位以上とすることで、ノード６７９の電位をＨＩＧＨにすることができる。また、ワード線６７６の電位をトランジスタ６７１のしきい値電圧Ｖｔｈ以下とすることで、ノード６７９の電位をＬＯＷにすることができる。
そのため、トランジスタ６７２は、ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかの電気特性となる。即ち、ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
図１４（Ｃ）は、メモリセルの断面構造の一例である。図１４（Ｃ）は、トランジスタ６７２と、トランジスタ６７２上に設けられた絶縁膜６６８と、絶縁膜６６８上に設けられたトランジスタ６７１と、トランジスタ６７１上に設けられた絶縁膜６２０と、絶縁膜６２０上に設けられたキャパシタ６７３と、を有する半導体装置の断面図である。
絶縁膜６２０は、保護絶縁膜１１８の記載を参照する。または、絶縁膜６２０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
なお、図１４（Ｃ）では、トランジスタ６７１に図７で示したトランジスタを適用している。そのため、トランジスタ６７１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の記載を参照する。
結晶性シリコンを用いたトランジスタは、酸化物半導体膜を用いたトランジスタと比べて、オン特性を高めやすい利点を有する。従って、高いオン特性の求められるトランジスタ６７２に好適といえる。
ここで、トランジスタ６７２は、半導体基板６５０に設けられたチャネル領域６５６および不純物領域６５７と、半導体基板６５０に設けられた溝部を埋める素子分離層６６４と、半導体基板６５０上に設けられたゲート絶縁膜６６２と、ゲート絶縁膜６６２を介してチャネル領域６５６上に設けられたゲート電極６５４と、を有する。
半導体基板６５０は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板を用いればよい。
本実施の形態では半導体基板にトランジスタ６７２が設けられた構成を示しているが、これに限定されるものではない。例えば、半導体基板の代わりに絶縁表面を有する基板を用い、絶縁表面上に半導体膜を設ける構成としても構わない。ここで、絶縁表面を有する基板として、例えば、ガラス基板、セラミック基板、石英基板またはサファイア基板を用いればよい。また、トランジスタ６７２に、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用しても構わない。
不純物領域６５７は、半導体基板６５０に一導電型を付与する不純物を含む領域である。
素子分離層６６４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
ゲート絶縁膜６６２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
ゲート電極６５４は、ゲート電極１０４の記載を参照する。
絶縁膜６６８は、保護絶縁膜１１８の記載を参照する。または、絶縁膜６６８として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
絶縁膜６６８および下地絶縁膜６０２は、トランジスタ６７２のゲート電極６５４に達する開口部を有する。トランジスタ６７１のドレイン電極４１６ｂは、当該開口部を介してトランジスタ６７２のゲート電極６５４と接する。
キャパシタ６７３は、ドレイン電極４１６ｂと接する電極６２６と、電極６２６と重畳する電極６２８と、電極６２６および電極６２８に挟まれた絶縁膜６２２と、を有する。
電極６２６は、電極５２６の記載を参照する。
電極６２８は、電極５２８の記載を参照する。
ここで、図１４（Ｃ）におけるソース電極４１６ａは図１４（Ａ）におけるソース線６７４と電気的に接続される。また、図１４（Ｃ）におけるゲート電極４０４は図１４（Ａ）におけるワード線６７６と電気的に接続される。また、図１４（Ｃ）における電極６２８は図１４（Ａ）における容量線６７８と電気的に接続される。
なお、図１４（Ｃ）では、トランジスタ６７１とキャパシタ６７３とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ６７１およびキャパシタ６７３を同一平面に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。
ここで、トランジスタ６７１として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すると、当該トランジスタはオフ電流が極めて小さいため、ノード６７９に蓄積された電荷がトランジスタ６７１を介してリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、フラッシュメモリと比較して、書き込み時に高い電圧が不要であるため、消費電力を小さく、動作速度を速くすることができる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を得ることができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態６）
先の実施の形態に示した酸化物半導体膜を用いたトランジスタまたは記憶素子を有する半導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
先の実施の形態に示した酸化物半導体膜を用いたトランジスタまたは記憶素子を有する半導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１５（Ａ）に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６には、先の実施の形態に示した記憶素子を有する半導体装置を用いることができる。
図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１５（Ｂ）または図１５（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１５（Ｂ）および図１５（Ｃ）の回路の説明を行う。
図１５（Ｂ）および図１５（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いた構成の一例を示す。
図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、先の実施の形態で示した記憶素子を有する半導体装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが与えられている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１５（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いている。当該トランジスタはオフ電流を極めて小さくすることができる。当該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１５（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが与えられている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、先の実施の形態で示したトランジスタを適用した表示装置について説明する。
本実施の形態では、先の実施の形態で示したトランジスタを適用した表示装置について説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。本実施の形態では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
なお、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、本実施の形態における表示装置は画像表示デバイス、表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図１６（Ａ）は、ＥＬ素子を用いた表示装置の回路図の一例である。
図１６（Ａ）に示す表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続され、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
なお、トランジスタ７４１は、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いる。当該トランジスタは、良好なスイッチング特性を有する。そのため、表示品位の高い表示装置とすることができる。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高い表示装置とすることができる。また、スイッチ素子７４３として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、表示装置の生産性を高めることができる。
図１６（Ｂ）に、トランジスタ７４１、キャパシタ７４２および発光素子７１９を含めた画素の断面の一部を示す。
なお、図１６（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一工程を経て作製することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
図１６（Ｂ）では、トランジスタ７４１として、図３に示したトランジスタを適用した例を示す。そのため、トランジスタ７４１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の記載を参照する。
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。
ここで、絶縁膜７２０および保護絶縁膜１１８には、トランジスタ７４１のソース電極１１６ａに達する開口部が設けられる。
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０および保護絶縁膜１１８に設けられた開口部を介してトランジスタ７４１のソース電極１１６ａと接する。
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。
発光層７８２上には、電極７８３が設けられる。
電極７８１、発光層７８２および電極７８３の重畳する領域が、発光素子７１９となる。
なお、絶縁膜７２０は、保護絶縁膜１１８の記載を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光層７８２は、一層に限定されず、複数種の発光層などを積層して設けてもよい。例えば、図１６（Ｃ）に示すような構造とすればよい。図１６（Ｃ）は、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃおよび中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８６ｂおよび発光層７８６ｃに適切な発光色の発光層を用いると演色性の高い、または発光効率の高い、発光素子７１９を形成することができる。
発光層を複数種積層して設けることで、白色光を得てもよい。図１６（Ｂ）には示さないが、白色光を着色層を介して取り出す構造としても構わない。
ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂおよび中間層７８５ｃのみで構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、発光層７８６ｃおよび中間層７８５ｄで構成し、中間層７８５ｃを省いた構造としても構わない。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ酸化物膜、Ｚｎ酸化物膜およびＳｎ酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性を有すると好ましい。
なお、電極７８１および電極７８３を図１６（Ｂ）に示す構造で設けているが、電極７８１と電極７８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
隔壁７８４は、保護絶縁膜１１８の記載を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光素子７１９と接続するトランジスタ７４１は、良好なスイッチング特性を有する。そのため、表示品位の高い表示装置を提供することができる。
次に、液晶素子を用いた表示装置について説明する。
図１７（Ａ）は、液晶素子を用いた表示装置の画素の構成例を示す回路図である。図１７（Ａ）に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
図１７（Ｂ）に、画素７５０の断面の一部を示す。
図１７（Ｂ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一工程を経て作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
トランジスタ７５１としては、先の実施の形態で示したトランジスタを適用することができる。図１７（Ｂ）においては、図３に示したトランジスタを適用した例を示す。そのため、トランジスタ７５１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の記載を参照する。
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電極が不要となり、消費電力の小さい表示装置とすることができる。
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。
ここで、絶縁膜７２１および保護絶縁膜１１８には、トランジスタ７５１のドレイン電極１１６ｂに達する開口部が設けられる。
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１および保護絶縁膜１１８に設けられた開口部を介してトランジスタ７５１のドレイン電極１１６ｂと接する。
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
絶縁膜７９２上には、液晶層７９３が設けられる。
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
絶縁膜７９４上には、スペーサ７９５が設けられる。
スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。
電極７９６上には、基板７９７が設けられる。
なお、絶縁膜７２１は、保護絶縁膜１１８の記載を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜として機能する絶縁膜７９２および絶縁膜７９４を設けない構成とすればよい。
電極７９１は、可視光透過性を有する導電膜を用いればよい。
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ酸化物膜、Ｚｎ酸化物膜およびＳｎ酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ましい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性を有すると好ましい。
なお、電極７９１および電極７９６を図１７（Ｂ）に示す構造で設けているが、電極７９１と電極７９６を入れ替えても構わない。
絶縁膜７９２および絶縁膜７９４は、有機化合物または無機化合物から選択して用いればよい。
スペーサ７９５は、有機化合物または無機化合物から選択して用いればよい。なお、スペーサ７９５の形状は、柱状、球状など様々にとることができる。
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４および電極７９６の重畳する領域が、液晶素子７５３となる。
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可とう性を有してもよい。
液晶素子７５３と接続するトランジスタ７５１は、良好なスイッチング特性を有する。そのため、表示品位の高い表示装置を提供することができる。また、トランジスタ７５１はオフ電流を極めて小さくできるため、消費電力の小さい表示装置を提供することができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、先の実施の形態で示した半導体装置を適用した電子機器の例について説明する。
本実施の形態では、先の実施の形態で示した半導体装置を適用した電子機器の例について説明する。
図１８（Ａ）は携帯型情報端末である。図１８（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３０３に適用することができる。
図１８（Ｂ）は、ディスプレイである。図１８（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３１１に適用することができる。
図１８（Ｃ）は、デジタルスチルカメラである。図１８（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３２３に適用することができる。
図１８（Ｄ）は２つ折り可能な携帯情報端末である。図１８（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９６３１ａおよび表示部９６３１ｂに適用することができる。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様に係る半導体装置を用いることで、性能が高く、かつ消費電力が小さい電子機器を提供することができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
本実施例では、基板上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられた絶縁膜と、を有する試料のＰＬスペクトルを低温ＰＬ法によって評価した。また、当該試料と同様の構造を含むトランジスタの電気特性の評価を行った。
以下に、ＰＬスペクトルを低温ＰＬ法によって評価した試料について説明する。
まず、石英基板を準備した。次に、石英基板に含まれる水素および水などを除去するために加熱処理を行った。当該加熱処理は、窒素ガス雰囲気、８５０℃において４時間行った。
次に、酸化物半導体膜を成膜した。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いたスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を１００ｎｍの厚さで成膜した。そのほか、成膜ガスとして、アルゴンガスを１００ｓｃｃｍおよび酸素ガスを１００ｓｃｃｍ用い、圧力を０．６Ｐａとし、基板表面温度を１７０℃において４分間待機後、５０００Ｗ（ＡＣ）の電力を印加することで成膜した。
次に、酸化物半導体膜に含まれる水素および水などを除去するために加熱処理を行った。当該加熱処理は、窒素ガス雰囲気、３５０℃において１時間行った。
さらに、酸化物半導体膜に生じた酸素欠損を低減するために加熱処理を行った。当該加熱処理は、窒素ガスおよび酸素ガスが８対２の割合で混合された雰囲気、３５０℃において１時間行った。
次に、絶縁膜を成膜した。絶縁膜は、プラズマＣＶＤ法によって、酸化窒化シリコン膜を４００ｎｍの厚さで成膜した。そのほか、成膜ガスとして、ＳｉＨ４ガスを３０ｓｃｃｍ、１２０ｓｃｃｍ、１６０ｓｃｃｍまたは２００ｓｃｃｍ、およびＮ２Ｏガスを４０００ｓｃｃｍ用い、圧力を４０Ｐａ、２００Ｐａまたは２５０Ｐａとし、基板表面温度を２２０℃において５分間待機後、１５０Ｗ、１０００Ｗ、１５００Ｗまたは２０００Ｗの電力（ＲＦ）を印加することで成膜した。なお、電力を印加する電極面積は５９８６ｃｍ２である。
次に、加熱処理を行った。当該加熱処理は、窒素ガスおよび酸素ガスが８対２の割合で混合された雰囲気、３００℃において１時間行った。
表１に試料名と絶縁膜である酸化窒化シリコン膜の条件を示す。
試料１乃至試料７のＰＬスペクトルを低温ＰＬ法によって評価した。評価は、堀場製作所製顕微ＰＬ装置（ＬａｂＲＡＭ ＨＲ−ＰＬ）を用いた。そのほか、測定温度は１０Ｋとした。また、励起光にはエネルギー密度が１１０．４μＷ／ｍｍ２であるＨｅ−Ｃｄレーザ光（３２５ｎｍ）を用いた。また、ＰＬスペクトルの検出にはＣＣＤ検出器（ホリバ・ジョバンイボン社製ＣＣＤ−１０２４ｘ２５６−ＯＰＥＮ−ＳＹＮ）を用いた。
低温ＰＬ法による評価結果は後述する。
次に、試料１乃至試料７と同様の構造を含むトランジスタについて説明する。なお、トランジスタの構造は、図３に示した構造と同様であるため、図３を用いて説明する。
ここで、基板１００は、６００ｍｍ×７２０ｍｍ角型のガラス基板を用いた。また、下地絶縁膜１０２は、厚さ１００ｎｍの窒化シリコン膜と、窒化シリコン膜上の厚さ１５０ｎｍの酸化窒化シリコン膜を用いた。また、ゲート電極１０４は、厚さ１００ｎｍのタングステン膜を用いた。また、ゲート絶縁膜１１２は、厚さ２００ｎｍの酸化窒化シリコン膜を用いた。また、酸化物半導体膜１０６は、厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜とした。また、保護絶縁膜１１８は、厚さ４００ｎｍの酸化窒化シリコン膜とした。
ここで、試料１乃至試料７における酸化窒化シリコン膜である絶縁膜は、トランジスタの保護絶縁膜１１８に対応する。従って、上述したトランジスタは、試料１乃至試料７と同様の構造を含むトランジスタである。
なお、試料１乃至試料７では、ＰＬスペクトルを評価しやすいように、酸化物半導体膜の厚さを１００ｎｍとしている。一方、トランジスタではトランジスタ特性が得られやすいように、酸化物半導体膜の厚さを３５ｎｍとしている。
試料１乃至試料７と同様の構造を含むトランジスタの電気特性を評価した。電気特性は、チャネル長が３μｍ、チャネル幅が３μｍであるトランジスタを用い、ドレイン電圧Ｖｄを１Ｖとして、ゲート電圧Ｖｇを０．２５Ｖ間隔で−２０Ｖから１５Ｖまで掃引し、各ゲート電圧Ｖｇにおけるドレイン電流Ｉｄをプロットした（Ｖｇ−Ｉｄカーブともいう。）。なお、トランジスタのＶｇ−Ｉｄカーブは、基板１００面内で２０ポイント測定した。
代表として、試料１、試料３、試料５および試料７のＰＬスペクトルの解析結果と、それらと同様の構造を含むトランジスタの電気特性を図１９乃至図２２に示す。なお、図１９（Ａ）は試料１のＰＬスペクトルの解析結果を、図１９（Ｂ）は試料１と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブを示す。また、図２０（Ａ）は試料３のＰＬスペクトルの解析結果を、図２０（Ｂ）は試料３と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブを示す。また、図２１（Ａ）は試料５のＰＬスペクトルの解析結果を、図２１（Ｂ）は試料５と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブを示す。また、図２２（Ａ）は試料７のＰＬスペクトルの解析結果を、図２２（Ｂ）は試料７と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブを示す。
図１９（Ａ）、図２０（Ａ）、図２１（Ａ）および図２２（Ａ）に示したＰＬスペクトルの解析結果より、各試料のバックグラウンドを差し引いたＰＬスペクトルは、１．６ｅＶ以上１．８ｅＶ以下に極大値を有する第１カーブ、および１．９ｅＶ以上２．２ｅＶ以下に極大値を有する第２カーブに分離できることがわかった。具体的には、試料１は、ＰＬスペクトル２００３を第１カーブ２００１および第２カーブ２００２に分離できた（図１９（Ａ）参照。）。また、試料３は、ＰＬスペクトル２０１３を第１カーブ２０１１および第２カーブ２０１２に分離できた（図２０（Ａ）参照。）。また、試料５は、ＰＬスペクトル２０２３を第１カーブ２０２１および第２カーブ２０２２に分離できた（図２１（Ａ）参照。）。また、試料７は、ＰＬスペクトル２０３３を第１カーブ２０３１および第２カーブ２０３２に分離できた（図２２（Ａ）参照。）。
図１９（Ｂ）および図２０（Ｂ）に示したＶｇ−Ｉｄカーブより、試料１と同様の構造を含むトランジスタおよび試料３と同様の構造を含むトランジスタは、良好なスイッチング特性が得られないことがわかった。また、図２１（Ｂ）および図２２（Ｂ）に示したＶｇ−Ｉｄカーブより、試料５と同様の構造を含むトランジスタおよび試料７と同様の構造を含むトランジスタは、良好なスイッチング特性が得られることがわかった。
表２に、試料１乃至試料７のＰＬスペクトルの解析結果と、各試料と同様の構造を含むトランジスタのスイッチング特性の良否を示す。ここで、ＰＬスペクトルにおける第１カーブの面積をＳ１、第２カーブの面積をＳ２とする。具体的には、第２カーブの面積Ｓ２を第１カーブの面積Ｓ１および第２カーブの面積Ｓ２の和で除した値であるＳ２／（Ｓ１＋Ｓ２）を示す。また、ＰＬスペクトルのピーク強度（１．２５ｅＶ以上２．５ｅＶ以下の範囲において、ＰＬスペクトルの検出強度の最も高い値）を示す。トランジスタのスイッチング特性の良否は、スイッチングが良好である場合は「良」、スイッチングが良好でない場合は「不可」を記す。
表２より、Ｓ２／（Ｓ１＋Ｓ２）が０．０７である試料１、および０．０４である試料３と同様の構造を含むトランジスタのスイッチング特性は良好ではなかった。また、Ｓ２／（Ｓ１＋Ｓ２）が０．１１である試料２、０．１４である試料４、０．１５である試料５、０．２３である試料６、および０．２４である試料７と同様の構造を含むトランジスタのスイッチング特性は良好であった。
以上で示したように、低温ＰＬ法によって得られた酸化物半導体膜のＰＬスペクトルと、当該酸化物半導体膜を用いたトランジスタのスイッチング特性の良否に関係があることがわかった。従って、低温ＰＬ法が、酸化物半導体膜を用いたトランジスタのスイッチング特性の良否を評価する指標となることがわかる。
低温ＰＬ法によって、酸化物半導体膜の評価を行うことは、トランジスタの電気特性の評価を行うことと比べ、極めて簡便である。従って、当該評価方法を用いることで、酸化物半導体膜を用いたトランジスタの開発速度を高めることができる。また、酸化物半導体膜を用いたトランジスタ、および当該トランジスタを用いた半導体装置の中間評価として有用の評価方法である。即ち、トランジスタの作製工程、および半導体装置の作製工程において、抜き取り評価し、評価後も残りの作製工程を継続することが可能である。トランジスタおよび半導体装置の中間評価が確立されることで、それらの歩留まりを高めることできる。
本実施例は、適宜他の実施の形態と組み合わせて用いることができる。
１０ カーブ
１１ カーブ
１２ カーブ
１３ カーブ
１４ カーブ
５２ 絶縁膜
５６ａ 酸化物半導体膜
５６ｂ 酸化物半導体膜
６８ 絶縁膜
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１４ バックゲート電極
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１８ 保護絶縁膜
２００ 基板
２０２ 下地絶縁膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ａ ソース電極
２１６ｂ ドレイン電極
２１８ 保護絶縁膜
３００ 基板
３０２ 下地絶縁膜
３０４ ゲート電極
３０６ 酸化物半導体膜
３１２ ゲート絶縁膜
３１６ａ ソース電極
３１６ｂ ドレイン電極
４００ 基板
４０２ 下地絶縁膜
４０４ ゲート電極
４０６ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ａ ソース電極
４１６ｂ ドレイン電極
４２０ 絶縁膜
５００ 基板
５０２ 下地絶縁膜
５０４ ゲート電極
５０６ 酸化物半導体膜
５１２ ゲート絶縁膜
５１８ 層間絶縁膜
５２０ 絶縁膜
５２２ 絶縁膜
５２４ａ 配線
５２４ｂ 配線
５２６ 電極
５２８ 電極
５５１ トランジスタ
５５２ キャパシタ
５５３ ビット線
５５４ ワード線
５５５ 容量線
５５６ メモリセル
５５８ センスアンプ
６０２ 下地絶縁膜
６２０ 絶縁膜
６２２ 絶縁膜
６２６ 電極
６２８ 電極
６５０ 半導体基板
６５４ ゲート電極
６５６ チャネル領域
６５７ 不純物領域
６５７ａ ソース領域
６５７ｂ ドレイン領域
６６２ ゲート絶縁膜
６６４ 素子分離層
６６８ 絶縁膜
６７１ トランジスタ
６７２ トランジスタ
６７３ キャパシタ
６７４ ソース線
６７５ ソース線
６７６ ワード線
６７７ ドレイン線
６７８ 容量線
６７９ ノード
６９０ 絶縁膜
７１９ 発光素子
７２０ 絶縁膜
７２１ 絶縁膜
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
８０２ 絶縁膜
８０６ 酸化物半導体膜
８１２ ゲート絶縁膜
８１４ ゲート電極
８１６ａ ソース電極
８１６ｂ ドレイン電極
９０２ 絶縁膜
９０６ 酸化物半導体膜
９１２ ゲート絶縁膜
９１４ ゲート電極
９１６ａ ソース電極
９１６ｂ ドレイン電極
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２００１ 第１カーブ
２００２ 第２カーブ
２００３ ＰＬスペクトル
２０１１ 第１カーブ
２０１２ 第２カーブ
２０１３ ＰＬスペクトル
２０２１ 第１カーブ
２０２２ 第２カーブ
２０２３ ＰＬスペクトル
２０３１ 第１カーブ
２０３２ 第２カーブ
２０３３ ＰＬスペクトル
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ
１１ カーブ
１２ カーブ
１３ カーブ
１４ カーブ
５２ 絶縁膜
５６ａ 酸化物半導体膜
５６ｂ 酸化物半導体膜
６８ 絶縁膜
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１４ バックゲート電極
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１８ 保護絶縁膜
２００ 基板
２０２ 下地絶縁膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ａ ソース電極
２１６ｂ ドレイン電極
２１８ 保護絶縁膜
３００ 基板
３０２ 下地絶縁膜
３０４ ゲート電極
３０６ 酸化物半導体膜
３１２ ゲート絶縁膜
３１６ａ ソース電極
３１６ｂ ドレイン電極
４００ 基板
４０２ 下地絶縁膜
４０４ ゲート電極
４０６ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ａ ソース電極
４１６ｂ ドレイン電極
４２０ 絶縁膜
５００ 基板
５０２ 下地絶縁膜
５０４ ゲート電極
５０６ 酸化物半導体膜
５１２ ゲート絶縁膜
５１８ 層間絶縁膜
５２０ 絶縁膜
５２２ 絶縁膜
５２４ａ 配線
５２４ｂ 配線
５２６ 電極
５２８ 電極
５５１ トランジスタ
５５２ キャパシタ
５５３ ビット線
５５４ ワード線
５５５ 容量線
５５６ メモリセル
５５８ センスアンプ
６０２ 下地絶縁膜
６２０ 絶縁膜
６２２ 絶縁膜
６２６ 電極
６２８ 電極
６５０ 半導体基板
６５４ ゲート電極
６５６ チャネル領域
６５７ 不純物領域
６５７ａ ソース領域
６５７ｂ ドレイン領域
６６２ ゲート絶縁膜
６６４ 素子分離層
６６８ 絶縁膜
６７１ トランジスタ
６７２ トランジスタ
６７３ キャパシタ
６７４ ソース線
６７５ ソース線
６７６ ワード線
６７７ ドレイン線
６７８ 容量線
６７９ ノード
６９０ 絶縁膜
７１９ 発光素子
７２０ 絶縁膜
７２１ 絶縁膜
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
８０２ 絶縁膜
８０６ 酸化物半導体膜
８１２ ゲート絶縁膜
８１４ ゲート電極
８１６ａ ソース電極
８１６ｂ ドレイン電極
９０２ 絶縁膜
９０６ 酸化物半導体膜
９１２ ゲート絶縁膜
９１４ ゲート電極
９１６ａ ソース電極
９１６ｂ ドレイン電極
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２００１ 第１カーブ
２００２ 第２カーブ
２００３ ＰＬスペクトル
２０１１ 第１カーブ
２０１２ 第２カーブ
２０１３ ＰＬスペクトル
２０２１ 第１カーブ
２０２２ 第２カーブ
２０２３ ＰＬスペクトル
２０３１ 第１カーブ
２０３２ 第２カーブ
２０３３ ＰＬスペクトル
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ
Claims (2)
- インジウム、ガリウム、スズ、ハフニウムおよび亜鉛のいずれかを含む酸化物半導体膜であって、
前記酸化物半導体膜は、前記酸化物半導体膜のバンドギャップ以上のエネルギーを有する光が照射されることで、キャリアが生成され、前記キャリアの一部が再結合する際に発光し、前記発光のエネルギーと前記発光の強度のプロットがガウス関数で近似される第１カーブおよび第２カーブを含み、前記第１カーブの極大値は１．６ｅＶ以上１．８ｅＶ以下であり、前記第２カーブの極大値は１．７ｅＶ以上２．４ｅＶ以下であり、前記第２カーブの面積を前記第１カーブの面積および前記第２カーブの面積の和で除した値が０．１以上１未満であることを特徴とする酸化物半導体膜。 - 酸化物半導体膜と、
前記酸化物半導体膜と接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重ねて設けられたゲート電極と、
を有し、
前記酸化物半導体膜は、インジウム、ガリウム、スズ、ハフニウムおよび亜鉛のいずれかを含み、
前記酸化物半導体膜は、前記酸化物半導体膜のバンドギャップ以上のエネルギーを有する光が照射されることで、キャリアが生成され、前記キャリアの一部が再結合する際に発光し、前記発光のエネルギーと前記発光の強度のプロットがガウス関数で近似される第１カーブおよび第２カーブを含み、前記第１カーブの極大値は１．６ｅＶ以上１．８ｅＶ以下であり、前記第２カーブの極大値は１．７ｅＶ以上２．４ｅＶ以下であり、前記第２カーブの面積を前記第１カーブの面積および前記第２カーブの面積の和で除した値が０．１以上１未満であることを特徴とする半導体装置。
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