KR20160133512A - 촬상 장치 - Google Patents
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Abstract
고품질의 화상을 촬영할 수 있고 저비용으로 제작할 수 있는 촬상 장치를 제공한다. 제 1 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 제 2 회로는 제 3 트랜지스터 및 포토다이오드를 포함한다. 제 1 트랜지스터 및 제 3 트랜지스터 각각은 활성층으로서 산화물 반도체층을 포함하는 n채널 트랜지스터이고, 제 2 트랜지스터는 실리콘 기판에 활성 영역을 포함하는 p채널 트랜지스터이다. 포토다이오드는 실리콘 기판에 제공된다. 제 1 트랜지스터와 제 2 트랜지스터가 절연층을 개재하여 서로 중첩되는 영역이 제공된다. 제 3 트랜지스터와 포토다이오드가 상기 절연층을 개재하여 서로 중첩되는 영역이 제공된다.
Description
본 발명의 일 실시형태는 산화물 반도체를 포함한 촬상 장치에 관한 것이다.
다만 본 발명의 일 실시형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 실시형태의 기술 분야는 물건, 방법, 및 제작 방법에 관한 것이다. 또는, 본 발명의 일 실시형태는 공정(process), 기계(machine), 제품(manufacture), 및 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시되는 본 발명의 일 실시형태의 기술 분야의 예에는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 및 이들 중 어느 것의 제작 방법이 포함된다.
또한, 본 명세서 등에서, 반도체 장치란, 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 의미한다. 트랜지스터 및 반도체 회로는 반도체 장치의 실시형태이다. 기억 장치, 표시 장치, 촬상 장치, 또는 전자 장치는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(단순히 표시 장치라고도 기재함) 등의 다양한 전자 장치에 사용된다. 트랜지스터에 적용 가능한 반도체 박막으로서, 실리콘계 반도체 재료가 널리 사용되고 있지만, 대체 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
특허문헌 3에서는, 산화물 반도체를 포함하고 오프 전류가 매우 낮은 트랜지스터를 적어도 화소 회로의 일부에 사용하고, CMOS(complementary metal oxide semiconductor) 회로를 형성할 수 있는 실리콘 반도체를 포함하는 트랜지스터를 주변 회로에 사용함으로써, 고속 동작이고 저소비전력의 촬상 장치를 제작할 수 있는 것이 개시되어 있다.
근년에 들어, 많은 촬상 수단에 있어서 은염 필름은 반도체 소자를 포함하는 촬상 장치로 대체되고 있다. 촬상 장치는 다양한 환경에서의 사용이 상정되기 때문에, 저조도 환경 및 동체의 화상을 촬영하는 경우에도 고품질 화상을 촬영할 수 있는 것이 요구된다. 또한, 이 요구를 만족시키면서 더 저비용으로 형성할 수 있는 촬상 장치가 기대된다.
따라서, 본 발명의 일 실시형태의 목적은 저조도 조건하에서 화상을 촬영할 수 있는 촬상 장치를 제공하는 것이다. 또 다른 목적은 다이내믹 레인지가 넓은 촬상 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 해상도가 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 집적도가 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공하는 것이다. 또 다른 목적은 고속 동작에 적합한 촬상 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 저소비전력의 촬상 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 개구율이 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 저비용으로 형성되는 촬상 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 신뢰성이 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 신규 촬상 장치 등을 제공하는 것이다.
또한, 상술한 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 또한, 본 발명의 일 실시형태는 이들 목적 모두를 해결할 필요는 없다. 상술한 목적 외의 목적은 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 추출할 수 있을 것이다.
본 발명의 일 실시형태는, 산화물 반도체를 사용하여 형성된 트랜지스터를 포함하는 화소 회로, 실리콘을 사용하여 형성된 광전 변환 소자, 및 산화물 반도체를 사용하여 형성된 트랜지스터 및 실리콘을 사용하여 형성된 트랜지스터를 포함하는 주변 회로를 포함하는 촬상 장치에 관한 것이다.
본 발명의 일 실시형태는, 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 회로, 및 제 3 트랜지스터 및 포토다이오드를 포함하는 제 2 회로를 포함하는 촬상 장치이다. 제 1 트랜지스터 및 제 3 트랜지스터의 각각은 활성층으로서 산화물 반도체층을 포함하는 n채널 트랜지스터이고, 제 2 트랜지스터는 실리콘 기판에 활성 영역을 포함하는 p채널 트랜지스터이다. 포토다이오드는 실리콘 기판에 제공된다. 제 1 트랜지스터와 제 2 트랜지스터가 제 1 트랜지스터 및 제 2 트랜지스터 사이에 절연층을 개재(介在)하여 서로 중첩되는 영역이 제공되고, 제 3 트랜지스터 및 포토다이오드가 제 3 트랜지스터와 포토다이오드 사이에 절연층을 개재하여 서로 중첩되는 영역이 제공된다. 제 2 트랜지스터는 실리콘 기판의 제 1 면에 제공된다. 포토다이오드는 실리콘 기판의 제 1 면과 반대에 수광면을 갖는다.
본 발명의 또 다른 실시형태는, 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 회로, 및 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 및 포토다이오드를 포함하는 제 2 회로를 포함하는 촬상 장치이다. 제 1 트랜지스터 및 제 3 트랜지스터~제 6 트랜지스터의 각각은 활성층으로서 산화물 반도체층을 포함하는 n채널 트랜지스터이고, 제 2 트랜지스터는 실리콘 기판에 활성 영역을 포함하는 p채널 트랜지스터이다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 게이트는 제 2 트랜지스터의 게이트와 전기적으로 접속된다. 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 포토다이오드의 애노드 및 캐소드 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 5 트랜지스터의 게이트와 전기적으로 접속된다. 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 포토다이오드는 실리콘 기판에 제공된다. 제 1 트랜지스터 및 제 2 트랜지스터가 제 1 트랜지스터와 제 2 트랜지스터 사이에 절연층을 개재하여 서로 중첩되는 영역이 제공된다. 제 3 트랜지스터~제 6 트랜지스터 및 포토다이오드가 제 3 트랜지스터~제 6 트랜지스터와 포토다이오드 사이에 절연층을 개재하여 서로 중첩되는 영역이 제공된다. 제 2 트랜지스터는 실리콘 기판의 제 1 면에 제공된다. 포토다이오드는 실리콘 기판의 제 1 면과 반대에 수광면을 갖는다.
상기 산화물 반도체층은 In, Zn, 및 M(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하는 것이 바람직하다.
또한, 실리콘 기판의 제 1 면에서의 결정의 면 방위는 (110)인 것이 바람직하다.
본 발명의 일 실시형태에 따라, 저조도에서 화상을 촬영할 수 있는 촬상 장치를 제공할 수 있다. 다이내믹 레인지가 넓은 촬상 장치를 제공할 수 있다. 해상도가 높은 촬상 장치를 제공할 수 있다. 집적도가 높은 촬상 장치를 제공할 수 있다. 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공할 수 있다. 고속 동작에 적합한 촬상 장치를 제공할 수 있다. 저소비전력의 촬상 장치를 제공할 수 있다. 개구율이 높은 촬상 장치를 제공할 수 있다. 또는, 저비용으로 형성되는 촬상 장치를 제공할 수 있다. 신뢰성이 높은 촬상 장치를 제공할 수 있다. 신규 찰상 장치를 제공할 수 있다.
다만, 본 발명의 일 실시형태는 이들 효과에 한정되지 않는다. 예를 들어, 상황 또는 조건에 따라, 본 발명의 일 실시형태는 다른 효과를 생성할 수도 있다. 또한, 상황 또는 조건에 따라, 본 발명의 일 실시형태는 상술한 효과 중 어느 것도 생성하지 않을 수도 있다.
도 1의 (A)~(C)는 촬상 장치를 도시한 단면도 및 회로도.
도 2의 (A) 및 (B)는 촬상 장치의 단면도.
도 3은 촬상 장치의 구조를 도시한 것.
도 4의 (A) 및 (B)는 촬상 장치의 구동 회로의 구조를 도시한 것.
도 5의 (A) 및 (B)의 각각은 화소 회로의 구성을 도시한 것.
도 6의 (A)~(C)는 화소 회로의 동작을 나타낸 타이밍 차트.
도 7의 (A) 및 (B)의 각각은 화소 회로의 구성을 도시한 것.
도 8의 (A) 및 (B)의 각각은 화소 회로의 구성을 도시한 것.
도 9의 (A) 및 (B)의 각각은 화소 회로의 구성을 도시한 것.
도 10의 (A)~(C)의 각각은 적분 회로의 구조를 도시한 것.
도 11은 화소 회로의 구성을 도시한 것.
도 12는 화소 회로의 구성을 도시한 것.
도 13은 화소 회로의 구성을 도시한 것.
도 14는 화소 회로의 구성을 도시한 것.
도 15는 화소 회로의 구성을 도시한 것.
도 16의 (A) 및 (B)는 글로벌 셔터 방식 및 롤링 셔터 방식의 동작을 도시한 타이밍 차트.
도 17의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 18의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 19의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 20의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 21의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 22의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 23의 (A) 및 (B)의 각각은 채널 폭 방향으로의 트랜지스터의 단면을 도시한 것.
도 24의 (A)~(C)의 각각은 채널 길이 방향으로의 트랜지스터의 단면을 도시한 것.
도 25의 (A)~(C)의 각각은 채널 길이 방향으로의 트랜지스터의 단면을 도시한 것.
도 26의 (A) 및 (B)의 각각은 채널 폭 방향으로의 트랜지스터의 단면을 도시한 것.
도 27의 (A)~(C)는 반도체층을 도시한 상면도 및 단면도.
도 28의 (A)~(C)는 반도체층을 도시한 상면도 및 단면도.
도 29의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 30의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 31의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 32의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 33의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 34의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 35의 (A) 및 (B)의 각각은 채널 폭 방향으로의 트랜지스터의 단면을 도시한 것.
도 36의 (A)~(C)의 각각은 채널 길이 방향으로의 트랜지스터의 단면을 도시한 것.
도 37의 (A)~(C)의 각각은 채널 길이 방향으로의 트랜지스터의 단면을 도시한 것.
도 38의 (A) 및 (B)의 각각은 채널 폭 방향으로의 트랜지스터의 단면을 도시한 것.
도 39의 (A) 및 (B)의 각각은 트랜지스터를 도시한 상면도.
도 40의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 것.
도 41의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 것.
도 42의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 것.
도 43의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 것.
도 44의 (A)~(D)는 CAAC-OS의 단면의 Cs 보정 고해상도 TEM 이미지 및 CAAC-OS의 단면 개략도.
도 45의 (A)~(D)는 CAAC-OS의 평면의 Cs 보정 고해상도 TEM 이미지.
도 46의 (A)~(C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것.
도 47의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것.
도 48의 (A)는 트랜지스터의 단면도이고, 도 48의 (B) 및 (C)는 트랜지스터의 밴드 구조를 도시한 도면.
도 49는 계산 모델을 나타낸 것.
도 50의 (A) 및 (B)는 각각 초기 상태와 최종 상태를 나타낸 것.
도 51은 활성화 장벽을 나타낸 것.
도 52의 (A) 및 (B)는 각각 초기 상태와 최종 상태 나타낸 것.
도 53은 활성화 장벽을 나타낸 것.
도 54는 VoH의 천이 레벨을 나타낸 것.
도 55의 (A)는 CAAC-OS 퇴적 모델을 개략적으로 도시한 것이고, 도 55의 (B) 및 (C)는 펠릿 및 CAAC-OS의 단면도.
도 56은 nc-OS 및 펠릿의 퇴적 모델을 개략적으로 도시한 것.
도 57은 펠릿을 도시한 것.
도 58은 형성 표면 상의 펠릿에 가해지는 힘을 도시한 것.
도 59의 (A) 및 (B)는 형성 표면 상의 펠릿의 이동을 도시한 것.
도 60의 (A) 및 (B)는 InGaZnO4 결정을 도시한 것.
도 61의 (A) 및 (B)는 원자가 충돌하기 전의 InGaZnO4의 구조 등을 나타낸 것.
도 62의 (A) 및 (B)는 원자가 충돌한 후의 InGaZnO4의 구조 등을 나타낸 것.
도 63의 (A) 및 (B)는 원자가 충돌한 후의 원자의 궤적을 나타낸 것.
도 64의 (A) 및 (B)는 CAAC-OS 및 타깃의 단면 HAADF-STEM 이미지.
도 65의 (A)~(F)는 전자 기기를 도시한 것.
도 66의 (A)~(F)의 각각은 트랜지스터를 도시한 도면.
도 67의 (A)~(F)의 각각은 트랜지스터를 도시한 도면.
도 68의 (A)~(E)의 각각은 트랜지스터를 도시한 도면.
도 69는 촬상 장치의 화상 처리 엔진을 나타낸 것.
도 70은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 2의 (A) 및 (B)는 촬상 장치의 단면도.
도 3은 촬상 장치의 구조를 도시한 것.
도 4의 (A) 및 (B)는 촬상 장치의 구동 회로의 구조를 도시한 것.
도 5의 (A) 및 (B)의 각각은 화소 회로의 구성을 도시한 것.
도 6의 (A)~(C)는 화소 회로의 동작을 나타낸 타이밍 차트.
도 7의 (A) 및 (B)의 각각은 화소 회로의 구성을 도시한 것.
도 8의 (A) 및 (B)의 각각은 화소 회로의 구성을 도시한 것.
도 9의 (A) 및 (B)의 각각은 화소 회로의 구성을 도시한 것.
도 10의 (A)~(C)의 각각은 적분 회로의 구조를 도시한 것.
도 11은 화소 회로의 구성을 도시한 것.
도 12는 화소 회로의 구성을 도시한 것.
도 13은 화소 회로의 구성을 도시한 것.
도 14는 화소 회로의 구성을 도시한 것.
도 15는 화소 회로의 구성을 도시한 것.
도 16의 (A) 및 (B)는 글로벌 셔터 방식 및 롤링 셔터 방식의 동작을 도시한 타이밍 차트.
도 17의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 18의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 19의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 20의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 21의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 22의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 23의 (A) 및 (B)의 각각은 채널 폭 방향으로의 트랜지스터의 단면을 도시한 것.
도 24의 (A)~(C)의 각각은 채널 길이 방향으로의 트랜지스터의 단면을 도시한 것.
도 25의 (A)~(C)의 각각은 채널 길이 방향으로의 트랜지스터의 단면을 도시한 것.
도 26의 (A) 및 (B)의 각각은 채널 폭 방향으로의 트랜지스터의 단면을 도시한 것.
도 27의 (A)~(C)는 반도체층을 도시한 상면도 및 단면도.
도 28의 (A)~(C)는 반도체층을 도시한 상면도 및 단면도.
도 29의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 30의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 31의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 32의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 33의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 34의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 35의 (A) 및 (B)의 각각은 채널 폭 방향으로의 트랜지스터의 단면을 도시한 것.
도 36의 (A)~(C)의 각각은 채널 길이 방향으로의 트랜지스터의 단면을 도시한 것.
도 37의 (A)~(C)의 각각은 채널 길이 방향으로의 트랜지스터의 단면을 도시한 것.
도 38의 (A) 및 (B)의 각각은 채널 폭 방향으로의 트랜지스터의 단면을 도시한 것.
도 39의 (A) 및 (B)의 각각은 트랜지스터를 도시한 상면도.
도 40의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 것.
도 41의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 것.
도 42의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 것.
도 43의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 것.
도 44의 (A)~(D)는 CAAC-OS의 단면의 Cs 보정 고해상도 TEM 이미지 및 CAAC-OS의 단면 개략도.
도 45의 (A)~(D)는 CAAC-OS의 평면의 Cs 보정 고해상도 TEM 이미지.
도 46의 (A)~(C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것.
도 47의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것.
도 48의 (A)는 트랜지스터의 단면도이고, 도 48의 (B) 및 (C)는 트랜지스터의 밴드 구조를 도시한 도면.
도 49는 계산 모델을 나타낸 것.
도 50의 (A) 및 (B)는 각각 초기 상태와 최종 상태를 나타낸 것.
도 51은 활성화 장벽을 나타낸 것.
도 52의 (A) 및 (B)는 각각 초기 상태와 최종 상태 나타낸 것.
도 53은 활성화 장벽을 나타낸 것.
도 54는 VoH의 천이 레벨을 나타낸 것.
도 55의 (A)는 CAAC-OS 퇴적 모델을 개략적으로 도시한 것이고, 도 55의 (B) 및 (C)는 펠릿 및 CAAC-OS의 단면도.
도 56은 nc-OS 및 펠릿의 퇴적 모델을 개략적으로 도시한 것.
도 57은 펠릿을 도시한 것.
도 58은 형성 표면 상의 펠릿에 가해지는 힘을 도시한 것.
도 59의 (A) 및 (B)는 형성 표면 상의 펠릿의 이동을 도시한 것.
도 60의 (A) 및 (B)는 InGaZnO4 결정을 도시한 것.
도 61의 (A) 및 (B)는 원자가 충돌하기 전의 InGaZnO4의 구조 등을 나타낸 것.
도 62의 (A) 및 (B)는 원자가 충돌한 후의 InGaZnO4의 구조 등을 나타낸 것.
도 63의 (A) 및 (B)는 원자가 충돌한 후의 원자의 궤적을 나타낸 것.
도 64의 (A) 및 (B)는 CAAC-OS 및 타깃의 단면 HAADF-STEM 이미지.
도 65의 (A)~(F)는 전자 기기를 도시한 것.
도 66의 (A)~(F)의 각각은 트랜지스터를 도시한 도면.
도 67의 (A)~(F)의 각각은 트랜지스터를 도시한 도면.
도 68의 (A)~(E)의 각각은 트랜지스터를 도시한 도면.
도 69는 촬상 장치의 화상 처리 엔진을 나타낸 것.
도 70은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
실시형태에 대하여 도면을 참조하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정되어 해석되어서는 안 된다. 또한, 아래에서 설명하는 발명의 구조에서, 동일 부분 또는 같은 기능을 갖는 부분은 상이한 도면들에서 동일한 부호로 표시하며, 그 설명은 반복하지 않는 경우가 있다. 또한, 상이한 도면에서 같은 구성요소가 다른 해칭 패턴으로 표시되거나, 또는 해칭 패턴이 생략되는 경우도 있다.
또한, 본 명세서 등에 있어서, X와 Y가 접속된다고 명시적으로 기재되는 경우는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 그 범주에 포함된다. 여기서, X 및 Y 각각은 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)을 나타낸다. 따라서, 소정의 접속 관계, 예를 들어, 도면 및 문장에서 나타낸 접속 관계에 한정되지 않고, 도면 및 문장에서 나타낸 접속 관계를 갖는 소자들 사이에 다른 소자가 개재되어도 좋다.
예를 들어, X와 Y가 전기적으로 접속되는 경우에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 커패시터, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 및 부하)가 X와 Y 사이에 접속될 수 있다. 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도통 또는 비도통(온 또는 오프)이 됨으로써, 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하여 전환하는 기능을 갖는다.
예를 들어, X와 Y가 기능적으로 접속되는 경우에는, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 DC-DC 컨버터, 승압 DC-DC 컨버터, 및 강압 DC-DC 컨버터) 또는 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 변환 회로; 신호 진폭 및 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및 제어 회로)가 X와 Y 사이에 접속될 수 있다. 또한, 예를 들어 X와 Y 사이에 다른 회로를 개재하고 있어도, X로부터 출력된 신호가 Y에 전달되는 경우, X와 Y는 기능적으로 접속된다.
또한, X와 Y가 접속된다고 명시적으로 기재되는 경우는, X와 Y가 전기적으로 접속되는 경우(즉, 그 사이에 다른 소자 또는 다른 회로가 개재되어 X와 Y가 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, 그 사이에 다른 회로가 개재되어 X와 Y가 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되는 경우(즉, 사이에 다른 소자 또는 다른 회로가 개재되지 않고 X와 Y가 접속되는 경우)가 그 범주에 포함된다. 즉, 'X와 Y가 전기적으로 접속된다'라는 명시적인 표현은, 'X와 Y가 접속된다'라는 명시적이고 단순한 표현과 마찬가지이다.
회로도에서 독립된 구성 요소들이 서로 전기적으로 접속되는 경우라도, 하나의 구성요소가 복수의 구성요소의 기능을 갖는 경우가 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막이 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서의 '전기적인 접속'의 범주에는, 하나의 도전막이 복수의 구성요소의 기능을 갖는 바와 같은 경우가 포함된다.
또한, 예를 들어, 트랜지스터의 소스(제 1 단자)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(제 2 단자)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(제 1 단자)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되면서, 트랜지스터의 드레인(제 2 단자)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는 다음 표현 중 어느 것을 사용하여 표현할 수 있다.
그 표현에는, 예를 들어, 'X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)이 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 서로 전기적으로 접속된다', '트랜지스터의 소스(또는 제 1 단자 등)가 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y가 이 차례로 서로 전기적으로 접속된다', 및 'X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y가 이 차례로 제공되어 접속된다'가 포함된다. 상술한 예와 같은 표현 방법으로 회로 구성에서의 접속 순서를 표시함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 명확화할 수 있다. 다만, 이들 표현은 예이며, 이들 표현에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2의 각각은 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)을 가리킨다.
또한, 예를 들어, 본 명세서 등에서, 다양한 기판 중 어느 것을 사용하여 트랜지스터를 형성할 수 있다. 기판의 형태는 특정한 형태에 한정되지 않는다. 기판으로서는, 반도체 기판(예를 들어 단결정 기판 및 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스강 기판, 스테인리스강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 가요성 기판, 접합 필름, 섬유 재료를 포함한 종이, 기재 필름(base material film) 등을 사용할 수 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리 기판, 알루미노보로실리케이트 유리 기판, 소다 석회 유리 기판 등을 들 수 있다. 가요성 기판에는, 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 및 폴리에터설폰(PES)으로 대표되는 플라스틱, 및 아크릴 등의 가요성 합성 수지를 사용할 수 있다. 접합 필름에는, 예를 들어, 폴리프로필렌, 폴리에스터, 폴리 플루오린화 바이닐, 폴리염화 바이닐 등을 사용할 수 있다. 기재 필름에는, 예를 들어, 폴리에스터, 폴리아마이드, 폴리이미드, 무기 증착 필름, 종이 등을 사용할 수 있다. 구체적으로는, 반도체 기판, 단결정 기판, SOI 기판 등을 사용하여 트랜지스터를 형성하면, 특성, 사이즈, 형상 등의 편차가 거의 없고, 전류 공급 능력이 높고, 사이즈가 작은 트랜지스터를 형성할 수 있다. 이러한 트랜지스터를 사용하여 회로를 형성함으로써, 회로의 소비 전력을 저감시키거나 또는 회로를 고집적화시킬 수 있다.
또는, 기판으로서 가요성 기판을 사용하여도 좋고 가요성 기판에 직접 트랜지스터를 제공하여도 좋다. 또는, 기판과 트랜지스터 사이에 분리층을 제공하여도 좋다. 분리층은, 그 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판으로부터 분리하여 다른 기판으로 전치할 때 사용할 수 있다. 이 경우, 트랜지스터는 내열성이 낮은 기판 또는 가요성 기판으로 전치될 수 있다. 상술한 분리층에, 예를 들어 텅스텐막 및 산화 실리콘막인 무기막을 포함하는 적층, 또는 기판 위에 형성된 폴리이미드막 등의 유기 수지막을 사용할 수 있다.
바꿔 말하면, 하나의 기판을 사용하여 트랜지스터를 형성하고 나서, 다른 기판으로 전치하여도 좋다. 트랜지스터가 전치되는 기판의 예에는, 트랜지스터를 위에 형성하는 것이 가능한 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예를 들어 비단(silk), 면(cotton), 및 삼(hemp)), 합성 섬유(예를 들어 나일론, 폴리우레탄, 또는 폴리에스터), 재생 섬유(예를 들어 아세테이트, 큐프라, 레이온, 및 재생 폴리에스터) 등을 포함함), 피혁 기판, 고무 기판 등이 포함된다. 이러한 기판을 사용함으로써, 특성이 우수한 트랜지스터 또는 소비 전력이 낮은 트랜지스터를 형성할 수 있고, 내구성이 높은 장치를 형성할 수 있고, 내열성을 제공할 수 있고, 또는 경량화 또는 박형화를 실현할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 실시형태인 촬상 장치에 대하여 도면을 참조하여 설명한다.
도 1의 (A)는 본 발명의 일 실시형태의 촬상 장치의 구조를 도시한 단면도이다. 도 1의 (A)의 촬상 장치는, 실리콘 기판(40)에 활성 영역을 포함하는 트랜지스터(51), 각각 활성층으로서 산화물 반도체층을 포함하는 트랜지스터(52) 및 트랜지스터(53), 및 실리콘 기판(40)에 제공된 포토다이오드(60)를 포함한다. 상기 트랜지스터들 및 포토다이오드(60)는 콘택트 플러그(70) 및 배선층(71)과 전기적으로 접속된다. 또한, 포토다이오드(60)의 애노드(61)는 저저항 영역(63)을 통하여 콘택트 플러그(70)와 전기적으로 접속된다.
상기 촬상 장치는 적층 구조이며, 실리콘 기판(40)에 제공된 트랜지스터(51) 및 실리콘 기판(40)에 제공된 포토다이오드(60)를 포함하는 제 1 층(1100), 제 1 층(1100)과 접촉하고 배선층(71)을 포함하는 제 2 층(1200), 제 2 층(1200)과 접촉하고 트랜지스터(52) 및 트랜지스터(53)를 포함하는 제 3 층(1300), 및 제 3 층(1300)과 접촉하고 배선층(72) 및 배선층(73)을 포함하는 제 4 층(1400)을 포함한다. 또한, 실리콘 기판(40)은 벌크 실리콘 기판에 한정되지 않고 SOI 기판이라도 좋다. 또한, 실리콘 기판(40)은 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체로 만들어진 기판으로 대체될 수 있다.
그 구체적인 위치에 한정은 없지만, 트랜지스터(51) 및 포토다이오드(60)를 포함하는 제 1 층(1100)과, 트랜지스터(52) 및 트랜지스터(53)를 포함하는 제 3 층(1300) 사이에는 절연층(80)이 제공된다.
트랜지스터(51)의 활성 영역 근방에 제공되는 절연층 내의 수소는 실리콘의 댕글링 본드를 종단(terminate)시키기 때문에, 트랜지스터(51)의 신뢰성이 향상될 수 있다. 한편, 상부에 제공되는 트랜지스터(52) 및 트랜지스터(53) 등의 활성층인 산화물 반도체층 근방에 제공되는 절연층 내의 수소는, 산화물 반도체층에 캐리어를 생성하는 요인이 되므로, 트랜지스터(52) 및 트랜지스터(53) 등의 신뢰성이 저하될 가능성이 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터 위에 산화물 반도체를 사용한 트랜지스터가 제공되는 경우, 이들 트랜지스터 사이에, 수소가 확산되는 것을 방지하는 기능을 갖는 절연층(80)을 제공하는 것이 바람직하다. 절연층(80)에 의하여 하부에 수소를 유지함으로써 트랜지스터(51)의 신뢰성을 향상시킬 수 있다. 또한, 하부로부터 상부로의 수소 확산을 방지할 수 있기 때문에, 트랜지스터(52) 및 트랜지스터(53)의 신뢰성도 향상될 수 있다.
절연층(80)으로서는 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성할 수 있다.
트랜지스터(52) 및 포토다이오드(60)는 회로(91)를 형성하고, 트랜지스터(51) 및 트랜지스터(53)는 회로(92)를 형성한다. 회로(91)는 화소 회로로서 기능할 수 있고, 회로(92)는 회로(91)를 구동시키기 위한 구동 회로로서 기능할 수 있다.
회로(91)는 예를 들어, 도 1의 (B)의 회로도에 나타낸 구성을 가질 수 있다. 트랜지스터(52)의 소스 및 드레인 중 한쪽이 포토다이오드(60)의 캐소드(62)와 전기적으로 접속되고, 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(54)(도 1의 (A)에는 미도시)의 게이트, 및 트랜지스터(55)(도 1의 (A)에는 미도시)의 소스 및 드레인 중 한쪽이 전하 저장부(FD)와 전기적으로 접속된다.
여기서, 트랜지스터(52)는 포토다이오드(60)의 출력에 따라 전하 저장부(FD)의 전위를 제어하기 위한 전송 트랜지스터로서 기능할 수 있다. 트랜지스터(54)는 전하 저장부(FD)의 전위에 대응하는 신호를 출력하는 증폭 트랜지스터로서 기능할 수 있다. 트랜지스터(55)는 전하 저장부(FD)의 전위를 초기화시키기 위한 리셋 트랜지스터로서 기능할 수 있다.
회로(92)는 예를 들어, 도 1의 (C)의 회로도에 나타낸 CMOS 인버터를 포함하여도 좋다. 트랜지스터(51)의 게이트는 트랜지스터(53)의 게이트와 전기적으로 접속된다. 한쪽 트랜지스터의 소스 및 드레인 중 한쪽은 다른 쪽 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 한쪽 트랜지스터의 소스 및 드레인 중 다른 쪽은 어떤 배선과 전기적으로 접속되고, 다른쪽 트랜지스터의 소스 및 드레인 중 다른 쪽은 또 다른 배선과 전기적으로 접속된다. 바꿔 말하면, 실리콘 기판에 활성 영역을 포함하는 트랜지스터와 활성층으로서 산화물 반도체층을 포함하는 트랜지스터는 CMOS 회로를 형성한다. 또한, 도 1의 (B) 및 (C)에 있어서, 활성층이 산화물 반도체를 사용하여 형성되는 것이 바람직한 트랜지스터는 'OS'라는 부호로 표시하고, 실리콘 기판에 활성 영역을 포함하는 것이 바람직한 트랜지스터는 'Si'라는 부호로 표시하였다.
상기 촬상 장치에서, 실리콘 기판(40)에 활성 영역을 포함하는 트랜지스터(51)는 p채널 트랜지스터이고, 활성층으로서 산화물 반도체층을 포함하는 트랜지스터(52)~트랜지스터(55)의 각각은 n채널 트랜지스터이다.
회로(91)에 포함되는 모든 트랜지스터를 제 3 층(1300)에 형성함으로써, 이들 사이의 전기적인 접속을 이루는 구조를 간략화할 수 있어 회로(91)의 제작 공정을 간략화할 수 있다.
산화물 반도체를 포함하는 트랜지스터는 매우 낮은 오프 전류 특성에 의하여 촬상의 다이내믹 레인지를 확대할 수 있다. 도 1의 (B)에 나타낸 회로에서는, 포토다이오드(60)에 입사되는 광의 강도가 높은 경우에 전하 저장부(FD)의 전위가 저감된다. 산화물 반도체를 포함한 트랜지스터는 오프 전류가 매우 작기 때문에 게이트 전위가 매우 낮을 때라도 상기 게이트 전위에 대응하는 전류를 정확히 출력할 수 있다. 따라서 조도의 검출 범위, 즉 다이내믹 레인지를 넓힐 수 있다.
트랜지스터(52) 및 트랜지스터(55)의 낮은 오프 전류 특성 덕분에, 전하 저장부(FD)에서 전하가 유지될 수 있는 기간을 매우 길게 할 수 있기 때문에, 회로 구성 및 동작 방법을 복잡하게 하지 않고 글로벌 셔터 방식을 사용할 수 있으며, 따라서 동체의 경우에도 왜곡이 적은 화상을 쉽게 얻을 수 있다. 또한, 같은 이유로, 노광 시간(전하의 축적 동작을 수행하는 기간)을 길게 할 수도 있기 때문에, 상기 촬상 장치는 저조도 환경에서도 촬상에 적합하다.
또한, 산화물 반도체를 포함한 트랜지스터는 실리콘을 포함한 트랜지스터보다 전기 특성의 변화의 온도 의존성이 더 낮기 때문에 매우 넓은 온도 범위에서 사용할 수 있다. 따라서, 산화물 반도체를 사용하여 형성한 트랜지스터를 포함하는 촬상 장치 및 반도체 장치는 자동차, 항공기, 및 우주기에 사용하기 적합하다.
회로(91)에서 제 1 층(1100)에 제공되는 포토다이오드(60), 제 3 층(1300)에 제공되는 트랜지스터(52)가 중첩되도록 형성될 수 있기 때문에 화소의 집적도를 높일 수 있다. 바꿔 말하면, 촬상 장치의 해상도를 높일 수 있다. 또한, 실리콘 기판에서 회로(91)의 점유 영역에 트랜지스터가 형성되지 않기 때문에 포토다이오드의 면적을 크게 할 수 있고, 따라서 노이즈가 적은 화상을 얻을 수 있다.
회로(92)의 형성에는, 활성 영역을 포함하는 n채널 트랜지스터를 실리콘 기판(40)에 형성하는 공정이 불필요하기 때문에, p형 웰 및 n형 불순물 영역 등을 형성하는 공정을 생략할 수 있고, 공정 수를 대폭으로 삭감할 수 있다. 또한, CMOS 회로에 필요한 n채널 트랜지스터는 회로(91)에 포함되는 트랜지스터와 동시에 형성할 수 있다.
도 1의 (A)~(C)에 도시된 촬상 장치에 있어서, 트랜지스터(51)가 형성되는 실리콘 기판(40)의 면과 반대 면이 포토다이오드(60)의 수광면을 포함한다. 따라서 트랜지스터 또는 배선의 영향을 받지 않고 광로를 확보할 수 있어, 개구율이 높은 화소를 형성할 수 있다. 또한, 상기 수광면을 트랜지스터(51)가 형성되는 면과 같은 것으로 할 수 있다.
도 2의 (A)는 도 1의 (A)의 촬상 장치에 컬러 필터 등을 추가한 형태의 일례의 단면도이며, 회로(91) 중 3화소 영역(회로(91a), 회로(91b), 및 회로(91c)) 및 회로(92)의 일부를 도시한 것이다. 제 1 층(1100)에 제공되는 포토다이오드(60) 위에는 절연층(1500)이 형성된다. 절연층(1500)으로서는, 예를 들어, 가시광 투과성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서 질화 실리콘막을 적층하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하여도 좋다.
절연층(1500) 위에는 차광층(1510)이 형성된다. 차광층(1510)은 상부의 컬러 필터를 통한 광의 혼색을 방지하는 기능을 갖는다. 또한, 회로(92) 위의 차광층(1510)은 광 조사에 의한, 실리콘 기판(40)에 활성 영역을 포함하는 트랜지스터의 특성 변화를 방지하는 기능도 갖는다. 차광층(1510)은 알루미늄 또는 텅스텐 등의 금속층, 또는 상기 금속층과 반사 방지막으로서 기능하는 유전체막을 포함하는 적층으로 형성될 수 있다.
절연층(1500) 및 차광층(1510) 위에는 평탄화막으로서 유기 수지층(1520)이 형성된다. 회로(91a) 위에 컬러 필터(1530a), 회로(91b) 위에 컬러 필터(1530b), 및 회로(91c) 위에 컬러 필터(1530c)가 각각 짝이 되도록 형성된다. 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c)는 R(적색), G(녹색), 및 B(청색)의 색을 갖기 때문에, 컬러 화상을 얻을 수 있다.
컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c) 위에는 마이크로렌즈 어레이(1540)가 제공되어, 렌즈를 통과한 광이 이들 아래에 있는 컬러 필터를 통하여 포토다이오드에 도달된다.
제 4 층(1400)과 접촉하도록 지지 기판(1600)이 제공된다. 지지 기판(1600)으로서는 반도체 기판(예를 들어, 실리콘 기판), 유리 기판, 금속 기판, 또는 세라믹 기판 등의 경질 기판을 사용할 수 있다. 또한, 제 4 층(1400)과 지지 기판(1600) 사이에는 무기 절연층 또는 유기 수지층이 있어도 좋다.
회로(91) 및 회로(92)는 제 4 층에서의 배선층(72) 또는 배선층(73)에 의하여, 외부에 제공된 전원 회로 또는 제어 회로 등에 접속되어도 좋다.
상기 촬상 장치의 구조에서, 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c) 대신에 광학 변환층(1550)(도 2의 (B) 참조)을 사용함으로써, 촬상 장치는 다양한 파장 영역의 화상을 촬영할 수 있다.
예를 들어, 광학 변환층(1550)으로서, 가시광의 파장 이하의 파장을 갖는 광을 차단하는 필터를 사용하면, 적외선 촬상 장치를 얻을 수 있다. 광학 변환층(1550)으로서, 근적외광의 파장 이하의 파장을 갖는 광을 차단하는 필터를 사용하면, 원적외선 촬상 장치를 얻을 수 있다. 광학 변환층(1550)으로서 가시광의 파장 이상의 파장을 갖는 광을 차단하는 필터를 사용하면, 자외선 촬상 장치를 얻을 수 있다.
또한, 광학 변환층(1550)으로서 신틸레이터를 사용하면, 의료용 X선 촬상 장치 등, 방사선의 강도를 가시화하는 화상을 촬영하는 촬상 장치를 얻을 수 있다. 피사체를 통과한 X선 등의 방사선이 신틸레이터에 입사되면 포토루미네선스라고 알려져 있는 현상에 의하여 가시광 또는 자외광 등의 광(형광)으로 변환된다. 그리고 이 광을 포토다이오드(60)가 검지하여 화상 데이터를 얻는다.
신틸레이터는, X선 또는 감마선 등의 방사선이 조사되면, 방사선의 에너지를 흡수하여 가시광 또는 자외광을 발하는 물질, 또는 상기 물질을 함유하는 재료로 형성된다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, 및 ZnO 등의 재료 및 이들 재료 중 어느 것이 분산된 수지 또는 세라믹이 알려져 있다.
도 3은 촬상 장치의 구성을 도시한 개념도이다. 회로(91)를 포함하는 화소 매트릭스(1700)의 측부에 회로(1730) 및 회로(1740)가 제공된다. 회로(1730)는 예를 들어, 리셋 단자 구동 회로로서 기능할 수 있다. 이 경우, 회로(1730)는 도 1의 (B)의 트랜지스터(55)와 전기적으로 접속된다. 회로(1740)는 예를 들어, 전송 단자 구동 회로로서 기능할 수 있다. 이 경우, 회로(1740)는 도 1의 (B)의 트랜지스터(52)와 전기적으로 접속된다. 또한, 도 3에서는 회로(1730) 및 회로(1740)가 화소 매트릭스(1700)의 양측에 위치하지만, 화소 매트릭스(1700)의 일 측에 회로(1730) 및 회로(1740)가 위치하여도 좋다.
또한, 회로(1730)도 회로(1740)도 제공되지 않은, 화소 매트릭스(1700)의 다른 측에 회로(1750)가 제공된다. 회로(1750)는 예를 들어, 수직 출력선 구동 회로로서의 역할을 할 수 있다. 이 경우, 회로(1750)는 도 1의 (B)의 트랜지스터(54)와 전기적으로 접속된다.
리셋 단자 구동 회로 및 전송 단자 구동 회로의 각각은 high 레벨 및 low 레벨의 2치를 갖는 신호를 출력하는 구동 회로이며, 도 4의 (A)에 도시된 바와 같이, 이들의 구동은 시프트 레지스터(1800)와 버퍼 회로(1900)의 조합에 의하여 이루어질 수 있다.
수직 출력선 구동 회로는 도 4의 (B)에 도시된 바와 같이, 시프트 레지스터(1810), 버퍼 회로(1910), 및 아날로그 스위치(2100)를 포함할 수 있다. 수직 출력선(2110)을 아날로그 스위치(2100)에 의하여 선택하고, 선택된 수직 출력선(2110)의 전위를 화상 출력선(2200)에 출력한다. 아날로그 스위치(2100)는 시프트 레지스터(1810)와 버퍼 회로(1910)로 순차적으로 선택된다.
본 발명의 일 실시형태에서는, 회로(1730), 회로(1740), 및 회로(1750) 중 하나 이상이 회로(92)를 포함한다. 즉, 시프트 레지스터(1800), 버퍼 회로(1900), 시프트 레지스터(1810), 버퍼 회로(1910), 및 아날로그 스위치(2100) 중 하나 이상이 실리콘 기판에 활성 영역을 갖는 p채널 트랜지스터 및 활성층으로서 산화물 반도체층을 포함하는 n채널 트랜지스터를 포함하는 CMOS 회로를 포함한다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 회로(91)에 대하여 설명한다.
도 5의 (A)는 도 1의 (B)의 회로(91)와 각종 배선 사이의 접속의 자세한 사항을 도시한 것이다. 도 5의 (A)의 회로는 포토다이오드(60), 트랜지스터(52), 트랜지스터(54), 및 트랜지스터(55)를 포함한다.
포토다이오드(60)의 애노드는 배선(316)과 전기적으로 접속되고, 포토다이오드(60)의 캐소드는 트랜지스터(52)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(52)의 소스 및 드레인 중 다른 쪽은 전하 저장부(FD)와 전기적으로 접속되고, 트랜지스터(52)의 게이트는 배선(312)(TX)과 전기적으로 접속되고, 트랜지스터(54)의 소스 및 드레인 중 한쪽은 배선(314)(GND)과 전기적으로 접속되고, 트랜지스터(54)의 소스 및 드레인 중 다른 쪽은 트랜지스터(56)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(54)의 게이트는 전하 저장부(FD)와 전기적으로 접속되고, 트랜지스터(55)의 소스 및 드레인 중 한쪽은 전하 저장부(FD)와 전기적으로 접속되고, 트랜지스터(55)의 소스 및 드레인 중 다른 쪽은 배선(317)과 전기적으로 접속되고, 트랜지스터(55)의 게이트는 배선(311)(RS)과 전기적으로 접속되고, 트랜지스터(56)의 소스 및 드레인 중 다른 쪽은 배선(315)(OUT)과 전기적으로 접속되고, 트랜지스터(56)의 게이트는 배선(313)(SE)과 전기적으로 접속된다.
배선(314)에는 GND, VSS, 또는 VDD 등의 전위가 공급되어도 좋다. 여기서, 전위 또는 전압은 상대적인 값이다. 그러므로, 전위 GND는 반드시 0V라고는 할 수 없다.
포토다이오드(60)는 수광 소자이며, 화소 회로에 입사된 광량에 대응하는 전류를 생성한다. 트랜지스터(52)는 포토다이오드(60)에 의하여 수행되는 포토다이오드(60)로부터 전하 저장부(FD)로의 전하의 공급을 제어한다. 트랜지스터(54)는 전하 저장부(FD)의 전위에 대응하는 신호를 출력한다. 트랜지스터(55)는 전하 저장부(FD)의 전위를 리셋하는 동작을 실시한다. 트랜지스터(56)는 판독 시에 화소 회로의 선택을 제어하는 동작을 실시한다.
또한, 전하 저장부(FD)는 전하 유지 노드이며 포토다이오드(60)가 받는 광량에 따라 변화되는 전하를 유지한다.
또한, 트랜지스터(54)와 트랜지스터(56)는 배선(315)과 배선(314) 사이에서 직렬로 접속되기만 하면 된다. 따라서, 배선(314), 트랜지스터(54), 트랜지스터(56), 및 배선(315)은 이 차례로 배열되어도 좋고, 배선(314), 트랜지스터(56), 트랜지스터(54), 및 배선(315)은 이 차례로 배열되어도 좋다.
배선(311)(RS)은 트랜지스터(55)를 제어하기 위한 신호선이다. 배선(312)(TX)은 트랜지스터(52)를 제어하기 위한 신호선이다. 배선(313)(SE)은 트랜지스터(56)를 제어하기 위한 신호선이다. 배선(314)(GND)은 기준 전위(예를 들어, GND)를 공급하기 위한 신호선이다. 배선(315)(OUT)은 트랜지스터(54)로부터 출력되는 신호를 판독하기 위한 신호선이다. 배선(316)은 포토다이오드(60)를 통하여 전하 저장부(FD)로부터 전하를 출력하기 위한 신호선이고 도 5의 (A)의 회로에서는 저전위선이다. 배선(317)은 전하 저장부(FD)의 전위를 리셋하기 위한 신호선이고 도 5의 (A)의 회로에서는 고전위선이다.
회로(91)는 도 5의 (B)에 도시된 구성이라도 좋다. 도 5의 (B)에 도시된 회로는 도 5의 (A)의 회로와 같은 구성요소를 포함하지만, 포토다이오드(60)의 애노드가 트랜지스터(52)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 포토다이오드(60)의 캐소드가 배선(316)과 전기적으로 접속되는 점에서 상기 회로와 상이하다.
다음에, 도 5의 (A) 및 (B)에 도시된 구성요소의 구조에 대하여 설명한다.
포토다이오드(60)로서는, 예를 들어, pn 접합 또는 pin 접합의 실리콘 기판을 사용하여 형성된 소자를 사용할 수 있다.
트랜지스터(52), 트랜지스터(54), 트랜지스터(55), 및 트랜지스터(56)를 형성하기 위해서는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등의 실리콘 반도체를 사용할 수 있지만, 이들 트랜지스터를 형성하기 위하여 산화물 반도체를 사용하는 것이 바람직하다. 채널 형성 영역이 산화물 반도체로 형성된 트랜지스터는 오프 전류가 매우 낮다.
특히, 전하 저장부(FD)에 접속되는 트랜지스터(52) 및 트랜지스터(55)의 누설 전류가 크면, 전하 저장부(FD)에 축적된 전하가 충분히 오랫동안 유지될 수 없다. 트랜지스터(52) 및 트랜지스터(55)에 산화물 반도체를 사용함으로써, 전하 저장부(FD)로부터 전하가 원하지 않게 출력되는 것이 방지된다.
트랜지스터(54) 및 트랜지스터(56)는 누설 전류가 크면, 배선(314) 또는 배선(315)에서 전하의 원하지 않는 출력이 일어날 수도 있기 때문에, 이들 트랜지스터로서 채널 형성 영역이 산화물 반도체로 형성된 트랜지스터를 사용하는 것이 바람직하다.
도 5의 (A)의 회로의 동작예에 대하여, 도 6의 (A)에 나타낸 타이밍 차트를 사용하여 설명한다.
도 6의 (A)에서는, 단순화를 위하여, 각 배선의 전위를 2레벨 사이에서 변화되는 신호로 나타낸다. 다만, 각 전위는 아날로그 신호이기 때문에, 실제로는 2레벨에 한정되지 않고 상황에 따라 다양한 레벨을 가질 수 있다. 도면에서, 신호(701)는 배선(311)(RS)의 전위에 상당하고, 신호(702)는 배선(312)(TX)의 전위, 신호(703)는 배선(313)(SE)의 전위, 신호(704)는 전하 저장부(FD)의 전위, 신호(705)는 배선(315)(OUT)의 전위에 각각 상당한다. 또한, 배선(316)의 전위는 항상 low 레벨이고, 배선(317)의 전위는 항상 high 레벨이다.
시각 A에 배선(311)의 전위(신호(701))는 high 레벨이고, 배선(312)의 전위(신호(702))는 high 레벨이기 때문에, 전하 저장부(FD)의 전위(신호(704))는 배선(317)의 전위(high 레벨)로 초기화되어, 리셋 동작이 시작된다. 또한, 배선(315)의 전위(신호(705))는 high 레벨로 프리차지된다.
시각 B에 배선(311)의 전위(신호(701))가 low 레벨로 설정됨으로써, 리셋 동작이 종료되어, 축적 동작이 시작된다. 여기서, 포토다이오드(60)에 역방향 바이어스가 인가되기 때문에, 역방향 전류로 인하여 전하 저장부(FD)의 전위(신호(704))가 저하되기 시작한다. 포토다이오드(60)에 대한 광의 조사는 역방향 전류를 증대시키기 때문에, 조사되는 광량에 따라 전하 저장부(FD)의 전위(신호(704))의 저하 속도가 변화된다. 바꿔 말하면, 포토다이오드(60)에 방출되는 광량에 따라 트랜지스터(54)의 소스와 드레인 사이의 채널 저항이 변화된다.
시각 C에 배선(312)의 전위(신호(702))가 low 레벨로 설정되어, 축적 동작이 종료됨으로써, 전하 저장부(FD)의 전위(신호(704))가 일정하게 된다. 여기서, 축적 동작 중에 포토다이오드(60)에 의하여 생성된 전하량에 의하여 상기 전위가 결정된다. 즉, 상기 전위는 포토다이오드(60)에 방출된 광량에 따라 변화된다. 또한, 트랜지스터(52) 및 트랜지스터(55)의 각각은, 산화물 반도체층으로 형성된 채널 형성 영역을 포함하는 트랜지스터이며, 오프 전류가 매우 작은 트랜지스터로 구성되기 때문에, 그 다음의 선택 동작(판독 동작)이 수행될 때까지 전하 저장부(FD)의 전위를 일정하게 유지할 수 있다.
또한, 배선(312)의 전위(신호(702))가 low 레벨로 설정될 때, 배선(312)과 전하 저장부(FD) 사이의 기생 용량으로 인하여 전하 저장부(FD)의 전위가 변화될 가능성이 있다. 이 전위 변화가 큰 경우에는, 축적 동작 중에 포토다이오드(60)에 의하여 생성된 전하량을 정확하게 얻을 수 없다. 상기 전위의 변화량을 저감하기 위한 효과적인 대책 예에는, 트랜지스터(52)의 게이트와 소스 사이(또는 게이트와 드레인 사이)의 용량을 저감, 트랜지스터(54)의 게이트 용량을 증대, 및 전하 저장부(FD)와 접속시키기 위한 용량 커패시터의 제공이 포함된다. 또한, 본 실시형태에서는, 이들 대책을 채용함으로써 상기 전위의 변화를 무시할 수 있다.
시각 D에, 배선(313)의 전위(신호(703))가 high 레벨로 설정되어, 트랜지스터(56)가 온 상태가 됨으로써, 선택 동작이 시작되고, 배선(314)과 배선(315)은 트랜지스터(54)와 트랜지스터(56)를 통하여 서로 전기적으로 접속된다. 또한, 배선(315)의 전위(신호(705))는 저하되기 시작한다. 또한, 배선(315)의 프리차지는 시각 D 이전에 종료된다. 여기서, 배선(315)의 전위(신호(705))가 저하되는 속도는 트랜지스터(54)의 소스와 드레인 사이의 전류에 의존한다. 즉, 배선(315)의 전위(신호(705))는 축적 동작 중에 포토다이오드(60)에 방출되는 광량에 따라 변화된다.
시각 E에, 배선(313)의 전위(신호(703))가 low 레벨로 설정되어, 트랜지스터(56)가 오프 상태가 됨으로써, 선택 동작이 종료되고, 배선(315)의 전위(신호(705))가 일정한 값이 된다. 여기서, 일정한 값은 포토다이오드(60)에 방출된 광량에 따라 변화된다. 따라서, 배선(315)의 전위를 측정함으로써, 축적 동작 중에 포토다이오드(60)에 방출된 광량을 결정할 수 있다.
구체적으로는, 포토다이오드(60)에 강한 광이 조사되면, 전하 저장부(FD)의 전위, 즉 트랜지스터(54)의 게이트 전압은 낮다. 그러므로 트랜지스터(54)의 소스와 드레인 사이를 흐르는 전류가 작게 되어, 결과적으로 배선(315)의 전위(신호(705))는 서서히 낮아진다. 따라서, 비교적 높은 전위를 배선(315)으로부터 판독할 수 있다.
한편, 포토다이오드(60)에 약한 광이 조사되면, 전하 저장부(FD)의 전위, 즉 트랜지스터(54)의 게이트 전압은 높다. 그러므로 트랜지스터(54)의 소스와 드레인 사이를 흐르는 전류가 크게 되어, 결과적으로 배선(315)의 전위(신호(705))는 급속히 저하된다. 따라서, 비교적 낮은 전위를 배선(315)으로부터 판독할 수 있다.
다음에 도 5의 (B)에 도시된 회로의 동작 예에 대하여 도 6의 (B)의 타이밍 차트를 참조하여 설명한다. 또한, 배선(316)은 항상 high 레벨이고, 배선(317)의 전위는 항상 low 레벨이다.
시각 A에, 배선(311)의 전위(신호(701))가 high 레벨이고, 배선(312)의 전위(신호(702))가 high 레벨이기 때문에, 전하 저장부(FD)의 전위(신호(704))는 배선(317)의 전위(low 레벨)로 초기화되어, 리셋 동작이 시작된다. 또한, 배선(315)의 전위(신호(705))는 high 레벨로 프리차지된다.
시각 B에, 배선(311)의 전위(신호(701))가 low 레벨로 설정됨으로써 리셋 동작이 종료되어, 축적 동작이 시작된다. 여기서, 포토다이오드(60)에는 역방향 바이어스가 인가됨으로써, 역방향 전류로 인하여 전하 저장부(FD)의 전위(신호(704))가 상승되기 시작한다.
시각 C 이후의 동작에 대해서는 도 6의 (A)의 타이밍 차트의 설명을 참조할 수 있다. 시각 E에 배선(315)의 전위를 측정함으로써, 축적 동작 중에 포토다이오드(60)에 방출된 광량을 결정할 수 있다.
회로(91)는 도 7의 (A) 및 (B)에 도시된 어느 구성을 가져도 좋다.
도 7의 (A)의 회로의 구성은 도 5의 (A)의 회로의 구성과, 트랜지스터(55), 배선(316), 및 배선(317)이 제공되지 않고, 배선(311)(RS)이 포토다이오드(60)의 애노드와 전기적으로 접속된다는 점에서 다르다. 다른 구조는 도 5의 (A)의 구조와 마찬가지이다.
도 7의 (B)의 회로는 도 7의 (A)에 도시된 회로와 같은 구성요소를 포함하지만, 포토다이오드(60)의 애노드가 트랜지스터(52)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 포토다이오드(60)의 캐소드가 배선(311)(RS)과 전기적으로 접속되는 점이 상기 회로와 상이하다.
도 5의 (A)의 회로와 같이, 도 7의 (A)의 회로는 도 6의 (A)에 나타낸 타이밍 차트에 따라 동작할 수 있다.
시각 A에, 배선(311)의 전위(신호(701))가 high 레벨로 설정되고 배선(312)의 전위(신호(702))가 high 레벨로 설정됨으로써, 포토다이오드(60)에 순방향 바이어스가 인가되어 전하 저장부(FD)의 전위(신호(704))는 high 레벨로 설정된다. 바꿔 말하면, 전하 저장부(FD)의 전위는 배선(311)(RS)의 전위(high 레벨)로 초기화되어 리셋 상태가 된다. 상술한 것이 리셋 동작의 시작이다. 또한, 배선(315)의 전위(신호(705))는 high 레벨로 프리차지된다.
시각 B에, 배선(311)의 전위(신호(701))가 low 레벨로 설정됨으로써, 리셋 동작이 종료되어, 축적 동작이 시작된다. 여기서, 포토다이오드(60)에는 역방향 바이어스가 인가됨으로써, 역방향 전류로 인하여 전하 저장부(FD)의 전위(신호(704))가 저하되기 시작한다.
시각 C 이후의 동작에 대해서는 도 5의 (A)의 회로 구성의 설명을 참조할 수 있다. 시각 E에 배선(315)의 전위를 측정함으로써, 축적 동작 중에 포토다이오드(60)에 방출된 광량을 결정할 수 있다.
도 7의 (B)의 회로는 도 6의 (C)의 타이밍 차트에 따라 동작할 수 있다.
시각 A에, 배선(311)의 전위(신호(701))가 low 레벨로 설정되고 배선(312)의 전위(신호(702))가 high 레벨로 설정됨으로써, 포토다이오드(60)에 순방향 바이어스가 인가되어 전하 저장부(FD)의 전위(신호(704))는 low 레벨로 설정되어 리셋 상태가 된다. 상술한 것이 리셋 동작의 시작이다. 또한, 배선(315)의 전위(신호(705))는 high 레벨로 프리차지된다.
시각 B에, 배선(311)의 전위(신호(701))가 high 레벨로 설정됨으로써, 리셋 동작이 종료되어, 축적 동작이 시작된다. 여기서, 포토다이오드(60)에는 역방향 바이어스가 인가됨으로써, 역방향 전류로 인하여 전하 저장부(FD)의 전위(신호(704))가 상승되기 시작한다.
시각 C 이후의 동작에 대해서는 도 5의 (A)의 회로 구성의 설명을 참조할 수 있다. 시각 E에 배선(315)의 전위를 측정함으로써, 축적 동작 중에 포토다이오드(60)에 방출된 광량을 결정할 수 있다.
또한, 도 5의 (A) 및 (B) 및 도 7의 (A) 및 (B)는 트랜지스터(52)가 제공되는 예를 나타낸 것이지만, 본 발명의 일 실시형태는 이에 한정되지 않는다. 도 8의 (A) 및 (B)에 나타낸 바와 같이, 트랜지스터(52)를 생략하여도 좋다.
도 9의 (A) 및 (B)에 도시된 바와 같이, 회로(91)의 트랜지스터(52), 트랜지스터(54), 및 트랜지스터(56)의 각각은 백 게이트를 가져도 좋다. 도 9의 (A)는 백 게이트에 정전위(constant potential)를 인가하는 구성을 도시한 것이며, 문턱 전압을 제어할 수 있다. 도 9의 (B)는 각 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성을 도시한 것이며, 온 전류를 증가시킬 수 있다. 도 9의 (A)에서는 백 게이트가 배선(314)(GND)과 전기적으로 접속되어 있지만, 정전위가 공급되는 다른 배선과 전기적으로 접속되어도 좋다. 또한, 도 9의 (A) 및 (B)의 각각은 도 7의 (A)의 회로의 트랜지스터에 백 게이트가 제공되는 예를 도시한 것이지만, 도 5의 (A) 및 (B), 도 7의 (B), 및 도 8의 (A) 및 (B)의 회로가 같은 구성을 가져도 좋다. 또한, 하나의 회로의 트랜지스터에서, 프런트 게이트와 백 게이트에 같은 전위가 인가되는 구성, 백 게이트에 정전위가 인가되는 구성, 및 백 게이트가 제공되지 않는 구성이 필요에 따라 임의적으로 조합되어도 좋다.
또한, 회로 예에서, 배선(315)(OUT)에는 도 10의 (A), (B), 또는 (C)에 도시된 적분 회로가 접속되어도 좋다. 상기 회로는 판독 신호의 S/N비를 높일 수 있고, 이에 의하여 더 미약한 광을 검출할 수 있으며, 즉 촬상 장치의 감도를 높일 수 있다.
도 10의 (A)는 연산 증폭 회로(OP 앰프라고도 함)를 사용한 적분 회로를 도시한 것이다. 연산 증폭 회로의 반전 입력 단자는 저항 R를 통하여 배선(315)(OUT)과 접속된다. 연산 증폭 회로의 비반전 입력 단자는 접지된다. 연산 증폭 회로의 출력 단자는 커패시터 C를 통하여 연산 증폭 회로의 반전 입력 단자와 접속된다.
도 10의 (B)는 도 10의 (A)와 상이한 구조를 갖는 연산 증폭 회로를 사용한 적분 회로다. 연산 증폭 회로의 반전 입력 단자는 저항 소자 R과 커패시터 C1을 통하여 배선(315)(OUT)에 접속된다. 연산 증폭 회로의 비반전 입력 단자는 접지된다. 연산 증폭 회로의 출력 단자는 커패시터 C2를 통하여 연산 증폭 회로의 반전 입력 단자와 접속된다.
도 10의 (C)는 도 10의 (A) 및 (B)와 상이한 구조를 갖는 연산 증폭 회로를 사용한 적분 회로이다. 연산 증폭 회로의 비반전 입력 단자는 저항(R)을 통하여 배선(315)(OUT)에 접속된다. 연산 증폭 회로의 출력 단자는 연산 증폭 회로의 반전 입력 단자와 접속된다. 저항 R와 커패시터 C는 CR 적분 회로를 구성한다. 또한, 연산 증폭 회로는 유니티 게인 버퍼(unity gain buffer)이다.
본 실시형태는 다른 실시형태에 기재된 어느 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 전하 저장부(FD)의 전위를 초기화시키기 위한 트랜지스터, 전하 저장부(FD)의 전위에 대응하는 신호를 출력하기 위한 트랜지스터, 및 다양한 배선(신호선)을 화소(복수의 회로(91)) 사이에서 공유하는 경우의 회로 구성에 대하여 설명한다.
도 11에 나타낸 화소 회로에서는, 도 5의 (A)에 나타낸 회로와 마찬가지로, 트랜지스터(52)(전송 트랜지스터로서 기능), 트랜지스터(54)(증폭 트랜지스터로서 기능), 트랜지스터(55)(리셋 트랜지스터로서 기능), 트랜지스터(56)(선택 트랜지스터로서 기능), 및 포토다이오드(60)가 각 화소에 제공된다. 또한, 기본 구성은 다음과 같다. 배선(311)(리셋 스위치선으로서 기능), 배선(312)(전송 스위치선으로서 기능), 배선(313)(선택 스위치선으로서 기능), 및 배선(314)(고전위선으로서 기능), 및 배선(315)(출력선으로서 기능)이 상기 화소 회로와 전기적으로 접속된다.
도 5의 (A)에 나타낸 회로에서는 배선(314)이 GND에 대응하고, 배선(317)이 고전위선에 대응하지만, 도 11의 화소 회로에서는 배선(314)이 고전위선(예를 들어, VDD)에 대응하고, 트랜지스터(56)의 소스 및 드레인 중 다른 쪽이 배선(314)에 접속되기 때문에, 배선(317)이 제공되지 않는다. 또한, 배선(315)(OUT)은 저전위로 리셋된다.
제 1 라인의 화소 회로와 제 2 라인의 화소 회로 사이에서는 배선(314), 배선(315), 및 배선(316)을 공유할 수 있고, 또한 동작 모드에 따라 화소 회로 사이에서 배선(311)을 공유할 수도 있다.
도 12는, 수직 방향으로 인접된 4화소 사이에서 트랜지스터(54), 트랜지스터(55), 트랜지스터(56), 및 배선(311)을 공유하는 4화소의 수직 방향 공유형 구성(longitudinal-sharing-type configuration)을 나타낸 것이다. 트랜지스터 및 배선의 수를 삭감함으로써 화소 면적이 축소되는 것으로 인하여 회로의 미세화가 가능하고 생산 수율을 향상시킬 수 있다. 세로 방향으로 인접된 4화소의 각각에서 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(55)의 소스 및 드레인 중 한쪽, 및 트랜지스터(54)의 게이트가 전하 저장부(FD)와 전기적으로 접속된다. 모든 화소의 트랜지스터(52)가 순차적으로 동작하고, 축적 동작과 판독 동작이 반복됨으로써, 모든 화소로부터 데이터를 얻을 수 있다.
도 13은, 수평 및 수직 방향으로 인접된 4개의 화소 사이에서 트랜지스터(54), 트랜지스터(55), 트랜지스터(56), 및 배선(311)을 공유하는 4화소의 수직 수평 공유형 구성(lateral-longitudinal-sharing-type configuration)을 나타낸 것이다. 수직 방향으로 배치된 4화소의 구성과 마찬가지로, 트랜지스터 및 배선의 수를 삭감함으로써 화소 면적이 축소되는 것으로 인하여 회로의 미세화가 가능하고 생산 수율을 향상시킬 수 있다. 수평 및 수직 방향으로 인접된 4화소의 각각에서 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(55)의 소스 및 드레인 중 한쪽, 및 트랜지스터(54)의 게이트가 전하 저장부(FD)와 전기적으로 접속된다. 모든 화소의 트랜지스터(52)가 순차적으로 동작하고 축적 동작과 판독 동작이 반복됨으로써 모든 화소로부터 데이터를 얻을 수 있다.
도 14는 수평 및 수직 방향으로 서로 인접된 4화소 사이에서 트랜지스터(54), 트랜지스터(55), 트랜지스터(56), 배선(311), 및 배선(312)을 공유하는 전송 스위치선 공유 구성을 나타낸 것이다. 이 구성은 4화소 사이에서 전송 스위치선(배선(312))이 공유되는 수직 및 수평 방향으로 배치된 4화소의 구성에 대응한다. 수평 및 수직 방향으로 서로 인접된 4개의 화소의 각각(제 1 행에서는, 수평 방향으로 서로 인접된 2화소)에서 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(55)의 소스 및 드레인 중 한쪽, 및 트랜지스터(54)의 게이트가 전하 저장부(FD)와 전기적으로 접속된다. 이 회로 구성에서는, 수직 방향으로 위치하는 2개의 전송 트랜지스터(트랜지스터(52)) 사이에서 전송 스위치선(배선(312))을 공유함으로써, 수평 방향 및 수직 방향으로 동시에 동작하는 트랜지스터가 제공된다.
또한, 상기 화소들 사이에서 트랜지스터 및 신호선을 공유하는 구성과 다르지만, 복수의 포토다이오드를 포함하는 화소 회로의 구성을 채용하여도 좋다.
예를 들어, 도 15의 회로에 나타낸 바와 같이, 배선(316)과, 트랜지스터(52)의 소스 및 드레인 중 한쪽 사이에 포토다이오드(60a), 포토다이오드(60b), 포토다이오드(60c), 트랜지스터(58a), 트랜지스터(58b), 및 트랜지스터(58c) 등을 제공한다. 트랜지스터(58a), 트랜지스터(58b), 및 트랜지스터(58c)의 각각은 접속되는 포토다이오드를 선택하기 위한 스위치로서 기능한다. 또한, 포토다이오드, 및 스위치로서 기능하는 트랜지스터의 수에 한정은 없다.
예를 들어, 포토다이오드(60a), 포토다이오드(60b), 및 포토다이오드(60c)와 같이, 조도에 대한 감도가 상이한 포토다이오드를 사용할 수 있고, 저조도로부터 고조도까지 각 환경 하의 촬상에 잘 맞는 것이 선택된다. 예를 들어, 고조도용 포토다이오드로서는 조도에 대한 출력이 선형성을 갖도록 조광 필터(dimming filter)와 조합된 포토다이오드를 사용할 수 있다. 또한, 복수의 포토다이오드가 동시에 동작하여도 좋다.
또는, 포토다이오드(60a), 포토다이오드(60b), 및 포토다이오드(60c)와 같이, 파장에 대한 감도가 상이한 포토다이오드를 사용할 수 있고, 자외선으로부터 원적외선까지 각 파장의 촬상에 잘 맞는 것이 선택된다. 예를 들어, 목표의 파장 영역을 갖는 광을 투과하는 필터와 포토다이오드의 조합에 의하여, 자외광을 이용한 촬상, 가시광을 이용한 촬상, 적외광을 이용한 촬상 등을 선택적으로 수행할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 화소 회로의 구동 방법의 일례에 대하여 설명한다.
실시형태 2에 기재된 바와 같이, 화소 회로의 동작은 리셋 동작, 축적 동작, 및 선택 동작의 반복이다. 화소 매트릭스 전체가 제어되는 촬상 모드로서는 글로벌 셔터 방식 및 롤링 셔터 방식이 알려져 있다.
도 16의 (A)는 글로벌 셔터 방식에서의 타이밍 차트를 나타낸 것이다. 도 16의 (A)는 매트릭스 형태로 도 5의 (A)에 도시된 복수의 화소 회로가 배치되는 촬상 장치의 동작을 나타낸 것이다. 구체적으로는, 도 16의 (A)는 제 1 행~제 n 행(n은 3 이상의 자연수)의 화소 회로의 동작을 나타낸 것이다. 동작을 위한 이하의 설명은 도 5의 (B), 도 7의 (A) 및 (B), 및 도 8의 (A) 및 (B)의 회로 중 어느 것에 적용할 수 있다.
도 16의 (A)에서, 신호(501), 신호(502), 및 신호(503)는 각각 제 1 행, 제 2 행, 및 제 n 행의 화소 회로에 접속된 배선(311)(RS)에 입력된다. 신호(504), 신호(505), 및 신호(506)는 각각 제 1 행, 제 2 행, 및 제 n 행의 화소 회로에 접속된 배선(312)(TX)에 입력된다. 신호(507), 신호(508), 및 신호(509)는 각각 제 1 행, 제 2 행, 및 제 n 행의 화소 회로에 접속된 배선(313)(SE)에 입력된다.
기간(510)은 한 번의 촬상에 필요한 기간이다. 기간(511)에서는 각 행의 화소 회로가 리셋 동작을 동시에 수행한다. 기간(520)에서는 각 행의 화소 회로가 축적 동작을 동시에 수행한다. 또한, 선택 동작은 각 행의 화소 회로에서 순차적으로 수행된다. 예를 들어, 기간(531)에서는, 제 1 행의 화소 회로에서 선택 동작이 수행된다. 상술한 바와 같이, 글로벌 셔터 방식에서는, 모든 화소 회로에서 실질적으로 동시에 리셋 동작이 수행되고, 모든 화소 회로에서 실질적으로 동시에 축적 동작이 수행되고 나서, 행마다 순차적으로 판독 동작이 수행된다.
즉, 글로벌 셔터 방식에서는, 모든 화소 회로에서 축적 동작이 실질적으로 동시에 수행되기 때문에, 각 행의 화소 회로에서 촬상의 일제히 수행된다. 따라서, 동체의 경우에도 왜곡이 적은 화상을 얻을 수 있다.
한편, 도 16의 (B)는 롤링 셔터 방식을 사용한 경우의 타이밍 차트이다. 신호(501)~신호(509)에 관해서는 도 16의 (A)의 설명을 참조할 수 있다. 기간(610)은 한 번의 촬상에 걸리는 시간이다. 기간(611), 기간(612), 및 기간(613)은 각각 제 1 행, 제 2 행, 및 제 n 행의 리셋 기간이다. 기간(621), 기간(622), 및 기간(623)은 각각 제 1 행, 제 2 행, 및 제 n 행의 축적 동작 기간이다. 기간(631)에서는, 제 1 행의 화소 회로에서 선택 동작이 수행된다. 상술한 바와 같이, 롤링 셔터 방식에서는, 축적 동작이 모든 화소 회로에서 동시에 수행되지 않고, 행마다 순차적으로 수행되기 때문에, 모든 행의 화소 회로에서 촬상이 일제히 수행되지 않는다. 따라서, 제 1 행의 촬상의 타이밍이 마지막 행의 촬상의 타이밍과 다르기 때문에, 동체의 경우에는 왜곡이 큰 화상이 얻어진다.
글로벌 셔터 방식을 수행하기 위해서는, 축적 동작 후에도 판독 동작까지 각 화소 회로 내의 전하 저장부(FD)의 전위를 오랫동안 유지할 필요가 있다. 상술한 바와 같이, 트랜지스터(52) 등에, 산화물 반도체로 형성된 채널 형성 영역을 포함하고 오프 전류가 매우 작은 트랜지스터를 사용하면, 전하 저장부(FD)의 전위를 오랫동안 유지할 수 있다. 트랜지스터(301) 등으로서 실리콘 등으로 형성된 채널 형성 영역을 포함하는 트랜지스터가 사용되는 경우에는 오프 전류가 높기 때문에 전하 저장부(FD)의 전위를 오랫동안 유지할 수 없으며, 이에 의하여 글로벌 셔터 방식을 사용하기 어렵다.
산화물 반도체로 형성된 채널 형성 영역을 포함하는 트랜지스터를 화소 회로에 사용함으로써 글로벌 셔터 방식을 쉽게 수행할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 실시형태에 사용할 수 있는 산화물 반도체를 포함하는 트랜지스터에 대하여 도면을 참조하여 설명한다.
도 17의 (A) 및 (B)는 본 발명의 일 실시형태의 트랜지스터(101)를 도시한 상면도 및 단면도이다. 도 17의 (A)는 상면도이고, 도 17의 (A) 중 일점쇄선 B1-B2의 방향의 단면을 도 17의 (B)에 도시하였다. 도 17의 (A) 중 일점쇄선 B3-B4의 방향의 단면을 도 23의 (A)에 도시하였다. 도면에서는, 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 B1-B2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 B3-B4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(101)는, 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150); 산화물 반도체층(130), 도전층(140), 및 도전층(150)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 및 절연층(175)과 접촉되는 절연층(180)을 포함한다. 트랜지스터(101)는, 필요에 따라, 예를 들어 절연층(180)과 접촉되는 절연층(190)(평탄화막)도 포함하여도 좋다.
여기서 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은, 소스 전극층, 드레인 전극층, 게이트 절연막, 및 게이트 전극층으로서 각각 기능할 수 있다.
또한, 도 17의 (B)의 영역(231), 영역(232), 및 영역(233)은 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 각각 기능할 수 있다. 영역(231) 및 영역(232)은 도전층(140) 및 도전층(150)과 각각 접촉한다. 예를 들어, 도전층(140) 및 도전층(150)에, 산소와 결합되기 쉬운 도전 재료를 사용하면, 영역(231) 및 영역(232)의 저항을 저감시킬 수 있다.
구체적으로는, 산화물 반도체층(130)이 도전층(140) 및 도전층(150)과 접촉됨으로써 산화물 반도체층(130) 내에 산소 빈자리가 생겨, 이 산소 빈자리와, 산화물 반도체층(130) 내에 잔류 또는 외부로부터 산화물 반도체층(130)으로 확산되는 수소 사이의 상호 작용에 의하여 영역(231) 및 영역(232)을 저저항의 n형 영역으로 변화된다.
또한, 예를 들어 트랜지스터의 '소스' 및 '드레인'의 기능은 반대의 극성의 트랜지스터가 사용될 때 또는 회로 동작에서 전류의 흐름의 방향이 변화될 때에는, 가끔 서로 교체된다. 따라서, 본 명세서에서 상기 '소스' 및 '드레인'이라는 용어는 서로 교체될 수 있다. 또한, '전극층'이라는 용어는 '배선'이라는 용어로 교체될 수 있다.
도면에서는, 도전층(170)이 도전층(171) 및 도전층(172)의 2층을 포함하지만, 단층 또는 3층 이상의 적층이라도 좋다. 본 실시형태에서 설명하는 다른 트랜지스터에도 같은 것이 적용된다.
도면에서는, 도전층(140) 및 도전층(150)의 각각이 단층으로 형성되지만, 2층 이상의 적층이라도 좋다. 본 실시형태에서 설명하는 다른 트랜지스터에도 같은 것이 적용된다.
본 발명의 일 실시형태의 트랜지스터는 도 18의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 18의 (A)는 트랜지스터(102)의 상면도이다. 도 18의 (A) 중 일점쇄선 C1-C2 방향의 단면을 도 18의 (B)에 도시하였다. 도 18의 (A) 중 일점쇄선 C3-C4 방향의 단면을 도 23의 (B)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 C1-C2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 C3-C4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(102)는, 게이트 절연막으로서 기능하는 절연층(160)의 단부가 게이트 전극층으로서 기능하는 도전층(170)의 단부와 정렬되지 않는 것을 제외하고 트랜지스터(101)와 같은 구조를 갖는다. 트랜지스터(102)에서는, 도전층(140) 및 도전층(150)의 넓은 영역이 절연층(160)으로 덮이기 때문에, 도전층(140) 및 도전층(150)과, 도전층(170) 사이의 저항이 높아, 게이트 누설 전류가 낮다는 특징을 갖는다.
트랜지스터(101) 및 트랜지스터(102)는 도전층(170)이 도전층(140) 및 도전층(150)의 각각과 중첩되는 영역을 포함하는 톱 게이트 구조를 갖는다. 기생 용량을 작게 하기 위하여, 상기 영역의 채널 길이 방향으로의 폭이 3nm 이상 300nm 미만인 것이 바람직하다. 한편, 산화물 반도체층(130)에 오프 셋 영역이 형성되지 않기 때문에 온 전류가 높은 트랜지스터를 쉽게 형성할 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 19의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 19의 (A)는 트랜지스터(103)의 상면도이다. 도 19의 (A) 중 일점쇄선 D1-D2 방향의 단면을 도 19의 (B)에 도시하였다. 도 19의 (A) 중 일점쇄선 D3-D4 방향의 단면을 도 23의 (A)에 도시하였다. 도면에서는, 이해하기 쉽게 하기 위하여, 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 D1-D2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 D3-D4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(103)는, 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 포함한다. 트랜지스터(103)는, 필요에 따라, 예를 들어, 절연층(180), 도전층(140), 및 도전층(150)에 접촉되는 절연층(190)(평탄화막)도 포함하여도 좋다.
여기서, 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극층, 드레인 전극층, 게이트 절연막, 및 게이트 전극층으로서 기능할 수 있다.
도 19의 (B)의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 절연층(175)과 각각 접촉된다. 예를 들어, 절연층(175)에, 수소를 함유하는 절연 재료를 사용하면, 영역(231) 및 영역(232)의 저항을 저감시킬 수 있다.
구체적으로는, 절연층(175) 형성까지의 공정에 의하여 영역(231) 및 영역(232)에 발생된 산소 빈자리와, 절연층(175)으로부터 영역(231) 및 영역(232)으로 확산되는 수소의 상호 작용에 의하여, 영역(231) 및 영역(232)은 저저항의 n형 영역이 된다. 수소를 함유하는 절연 재료로서는, 예를 들어, 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 20의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 20의 (A)는 트랜지스터(104)의 상면도이다. 도 20의 (A) 중 일점쇄선 E1-E2 방향의 단면을 도 20의 (B)에 도시하였다. 도 20의 (A) 중 일점쇄선 E3-E4 방향의 단면을 도 23의 (A)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 E1-E2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 E3-E4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(104)는 산화물 반도체층(130)과 접촉되는 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 단부를 덮는 것을 제외하고는 트랜지스터(103)와 같은 구조를 갖는다.
도 20의 (B)에서는, 영역(331) 및 영역(334)이 소스 영역으로서 기능할 수 있고, 영역(332) 및 영역(335)이 드레인 영역으로서 기능할 수 있고, 영역(333)이 채널 형성 영역으로서 기능할 수 있다. 영역(331) 및 영역(332)의 저항은 트랜지스터(101)에서의 영역(231) 및 영역(232)과 마찬가지로 저감시킬 수 있다. 영역(334) 및 영역(335)의 저항은 트랜지스터(103)에서의 영역(231) 및 영역(232)과 마찬가지로 저감시킬 수 있다. 채널 길이 방향으로의 영역(334) 및 영역(335)의 폭이 100nm 이하, 바람직하게는 50nm 이하인 경우에는, 게이트 전계는 온 전류가 현저하게 저하되는 것을 방지하는 데에 기여하기 때문에, 상술한 바와 같은 저저항화를 반드시 수행하지 않아도 된다.
트랜지스터(103) 및 트랜지스터(104)의 각각은 도전층(170)과, 도전층(140) 및 도전층(150)의 각각이 중첩되는 영역을 포함하지 않는 자기 정렬 구조를 갖는다. 자기 정렬 구조의 트랜지스터는 게이트 전극층과 소스 및 드레인 전극층 사이의 기생 용량이 매우 작으며, 고속 동작이 요구되는 애플리케이션에 적합하다.
본 발명의 일 실시형태의 트랜지스터는 도 21의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 21의 (A)는 트랜지스터(105)의 상면도이다. 도 21의 (A) 중 일점쇄선 F1-F2 방향의 단면을 도 21의 (B)에 도시하였다. 도 21의 (A) 중 일점쇄선 F3-F4 방향의 단면을 도 23의 (A)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 F1-F2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 F3-F4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(105)는, 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151); 산화물 반도체층(130), 도전층(141), 및 도전층(151)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 트랜지스터(105)는 필요에 따라, 예를 들어 절연층(180), 도전층(142), 및 도전층(152)과 접촉되는 절연층(190)(평탄화막)도 포함하여도 좋다.
여기서, 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면에는 접촉되지 않는다.
트랜지스터(105)는, 도전층(141) 및 도전층(151)이 제공되고, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152))이 제공되는 것을 제외하고는 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 기능할 수 있고 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 기능할 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 22의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 22의 (A)는 트랜지스터(106)의 상면도이다. 도 22의 (A) 중 일점쇄선 G1-G2 방향의 단면을 도 22의 (B)에 도시하였다. 도 22의 (A) 중 일점쇄선 G3-G4 방향의 단면을 도 23의 (A)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 G1-G2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 G3-G4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(106)는, 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151); 산화물 반도체층(130)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 절연층(120), 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 도전층(170)과 접촉되는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속된 도전층(142) 및 도전층(152)을 포함한다. 트랜지스터(106)는, 필요에 따라, 예를 들어 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층(190)(평탄화막)도 포함하여도 좋다.
여기서, 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과는 접촉되지 않는다.
트랜지스터(106)는 도전층(141) 및 도전층(151)이 제공되는 것을 제외하고 트랜지스터(103)와 같은 구조를 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 기능할 수 있고 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 기능할 수 있다.
트랜지스터(105) 및 트랜지스터(106)의 구조에서는, 도전층(140) 및 도전층(150)이 절연층(120)과 접촉되지 않는다. 이 구조에 의하여, 절연층(120)에 있어서, 도전층(140) 및 도전층(150)에 의하여 산소가 추출될 가능성이 더 낮게 되어, 절연층(120)으로부터 산화물 반도체층(130)으로의 산소 공급을 촉진할 수 있다.
또한, 트랜지스터(103)에서의 영역(231) 및 영역(232), 및 트랜지스터(104) 및 트랜지스터(106)에서의 영역(334) 및 영역(335)에는 산소 빈자리를 형성하고 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 빈자리를 형성하는 불순물로서는, 예를 들어, 다음 중 하나 이상을 사용할 수 있다. 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 불소, 염소, 타이타늄, 아연, 및 탄소이다. 불순물의 첨가 방법으로서는, 플라스마 처리, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
상술한 원소가 불순물 원소로서 산화물 반도체층에 첨가되면, 산화물 반도체층 중의 금속 원소와 산소 사이의 결합이 절단되어, 산소 빈자리가 형성된다. 산화물 반도체층 내의 산소 빈자리와, 산화물 반도체층에 잔존 또는 나중에 공정에서 산화물 반도체층에 첨가된 수소 사이의 상호 작용에 의하여, 산화물 반도체층의 도전율을 높일 수 있다.
불순물 원소를 첨가함으로써, 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리의 사이트(site)에 수소가 들어가 전도대 근방에 도너 준위를 형성한다. 이 결과, 산화물 도전체를 형성할 수 있다. 여기서는 도전체가 된 산화물 반도체를 산화물 도전체라고 한다.
산화물 도전체는 축퇴 반도체이며, 전도대 단(conduction band edge)과 페르미 준위가 같거나 또는 실질적으로 같은 것으로 추정된다. 이 이유로, 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이에서 오믹 접촉이 이루어져, 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이의 접촉 저항을 저감할 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 24의 (A)~(C) 및 도 25의 (A)~(C)의 채널 길이 방향의 단면도, 및 도 26의 (A) 및 (B)의 채널 폭 방향으로의 단면도이다. 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 상기 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 또는 문턱 전압을 제어할 수 있다. 또한, 도 24의 (A)~(C) 및 도 25의 (A)~(C)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는, 예를 들어, 도전층(170)과 도전층(173)을 같은 전위로 하여 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)과는 다른 정전위를 도전층(173)에 공급하면 좋다. 도전층(170)과 도전층(173)을 같은 전위로 하기 위해서는 예를 들어, 도 26의 (B)에 도시된 바와 같이, 도전층(170)과 도전층(173)을 콘택트 홀을 통하여 전기적으로 접속시키면 좋다.
도 17의 (A) 및 (B), 도 18의 (A) 및 (B), 도 19의 (A) 및 (B), 도 20의 (A) 및 (B), 도 21의 (A) 및 (B), 및 도 22의 (A) 및 (B)에 나타낸 트랜지스터(101)~트랜지스터(106)는 산화물 반도체층(130)이 단층인 예이지만, 산화물 반도체층(130)은 적층이라도 좋다. 트랜지스터(101)~트랜지스터(106)의 산화물 반도체층(130)은 도 27의 (A)~(C) 또는 도 28의 (A)~(C)에 나타낸 산화물 반도체층(130)과 대체될 수 있다.
도 27의 (A)~(C)는 2층 구조의 산화물 반도체층(130)의 상면도 및 단면도이다. 도 27의 (A)는 상면도이다. 도 27의 (B)는 도 27의 (A) 중 일점쇄선 A1-A2 방향의 단면을 도시한 것이다. 도 27의 (C)는 도 27의 (A) 중 일점쇄선 A3-A4 방향의 단면을 도시한 것이다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다.
도 28의 (A)~(C)는 3층 구조의 산화물 반도체층(130)의 상면도 및 단면도이다. 도 28의 (A)는 상면도이다. 도 28의 (B)는 도 28의 (A) 중 일점쇄선 A1-A2 방향의 단면을 도시한 것이다. 도 28의 (C)는 도 28의 (A) 중 일점쇄선 A3-A4 방향의 단면을 도시한 것이다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서는, 예를 들어 조성이 상이한 산화물 반도체층을 사용할 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 29의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 29의 (A)는 트랜지스터(107)의 상면도이다. 도 29의 (A) 중 일점쇄선 H1-H2 방향의 단면을 도 29의 (B)에 도시하였다. 도 29의 (A) 중 일점쇄선 H3-H4 방향의 단면을 도 35의 (A)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 H1-H2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 H3-H4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(107)는, 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되며 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 적층; 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150); 상기 적층, 도전층(140), 및 도전층(150)과 접촉되는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 도전층(140), 도전층(150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 및 절연층(175)과 접촉되는 절연층(180)을 포함한다. 트랜지스터(107)는, 필요에 따라, 예를 들어, 절연층(180)과 접촉되는 절연층(190)(평탄화막)도 포함하여도 좋다.
트랜지스터(107)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하고, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하고, 및 도전층(140) 및 도전층(150)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 존재하는 것을 제외하고 트랜지스터(101)와 같은 구조를 갖는다.
본 발명의 일 실시형태의 트랜지스터는 도 30의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 30의 (A)는 트랜지스터(108)의 상면도이다. 도 30의 (A) 중 일점쇄선 I1-I2 방향의 단면을 도 30의 (B)에 도시하였다. 도 30의 (A) 중 일점쇄선 I3-I4 방향의 단면을 도 35의 (B)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 I1-I2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 I3-I4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(108)는, 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 정렬되지 않는 점에서 트랜지스터(107)와 다르다.
본 발명의 일 실시형태의 트랜지스터는 도 31의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 31의 (A)는 트랜지스터(109)의 상면도이다. 도 31의 (A) 중 일점쇄선 J1-J2 방향의 단면을 도 31의 (B)에 도시하였다. 또한, 도 31의 (A) 중 일점쇄선 J3-J4 방향의 단면을 도 35의 (A)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 J1-J2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 J3-J4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(109)는, 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되며 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 적층; 상기 적층과 접촉되는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 포함한다. 트랜지스터(109)는, 필요에 따라, 예를 들어, 절연층(180), 도전층(140), 및 도전층(150)과 접촉되는 절연층(190)(평탄화막)도 포함하여도 좋다.
트랜지스터(109)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하고, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 것을 제외하고 트랜지스터(103)와 같은 구조를 갖는다.
본 발명의 일 실시형태의 트랜지스터는 도 32의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 32의 (A)는 트랜지스터(110)의 상면도이다. 도 32의 (A) 중 일점쇄선 K1-K2 방향의 단면을 도 32의 (B)에 도시하였다. 도 32의 (A) 중 일점쇄선 K3-K4 방향의 단면을 도 35의 (A)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 K1-K2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 K3-K4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(110)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하고, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 것을 제외하고 트랜지스터(104)와 같은 구조를 갖는다.
본 발명의 일 실시형태의 트랜지스터는 도 33의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 33의 (A)는 트랜지스터(111)의 상면도이다. 도 33의 (A) 중 일점쇄선 L1-L2 방향의 단면을 도 33의 (B)에 도시하였다. 도 33의 (A) 중 일점쇄선 L3-L4 방향의 단면을 도 35의 (A)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 L1-L2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 L3-L4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(111)는, 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되며 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 적층; 상기 적층과 전기적으로 접속되는 도전층(141) 및 도전층(151); 상기 적층, 도전층(141), 및 도전층(151)과 접촉되는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 상기 적층, 도전층(141), 도전층(151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141)과 전기적으로 접속되는 도전층(142) 및 도전층(151)과 전기적으로 접속되는 도전층(152)을 포함한다. 트랜지스터(111)는, 필요에 따라, 예를 들어, 절연층(180), 도전층(142), 및 도전층(152)과 접촉되는 절연층(190)(평탄화막)도 포함하여도 좋다.
트랜지스터(111)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하고, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하고, 도전층(141) 및 도전층(151)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 존재하는 것을 제외하고 트랜지스터(105)와 같은 구조를 갖는다.
본 발명의 일 실시형태의 트랜지스터는 도 34의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 34의 (A)는 트랜지스터(112)의 상면도이다. 도 34의 (A) 중 일점쇄선 M1-M2 방향의 단면을 도 34의 (B)에 도시하였다. 도 34의 (A) 중 일점쇄선 M3-M4 방향의 단면을 도 35의 (A)에 도시하였다. 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다. 일점쇄선 M1-M2 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 M3-M4 방향을 채널 폭 방향이라고 하여도 좋다.
트랜지스터(112)는, 영역(331), 영역(332), 영역(334), 및 영역(335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하고, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 것을 제외하고 트랜지스터(106)와 같은 구조를 갖는다.
본 발명의 일 실시형태의 트랜지스터는 도 36의 (A)~(C) 및 도 37의 (A)~(C)에 도시된 채널 길이 방향의 단면도, 및 도 38의 (A) 및 (B)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 상기 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 또는 문턱 전압을 제어할 수 있다. 또한, 도 36의 (A)~(C) 및 도 37의 (A)~(C)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭은 도전층(170)의 폭보다 짧아도 좋다.
또한, 본 발명의 일 실시형태의 트랜지스터에서의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)은 도 39의 (A) 및 (B)의 상면도(산화물 반도체층(130), 도전층(140), 및 도전층(150)만을 나타탬)에 나타낸 바와 같이 도전층(140) 및 도전층(150)의 폭(WSD)이 산화물 반도체층(130)의 폭(WOS)보다 길어도 좋고 짧아도 좋다. WOS≥WSD(WSD는 WOS 이하)가 만족되면, 게이트 전계가 산화물 반도체층(130) 전체에 인가되기 쉬워져 트랜지스터의 전기 특성이 향상될 수 있다.
본 발명의 일 실시형태의 트랜지스터(트랜지스터(101)~트랜지스터(112))에서, 게이트 전극층으로서 기능하는 도전층(170)은 게이트 절연막으로서 기능하는 절연층(160)을 개재하여 채널 폭 방향으로 산화물 반도체층(130)을 전기적으로 둘러싼다. 이 구조에 의하여 온 전류를 높일 수 있다. 이러한 트랜지스터 구조를 surrounded channel(s-channel) 구조라고 한다.
산화물 반도체층(130b) 및 산화물 반도체층(130c)을 포함하는 트랜지스터, 및 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 포함하는 트랜지스터에서는, 산화물 반도체층(130)을 형성하는 2층 또는 3층의 적절한 재료를 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐르기 때문에, 계면 산란의 영향을 받기 어려워, 높은 온 전류로 이어진다. 또한, 산화물 반도체층(130b)의 두께를 두껍게 하면, 온 전류를 향상시킬 수 있다. 예를 들어, 산화물 반도체층(130b)의 두께는 100nm~200nm이라도 좋다.
상술한 구조 중 어느 구조를 갖는 트랜지스터를 사용한 반도체 장치는 양호한 전기 특성을 가질 수 있다.
또한, 본 명세서에서 채널 길이란, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 가리킨다. 한 트랜지스터에서, 모든 영역의 채널 길이가 반드시 같은 값이 되지 않아도 된다. 바꿔 말하면, 한 트랜지스터의 채널 길이는 한 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이는, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보는 부분의 길이를 가리킨다. 한 트랜지스터에서, 모든 영역의 채널 폭이 반드시 같은 값이 되지 않아도 된다. 바꿔 말하면, 한 트랜지스터의 채널 폭이 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하에서 실효적인 채널 폭이라고 함)이, 트랜지스터의 상면도에 나타내어진 채널 폭(이하에서 외관상 채널 폭이라고 함)과 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 나타내어진 외관상 채널 폭보다 커서, 이의 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는, 반도체 상면에 형성되는 채널 영역의 비율보다 반도체 측면에 형성되는 채널 영역의 비율이 높은 경우가 있다. 이 경우에는, 실제로 채널이 형성될 때 얻어지는 실효적인 채널 폭이, 상면도에 나타내어진 외관상 채널 폭보다 크다.
입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정 조건으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 알 수 없는 경우에는, 실효적인 채널 폭을 정확히 측정하기 어렵다.
그러므로, 본 명세서에서는, 트랜지스터의 상면도에서, 반도체와 게이트 전극이 서로 중첩되는 영역에서의 소스와 드레인이 마주 보는 부분의 길이인 외관상 채널 폭을 'SCW(surrounded channel width)'라고 하는 경우가 있다. 또한, 본 명세서에서는, 단순히 '채널 폭'이라는 용어를 사용한 경우에는, SCW 및 외관상 채널 폭을 의미하여도 좋다. 또는, 본 명세서에서는, 단순히 '채널 폭'이라는 용어를 사용한 경우에는, 실효적인 채널 폭을 의미하여도 좋다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭, SCW 등은 단면 TEM 이미지 등을 얻고 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 또는 채널 폭당 전류값 등을 계산에 의하여 얻는 경우, 계산에 SCW를 사용하여도 좋다. 이 경우에는 계산에 실효적인 채널 폭을 사용하는 경우의 값과 다른 값이 얻어질 수 있다.
본 실시형태는 본 명세서에 기재되는 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 5에 기재된 트랜지스터의 구성요소에 대하여 자세히 설명한다.
기판(115)은 트랜지스터 및 포토다이오드가 제공된 실리콘 기판; 및 상기 실리콘 기판 위에 제공된 절연층, 배선, 및 콘택트 플러그를 포함한다. 기판(115)은 도 1의 (A)의 제 1 층(1100) 및 제 2 층(1200)에 상당한다. 또한, 실리콘 기판을 사용하여 p채널 트랜지스터만을 형성하기 때문에, n-형 도전형의 실리콘 기판을 사용하는 것이 바람직하다. n-형 또는 i형 실리콘층을 포함하는 SOI 기판을 사용하는 것도 가능하다. 트랜지스터가 형성되는 상기 실리콘 기판의 면은 (110)면 방위를 갖는 것이 바람직하다. (110)면에 p채널 트랜지스터를 형성함으로써 이동도를 높일 수 있다.
절연층(120)은 기판(115)으로부터 불순물이 확산되는 것을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능을 가질 수 있다. 이 이유로, 절연층(120)은 산소를 함유하는 절연막인 것이 바람직하며, 화학량론적 조성에서의 산소를 초과하는 산소를 함유하는 절연막인 것이 더 바람직하다. 예를 들어, 절연막(120)은 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하가 되도록 수행되는 열 탈착 분광법(TDS)의 분석에서, 산소 원자로 환산되었을 때의 산소의 방출량이 1.0×1019atoms/cm3 이상인 막이다. 기판(115)이, 다른 디바이스가 제공된 기판인 경우, 절연층(120)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는, 절연막(120)이 평탄한 표면을 가지도록 화학적 기계적 연마(CMP) 처리 등의 평탄화 처리가 실시되는 것이 바람직하다.
예를 들어, 절연층(120)은, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성할 수 있다. 절연층(120)은 상술한 재료 중 어느 것의 적층이라도 좋다.
본 실시형태에서는, 주로 트랜지스터의 산화물 반도체층(130)이, 절연층(120) 측으로부터 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 이 차례로 적층된 3층 구조를 갖는 경우에 대하여 자세히 설명한다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 상기 산화물 반도체층(130b)에 상당하는 층을 사용한다.
산화물 반도체층(130)이 2층 구조를 갖는 경우에는, 산화물 반도체층(130b)에 상당하는 층과 산화물 반도체층(130c)에 상당하는 층을 절연층(120) 측으로부터 이 차례로 적층한 적층을 사용한다. 이러한 구성의 경우, 산화물 반도체층(130b)과 산화물 반도체층(130c)을 서로 교체할 수 있다.
산화물 반도체층(130)이 4층 이상의 구조를 갖는 경우에는, 예를 들어, 본 실시형태에서 설명하는 3층 구조의 산화물 반도체층(130) 위에 또 다른 산화물 반도체층을 적층하는 구조 또는 상기 3층 구조에서의 계면 중 어느 하나에 또 다른 산화물 반도체층이 삽입되는 구조를 적용할 수 있다.
예를 들어, 산화물 반도체층(130b)에는 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 전자 친화력(진공 준위와 전도대 하단 사이의 에너지)이 큰 산화물 반도체를 사용한다. 전자 친화력은 진공 준위와 가전자대 상단 사이의 에너지 차이(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단 사이의 에너지 차이(에너지 갭)를 뺌으로써 얻을 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)의 각각은 산화물 반도체층(130b)에 함유되는 금속 원소 중 1종류 이상을 함유한다. 예를 들어, 전도대 하단이 산화물 반도체층(130b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 그리고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 더 가까운 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
이러한 구조에서, 도전층(170)에 전계가 인가되면, 산화물 반도체층(130) 중 전도대 하단이 가장 낮은 산화물 반도체층(130b)에 채널이 형성된다.
또한, 산화물 반도체층(130a)은 산화물 반도체층(130b)에 함유되는 금속 원소 중 1종류 이상을 함유하기 때문에, 산화물 반도체층(130b)이 절연층(120)과 접촉된다고 가정한 경우의 산화물 반도체층(130b)과 절연층(120) 사이의 계면에 비하여, 산화물 반도체층(130b)과 산화물 반도체층(130a) 사이의 계면에는 계면 준위가 형성되기 어렵다. 이 계면 준위는 때때로 채널을 형성하기 때문에, 트랜지스터의 문턱 전압이 변동되는 경우가 있다. 따라서, 산화물 반도체층(130a)에 의하여, 문턱 전압 등, 트랜지스터의 전기 특성의 편차를 저감할 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(130c)은 산화물 반도체층(130b)에 함유되는 금속 원소 중 1종류 이상을 함유하기 때문에, 산화물 반도체층(130b)이 게이트 절연막과 접촉된다고 가정한 경우의 산화물 반도체층(130b)과 게이트 절연막(절연층(160)) 사이의 계면에 비하여, 산화물 반도체층(130b)과 산화물 반도체층(130c) 사이의 계면에는 캐리어의 산란이 일어나기 어렵다. 따라서, 산화물 반도체층(130c)에 의하여, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)에는, 예를 들어, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf를 산화물 반도체층(130b)에 사용되는 재료보다 높은 원자수비로 함유하는 재료를 사용할 수 있다. 구체적으로는, 산화물 반도체층(130a) 및 산화물 반도체층(130c) 내의 상술한 금속 원소의 원자수비는 산화물 반도체층(130b) 내의 재료의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 상술한 금속 원소 중 어느 것은 산소와 강하게 결합되기 때문에, 산화물 반도체층에 산소 빈자리가 발생되는 것을 억제하는 기능을 갖는다. 즉 산소 빈자리는 산화물 반도체층(130b) 내보다 산화물 반도체층(130a) 및 산화물 반도체층(130c) 내에 생성될 가능성이 더 낮다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 각각으로서 사용할 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 편차를 저감하기 위하여, 산화물 반도체는 In 및 Zn에 더하여 스태빌라이저(stabilizer)를 함유하는 것이 바람직하다.
스태빌라이저로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 등을 들 수 있다. 다른 스태빌라이저로서는, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 또는 루테튬(Lu) 등의 란타노이드를 들 수 있다.
산화물 반도체로서는, 예를 들어, 다음 중 어느 것을 사용할 수 있다. 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물이다.
예를 들어, 'In-Ga-Zn 산화물'이란, In, Ga, 및 Zn을 주성분으로서 함유하는 산화물을 뜻한다. In-Ga-Zn 산화물은 In, Ga, 및 Zn에 더하여 다른 금속 원소를 함유하여도 좋다. 또한, 본 명세서에서는, In-Ga-Zn 산화물을 함유하는 막을 IGZO막이라고도 한다.
InMO3(ZnO) m (m＞0를 만족시키고, m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 및 Nd 중에서 선택된 하나 이상의 금속 원소를 나타낸다. 또는, In2SnO5(ZnO) n (n＞0, n은 정수)으로 표기되는 재료를 사용하여도 좋다.
또한, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 각각이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)인 In-M-Zn 산화물인 경우, 산화물 반도체층(130a)이 x 1:y 1:z 1이라는 In 대 M 대 Zn의 원자수비를 갖고, 산화물 반도체층(130b)이 x 2:y 2:z 2이라는 In 대 M 대 Zn의 원자수비를 갖고, 산화물 반도체층(130c)이 x 3:y 3:z 3이라는 In 대 M 대 Zn의 원자수비를 가질 때, y 1/x 1 및 y 3/x 3의 각각이 y 2/x 2보다 큰 것이 바람직하다. y 1/x 1 및 y 3/x 3의 각각은 y 2/x 2의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 이 경우에, 산화물 반도체층(130b)에서 y 2가 x 2 이상이면 트랜지스터는 안정된 전기 특성을 가질 수 있다. 그러나, y 2가 x 2의 3배 이상이면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y 2는 x 2의 3배 미만인 것이 바람직하다.
Zn 및 O를 고려하지 않은 경우에는, 산화물 반도체층(130a) 및 산화물 반도체층(130c) 각각에서의 In의 비율 및 M의 비율은, 각각 50atomic% 미만 및 50atomic% 이상인 것이 바람직하고, 각각 25atomic% 미만 및 75atomic% 이상인 것이 더 바람직하다. Zn 및 O를 고려하지 않은 경우에는, 산화물 반도체층(130b)에서의 In의 비율 및 M의 비율은, 각각 25atomic% 이상 및 75atomic% 미만인 것이 바람직하고, 각각 34atomic% 이상 및 66atomic% 미만인 것이 더 바람직하다.
산화물 반도체층(130b)의 인듐 함유량은 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 높은 것이 바람직하다. 산화물 반도체에서는, 중금속의 s궤도가 주로 캐리어 이송에 기여하고, 산화물 반도체 내의 In의 비율을 증가시키면, s궤도의 중첩이 더 증가된다. 그러므로, In의 비율이 M의 비율보다 높은 조성을 갖는 산화물은 In의 비율이 M의 비율과 같거나 또는 낮은 조성을 갖는 산화물보다 높은 이동도를 갖는다. 그러므로, 산화물 반도체층(130b)에 인듐의 함유량이 높은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
산화물 반도체층(130a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하이다. 산화물 반도체층(130b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 10nm 이상 150nm 이하, 더 바람직하게는 15nm 이상 100nm 이하이다. 산화물 반도체층(130c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 15nm 이하이다. 또한, 산화물 반도체층(130b)은 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 두꺼운 것이 바람직하다.
또한, 산화물 반도체층이 채널로서 기능하는 트랜지스터가 안정적인 전기 특성을 갖기 위해서는, 산화물 반도체층 중의 불순물 농도를 저감하여, 산화물 반도체층을 진성(i형) 또는 실질적으로 진성으로 하는 것이 효과적이다. '실질적으로 진성'이라는 용어는, 산화물 반도체층이 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상의 캐리어 밀도를 갖는 상태를 말한다.
산화물 반도체층에서, 수소, 질소, 탄소, 실리콘, 및 산화물 반도체층의 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시킨다. 또한, 산화물 반도체층 중의 실리콘은 불순물 준위를 형성한다. 상기 불순물 준위는 트랩으로서 기능하여 트랜지스터의 전기 특성의 열화를 일으킬 가능성이 있다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c) 내 및 이들 층 사이의 계면에서 불순물 농도가 저감되는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 이차 이온 질량 분석법(SIMS)의 분석에서, 예를 들어, 산화물 반도체층의 어떤 깊이에서 또는 산화물 반도체층의 어떤 영역에서의 실리콘의 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이다. 또한, 산화물 반도체층의 어떤 깊이에서 또는 산화물 반도체층의 어떤 영역에서의 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하이다. 또한, 산화물 반도체층 중 어느 깊이에서 또는 산화물 반도체층 중 어느 영역에서의 질소의 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하이다.
산화물 반도체층이 결정을 포함하는 경우에는, 고농도의 실리콘 또는 탄소에 의하여, 산화물 반도체층의 결정성이 저하될 가능성이 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는, 예를 들어, 산화물 반도체층의 어떤 깊이에서 또는 산화물 반도체층의 어떤 영역에서의 실리콘의 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이어도 좋다. 또한, 예를 들어, 산화물 반도체층의 어떤 깊이에서, 또는 산화물 반도체층의 어떤 영역에서의 탄소 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이어도 좋다.
상술한 바와 같이 고순도화된 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 오프 전류가 매우 낮다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 설정한 경우에, 트랜지스터의 채널 폭으로 정규화된 오프 전류를 수yA/μm∼수zA/μm까지 낮게 할 수 있다.
또한, 트랜지스터의 게이트 절연막으로서는, 실리콘을 함유하는 절연막이 사용되는 경우가 많기 때문에, 채널로서 기능하는 산화물 반도체층의 영역이, 상술한 이유로 본 발명의 일 실시형태의 트랜지스터와 같이 게이트 절연막과 접촉하지 않는 것이 바람직하다. 게이트 절연막과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우, 상기 계면에서 캐리어의 산란이 일어나, 트랜지스터의 전계 효과 이동도가 저감되는 경우가 있다. 이러한 관점에서 봐도, 채널로서 기능하는 산화물 반도체층의 영역은 게이트 절연막으로부터 분리되어 있는 것이 바람직하다.
따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 적층 구조를 갖는 산화물 반도체층(130)에 의하여, 산화물 반도체층(130b)에 채널을 형성할 수 있어, 트랜지스터는 높은 전계 효과 이동도 및 안정적인 전기 특성을 가질 수 있다.
밴드 구조에서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 전도대 하단은 연속적이다. 이는 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 조성이 서로 가깝고 산소가 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c) 사이에서 확산되기 쉽다는 것으로부터도 이해할 수 있다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)은 다른 조성을 갖고 적층을 형성하지만, 연속적인 물성을 갖는다. 도면에서는, 상기 적층의 산화물 반도체층들 사이의 계면은 점선으로 표시하였다.
같은 주성분을 함유하는 층이 적층된 산화물 반도체층(130)은 층의 단순한 적층 구조뿐만 아니라, 연속적인 에너지 밴드(특히, 전도대 하단이 연속적인 U자형 우물 구조(U-shape well))를 갖도록 형성된다. 바꿔 말하면, 각 계면에 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조가 형성된다. 만약에 적층된 산화물 반도체층들 사이에 불순물이 존재하면, 에너지 밴드의 연속성이 상실되어 계면에서 캐리어가 포획되거나 또는 재결합됨으로써 소멸된다.
예를 들어, 산화물 반도체층(130a) 및 산화물 반도체층(130c)의 In-Ga-Zn 산화물에는, 1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 및 1:9:6의 In 대 Ga 대 Zn의 원자수비를 사용할 수 있고, 산화물 반도체층(130b)에는 In 대 Ga 대 Zn의 원자수비가 1:1:1, 2:1:3, 5:5:6, 또는 3:1:2인 In-Ga-Zn 산화물을 사용할 수 있다. 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 각각에서, 각 원자의 원자수비는 오차로서 ±20% 이내의 범위에서 변동된다.
산화물 반도체층(130)의 산화물 반도체층(130b)은 우물로서 기능하여, 산화물 반도체층(130)을 포함한 트랜지스터에서 채널이 산화물 반도체층(130b)에 형성된다. 또한, 산화물 반도체층(130)은 전도대 하단이 연속적이기 때문에, U자형 우물이라고 할 수도 있다. 또한, 이러한 구조를 가지도록 형성된 채널을 매몰 채널(buried channel)이라고 할 수도 있다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130c)의 각각과, 산화 실리콘막 등의 절연층 사이의 계면 근방에는 불순물 또는 결함으로 인한 트랩 준위가 형성될 가능성이 있다. 산화물 반도체층(130a) 및 산화물 반도체층(130c)이 존재함으로써, 산화물 반도체층(130b)은 상기 트랩 준위로부터 멀리 떨어질 수 있다.
그러나, 산화물 반도체층(130a) 및 산화물 반도체층(130c) 각각의 전도대 하단과 산화물 반도체층(130b)의 전도대 하단의 에너지 차이가 작은 경우, 산화물 반도체층(130b) 내의 전자가 상기 에너지 차이를 통과하여 트랩 준위에 도달할 가능성이 있다. 전자가 트랩 준위에 포획될 때, 절연층 계면에 음의 전하가 생성됨으로써 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
따라서, 트랜지스터의 문턱 전압의 편차를 저감하기 위해서는, 산화물 반도체층(130a) 및 산화물 반도체층(130c) 각각의 전도대 하단과 산화물 반도체층(130b)의 전도대 하단 사이에 적어도 일정값의 에너지 차이가 필요하다. 상기 에너지 차이의 각각은 0.1eV 이상이 바람직하고, 0.15eV 이상인 것이 더 바람직하다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)은 결정부를 포함하는 것이 바람직하다. 특히, c축 배향을 갖는 결정을 사용하면, 트랜지스터가 안정적인 전기 특성을 가질 수 있다. 또한, c축 배향을 갖는 결정은 변형에 강하기 때문에, 이러한 결정을 사용하면, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 기능하는 도전층(140) 및 드레인 전극층으로서 기능하는 도전층(150)으로서는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 이들 금속 재료 중 어느 것의 합금 중에서 선택된 재료를 사용하여 형성된 단층 또는 적층을 사용할 수 있다. 대표적으로는, 특히 산소와 결합되기 쉬운 Ti, 또는 융점이 높아서, 다음에 수행되는 공정 온도를 비교적 높게 할 수 있는 W을 사용하는 것이 바람직하다. 저항이 낮은 Cu 또는 Cu-Mn 등의 합금과 상술한 재료 중 어느 것의 적층을 사용하는 것도 가능하다. 또한, 트랜지스터(105), 트랜지스터(106), 트랜지스터(111), 및 트랜지스터(112)에는, 예를 들어, 도전층(141) 및 도전층(151)에 W을 사용하고, 도전층(142) 및 도전층(152)에 Ti와 Al의 적층을 사용할 수 있다.
상술한 재료는 산화물 반도체막으로부터 산소를 추출할 수 있다. 그러므로, 상술한 재료 중 어느 것과 접촉된 산화물 반도체막의 영역에서는 산화물 반도체막으로부터 산소가 방출되어 산소 빈자리가 형성된다. 층 내에 약간 함유된 수소와 상기 산소 빈자리가 결합됨으로써, 상기 영역은 n형 영역으로 현저하게 변화된다. 따라서, n형 영역은 트랜지스터의 소스 또는 드레인으로서 기능할 수 있다.
게이트 절연막으로서 기능하는 절연층(160)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유하는 절연막을 사용하여 형성할 수 있다. 절연층(160)은 상술한 재료 중 어느 것을 포함한 적층이라도 좋다. 절연층(160)은 란타넘(La), 질소, 또는 지르코늄(Zr)을 불순물로서 함유하여도 좋다.
절연층(160)의 적층 구조의 일례에 대하여 설명한다. 절연층(160)은 예를 들어, 산소, 질소, 실리콘, 또는 하프늄을 포함한다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘 및 산화질화 실리콘보다 높은 비유전율을 갖는다. 따라서, 산화 하프늄 또는 산화 알루미늄을 사용함으로써, 등가 산화물 두께보다 물리적인 두께를 크게 할 수 있기 때문에, 등가 산화물 두께가 10nm 이하 또는 5nm 이하인 경우에도 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 높은 유전율을 갖는다. 따라서, 오프 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 다만, 본 발명의 일 실시형태는 상술한 예에 한정되지 않는다.
결정 구조를 갖는 산화 하프늄이 위에 형성되는 면은 결함으로 인한 계면 준위를 가질 가능성이 있다. 상기 계면 준위는 트랩 중심으로서 기능할 가능성이 있다. 그러므로, 산화 하프늄이 트랜지스터의 채널 영역에 가깝게 제공되면, 상기 계면 준위로 인하여 트랜지스터의 전기 특성이 열화되는 경우가 있다. 상기 계면 준위의 역효과를 저감하기 위하여, 트랜지스터의 채널 영역과 산화 하프늄을 그 사이에 다른 막을 제공함으로써 서로 분리시키는 것이 바람직한 경우가 있다. 이 막은 완충 기능을 갖는다. 완충 기능을 갖는 막은 절연층(160)에 포함되어도 좋고, 산화물 반도체막에 포함되어도 좋다. 즉, 완충 기능을 갖는 막은 산화 실리콘, 산화질화 실리콘, 산화물 반도체 등을 사용하여 형성할 수 있다. 또한, 완충 기능을 갖는 막은, 예를 들어, 채널 영역이 되는 반도체보다 큰 에너지 갭을 갖는 반도체 또는 절연체를 사용하여 형성된다. 또는, 완충 기능을 갖는 막은, 예를 들어, 채널 영역이 되는 반도체보다 낮은 전자 친화력을 갖는 반도체 또는 절연체를 사용하여 형성된다. 또는, 완충 기능을 갖는 막은, 예를 들어, 채널 영역이 되는 반도체보다 큰 이온화 에너지를 갖는 반도체 또는 절연체를 사용하여 형성된다.
한편, 상기 결정 구조를 갖는 산화 하프늄의 계면 준위(트랩 중심)에 의하여 전하가 포획됨으로써, 트랜지스터의 문턱 전압이 제어되어도 좋다. 상기 전하를 안정화시키기 위해서는, 예를 들어, 채널 영역과 산화 하프늄 사이에 산화 하프늄보다 큰 에너지 갭을 갖는 반도체 또는 절연체를 제공하여도 좋다. 또는, 산화 하프늄보다 작은 전자 친화력을 갖는 반도체 또는 절연체를 제공한다. 완충 기능을 갖는 막은 산화 하프늄보다 큰 이온화 에너지를 갖는 반도체 또는 절연체를 사용하여 형성하여도 좋다. 이러한 반도체 또는 절연체를 사용함으로써, 계면 준위에 의하여 포획된 전하의 방전이 방지되어, 전하를 오랫동안 유지할 수 있다.
이러한 절연체의 예에는 산화 실리콘 및 산화질화 실리콘이 포함된다. 절연층(160) 내의 계면 준위에 전하를 포획시키기 위해서는, 산화물 반도체층(130)으로부터 게이트 전극층(도전층(170))을 향하여 전자가 이동하여도 좋다. 구체적인 예로서는, 높은 온도 조건 하(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서 1초 이상, 대표적으로는 1분 이상 게이트 전극층(도전층(170))의 전위를 소스 전극 또는 드레인 전극의 전위보다 높게 유지한다.
절연층(160) 등의 계면 준위에 소정의 양의 전자가 포획되는 트랜지스터의 문턱 전압은 양의 방향으로 시프트된다. 게이트 전극층(도전층(170))의 전압 또는 전압을 인가하는 시간을 조정함으로써, 포획되는 전자의 양(문턱 전압의 변동량)을 제어할 수 있다. 또한, 전하가 포획될 수 있기만 하면, 반드시 절연층(160) 내에 한정되지 않는다. 같은 구조를 갖는 적층막을 다른 절연층에 사용하여도 좋다.
산화물 반도체층(130)과 접촉되는 절연층(120) 및 절연층(160)은 질소 산화물의 준위 밀도가 낮은 영역을 포함하여도 좋다. 질소 산화물의 준위 밀도가 낮은 산화물 절연층으로서는, 더 적은 질소 산화물을 방출하는 산화질화 실리콘막, 및 더 적은 질소 산화물을 방출하는 산화질화 알루미늄막을 사용할 수 있다.
또한, 더 적은 질소 산화물을 방출하는 산화질화 실리콘막은 TDS 분석에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하가 되는 가열 처리에 의하여 방출되는 암모니아의 양이다.
절연층(120) 및 절연층(160)에 상술한 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감할 수 있어, 트랜지스터의 전기 특성의 편차의 저감으로 이어진다.
게이트 전극층으로서 기능하는 도전층(170)에는, 예를 들어, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, W 등을 사용하여 형성된 도전막을 사용할 수 있다. 이들 재료 중 어느 것의 합금 또는 도전성 질화물을 사용하는 것도 가능하다. 이들 재료, 이들 재료의 합금, 및 이들 재료의 도전성 질화물 중에서 선택된 복수의 재료의 적층을 사용하는 것도 가능하다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 저항이 낮은 Cu 또는 Cu-Mn 등의 합금, 또는 상술한 재료 중 어느 것과 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하는 것도 가능하다. 본 실시형태에서는, 도전층(171)에 질화 탄탈럼, 도전층(172)에 텅스텐을 사용하여 도전층(170)을 형성한다.
절연층(175)으로서는, 수소를 함유하는 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 2에 기재된 트랜지스터(103), 트랜지스터(104), 트랜지스터(106), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(112)에서는, 절연층(175)으로서 수소를 함유하는 절연막을 사용함으로써 산화물 반도체층의 일부를 n형으로 변화시킬 수 있다. 또한, 질화 절연막은 수분 등에 대한 차단막으로서도 기능하여, 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 2에 기재된 트랜지스터(101), 트랜지스터(102), 트랜지스터(105), 트랜지스터(107), 트랜지스터(108), 및 트랜지스터(111)에서는 절연층(175)으로서 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물 및 산소의 양쪽의 관통을 방지하는 차단 효과가 높다. 따라서, 산화 알루미늄막은, 트랜지스터의 제작 공정 중 및 후에, 트랜지스터의 전기 특성의 편차를 일으키는 수소 및 수분 등 불순물이 산화물 반도체층(130)으로 들어가는 것을 방지하고, 산화물 반도체층(130)의 주성분인 산소가 산화물 반도체층으로부터 방출되는 것을 방지하고, 절연층(120)으로부터 산소가 불필요하게 방출되는 것을 방지하는 효과를 갖는 보호막으로서 적합하게 가능할 수 있다. 또한, 산화 알루미늄막에 함유되는 산소를 산화물 반도체층 내로 확산시킬 수도 있다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 절연층(180)은 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유하는 절연막을 사용하여 형성할 수 있다. 상기 절연층은 상술한 재료의 적층이라도 좋다.
여기서, 절연층(180)은 절연층(120)과 같이, 화학량론적 조성보다 많은 산소를 함유하는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소는 절연층(160)을 통하여 산화물 반도체층(130)의 채널 형성 영역으로 확산될 수 있어, 채널 형성 영역에 형성된 산소 빈자리는 산소로 보전(補塡)될 수 있다. 이와 같이, 안정적인 트랜지스터의 전기 특성을 달성할 수 있다.
반도체 장치를 고집적화에는 트랜지스터의 미세화가 요구된다. 그러나, 트랜지스터를 미세화는 트랜지스터의 전기 특성의 열화를 일으키는 것이 알려져 있다. 채널 폭의 축소는 온 전류가 저하를 일으킨다.
본 발명의 실시형태의 트랜지스터(107)~트랜지스터(112)에서는 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되므로, 채널 형성층은 게이트 절연막과 접촉되지 않는다. 따라서, 채널 형성층과 게이트 절연막 사이의 계면에서 생기는 캐리어의 산란을 저감할 수 있어, 트랜지스터의 온 전류를 높일 수 있다.
본 발명의 일 실시형태의 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(130)을 채널 폭 방향으로 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에 수직 방향에 더하여 측면 방향으로 게이트 전계가 인가된다. 바꿔 말하면, 채널 형성층의 전체에 게이트 전계가 인가되어 실효적인 채널 폭이 높아지므로, 온 전류를 더 높이는 것으로 이어진다.
또한, 산화물 반도체층(130)이 2층 구조 또는 3층 구조를 갖는 본 발명의 일 실시형태의 트랜지스터에서는, 채널이 형성되는 산화물 반도체층(130b)을 산화물 반도체층(130a) 위에 제공하기 때문에, 계면 준위를 형성하기 더 어려운 효과가 얻어진다. 산화물 반도체층(130)이 3층 구조를 갖는 본 발명의 일 실시형태의 트랜지스터에서는, 산화물 반도체층(130b)이 3층 구조의 중간에 위치하기 때문에, 상층 및 아래층으로부터 들어가는 불순물의 영향을 배제하는 효과도 얻어진다. 그러므로, 상기 트랜지스터의 온 전류 증가뿐만 아니라, 문턱 전압의 안정화 및 S값(subthreshold value)의 저감도 달성할 수 있다. 따라서, Icut(게이트 전압 VG가 0V일 때의 전류)를 저감시킬 수 있어, 소비전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 실시형태의 트랜지스터는, 미세화로 인한 전기 특성의 열화를 저감할 수 있기 때문에, 집적도가 높은 반도체 장치에 적합하다.
본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 실시형태 5에서 설명한 트랜지스터(102) 및 트랜지스터(107)의 제작 방법을 설명한다.
우선, 기판(115)에 포함되는 실리콘 트랜지스터의 제작 방법의 일례를 설명한다. 실리콘 기판으로서는 n-형 단결정 실리콘 기판을 사용하고, 그 표면에 절연층(필드 산화막이라고도 함)으로 분리한 소자 형성 영역을 형성한다. 소자 형성 영역은 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation) 등에 의하여 형성할 수 있다.
여기서, 기판은 단결정 실리콘 기판에 한정되지 않는다. SOI(silicon on insulator) 기판 등도 사용할 수 있다.
다음에, 소자 형성 영역을 덮도록 게이트 절연막을 형성한다. 예를 들어, 가열 처리를 수행하여 소자 형성 영역의 표면을 산화시킴으로써 산화 실리콘막을 형성한다. 또한, 산화 실리콘막을 형성한 후에 질화 처리에 의하여 산화 실리콘막의 표면이 질화되어도 좋다.
다음에, 게이트 절연막을 덮도록 도전막을 형성한다. 도전막은 탄탈럼(Ta), 텅스텐(W), 타이타늄(Ti), 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 크로뮴(Cr), 나이오븀(Nb) 등 중에서 선택된 원소 또는 이러한 원소를 주성분으로 함유하는 합금 재료 또는 화합물 재료를 사용하여 형성할 수 있다. 또는, 이들 원소 중 어느 것을 질화시킨 금속 질화막을 사용할 수 있다. 또는, 인 등 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체 재료를 사용할 수 있다.
다음에 도전막을 선택적으로 에칭함으로써 게이트 절연막 위에 게이트 전극층을 형성한다.
다음에, 게이트 전극층을 덮도록 산화 실리콘막 또는 질화 실리콘막 등의 절연막을 형성하고 에치 백을 수행함으로써, 게이트 전극층의 측면에 측벽을 형성한다.
다음에, 소자 형성 영역을 제외한 영역을 덮도록 레지스트 마스크를 선택적으로 형성하고, 이 레지스트 마스크 및 게이트 전극층을 마스크로서 사용하여 불순물 원소를 첨가함으로써 p+형 불순물 영역을 형성한다. 여기서는, p채널 트랜지스터를 형성하기 위하여, 불순물 원소로서 붕소(B) 또는 갈륨(Ga) 등 p형 도전형을 부여하는 불순물 원소를 사용할 수 있다.
그리고, 포토다이오드를 제작하기 위하여 레지스트 마스크를 선택적으로 형성한다. 여기서는 상기 트랜지스터가 형성된 면과 같은 단결정 실리콘 기판의 면에 포토다이오드의 캐소드를 형성하기 위하여, n형 도전형을 부여하는 불순물 원소인 인(P) 또는 비소(As)를 도입함으로써 n+형의 얕은 불순물 영역을 형성한다. 또한, 포토다이오드의 애노드와 배선을 전기적으로 접속시키기 위하여 p+형의 깊은 불순물 영역을 형성하여도 좋다. 또한 포토다이오드의 애노드(p+형의 얕은 불순물 영역)는, 나중의 공정에서 포토다이오드의 캐소드가 형성되는 면과 반대인 단결정 실리콘 기판의 면 위에 형성하기 때문에, 본 실시형태에서는 그 설명을 생략한다.
상술한 공정을 거쳐, 실리콘 기판에 활성 영역을 포함하는 p채널 트랜지스터가 완성된다. 또한, 상기 트랜지스터 위에는 질화 실리콘막 등의 패시베이션막이 형성되는 것이 바람직하다.
다음에, 트랜지스터가 형성되는 실리콘 기판 위에 산화 실리콘막 등을 사용하여 층간 절연막을 형성하고, 콘택트 플러그 및 배선을 형성한다. 또한, 실시형태 1에서 설명한 바와 같이, 수소의 확산을 방지하기 위하여 산화 알루미늄 등으로 형성된 절연층을 형성한다. 기판(115)은 트랜지스터 및 포토다이오드가 형성되는 상기 실리콘 기판, 상기 실리콘 기판 위에 형성된 층간 절연층, 배선, 콘택트 플러그 등을 포함한다.
도 40의 (A)~(C) 및 도 41의 (A)~(C)를 참조하여 트랜지스터(102)의 제작 방법을 설명한다. 채널 길이 방향의 트랜지스터의 단면을 도면의 왼쪽에 나타내고, 채널 폭 방향의 트랜지스터의 단면을 도면의 오른쪽에 나타내었다. 채널 폭 방향의 도면은 확대도이기 때문에, 왼쪽의 구성요소와 오른쪽의 구성요소는 외관상의 막 두께가 상이하다.
산화물 반도체층(130)이 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 3층 구조를 갖는 경우를 일례로서 설명한다. 산화물 반도체층(130)이 2층 구조를 갖는 경우에는 산화물 반도체층(130a) 및 산화물 반도체층(130b)을 사용한다. 산화물 반도체층(130)이 단층 구조를 갖는 경우에는, 산화물 반도체층(130b)을 사용한다.
우선, 기판(115) 위에 절연층(120)을 형성한다. 실시형태 3은 기판(115)의 종류 및 절연층(120)의 재료의 설명을 참조할 수 있다. 절연층(120)은, 스퍼터링법, 화학 기상 증착(CVD)법, 분자 빔 에피택시(MBE)법 등에 의하여 형성할 수 있다.
이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등에 의하여 절연층(120)에 산소를 첨가하여도 좋다. 산소의 첨가에 의하여, 절연층(120)은 산화물 반도체층(130)으로 산소를 더 쉽게 공급할 수 있다.
기판(115)의 표면이 절연체로 형성되고 나중에 형성되는 산화물 반도체층(130)으로의 불순물 확산의 영향이 없는 경우에는, 절연층(120)을 반드시 제공할 필요는 없다.
다음에, 절연층(120) 위에, 산화물 반도체층(130a)이 되는 산화물 반도체막(130A), 산화물 반도체층(130b)이 되는 산화물 반도체막(130B), 및 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 스퍼터링법, CVD법, MBE법 등에 의하여 형성한다(도 40의 (A) 참조).
산화물 반도체층(130)이 적층 구조를 갖는 경우, 산화물 반도체막은 로드록실을 포함하는 멀티 체임버 퇴적 장치(multi-chamber deposition apparatus)(예를 들어, 스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 적층하는 것이 바람직하다. 스퍼터링 장치의 각 체임버는 산화물 반도체의 불순물로서 작용하는 물 등을 가능한 한 제거하기 위하여, 크라이오 펌프 등의 흡착 진공 배기 펌프에 의하여 고진공(5×10-7Pa~1×10-4Pa 정도까지)으로 배기할 수 있어, 막이 퇴적되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩의 조합을 사용하여 배기계로부터 체임버 내에 탄소 성분 또는 수분 등을 함유하는 가스의 역류를 방지하는 것이 바람직하다. 또한, 터보 분자 펌프와 크라이오 펌프의 조합은 배기계를 사용하여도 좋다.
고순도 진성 산화물 반도체를 얻기 위하여 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스에 사용하는 산소 가스 또는 아르곤 가스로서는, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 이슬점을 가지도록 고순도화된 가스를 사용함으로써 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)에는 실시형태 3에서 설명한 재료 중 어느 것을 사용할 수 있다. 예를 들어, 산화물 반도체막(130A)에는, In 대 Ga 대 Zn의 원자수비가 1:3:6, 1:3:4, 1:3:3, 또는 1:3:2인 In-Ga-Zn 산화물을 사용할 수 있고, 산화물 반도체막(130B)에는 In 대 Ga 대 Zn의 원자수비가 1:1:1, 3:1:2, 또는 5:5:6인 In-Ga-Zn 산화물을 사용할 수 있고, 산화물 반도체막(130C)에는 In 대 Ga 대 Zn의 원자수비가 1:3:6, 1:3:4, 1:3:3, 및 1:3:2인 In-Ga-Zn 산화물을 사용할 수 있다. 산화물 반도체막(130A) 및 산화물 반도체막(130C)에는, 산화 갈륨 등의 산화물 반도체를 사용하여도 좋다. 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)의 각각은 원자수비의 각 원자의 비율이 오차로서 ±20% 이내의 범위에서 변동된다. 퇴적에 스퍼터링법을 사용하는 경우에는, 상술한 재료를 타깃으로서 사용할 수 있다.
다만, 실시형태 3에 자세히 기재된 바와 같이, 산화물 반도체막(130B)에는 산화물 반도체막(130A) 및 산화물 반도체막(130C)보다 큰 전자 친화력을 갖는 재료를 사용한다.
또한, 스퍼터링법에 의하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다.
산화물 반도체막(130C)을 형성한 후에, 제 1 가열 처리를 수행하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유하는 분위기, 또는 감압 상태에서 수행하여도 좋다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 방출된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 함유하는 분위기에서 다른 가열 처리를 수행하는 방식으로 수행하여도 좋다. 제 1 가열 처리는 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)의 결정성을 높이고, 절연층(120), 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)으로부터 수소 및 물 등 불순물을 제거할 수 있다. 또한, 제 1 가열 처리는, 나중에 설명하는 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 형성하는 에칭을 수행한 후에 수행하여도 좋다.
다음에, 산화물 반도체막(130A) 위에 제 1 도전층을 형성한다. 제 1 도전층은 예를 들어, 다음과 같은 방법에 의하여 형성할 수 있다.
우선, 산화물 반도체막(130A) 위에 제 1 도전막을 형성한다. 제 1 도전막으로서는, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc, 및 이들 금속 재료 중 어느 것의 합금 중에서 선택된 재료를 사용하여 단층 또는 적층을 형성할 수 있다.
다음에, 제 1 도전막 위에 네거티브형 레지스트막을 형성하고, 이 레지스트막에 대하여 전자 빔 노광, 액침(液浸) 노광, 또는 EUV 노광에 의하여 노광하고 현상하여 제 1 레지스트 마스크를 형성한다. 제 1 도전막과 레지스트막 사이에는 접착제로서 유기 도포막을 형성하는 것이 바람직하다. 또는, 나노 임프린트 리소그래피에 의하여 제 1 레지스트 마스크를 형성하여도 좋다.
그리고, 제 1 레지스트 마스크를 사용하여 제 1 도전막을 선택적으로 에칭하고 제 1 레지스트 마스크를 애싱함으로써 도전층을 형성한다.
다음에, 상기 도전층을 하드 마스크로서 사용하여 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)을 선택적으로 에칭하여, 상기 도전층을 제외하여, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 적층을 포함하는 산화물 반도체층(130)을 형성한다(도 40의 (B) 참조). 상기 도전층을 형성하지 않고 제 1 레지스트 마스크를 사용하여 산화물 반도체층(130)을 형성하는 것도 가능하다. 여기서, 산화물 반도체층(130)에 산소 이온을 주입하여도 좋다.
다음에, 산화물 반도체층(130)을 덮도록 제 2 도전막을 형성한다. 제 2 도전막은, 실시형태 6에서 설명한 도전층(140) 및 도전층(150)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 제 2 도전막의 형성에는 스퍼터링법, CVD법, MBE법 등을 사용할 수 있다.
그리고, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성한다. 그리고, 제 2 도전막의 일부를 에칭함으로써, 도전층(140) 및 도전층(150)을 형성한다(도 40의 (C) 참조).
다음에, 산화물 반도체층(130), 도전층(140), 및 도전층(150) 위에 게이트 절연막으로서 기능하는 절연막(160A)을 형성한다. 절연막(160A)은 실시형태 6에서 설명한 절연층(160)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 절연막(160A)의 형성에는, 스퍼터링법, CVD법, MBE법 등을 사용할 수 있다.
그 후에, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리는 제 1 가열 처리와 같은 조건으로 수행할 수 있다. 제 2 가열 처리에 의하여, 산화물 반도체층(130)에 주입된 산소를 산화물 반도체층(130) 전체로 확산시킬 수 있다. 또한, 제 2 가열 처리를 수행하지 않고 제 3 가열 처리에 의하여 상기 효과를 얻을 수도 있다.
그리고, 절연막(160A) 위에 도전층(170)이 되는 제 3 도전막(171A) 및 제 4 도전막(172A)을 형성한다. 제 3 도전막(171A) 및 제 4 도전막(172A)은 실시형태 3에서 설명한 도전층(171) 및 도전층(172)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 제 3 도전막(171A) 및 제 4 도전막(172A)의 형성에는 스퍼터링법, CVD법, MBE법 등을 사용할 수 있다.
다음에, 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 41의 (A) 참조). 상기 레지스트 마스크를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 및 절연막(160A)을 선택적으로 에칭하여, 도전층(171) 및 도전층(172)을 포함하는 도전층(170) 및 절연층(160)을 형성한다(도 41의 (B) 참조). 또한, 만약에 절연막(160A)을 에칭하지 않으면, 트랜지스터(102)를 제작할 수 있다.
그 후, 산화물 반도체층(130), 도전층(140), 도전층(150), 절연층(160), 및 도전층(170) 위에 절연층(175)을 형성한다. 절연층(175)에 사용하는 재료의 설명에 관해서는 실시형태 6을 참조할 수 있다. 트랜지스터(101)에서는 산화 알루미늄막을 사용하는 것이 바람직하다. 절연층(175)은 스퍼터링법, CVD법, MBE법 등을 사용하여 형성할 수 있다.
다음에, 절연층(175) 위에 절연층(180)을 형성한다(도 41의 (C) 참조). 절연층(180)에 사용하는 재료의 설명에 관해서는 실시형태 3을 참조할 수 있다. 절연층(180)은, 스퍼터링법, CVD법, MBE법 등을 사용하여 형성할 수 있다.
이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리법 등을 사용하여 절연층(175) 및/또는 절연층(180)에 산소를 첨가하여도 좋다. 산소의 첨가에 의하여, 절연층(175) 및/또는 절연층(180)으로부터 산화물 반도체층(130)으로 산소를 더 쉽게 공급할 수 있다.
다음에, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리는 제 1 가열 처리와 같은 조건으로 수행할 수 있다. 제 3 가열 처리에 의하여, 절연층(120), 절연층(175), 및 절연층(180)으로부터 과잉 산소가 방출되기 쉬워져, 산화물 반도체층(130) 내의 산소 빈자리를 저감할 수 있다.
다음에, 트랜지스터(107)의 제작 방법에 대하여 설명한다. 또한, 상술한 트랜지스터(102)의 제작 방법과 중복하는 공정의 자세한 설명은 생략한다.
기판(115) 위에 절연층(120)을 형성하고, 상기 절연층 위에 산화물 반도체층(130a)이 되는 산화물 반도체막(130A), 및 산화물 반도체층(130b)이 되는 산화물 반도체막(130B)을 스퍼터링법, CVD법, MBE법 등에 의하여 형성한다(도 42의 (A) 참조).
다음에, 제 1 도전막을 산화물 반도체막(130B) 위에 형성하고, 상술한 방법과 같이 제 1 레지스트 마스크를 사용하여 도전층을 형성한다. 그리고, 상기 도전층을 하드 마스크로 하여 산화물 반도체막(130A) 및 산화물 반도체막(130B)을 선택적으로 에칭하여 상기 도전층을 제외하여 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 적층을 형성한다(도 42의 (B) 참조). 하드 마스크를 형성하지 않고 제 1 레지스트 마스크를 사용하여 상기 적층을 형성하는 것도 가능하다. 여기서, 산화물 반도체층(130)에 산소 이온을 주입하여도 좋다.
다음에, 상기 적층을 덮도록 제 2 도전막을 형성한다. 그리고, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 사용하여 제 2 도전막의 일부를 에칭함으로써, 도전층(140) 및 도전층(150)을 형성한다(도 42의 (C) 참조).
그 후, 산화물 반도체층(130a)과 산화물 반도체층(130b)의 적층, 도전층(140), 및 도전층(150) 위에, 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 형성한다. 또한, 산화물 반도체막(130C) 위에, 게이트 절연막으로서 기능하는 절연막(160A), 도전층(170)으로서 기능하는 제 3 도전막(171A), 및 제 4 도전막(172A)을 형성한다.
그리고, 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 43의 (A) 참조). 상기 레지스트 마스크를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 절연막(160A), 및 산화물 반도체막(130C)을 선택적으로 에칭하여 도전층(171) 및 도전층(172)을 포함하는 도전층(170), 절연층(160), 및 산화물 반도체층(130c)을 형성한다(도 43의 (B) 참조). 또한, 절연막(160A) 및 산화물 반도체막(130C)을 제 4 레지스트 마스크를 사용하여 에칭함으로써 트랜지스터(108)를 제작할 수 있다.
다음에, 절연층(120), 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)), 도전층(140), 도전층(150), 절연층(160), 및 도전층(170) 위에 절연층(175) 및 절연층(180)을 형성한다(도 43의 (C) 참조).
상술한 공정을 거쳐, 트랜지스터(107)를 제작할 수 있다.
본 실시형태에서 설명한 금속막, 반도체막, 및 무기 절연막 등 다양한 막은 대표적으로는 스퍼터링법 또는 플라스마 CVD법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD법에 의하여 형성하여도 좋다. 열 CVD법의 일례로서는 MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 채용할 수 있다.
열 CVD법은 막 형성에 플라스마를 이용하지 않기 때문에, 플라스마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다.
열 CVD법에 의한 퇴적은, 원료 가스와 산화제를 동시에 체임버에 공급하고, 체임버 내의 압력을 대기압 또는 감압으로 설정하고 기판 근방 또는 기판 위에서 반응을 일으킴으로써, 수행하여도 좋다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입하고 나서, 그 가스 도입 절차를 반복함으로써 수행되어도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 제 1 원료 가스를 도입하고, 이 제 1 원료 가스 도입과 동시 또는 후에 원료 가스들이 혼합되지 않도록 불활성 가스(예를 들어 아르곤 또는 질소) 등을 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 기능하고, 또한 제 2 원료 가스의 도입과 동시에도 불활성 가스를 도입하여도 좋다. 또는 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 제 1 층이 형성되고 나서, 제 2 원료 가스를 도입하여 제 1 층과 반응시킨 결과 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 원하는 두께가 얻어질 때까지 여러 번 반복함으로써 우수한 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 의하여 조절될 수 있기 때문에, ALD법은 막 두께를 정밀하게 조절할 수 있어 미세한 FET를 제작하는 데 적합하다.
MOCVD법 또는 ALD법 등의 열 CVD법에 의하여, 실시형태에서 개시한 금속막, 반도체막, 및 무기 절연막 등의 다양한 막을 형성할 수 있다. 예를 들어, In-Ga-ZnO x 막(x＞0)이 형성되는 경우에, 트라이메틸 인듐, 트라이메틸 갈륨, 및 다이메틸 아연을 사용할 수 있다. 또한 트라이메틸 인듐의 화학식은 In(CH3)3이다. 트라이메틸 갈륨의 화학식은 Ga(CH3)3이다. 다이메틸 아연의 화학식은 Zn(CH3)2다. 상술한 조합에 한정되지 않고, 트라이메틸 갈륨 대신에 트라이에틸 갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고, 다이메틸 아연 대신에 다이에틸 아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD를 채용한 증착 장치에 의하여 산화 하프늄막을 형성하는 경우에, 2종류의 가스, 즉, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드 및 하프늄 테트라키스(다이메틸 아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 증발시킴으로써 얻어진 원료 가스, 및 산화제로서의 오존(O3)을 사용한다. 또한 테트라키스(다이메틸 아마이드)하프늄의 화학식은 Hf[N(CH3)2]4다. 또 다른 재료 액체의 예에는 테트라키스(에틸메틸 아마이드)하프늄이 포함된다.
예를 들어, ALD를 채용한 증착 장치에 의하여 산화 알루미늄막을 형성하는 경우에, 2종류의 가스, 예를 들어 용매와 알루미늄 전구체 화합물을 포함하는 액체(예를 들어 트라이메틸 알루미늄(TMA))를 증발시킴으로써 얻어진 원료 가스, 및 산화제로서의 H2O를 사용한다. 또한 트라이메틸 알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료 액체의 예에는 트리스(다이메틸 아마이드)알루미늄, 트라이아이소뷰틸 알루미늄, 및 알루미늄 트리스(2,2,6,6-테트라메틸-3, 5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD를 채용한 증착 장치에 의하여 산화 실리콘막을 형성하는 경우에, 헥사클로로다이실레인을 막이 형성되는 표면에 흡착시키고, 흡착질에 포함되는 염소를 제거하고, 산화성 가스(예를 들어 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착질과 반응시킨다.
예를 들어, ALD를 채용한 증착 장치에 의하여 텅스텐막을 형성하는 경우, 예를 들어 WF6 가스와 B2H6 가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성하고 나서, WF6 가스와 H2 가스를 한 번에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD를 채용한 증착 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-ZnO x 막(x＞0)을 형성하는 경우에, In(CH3)3 가스와 O3 가스를 순차적으로 복수회 도입하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 한 번에 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 한 번에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스의 혼합에 의하여 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링됨으로써 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태는 본 명세서에 기재되는 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 실시형태의 트랜지스터에 사용할 수 있는 산화물 반도체막에 대하여 설명한다.
또한, 본 명세서에 있어서, '평행'이란 용어는, 두 개의 직선 사이에서 형성된 각도가 -10° 이상 10° 이하인 것을 나타내고, 그러므로 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, '수직'이란 용어는, 두 개의 직선 사이에서 형성된 각도가 80° 이상 100° 이하인 것을 나타내고, 그러므로 그 각도가 85° 이상 95° 이하인 경우를 포함한다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
＜산화물 반도체의 구조＞
아래에서 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
또 다른 관점으로는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 준안정이고 고정되어 있지 않고, 등방성이고 불균일 구조를 갖지 않다고 일반적으로 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 갖지만 장거리 질서를 갖지 않는다.
이것은 본질적으로 안정된 산화물 반도체는 완전한 비정질 산화물 반도체(completely amorphous oxide semiconductor)라고 할 수 없다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체(예를 들어, 미소한 영역에서의 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체라고 할 수 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 갖지만, 동시에 보이드를 갖고 불안정한 구조를 갖는다. 이 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
＜CAAC-OS＞
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나이다.
TEM(transmission electron microscope)을 사용하여 얻어지는, CAAC-OS의 명시야상 및 회절 패턴의 결합된 분석 이미지(고분해능 TEM 이미지라고도 함)에서, 복수의 펠릿이 관찰될 수 있다. 하지만 고분해능 TEM 이미지에서, 펠릿들 사이의 경계, 즉 그레인 바운더리는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서, 그레인 바운더리로 인한 전자 이동도에서의 감소는 일어나기 어렵다.
TEM에 의하여 관찰된 CAAC-OS에 대하여 이하에서 설명한다. 도 44의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰되는 CAAC-OS의 단면의 고분해능 TEM 이미지의 일례를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고분해능 TEM 이미지는 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어 JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻을 수 있다.
도 44의 (B)는 도 44의 (A)에서의 영역 (1)의 확대된 Cs 보정 고분해능 TEM 이미지이다. 도 44의 (B)는 펠릿에서 금속 원자가 층상으로 배열되는 것을 나타낸 것이다. 금속 원자의 각 층은, 위에 CAAC-OS이 형성되는 면(이하, 이 면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 구성을 갖고, CAAC-OS의 형성면 또는 상면에 평행하게 배열된다.
도 44의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 상기 특징적인 원자 배열은 도 44의 (C)에서의 보조선에 의하여 나타내어진다. 도 44의 (B) 및 (C)는 펠릿의 사이즈가 1nm~3nm 정도이고, 펠릿들의 기울기로 인한 공간의 사이즈가 0.8nm 정도인 것을 입증한다. 그러므로 펠릿은 나노결정(nc: nanocrystal)이라고도 할 수 있다. 또한 CAAC-OS는 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고도 할 수 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따라, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열을 벽돌 또는 블록이 적층된 구조에 의하여 도시하였다(도 44의 (D) 참조). 도 44의 (C)에 관찰된 바와 같이, 펠릿들이 기운 부분은 도 44의 (D)에 나타낸 영역(5161)에 상당한다.
도 45의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 45의 (B), (C), 및 (D)는 각각 도 45의 (A)에서의 영역(1), 영역(2), 및 영역(3)의 확대된 Cs 보정 고분해능 TEM 이미지이다. 도 45의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 가리킨 것이다. 하지만, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성은 없다.
다음에, X선 회절(XRD: X-ray diffraction)에 의하여 분석된 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 46의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 부근일 때의 피크에 더하여 2θ가 36° 부근일 때에 또 다른 피크가 나타날 수 있다. 2θ가 36° 부근일 때의 피크는 CAAC-OS의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 부근일 때 피크가 나타나고 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 대하여 X선 빔이 입사되는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에 기인한다. CAAC-OS의 경우, 2θ를 56° 부근에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 수행하면, 도 46의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 부근에 고정하여 φ 스캔을 수행하면, 도 46의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 나타낸다.
다음에, 전자 회절에 의하여 분석된 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경이 300nm인 전자빔이 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사되면, 도 47의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 가리킨다. 한편, 도 47의 (B)는, 프로브 직경이 300nm인 전자빔을 샘플 표면에 수직인 방향으로 같은 샘플에 대하여 입사함으로써 얻어지는 회절 패턴을 나타낸 것이다. 도 47의 (B)에 나타낸 바와 같이 고리형의 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 갖지 않는 것도 가리킨다. 도 47의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면, (100)면 등에서 유래하는 것으로 생각된다. 도 47의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 높은 결정성을 갖는 산화물 반도체이다. 불순물의 진입, 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이것은 CAAC-OS는 불순물의 양 및 결함(예를 들어, 산소 빈자리)의 양이 적은 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(구체적으로, 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 어지러워지고 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽혀 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광, 열 등에 의하여 변화될 수 있다. 산화물 반도체에 포함되는 불순물은, 예를 들어 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 또한, 산화물 반도체에서의 산소 빈자리는, 캐리어 트랩으로서 기능하거나, 수소가 포획되면 캐리어 발생원으로서 기능한다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상) 산화물 반도체이다. 이런 산화물 반도체는 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 따라서 CAAC-OS는 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
＜nc-OS＞
다음에, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 사이즈는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하이다. 또한, 10nm보다 크고 100nm 이하의 사이즈의 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서, 예를 들어, 그레인 바운더리가 명확히 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에서의 펠릿과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 사이즈를 갖는 영역, 특히 1nm 이상 3nm 이하의 사이즈를 갖는 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향의 질서가 바르지 않다. 따라서, 분석 방법에 따라서는, nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 사이즈보다 큰 직경을 갖는 X선 빔을 사용하여 out-of-plane법에 의하여 nc-OS가 분석되면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 사이즈보다 큰 프로브 직경(예를 들어, 50nm 이상)을 갖는 전자빔을 사용하여 nc-OS에 대하여 전자 회절을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 사이즈와 가깝거나 또는 펠릿의 사이즈보다 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 휘도가 높은 원(고리)형 패턴을 갖는 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
＜a-like OS ＞
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다.
a-like OS의 고분해능 TEM 이미지에서는 보이드(void)가 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 포함하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화에 대하여 이하에서 설명한다.
전자 조사를 수행할 샘플로서 a-like OS(샘플 A라고 함), nc-OS(샘플 B라고 함), 및 CAAC-OS(샘플 C라고 함)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 갖는 것을 나타낸다.
또한, 어느 부분이 결정부로 판단되는지에 대하여 이하에서 설명한다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자 간격(d값이라고도 함)과 동등하다. 이 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe)들 사이의 격자 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 상당한다.
도 70은 각 샘플의 결정부(22지점~45지점)의 평균 사이즈의 변화를 나타낸 것이다. 또한, 결정부 사이즈는 격자 줄무늬의 길이에 상당한다. 도 70은, a-like OS에서의 결정부 사이즈가 누적 전자선량의 증가에 따라 증대되는 것을 가리킨 것이다. 구체적으로는 도 70에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 1.2nm 정도의 결정부(초기 핵이라고도 함)는, 누적 전자선량이 4.2×108e-/nm2에서 2.6nm 정도의 사이즈로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부 사이즈는 전자 조사의 시작으로부터 누적 전자선량이 4.2×108e-/nm2까지의 변화가 거의 없는 것을 나타낸다. 구체적으로는, 도 70에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자선량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 사이즈는 각각 1.4nm 정도 및 2.1nm 정도이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서, 결정부의 성장은 전자 조사에 의하여 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적되기 어렵다.
예를 들어, In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 단결정 구조에서 일정한 조성을 갖는 산화물 반도체가 존재하지 않는 경우가 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 추산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 추산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층이어도 좋다.
본 실시형태는 본 발명의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 9)
임의의 단면에서의 본 발명의 일 실시형태의 트랜지스터의 밴드 구조에 대하여 설명한다.
도 48의 (A)는 본 발명의 일 실시형태에 따른 산화물 반도체층을 포함하는 트랜지스터의 단면도이다.
도 48의 (A)에 도시된 트랜지스터는, 기판(400) 위의 절연층(401); 절연층(401) 위의 도전층(404a); 도전층(404a) 위의 도전층(404b); 절연층(401), 도전층(404a), 및 도전층(404b) 위의 절연층(402a); 절연층(402a) 위의 절연층(402b); 절연층(402b) 위의 반도체층(406a); 반도체층(406a) 위의 반도체층(406b); 반도체층(406b) 위의 절연층(412); 절연층(412) 위의 도전층(414a); 도전층(414a) 위의 도전층(414b); 절연층(402b), 반도체층(406a), 반도체층(406b), 절연층(412), 도전층(414a), 및 도전층(414b) 위의 절연층(408); 절연층(408) 위의 절연층(418); 절연층(418) 위의 도전층(416a1) 및 도전층(416b1); 각각 도전층(416a1) 및 도전층(416b1) 위의 도전층(416a2) 및 도전층(416b2); 및 절연층(418), 도전층(416a2), 및 도전층(416b2) 위의 절연층(428)을 포함한다.
절연층(401)은 트랜지스터의 채널 형성 영역에 불순물이 들어가는 것을 억제하는 기능을 갖는 경우가 있다. 예를 들어, 도전층(404b) 등이 구리 등의 반도체층(406a) 또는 반도체층(406b)에 있어서의 불순물을 포함하는 경우, 절연층(401)은 구리 등을 차단하는 기능을 가져도 좋다.
도전층(404a) 및 도전층(404b)의 적층은 집합적으로 도전층(404)이라고 한다. 도전층(404)은 트랜지스터의 게이트 전극으로서의 기능을 갖는 경우가 있다. 도전층(404)은 트랜지스터의 채널 형성 영역을 차광하는 기능을 갖는 경우가 있다.
절연층(402a) 및 절연층(402b)은 집합적으로 절연층(402)이라고 한다. 절연층(402)은 트랜지스터의 게이트 절연층으로서의 기능을 갖는 경우가 있다. 또한, 절연층(402a)은 트랜지스터의 채널 형성 영역에 불순물이 들어가는 것을 억제하는 기능을 갖는 경우가 있다. 예를 들어, 도전층(404b) 등이 구리 등의 반도체층(406a) 또는 반도체층(406b)에 있어서의 불순물을 포함하는 경우, 절연층(402a)은 구리 등을 차단하는 기능을 갖는 경우가 있다.
반도체층(406a) 및 반도체층(406b)은 집합적으로 반도체층(406)이라고 한다. 반도체층(406)은 트랜지스터의 채널 형성 영역으로서의 기능을 갖는 경우가 있다. 예를 들어, 반도체층(406a) 및 반도체층(406b)은 상술한 실시형태에 기재된 산화물 반도체층(130b) 및 상술한 실시형태에 기재된 산화물 반도체층(130c)에 각각 상당한다.
반도체층(406a)은 절연층(412), 도전층(414a), 도전층(414b) 등과 중첩되지 않는 영역(407a1) 및 영역(407b1)을 포함한다. 또한, 반도체층(406b)은 절연층(412), 도전층(414a), 도전층(414b) 등과 중첩되지 않는 영역(407a2) 및 영역(407b2)을 포함한다. 영역(407a1) 및 영역(407b1)은 반도체층(406a)의 절연층(412), 도전층(414a), 도전층(414b) 등과 중첩되는 영역보다 저항이 낮다. 영역(407a2) 및 영역(407b2)은 반도체층(406b)의 절연층(412), 도전층(414a), 도전층(414b) 등과 중첩되는 영역보다 저항이 낮다. 또한, 저항이 낮은 영역을 캐리어 밀도가 높은 영역이라고 할 수도 있다.
영역(407a1) 및 영역(407a2)은 집합적으로 영역(407a)이라고 한다. 영역(407b1) 및 영역(407b2)은 집합적으로 영역(407b)이라고 한다. 영역(407a) 및 영역(407b)은 트랜지스터의 소스 영역 및 드레인 영역으로서의 기능을 갖는 경우가 있다.
도전층(414a) 및 도전층(414b)은 집합적으로 도전층(414)이라고 한다. 도전층(414)은 트랜지스터의 게이트 전극으로서의 기능을 갖는 경우가 있다. 도전층(414)은 트랜지스터의 채널 형성 영역을 차광하는 기능을 갖는 경우가 있다.
절연층(412)은 트랜지스터의 게이트 절연층으로서의 기능을 갖는 경우가 있다.
절연층(408)은 트랜지스터의 채널 형성 영역에 불순물이 들어가는 것을 억제하는 기능을 갖는 경우가 있다. 예를 들어, 도전층(416a2) 및 도전층(416b2) 등이 구리 등, 반도체층(406a) 또는 반도체층(406b)에 있어서의 불순물을 포함할 때, 절연층(408)이 구리 등을 차단하는 기능을 갖는 경우가 있다.
절연층(418)은 트랜지스터의 층간 절연층으로서의 기능을 갖는 경우가 있다. 예를 들어, 절연층(418)에 의하여 트랜지스터의 배선들 간의 기생 용량을 저감할 수 있는 경우가 있다.
도전층(416a1) 및 도전층(416a2)은 집합적으로 도전층(416a)이라고 한다. 또한, 도전층(416b1) 및 도전층(416b2)을 총칭하여 도전층(416b)이라고 한다. 도전층(416a) 및 도전층(416b)은 트랜지스터의 소스 전극 및 드레인 전극으로서의 기능을 갖는 경우가 있다.
절연층(428)은 트랜지스터의 채널 형성 영역에 불순물이 들어가는 것을 억제하는 기능을 갖는 경우가 있다.
그럼, 트랜지스터의 채널 형성 영역을 포함하는 P1-P2 단면에서의 밴드 구조를 도 48의 (B)에 도시하였다. 여기서, 반도체층(406a)은 반도체층(406b)보다 약간 좁은 에너지 갭을 갖는다. 또한, 절연층(402a), 절연층(402b), 및 절연층(412)은 반도체층(406a) 및 반도체층(406b)보다 에너지 갭이 큰 것으로 가정한다. 반도체층(406a), 반도체층(406b), 절연층(402a), 절연층(402b), 및 절연층(412)의 페르미 준위(Ef로 표기)는 그 진성 페르미 준위(Ei로 표기)와 같다. 도전층(404) 및 도전층(414)의 일함수는 상기 페르미 준위와 같은 것으로 가정한다.
게이트 전압을 트랜지스터의 문턱 전압 이상으로 설정한 경우, 반도체층(406a)과 반도체층(406b) 사이의 전도대 하단의 에너지 차이로 인하여 전자가 반도체층(406a) 내를 우선적으로 흐른다. 즉, 반도체층(406a)에 전자가 매몰될 것 같다. 또한, 전도대 하단의 에너지를 Ec로 표기하고, 가전자대 상단의 에너지를 Ev로 표기한다.
따라서, 본 발명의 일 실시형태에 따른 트랜지스터에서는 전기적인 매몰이 계면 산란의 영향을 저감시킨다. 그러므로, 본 발명의 일 실시형태에 따른 트랜지스터의 채널 저항은 낮다.
다음에, 도 48의 (C)는 트랜지스터의 소스 영역 또는 드레인 영역을 포함하는 Q1-Q2 단면에서의 밴드 구조를 나타낸 것이다. 또한, 영역(407a1), 영역(407b1), 영역(407a2), 및 영역(407b2)은 축퇴 상태에 있다. 또한, 영역(407b1)에서 반도체층(406a)의 페르미 준위는 전도대 하단의 에너지와 거의 같은 것으로 가정한다. 또한, 영역(407b2)에서 반도체층(406b)의 페르미 준위는 전도대 하단의 에너지와 같은 것으로 가정한다. 영역(407a1) 및 영역(407a2)에도 같은 것을 적용할 수 있다.
이때, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(416b)과, 영역(407b2) 사이에는 에너지 장벽이 충분히 낮기 때문에 오믹 접촉이 이루어진다. 또한, 영역(407b2)과 영역(407b1) 사이에는 오믹 접촉이 이루어진다. 마찬가지로, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(416a)과, 영역(407a2) 사이에는 에너지 장벽이 충분히 낮기 때문에 오믹 접촉이 이루어진다. 또한, 영역(407a2)과 영역(407a1) 사이에는 오믹 접촉이 이루어진다. 따라서, 도전층(416a) 및 도전층(416b)과, 반도체층(406a) 및 반도체층(406b) 사이에서는 전자의 이동이 신속하게 수행된다.
상술한 바와 같이, 본 발명의 일 실시형태에 따른 트랜지스터는, 채널 저항이 낮고 소스 전극 및 드레인 전극과 채널 형성 영역 사이에서 전자의 이동이 신속하게 수행되는 트랜지스터이다. 즉 상기 트랜지스터는 뛰어난 스위칭 특성을 갖는다.
본 실시형태는 본 명세서에 기재되는 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 10)
본 실시형태에서는, 산화물 반도체층 내의 산소 빈자리 및 이 산소 빈자리가 결합되는 수소의 효과에 대하여 아래에서 설명한다.
＜(1) VoH의 형성 용이성 및 안정성＞
산화물 반도체막(이하에서, IGZO라고 함)이 완전한 결정인 경우, 실온에서는 H가 우선적으로 a-b면을 따라 확산된다. 450℃의 가열 처리에서는, H가 a-b면 및 c축 방향을 따라 확산된다. 여기서는 IGZO에 만약에 산소 빈자리 Vo가 존재한다면, H가 산소 빈자리 Vo에 쉽게 들어가는지에 대하여 설명한다. 산소 빈자리 Vo 중에 H가 있는 상태를 VoH라고 한다.
계산에는 도 49에 나타낸 InGaZnO4 결정 모델을 사용하였다. 여기서 VoH 중의 H가 Vo로부터 방출되어 산소와 결합되는 반응 경로의 활성화 장벽(E a)을 NEB(nudged elastic band)법에 의하여 계산하였다. 계산 조건을 표 1에 나타낸다.
[표 1]
InGaZnO4 결정 모델에서, 산소와 결합되는 금속 원소 및 결합된 금속 원소의 개수가 서로 다른, 도 49에 나타낸 바와 같은 산소 사이트 1~산소 사이트 4가 있다. 여기서는, 산소 빈자리 Vo가 형성되기 쉬운 산소 사이트 1 및 산소 사이트 2에 대하여 계산을 수행하였다.
우선, 산소 빈자리 Vo가 형성되기 쉬운 산소 사이트 1, 여기서는 3개의 In 원자 및 하나의 Zn 원자와 결합된 산소 사이트에 대하여 계산을 수행하였다.
도 50의 (A)는 초기 상태의 모델을 나타내고, 도 50의 (B)는 최종 상태의 모델을 나타낸 것이다. 도 51은 초기 상태 및 최종 상태에서 계산한 활성화 장벽(E a)을 나타낸 것이다. 또한, 여기서 초기 상태는, 산소 빈자리 Vo 중에 H가 존재하는 상태(VoH)를 말하고, 최종 상태는, 산소 빈자리 Vo를 포함하는 구조이고 H가, 하나의 Ga 원자 및 2개의 Zn 원자와 결합된 산소와 결합된 상태(H-O)를 말한다.
계산 결과로부터, 산소 빈자리 Vo 중의 H와, 다른 산소 원자의 결합에는 약 1.52eV의 에너지가 필요한 반면, O와 결합된 H가 산소 빈자리 Vo 중으로 들어가는 것은 약 0.46eV의 에너지가 필요하다.
상기 계산에 의하여 얻어진 활성화 장벽(E a)과 수학식 1을 사용하여 반응 빈도(Γ)를 계산하였다. 수학식 1에서, k B는 볼츠만 상수를 나타내고 T는 절대 온도를 나타낸다.
[수학식 1]
빈도 인자 ν=1013[1/sec]로 가정하여 350℃에서의 반응 빈도를 계산하였다. 도 50의 (A)에 나타낸 모델로부터 도 50의 (B)에 나타낸 모델로 H가 이동하는 빈도는 5.52×100[1/sec]인 반면, 도 50의 (B)에 나타낸 모델로부터 도 50의 (A)에 나타낸 모델로 H가 이동하는 빈도는 1.82×109[1/sec]이었다. 이것으로부터, IGZO로 확산되는 H는 근처에 산소 빈자리 Vo가 있으면 VoH를 형성하기 쉽고, 일단 VoH를 형성하면 산소 빈자리 Vo로부터 방출되기 어렵다고 생각된다.
다음에, 산소 빈자리 Vo를 형성하기 쉬운 산소 사이트 2, 여기서는 하나의 Ga와 2개의 Zn과 결합된 산소 사이트에 대하여 계산을 수행하였다.
도 52의 (A)는 초기 상태의 모델을 나타내고, 도 52의 (B)는 최종 상태의 모델을 나타낸 것이다. 도 53은 초기 상태 및 최종 상태에서 계산한 활성화 장벽(E a)을 나타낸 것이다. 또한, 여기서 초기 상태는, 산소 빈자리 Vo 중에 H가 존재하는 상태(VoH)를 말하고, 최종 상태는, 산소 빈자리 Vo를 포함하는 구조이고 H가, 하나의 Ga 원자 및 2개의 Zn 원자와 결합된 산소와 결합된 상태(H-O)를 말한다.
계산 결과로부터, 산소 빈자리 Vo 중의 H와, 다른 산소 원자의 결합에는 약 1.75eV의 에너지가 필요한 반면, O와 결합된 H가 산소 빈자리 Vo로 들어가는 것은 약 0.35eV의 에너지가 필요하다.
상기 계산에 의하여 얻어진 활성화 장벽(E a)과 수학식 1을 사용하여 반응 빈도(Γ)를 계산하였다.
빈도 인자 ν=1013[1/sec]로 가정하여 350℃에서의 반응 빈도를 계산하였다. 도 52의 (A)에 나타낸 모델로부터 도 52의 (B)에 나타낸 모델로 H가 이동하는 빈도는 7.53×10-2[1/sec]인 반면, 도 52의 (B)에 나타낸 모델로부터 도 52의 (A)에 나타낸 모델로 H가 이동하는 빈도는 1.44×1010[1/sec]이었다. 이것으로부터, 일단 VoH를 형성하면 H는 산소 빈자리 Vo로부터 방출되기 어렵다고 생각된다.
상술한 결과로부터, 어닐링 시에 IGZO 중의 H는 확산되기 쉽고 만약에 산소 빈자리 Vo가 존재하면, H가 산소 빈자리 Vo 중에 들어가 VoH가 되기 쉬운 것을 알았다.
＜(2) VoH의 천이 레벨＞
IGZO 중에 산소 빈자리 Vo와 H가 존재하는 경우, ＜(1) VoH의 형성 용이성 및 안정성＞에서 설명한, NEB법에 의한 계산은, 산소 빈자리 Vo와 H는 VoH를 형성하기 쉽고 VoH는 안정적임을 나타낸다. VoH가 캐리어 트랩에 관여하는지 여부를 결정하기 위하여 VoH의 천이 레벨을 계산하였다.
계산에 사용한 모델은 InGaZnO4 결정 모델(112원자)이다. 도 49에 나타낸 산소 사이트 1 및 산소 사이트 2에 대하여 VoH 모델을 작성하고 천이 레벨을 계산하였다. 계산 조건을 표 2에 나타낸다.
[표 2]
실험 값에 가까운 밴드 갭을 가지도록 교환항의 비율을 조정하였다. 결과적으로, 결함이 없는 InGaZnO4 결정 모델의 밴드 갭은 3.08eV이고, 실험 값 3.15eV에 가까웠다.
결함 D를 갖는 모델의 천이 레벨(ε(q/q'))은 이하의 수학식 2에 의하여 산출될 수 있다. 또한, ΔE(D q )는 결함 D의 전하 q에서의 형성 에너지를 나타내고 수학식 3에 의하여 계산된다.
[수학식 2]
[수학식 3]
수학식 2 및 수학식 3에서, E tot (D q )는 결함 D를 갖는 모델의 전하 q에서의 모든 에너지를 나타내고, E tot (bulk)는 결함이 없는 모델(완전 결정)의 모든 에너지를 나타내고, Δn i 는 결함에 기여하는 원자 i의 수의 변화를 나타내고, μ i 는 원자 i의 화학 퍼텐셜을 나타내고, ε VBM 은 결함이 없는 모델에서의 가전자대 상단의 에너지를 나타내고, ΔV q 는 정전 퍼텐셜에 관한 보정항을 나타내고, E F 는 페르미 에너지를 나타낸다.
도 54는 산출한 페르미 준위로부터 얻어진 VoH의 천이 레벨을 나타낸 것이다. 도 54 중의 수치는 전도대 하단으로부터의 깊이를 나타낸다. 도 54에서, 산소 사이트 1에서의 VoH의 천이 레벨은 전도대 하단으로부터 0.05eV의 위치에 존재하고, 산소 사이트 2에서의 VoH의 천이 레벨은 전도대 하단으로부터 0.11eV의 위치에 있다. 그러므로, 이들 VoH는 전자 트랩에 관여한다고 생각되며, 즉 VoH는 도너로서 작용하는 것이 명확하다고 생각된다. 또한, VoH를 포함하는 IGZO는 도전성을 갖는다.
본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 11)
＜퇴적 모델＞
CAAC-OS 및 nc-OS의 퇴적 모델의 예를 아래에서 설명한다.
도 55의 (A)는 스퍼터링법에 의하여 CAAC-OS막을 형성하는 상태를 도시한 퇴적 체임버의 개략도이다.
타깃(5130)은 백킹 플레이트(backing plate)에 접합된다. 타깃(5130)과 백킹 플레이트 아래에 복수의 마그넷을 제공한다. 상기 복수의 마그넷은 타깃(5130) 위에서 자기장을 생성한다. 마그넷의 자기장을 이용하여 퇴적 속도를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
타깃(5130)은 적어도 하나의 결정립에 벽개(劈開)면이 존재하는 다결정 구조를 갖는다. 또한 벽개면의 자세한 사항은 나중에 설명한다.
기판(5120)은 타깃(5130)에 면하도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버는 대부분이 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 50vol% 이상 함유하는 혼합 가스)로 채워져 있고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작하고, 플라스마가 관찰된다. 또한, 타깃(5130) 위의 자기장은 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서, 퇴적 가스가 이온화되어, 이온(5101)이 발생된다. 이온(5101)의 예에는 산소의 양이온(O＋) 및 아르곤의 양이온(Ar＋)이 포함된다.
이온(5101)은, 전계에 의하여 타깃(5130) 측으로 가속되어, 결국 타깃(5130)과 충돌한다. 이때, 벽개면으로부터 평판상 또는 펠릿상의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 분리되어, 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌의 충격에 의하여 비뚤어질 수 있다.
펠릿(5100a)은 삼각형의 평면, 예를 들어, 정삼각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터링 입자다. 펠릿(5100b)은 육각형의 평면, 예를 들어, 정육각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터링 입자다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판상 또는 펠릿상의 스퍼터링 입자를 통틀어 펠릿(5100)이라고 부른다. 펠릿(5100)의 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평면이 2개 이상 6개 이하의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(정삼각형)이 조합되어 사각형(마름모)이 형성되는 경우가 있다.
펠릿(5100)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고, 이 이유는 나중에 설명된다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상에 비하여 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다.
펠릿(5100)은, 플라스마를 통과할 때에 전하를 받아, 펠릿(5100)의 측면이 음 또는 양으로 대전되는 경우가 있다. 펠릿(5100)은, 그 측면에 산소 원자를 포함하고, 이 산소 원자는 음으로 대전될 수 있다. 예를 들어, 펠릿(5100a)이 이 측면에 음으로 대전된 산소 원자를 포함하는 경우를 도 57에 도시하였다. 이 관점과 같이, 측면들이 동일한 극성으로 대전되면 전하들이 서로 반발하기 때문에, 펠릿은 평판 형상을 유지할 수 있다. CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한, 인듐 원자, 갈륨 원자, 및 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성도 있다.
도 64의 (A)에 나타낸 바와 같이, 펠릿(5100)은 플라스마에서 연과 같이 날아, 기판(5120)까지 훨훨 날아오른다. 펠릿(5100)은 대전되어 있기 때문에, 펠릿(5100)은 다른 펠릿(5100)이 이미 퇴적된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(5120) 위에서 기판(5120)의 상면에 평행한 방향으로 자기장이 발생된다. 기판(5120)과 타깃(5130) 사이에 전위차가 주어지고, 이에 따라 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120) 상면에서 자기장 및 전류의 효과에 의하여 힘(로런츠 힘(Lorentz force))이 주어진다(도 58 참조). 이것은, 플레밍의 왼손 법칙에 의하여 설명할 수 있다. 펠릿(5100)에 주어진 힘을 증가시키기 위해서는, 기판(5120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는 이 상면에, 기판의 상면에 평행한 방향의 자기장이 기판(5120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
또한, 기판(5120)이 가열되고, 펠릿(5100)과 기판(5120) 사이에서의 마찰 등의 저항이 낮다. 결과적으로, 도 59의 (A)에 도시된 바와 같이, 펠릿(5100)은 기판(5120)의 표면 위를 활공한다. 펠릿(5100)의 활공은 평면이 기판(5120)에 면하는 상태에서 일어난다. 그리고 도 59의 (B)에 도시된 바와 같이, 펠릿(5100)이, 이미 퇴적되어 있는 또 다른 펠릿(5100)의 측면에 도달하면, 펠릿(5100)의 측면들이 결합한다. 이때, 펠릿(5100)의 측면 상의 산소 원자가 방출된다. 방출된 산소 원자에 의하여, CAAC-OS의 산소 빈자리가 채워질 수 있기 때문에, CAAC-OS는 낮은 결함 상태의 밀도를 갖는다.
또한, 기판(5120) 상에서 펠릿(5100)이 가열됨으로써 원자가 재배열되어, 이온(5101)의 충돌에 의하여 발생된 구조 변형이 감소될 수 있다. 구조 변형이 감소된 펠릿(5100)은, 실질적으로 단결정이다. 결합한 후에 펠릿(5100)들이 가열되더라도, 펠릿(5100)이 실질적으로 단결정이 됨으로써 일어나는, 펠릿(5100) 자체의 팽창 및 축소는 거의 일어나지 않는다. 따라서 펠릿(5100)들 사이의 틈의 팽창으로 인한 그레인 바운더리 등의 결함의 형성을 방지할 수 있어 벽개의 생성을 방지할 수 있다. 또한, 틈에는 탄성 금속 원자 등이 채워져 탄성 금속 원자는 고속도로와 같이, 서로 배열되지 않는 펠릿(5100)들의 측면을 접합하는 기능을 갖는다.
이러한 모델에 나타낸 바와 같이 펠릿(5100)이 기판(5120) 위에 퇴적되는 것으로 생각된다. 따라서, 막이 형성되는 면(막 형성면)이 결정 구조를 갖지 않더라도 CAAC-OS막을 퇴적할 수 있어, 에피택셜 성장에 의한 퇴적과는 상이하다. 예를 들어, 기판(5120)의 표면(막 형성면)이 비정질 구조를 갖더라도, CAAC-OS막을 형성할 수 있다.
또한 CAAC-OS의 형성에서, 평탄한 면 외에 형성면이 요철을 갖더라도, 펠릿(5100)은 막 형성면인 기판(5120)의 표면 형상에 따라 배열되는 것을 알았다. 예를 들어, 기판(5120) 표면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평면이 아래를 향하도록 배열되어, 균일한 두께를 가지고, 평탄하고, 결정성이 높은 층이 형성된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다(도 64의 (B) 참조).
기판(5120) 상면이 요철을 갖는 경우, 펠릿(5100)이 요철을 따라 배열된 n개의 각층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS에서 펠릿(5100)들 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 분자간 힘에 의하여, 펠릿(5100)들은 요철 표면에도 펠릿들 사이의 틈이 가능한 한 작아지도록 배열된다. 그러므로, 형성면이 요철을 갖더라도 결정성이 높은 CAAC-OS를 형성할 수 있다.
결과적으로, CAAC-OS의 형성에 레이저 결정화가 필요 없고, 큰 사이즈의 유리 기판 위에도 균일한 막을 형성할 수 있다.
이러한 모델에 따라 CAAC-OS막이 퇴적되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 갖는 경우, 기판(5120)에 면하는 평면이 균일하지 않기 때문에 두께 및 결정의 배향이 균일하지 못하는 경우가 있다.
상술한 퇴적 모델에 따라, 비정질 구조를 갖는 막 형성 표면에도 높은 결정성을 갖는 CAAC-OS를 형성할 수 있다.
또한, CAAC-OS의 형성은 펠릿(5100) 외에 산화 아연 입자를 포함하는 퇴적 모델에 의하여 설명할 수 있다.
산화 아연 입자의 질량이 펠릿(5100)보다 작기 때문에, 산화 아연 입자는 펠릿(5100) 이전에 기판(5120)에 도달한다. 기판(5120)의 표면에, 산화 아연 입자의 결정 성장이 수평 방향으로 우선적으로 일어나서, 얇은 산화 아연층을 형성한다. 상기 산화 아연층은 c축 배향을 갖는다. 또한 상기 산화 아연층에서의 결정의 c축은 기판(5120)의 법선 벡터에 평행 방향으로 배향한다. 상기 산화 아연층은 CAAC-OS를 성장시키는 시드층으로서 기능하여 CAAC-OS의 결정성을 증가시키는 기능을 갖는다. 상기 산화 아연층의 두께는 0.1nm 이상 5nm 이하, 대부분 1nm 이상 3nm 이하이다. 상기 산화 아연층은 충분히 얇기 때문에, 그레인 바운더리가 거의 관찰되지 않는다.
따라서, 결정성이 높은 CAAC-OS를 퇴적시키기 위하여, 화학량론적조성보다 높은 비율로 아연을 함유하는 타깃을 사용하는 것이 바람직하다.
nc-OS는 도 56에 도시된 퇴적 모델에 의하여 이해될 수 있다. 또한 도 56과 도 64의 (A) 사이의 차이는 기판(5120)이 가열되는지 여부에만 있다.
따라서 기판(5120)이 가열되지 않고, 펠릿(5100)과 기판(5120) 사이에서의 마찰 등의 저항이 높다. 결과적으로 펠릿(5100)은 기판(5120)의 표면에서 활공할 수 없고 무질서하게 적층되어, nc-OS를 형성한다.
＜벽개면＞
CAAC-OS의 퇴적 모델에서 언급되어 있는 벽개면을 이하에서 설명한다.
먼저, 타깃의 벽개면을 도 60의 (A) 및 (B)를 참조하여 설명한다. 도 60의 (A) 및 (B)는 InGaZnO4의 결정 구조를 나타낸 것이다. 또한 도 60의 (A)는, c축이 위쪽 방향에 있을 때 b축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다. 또한 도 60의 (B)는, c축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다.
InGaZnO4 결정의 각 결정면에서의 벽개에 필요한 에너지를 제 1 원리 계산에 의하여 계산하였다. 또한, 계산에는 유사 퍼텐셜(pseudopotential) 및 평면파 기저를 사용한 밀도 범함수 이론 프로그램(CASTEP)을 사용하였다. 또한, 유사 퍼텐셜로서는 울트라소프트형 유사 퍼텐셜을 사용한다. 또한 범함수로서 GGA/PBE를 사용한다. 컷오프 에너지는 400eV다.
초기 상태에서의 구조의 에너지는 셀 사이즈를 포함하는 구조 최적화를 수행한 후에 얻어진다. 또한, 각 면에서의 벽개 후의 구조의 에너지는, 셀 사이즈를 고정한 상태에서 원자 배열의 구조 최적화를 수행한 후에 얻어진다.
도 60의 (A) 및 (B)에서의 InGaZnO4 결정의 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 및 제 4 면 중 어느 하나에서 벽개된 구조를 형성하고, 셀 사이즈를 고정한 구조 최적화 계산을 수행하였다. 여기서, 제 1 면은 Ga-Zn-O층과 In-O층 사이의 결정면이며 (001)면(또는 a-b면)에 평행하다(도 60의 (A) 참조). 제 2 면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며 (001)면(또는 a-b면)에 평행하다(도 60의 (A) 참조). 제 3 면은 (110)면에 평행한 결정면이다(도 60의 (B) 참조). 제 4 면은 (100)면(또는 b-c면)에 평행한 결정면이다(도 60의 (B) 참조).
상술한 조건하에서, 각 면에서의 벽개 후의 구조의 에너지를 계산한다. 다음에, 벽개 후의 구조의 에너지와 초기 상태에서의 구조의 에너지 사이의 차이를 벽개면의 면적으로 나눔으로써, 각 면에서의 벽개의 쉬움의 척도로서 기능하는 벽개 에너지를 계산한다. 또한, 구조의 에너지는, 구조에 포함되는 전자의 전자 운동 에너지와, 구조에 포함되는 원자들 간, 원자와 전자 간, 및 전자들 간의 상호 작용을 고려하여 얻어진 에너지를 가리킨다.
계산 결과로서, 제 1 면의 벽개 에너지는 2.60J/m2, 제 2 면의 벽개 에너지는 0.68J/m2, 제 3 면의 벽개 에너지는 2.18J/m2, 그리고 제 4 면의 벽개 에너지는 2.12J/m2이었다(표 3 참조).
[표 3]
상기 계산으로부터, 도 60의 (A) 및 (B)에서의 InGaZnO4 결정의 구조에서, 제 2 면의 벽개 에너지가 가장 낮다. 바꿔 말하면, Ga-Zn-O층과 Ga-Zn-O층 사이의 면이 가장 쉽게 벽개된다(벽개면). 그러므로, 본 명세서에서, 벽개면은 벽개가 가장 쉽게 수행되는 면인 제 2 면을 가리킨다.
벽개면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 제 2 면이기 때문에, 도 60의 (A)에서의 InGaZnO4 결정은 2개의 제 2 면과 등가인 면에서 분리될 수 있다. 그러므로, 이온 등을 타깃에 충돌시키는 경우, 벽개 에너지가 가장 낮은 면에서 벽개되는 웨이퍼 형상 유닛(우리는 이것을 펠릿이라고 부름)이 최소 단위로서 발사된다고 생각한다. 이 경우, InGaZnO4의 펠릿은 3층, 즉 Ga-Zn-O층, In-O층 및 Ga-Zn-O층을 포함한다.
제 3 면((110)면에 평행한 결정면) 및 제 4 면((100)면(또는 b-c면)에 평행한 결정면)의 벽개 에너지는 제 1 면(Ga-Zn-O층과 In-O층 사이의 결정면 및 (001)면(또는 a-b면)에 평행한 면)보다 낮기 때문에, 펠릿의 평면의 대부분이 삼각형 또는 육각형을 갖는 것이 시사된다.
다음에, 고전 분자 동역학 계산을 거쳐, 타깃으로서 호몰로가스(homologous) 구조를 갖는 InGaZnO4 결정을 가정하고, 이 타깃을 아르곤(Ar) 또는 산소(O)를 사용하여 스퍼터링한 경우의 벽개면을 조사한다. 도 61의 (A)는, 계산에 사용된 InGaZnO4 결정(2688원자)의 단면 구조를 나타낸 것이고, 도 61의 (B)는 이의 상면 구조를 나타낸 것이다. 또한, 도 61의 (A)에서의 고정층은 원자의 위치가 이동하는 것을 방지한다. 도 61의 (A)에서의 온도 제어층은 온도가 항상 고정된 온도(300K)로 설정되는 층이다.
고전 분자 동역학 계산에는, Fujitsu Limited. 제조의 Materials Explorer 5.0을 사용한다. 또한, 초기 온도, 셀 사이즈, 시간 단계 크기, 스텝 수는 각각, 300K, 일정 사이즈, 0.01fs, 1000만(ten million)으로 설정한다. 계산에서는, 300eV의 에너지가 인가된 원자를, 상술한 조건에서 InGaZnO4 결정의 a-b면에 수직인 방향으로부터 셀에 입사시켰다.
도 62의 (A)는, 도 61의 (A) 및 (B)에서의 InGaZnO4 결정을 포함하는 셀에 아르곤이 들어가고 나서 99.9피코초(picoseconds)가 지났을 때의 원자 배열을 나타낸 것이다. 도 62의 (B)는, 산소가 셀에 들어가고 나서 99.9피코초가 지났을 때의 원자 배열을 나타낸 것이다. 또한, 도 62의 (A) 및 (B)에서, 도 61의 (A)에서의 고정층의 일부를 생략하였다.
도 62의 (A)에 따르면, 아르곤이 셀에 들어갔을 때부터 99.9피코초가 지났을 때까지의 기간에, 도 60의 (A)에서의 제 2 면에 상당하는 벽개면으로부터 균열이 형성되었다. 따라서, InGaZnO4 결정에 아르곤이 충돌하고 최상면이 제 2 면(제 0 번)인 경우, 큰 균열이 제 2 면(제 2 번)에 형성되는 것을 알았다.
한편, 도 62의 (B)에 따르면, 산소가 셀에 들어갔을 때부터 99.9피코초가 지났을 때까지의 기간에, 도 60의 (A)에서의 제 2 면에 상당하는 벽개면으로부터 균열이 형성되는 것을 알았다. 다만, 산소가 셀과 충돌하는 경우에는, InGaZnO4 결정의 제 2 면(제 1 번)에서 큰 균열이 형성되는 것을 알았다.
따라서, 원자(이온)가, 호몰로가스 구조를 갖는 InGaZnO4 결정을 포함하는 타깃과 이 타깃의 상면으로부터 충돌하고, 제 2 면을 따라 InGaZnO4 결정이 벽개되어, 평판 형상 스퍼터링 입자(펠릿)가 분리되는 것을 알았다. 산소가 셀과 충돌한 경우에 형성되는 펠릿은 아르곤이 셀과 충돌한 경우에 형성되는 펠릿보다 작은 것도 알았다.
상술한 계산은, 분리된 펠릿이 손상 영역을 포함하는 것을 시사한다. 펠릿에 포함되는 손상 영역은 손상으로 생긴 결함이 산소와 반응함으로써 회복(repair)될 수 있는 경우가 있다.
여기서, 충돌시키는 원자에 따른 펠릿의 사이즈의 차이를 조사한다.
도 63의 (A)는, 도 61의 (A) 및 (B)에서의 InGaZnO4 결정을 포함하는 셀에 아르곤이 들어가고 나서 0피코초부터 0.3피코초의 원자의 궤적을 나타낸 것이다. 따라서, 도 63의 (A)는 도 61의 (A) 및 (B)로부터 도 62의 (A)까지의 기간에 상당한다.
도 63의 (A)에 따르면, 아르곤이 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 갈륨은 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 아연이 제 6 층(Ga-Zn-O층)의 근방에 도달한다. 또한, 갈륨과 충돌한 아르곤은 외부로 튀어나간다(sputtered). 따라서, InGaZnO4 결정을 포함하는 타깃에 아르곤이 충돌하는 경우, 도 61의 (A)에서의 제 2 면(제 2 번)에 균열이 형성된다고 생각된다.
도 63의 (B)는, 도 61의 (A) 및 (B)에서의 InGaZnO4 결정을 포함하는 셀에 산소가 들어가고 나서 0피코초~0.3피코초의 원자의 궤적을 나타낸 것이다. 따라서, 도 63의 (B)는 도 61의 (A) 및 (B)~도 62의 (A)의 기간에 상당한다.
한편, 도 63의 (B)에 따르면, 산소가 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 아연은 제 5 층(In-O층)에 도달하지 않는다. 또한, 갈륨과 충돌한 산소는 외부로 튀어나간다. 따라서, InGaZnO4 결정을 포함하는 타깃에 산소가 충돌하는 경우, 도 61의 (A)에서의 제 2 면(제 1 번)에 균열이 형성된다고 생각된다.
이 계산은, 원자(이온)가 충돌하는 InGaZnO4 결정은 벽개면으로부터 분리되는 것도 나타낸다.
또한, 균열의 깊이에서의 차이를 보존 법칙의 관점에서 조사한다. 에너지 보존 법칙 및 운동량 보존 법칙은 이하의 식 4 및 식 5로 나타낼 수 있다. 여기서, E는 충돌 전의 아르곤 또는 산소의 에너지(300eV)를 나타내고, m A 는 아르곤 또는 산소의 질량을 나타내고, v A 는 충돌 전의 아르곤 또는 산소의 속도를 나타내고, v' A 는 충돌 후의 아르곤 또는 산소의 속도를 나타내고, m Ga 는 갈륨의 질량을 나타내고, v Ga 는 충돌 전의 갈륨의 속도를 나타내고, v' Ga 는 충돌 후의 갈륨의 속도를 나타낸다.
[식 4]
[식 5]
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, v A , v' A , v Ga 및 v' Ga 사이의 관계는 이하의 식 6으로 나타내어질 수 있다.
[식 6]
식 4, 식 5, 식 6으로부터, 아르곤 또는 산소의 충돌 후의 갈륨의 속도 v' Ga 는 이하의 식 7로 나타내어질 수 있다.
[식 7]
식 7에서, m A 에 아르곤 또는 산소의 질량을 대입함으로써, 이들 원자가 충돌한 후의 속도를 비교한다. 충돌 전에 아르곤 및 산소가 같은 에너지를 갖는 경우, 아르곤이 갈륨과 충돌한 경우의 갈륨의 속도는 산소가 갈륨과 충돌한 경우의 1.24배인 것을 알았다. 따라서, 아르곤이 갈륨과 충돌한 경우의 갈륨의 에너지는, 산소가 갈륨과 충돌한 경우보다 속도의 제곱만큼 높다.
아르곤이 갈륨과 충돌한 경우의 충돌 후의 갈륨의 속도(에너지)는 산소가 갈륨과 충돌한 경우보다 높은 것을 알았다. 따라서, 산소가 갈륨과 충돌한 경우보다 아르곤이 갈륨과 충돌한 경우에 더 깊은 위치에 균열이 형성된다고 생각된다.
상술한 계산은, 호몰로가스 구조를 갖는 InGaZnO4 결정을 포함하는 타깃을 사용하여 스퍼터링을 수행하였을 때, 분리가 벽개면으로부터 일어나서 펠릿을 형성하는 경우를 나타낸 것이다. 한편, 벽개면이 없는 타깃의 또 다른 구조를 갖는 영역에 스퍼터링이 수행되더라도 펠릿은 형성되지 않고, 펠릿보다 미세한 원자 레벨 사이즈를 갖는 스퍼터링 입자를 형성한다. 상기 스퍼터링 입자는 펠릿보다 작기 때문에, 상기 스퍼터링 입자는 스퍼터링 장치에 접속되는 진공 펌프를 통하여 제거된다고 생각된다. 그러므로, 호몰로가스 구조를 갖는 InGaZnO4 결정을 포함하는 타깃을 사용하여 스퍼터링이 수행되는 경우에는 다양한 사이즈 및 형상을 갖는 입자가 기판까지 날아가고 퇴적되는 모델은 적용되기 어렵다. 튀어나온 펠릿이 퇴적되어 CAAC-OS를 형성하는 도 64의 (A)에 도시된 모델은 사리에 맞는 모델이다.
이와 같이 퇴적된 CAAC-OS는 단결정 OS와 실질적으로 등가인 밀도를 갖는다. 예를 들어, InGaZnO4의 호몰로가스 구조를 갖는 단결정 OS막의 밀도는 6.36g/cm3이고, 실질적으로 같은 원자 비율을 갖는 CAAC-OS막의 밀도는 6.3g/cm3 정도다.
도 64의 (A) 및 (B)는 스퍼터링에 의하여 퇴적된 CAAC-OS인 In-Ga-Zn 산화물(도 64의 (A) 참조) 및 이의 타깃(도 64의 (B) 참조)의 단면의 원자 배열을 나타낸 것이다. 원자 배향을 관찰하기 위하여, HAADF-STEM(High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)이 사용된다. HAADF-STEM에 의하여 관찰되는 경우, 원자 각각의 이미지의 강도는 이들 원자번호의 제곱에 비례한다. 그러므로, 원자번호가 서로 가까운, Zn(원자번호: 30) 및 Ga(원자번호: 31)은 서로 구별하기 어렵다. HAADF-STEM에는 히타치 주사 투과 전자 현미경 HD-2700이 사용된다.
도 64의 (A) 및 (B)를 비교하면, CAAC-OS 및 타깃 각각이 호몰로가스 구조를 갖고, CAAC-OS에서의 원자 배열은 타깃에서의 원자 배열과 상당하는 것을 알았다. 따라서, 도 55의 (A)에서의 퇴적 모델에 도시된 바와 같이, 타깃의 결정 구조가 이동하여 CAAC-OS가 형성된다.
본 실시형태는 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 12)
본 발명의 일 실시형태에 따른 촬상 장치 및 상기 촬상 장치를 포함하는 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 및 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 콘텐츠를 재생하고, 그 재생 화상을 표시기 위한 디스플레이를 갖는 장치)에 사용할 수 있다. 상술한 것 외에, 본 발명의 일 실시형태에 따른 촬상 장치 또는 상기 촬상 장치를 포함하는 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대 정보 단말, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 오디오 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 65는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 65의 (A)는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 포함하는 휴대 게임기이다. 도 65의 (A)의 휴대 게임기는 2개의 표시부(903 및 904)를 갖지만, 휴대 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다. 카메라(909)에는 본 발명의 일 실시형태의 촬상 장치를 사용할 수 있다.
도 65의 (B)는 제 1 하우징(911), 표시부(912), 카메라(919) 등을 포함하는 휴대 정보 단말이다. 표시부(912)의 터치 패널 기능에 의하여 정보의 입력 및 출력이 가능하다. 카메라(919)에는 본 발명의 일 실시형태의 촬상 장치를 사용할 수 있다.
도 65의 (C)는 하우징(921), 셔터 버튼(922), 마이크로폰(923), 발광부(927), 렌즈(925) 등을 포함하는 디지털 카메라이다. 렌즈(925)의 초점에 대응하는 부분에는 본 발명의 일 실시형태의 촬상 장치를 사용할 수 있다.
도 65의 (D)는 하우징(931), 표시부(932), 리스트 밴드(933), 카메라(939) 등을 포함하는 손목시계형 정보 단말이다. 표시부(932)는 터치 패널이라도 좋다. 카메라(939)에는 본 발명의 일 실시형태의 촬상 장치를 사용할 수 있다.
도 65의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 연결부(946) 등을 포함하는 비디오 카메라이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)에 의하여 서로 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)에 의하여 변경할 수 있다. 표시부(943)에서의 영상은 연결부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환되어도 좋다. 렌즈(945)의 초점에 대응하는 부분에는 본 발명의 일 실시형태의 촬상 장치를 사용할 수 있다.
도 65의 (F)는 하우징(951)에 표시부(952), 마이크로폰(957), 스피커(954), 카메라(959), 입력/출력 단자(956), 조작용 버튼(955) 등을 포함하는 휴대 전화이다. 카메라(959)에는 본 발명의 일 실시형태의 촬상 장치를 사용할 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 13)
본 실시형태에서는, 상술한 실시형태에 기재된 트랜지스터의 변형예에 대하여 도 66의 (A)~(F), 도 67의 (A)~(F), 및 도 68의 (A)~(E)를 참조하여 설명하기로 한다. 도 66의 (A)~(F)에 도시된 트랜지스터는, 기판(821) 위에, 절연층(824) 위의 산화물 반도체층(828), 산화물 반도체층(828)과 접촉되는 절연층(837), 절연층(837)과 접촉되고 산화물 반도체층(828)과 중첩되는 도전층(840)을 포함한다. 절연층(837)은 게이트 절연막으로서 기능한다. 도전층(840)은 게이트 전극층으로서 기능한다.
또한, 상기 트랜지스터에는 산화물 반도체층(828)과 접촉되는 절연층(846), 및 절연층(846)과 접촉되는 절연층(847)이 제공된다. 또한, 절연층(846) 및 절연층(847)의 개구부를 통하여 산화물 반도체층(828)과 접촉되는 도전층(856) 및 도전층(857)이 제공된다. 도전층(856) 및 도전층(857)은 소스 전극층 및 드레인 전극층으로서 기능한다.
본 실시형태에 기재된 트랜지스터의 구조 및 이 구조와 접촉되는 도전층 및 절연층으로서는, 상술한 실시형태에 기재된 트랜지스터의 구조, 및 이 구조와 접촉되는 도전층 및 절연층을 적절히 사용할 수 있다.
도 66의 (A)에 도시된 트랜지스터에서, 산화물 반도체층(828)은 도전층(840)과 중첩되는 영역(828a)과, 불순물 원소를 함유하는 영역(828b) 및 영역(828c)을 포함한다. 영역(828b) 및 영역(828c)은 그 사이에 영역(828a)을 끼우도록 형성된다. 도전층(856) 및 도전층(857)은 영역(828b) 및 영역(828c)과 각각 접촉된다. 영역(828a)은 채널 영역으로서 기능한다. 영역(828b) 및 영역(828c)은 영역(828a)보다 저항률이 낮으며, 저저항 영역이라고 할 수 있다. 영역(828b) 및 영역(828c)은 소스 영역 및 드레인 영역으로서 기능한다.
또는, 도 66의 (B)에 도시된 트랜지스터와 같이, 산화물 반도체층(828)은 도전층(856)과 접촉되는 영역(828d) 및 도전층(857)과 접촉되는 영역(828e)에 불순물 원소가 첨가되지 않는 구조를 가져도 좋다. 이 경우, 도전층(856) 및 도전층(857)과 접촉되는 영역(828d) 및 영역(828e)과, 영역(828a) 사이에 불순물 원소를 함유하는 영역(828b) 및 영역(828c)이 제공된다. 영역(828d) 및 영역(828e)은 도전층(856) 및 도전층(857)에 전압이 인가되면 도전성을 가지기 때문에, 소스 영역 및 드레인 영역으로서 기능한다.
또한, 도 66의 (B)에 도시된 트랜지스터는 도전층(856) 및 도전층(857)을 형성한 후, 도전층(840), 도전층(856), 및 도전층(857)을 마스크로 사용하여 불순물 원소를 산화물 반도체층에 첨가함으로써 형성할 수 있다.
도전층(840)의 단부는 테이퍼 형상을 가져도 좋다. 절연층(837)과 도전층(840)이 서로 접촉되는 면과, 도전층(840)의 측면 사이에 형성되는 각도 θ1은 90° 미만, 10° 이상 85° 이하, 15° 이상 85° 이하, 30° 이상 85° 이하, 45° 이상 85° 이하, 또는 60° 이상 85° 이하라도 좋다. 각도 θ1을 90° 미만, 10° 이상 85° 이하, 15° 이상 85° 이하, 30° 이상 85° 이하, 45° 이상 85° 이하, 또는 60° 이상 85° 이하로 하면, 절연층(846)에 의한 절연층(837) 및 도전층(840)의 측면의 피복성을 향상시킬 수 있다.
다음에, 영역(828b) 및 영역(828c)의 변형예에 대하여 설명한다. 도 66의 (C)~(F)의 각각은 도 66의 (A)에 도시된 산화물 반도체층(828)의 근방의 확대도이다. 채널 길이 L은, 불순물 원소를 함유하는 한 쌍의 영역 사이의 거리를 가리킨다.
채널 길이 방향의 단면도인 도 66의 (C)에 도시된 바와 같이, 영역(828a)과 영역(828b 및 828c) 사이의 경계가 절연층(837)을 개재하여 도전층(840)의 단부와 정렬 또는 실질적으로 정렬된다. 바꿔 말하면, 상면 형상에서, 영역(828a)과 영역(828b 및 828c) 사이의 경계가 도전층(840)의 단부와 정렬 또는 실질적으로 정렬된다.
또는, 채널 길이 방향의 단면도인 도 66의 (D)에 도시된 바와 같이, 영역(828a)이 도전층(840)의 단부와 중첩되지 않는 영역을 갖는다. 상기 영역은 오프셋 영역으로서 기능한다. 채널 길이 방향에서의 오프셋 영역의 길이를 L off라고 한다. 또한, 복수의 오프셋 영역이 제공되어 있을 때는, L off는 하나의 오프셋 영역의 길이를 의미한다. L off는 채널 길이 L에 포함된다. 또한, L off는 채널 길이 L의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만이다.
또는, 채널 길이 방향의 단면도인 도 66의 (E)에 도시된 바와 같이, 영역(828b) 및 영역(828c)의 각각이 절연층(837)을 개재하여 도전층(840)과 중첩되는 영역을 갖는다. 상기 영역은 오버랩 영역으로서 기능한다. 채널 길이 방향에서의 오버랩 영역의 길이를 L ov라고 한다. L ov는 채널 길이 L의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만이다.
또는, 채널 길이 방향의 단면도인 도 66의 (F)에 도시된 바와 같이, 영역(828a)과 영역(828b) 사이에 영역(828f)이 제공되고, 영역(828a)과 영역(828c) 사이에 영역(828g)이 제공된다. 영역(828f) 및 영역(828g)은 영역(828b) 및 영역(828c)보다 불순물 원소의 농도가 낮고 저항률이 높다. 이 경우에는 영역(828f) 및 영역(828g)은 절연층(837)과 중첩되지만, 절연층(837) 및 도전층(840)과 중첩되어도 좋다.
또한, 도 66의 (C)~(F)에서는 도 66의 (A)에 도시된 트랜지스터를 설명하였지만, 도 66의 (B)에 도시된 트랜지스터를 도 66의 (C)~(F)의 구조 중 어느 것에 적절히 적용할 수 있다.
도 67의 (A)에 도시된 트랜지스터에서는, 절연층(837)의 단부가 도전층(840)의 단부보다 외측에 위치한다. 바꿔 말하면, 절연층(837)은 단부가 도전층(840)의 단부이상 연장된 형상을 갖는다. 영역(828a)으로부터 절연층(846)을 멀리할 수 있으므로, 절연층(846)에 함유된 질소 및 수소 등이 채널 영역으로서 기능하는 영역(828a)에 들어가는 것을 억제할 수 있다.
도 67의 (B)에 도시된 트랜지스터에서는, 절연층(837) 및 도전층(840)의 각각이 테이퍼 형상을 갖고, 테이퍼 형상의 각도가 서로 다르다. 바꿔 말하면, 절연층(837)과 도전층(840)이 서로 접촉되는 면과 도전층(840)의 측면 사이에 형성되는 각도 θ1은, 산화물 반도체층(828)과 절연층(837)이 서로 접촉되는 면과 도전층(837)의 측면 사이에 형성되는 각도 θ2와 상이하다. 각도 θ2는 90° 미만, 30° 이상 85° 이하, 또는 45° 이상 70° 이하라도 좋다. 예를 들어, 각도 θ2가 각도 θ1보다 작으면, 절연층(846)에 의한 피복성은 향상된다. 또는, 각도 θ2가 각도 θ1보다 크면, 영역(828a)으로부터 절연층(846)을 멀리할 수 있으므로, 절연층(846)에 함유되는 질소 또는 수소 등이 채널 영역으로서 기능하는 영역(828a)에 들어가는 것을 방지할 수 있다.
다음에, 영역(828b) 및 영역(828c)의 변형예에 대하여 도 67의 (C)~(F)를 참조하여 설명한다. 또한, 도 67의 (C)~(F)의 각각은 도 67의 (A)에 도시된 산화물 반도체층(828)의 근방의 확대도이다.
채널 길이 방향의 단면도인 도 67의 (C)에 도시된 바와 같이, 영역(828a)과 영역(828b 및 828c) 사이의 경계가 절연층(837)을 개재하여 도전층(840)의 단부와 정렬 또는 실질적으로 정렬된다. 바꿔 말하면, 위로부터 봤을 때, 영역(828a)과 영역(828b 및 828c) 사이의 경계가 도전층(840)의 단부와 정렬 또는 실질적으로 정렬된다.
채널 길이 방향의 단면도인 도 67의 (D)에 도시된 바와 같이, 영역(828a)이 도전층(840)과 중첩되지 않는 영역을 갖는다. 상기 영역은 오프셋 영역으로서 기능한다. 바꿔 말하면, 위로부터 봤을 때, 영역(828b)의 단부와 영역(828c)의 단부가 절연층(837)의 단부와 정렬 또는 실질적으로 정렬되고 도전층(840)의 단부와 중첩되지 않는다.
채널 길이 방향의 단면도인 도 67의 (E)에 도시된 바와 같이, 영역(828b)과 영역(828c) 각각은 절연층(837)을 개재하여 도전층(840)과 중첩되는 영역을 갖는다. 이러한 영역은 오버랩 영역이라고 한다. 바꿔 말하면, 위로부터 봤을 때, 영역(828b)의 단부와 영역(828c)의 단부가 도전층(840)과 중첩된다.
채널 길이 방향의 단면도인 도 67의 (F)에 도시된 바와 같이, 영역(828a)과 영역(828b) 사이에 영역(828f)이 제공되고, 영역(828a)과 영역(828c) 사이에 영역(828g)이 제공된다. 영역(828f) 및 영역(828g)은 영역(828b) 및 영역(828c)보다 불순물 원소의 농도가 낮고 저항률이 높다. 이 경우에 영역(828f) 및 영역(828g)은 절연층(837)과 중첩되지만, 절연층(837) 및 도전층(840)과 중첩되어도 좋다.
또한, 도 67의 (C)~(F)에서는 도 67의 (A)에 도시된 트랜지스터를 설명하였지만, 도 67의 (B)에 도시된 트랜지스터를 도 67의 (C)~(F)의 구조 중 어느 것에 적절히 적용할 수 있다.
도 68의 (A)에 도시된 트랜지스터에서, 도전층(840)은 절연층(837)과 접촉되는 도전층(840a), 및 도전층(840a)과 접촉되는 도전층(840b)을 포함하는 적층 구조를 갖는다. 도전층(840a)의 단부는 도전층(840b)의 단부보다 외측에 위치한다. 바꿔 말하면, 도전층(840a)이 도전층(840b)의 단부이상 연장되는 형상을 갖는다.
다음에, 영역(828b) 및 영역(828c)의 변형예에 대하여 설명한다. 또한, 도 68의 (B)~(E)의 각각은 도 68의 (A)에 도시된 산화물 반도체층(828)의 근방의 확대도이다.
채널 길이 방향의 단면도인 도 68의 (B)에 도시된 바와 같이, 영역(828a)과 영역(828b 및 828c) 사이의 경계가 절연층(837)을 개재하여 도전층(840) 내의 도전층(840a)의 단부와 정렬 또는 실질적으로 정렬된다. 바꿔 말하면, 위로부터 봤을 때, 영역(828a)과 영역(828b 및 828c) 사이의 경계가 도전층(840)의 단부와 정렬 또는 실질적으로 정렬된다.
채널 길이 방향의 단면도인 도 68의 (C)에 도시된 바와 같이, 영역(828a)은 도전층(840)과 중첩되지 않는 영역을 갖는다. 상기 영역은 오프셋 영역으로서 기능한다. 바꿔 말하면, 위로부터 봤을 때, 영역(828b)의 단부와 영역(828c)의 단부가 절연층(837)의 단부와 정렬 또는 실질적으로 정렬되고, 도전층(840)의 단부와 중첩되지 않는다.
채널 길이 방향의 단면도인 도 68의 (D)에 도시된 바와 같이, 영역(828b) 및 영역(828c) 각각은 도전층(840), 구체적으로는 도전층(840a)과 중첩되는 영역을 갖는다. 이 영역을 오버랩 영역이라고 한다. 바꿔 말하면, 위로부터 봤을 때, 영역(828b)의 단부와 영역(828c)의 단부가 도전층(840a)과 중첩된다.
채널 길이 방향의 단면도인 도 68의 (E)에 도시된 바와 같이, 영역(828a)과 영역(828b) 사이에 영역(828f)이 제공되고, 영역(828a)과 영역(828c) 사이에 영역(828g)이 제공된다. 불순물 원소는 도전층(840a)을 통하여 영역(828f) 및 영역(828g)에 첨가되기 때문에, 영역(828f) 및 영역(828g)은 영역(828b) 및 영역(828c)보다 불순물 원소의 농도가 낮고 저항률이 높다. 영역(828f) 및 영역(828g)은 도전층(840a)과 중첩되지만, 도전층(840a) 및 도전층(840b)의 양쪽과 중첩되어도 좋다.
절연층(837)의 단부가 도전층(840a)의 단부보다 외측에 위치하여도 좋다.
또는, 절연층(837)의 측면은 만곡되어도 좋다.
또는, 절연층(837)은 테이퍼 형상을 가져도 좋다. 바꿔 말하면, 산화물 반도체층(828)과 절연층(837)이 서로 접촉되는 면과, 절연층(837)의 측면 사이에 형성되는 각도가 90° 미만, 바람직하게는 30° 이상 90° 미만이라도 좋다.
도 68의 (A)~(E)에 도시된 바와 같이, 산화물 반도체층(828)이 영역(828b) 및 영역(828c)보다 불순물 원소의 농도가 낮고 저항률이 높은 영역(828f) 및 영역(828g)을 포함하기 때문에, 드레인 영역의 전계가 완화될 수 있다. 그러므로, 트랜지스터의 문턱 전압의 변동 등, 드레인 영역의 전계로 인한 열화를 억제할 수 있다.
본 실시형태는 본 명세서에 기재되는 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 14)
본 실시형태에서는, 촬상 장치(이미지 센서)의 화상 처리 엔진의 일례에 대하여 도 69를 참조하여 설명한다.
촬상 장치는 촬상 유닛(4000), 아날로그 메모리 유닛(4010), 화상 처리 엔진 유닛(4020), 및 A/D 컨버터(4030)를 포함한다. 촬상 유닛(4000)은 매트릭스 형태로 배치된 복수의 화소, 드라이버 회로(4001), 및 판독 회로(4002)를 포함한다. 각 화소는 포토다이오드 및 트랜지스터를 포함한다. 아날로그 메모리 유닛(4010)은 복수의 아날로그 메모리를 포함한다. 여기서, 각 아날로그 메모리는 촬상 유닛(4000)에서의 화소 수보다 많은 수의 메모리 셀을 포함하는 구성으로 한다. 즉 각 아날로그 메모리는 촬상 유닛(4000)으로 얻은 1프레임의 제 1 촬상 데이터(4005)를 저장할 수 있다.
아래에서, 촬상 장치의 동작에 대하여 설명한다. 제 1 단계로서, 각 화소에서 제 1 촬상 데이터(4005)를 얻는다. 촬상은 각 화소가 순차적으로 노광되어 제 1 촬상 데이터(4005)를 순차적으로 판독하는, 소위 롤링 셔터 방식에 의하여 수행되어도 좋고, 모든 화소가 동시에 노광되어 촬상 데이터(4005)를 순차적으로 판독하는, 소위 글로벌 셔터 방식에 의하여 수행되어도 좋다.
롤링 셔터 방식의 경우에는, 어떤 행의 화소의 촬상 데이터(4005)를 판독할 때에 다른 행의 화소에서 노광을 수행할 수 있어, 결과적으로 촬상의 프레임 주파수를 쉽게 높일 수 있다. 글로벌 셔터 방식의 경우에는, 피사체가 이동할 때에도 왜곡이 적은 화상을 얻을 수 있다.
제 2 단계로서, 각 화소에서 얻은 제 1 촬상 데이터(4005)를 판독 회로(4002)를 통하여 제 1 아날로그 메모리에 저장한다. 여기서, 일반적인 촬상 장치와 달리, 아날로그 데이터인 제 1 촬상 데이터(4005)를 제 1 아날로그 메모리에 저장하는 것이 효과적이다. 바꿔 말하면, 아날로그-디지털 변환 처리가 필요 없기 때문에, 촬상의 프레임 주파수를 쉽게 높일 수 있다.
그 다음에, 제 1 단계 및 제 2 단계를 n번 반복한다. 다만, 제 n 반복에서는 각 화소에서 얻은 제 n 촬상 데이터(4005)를 판독 회로(4002)를 통하여 제 n 아날로그 메모리에 저장한다.
제 3 단계로서, 복수의 아날로그 메모리에 저장된 제 1~제 n 촬상 데이터(4005)를 사용하여, 화상 처리 엔진 유닛(4020)에서 원하는 화상 처리를 수행하여 화상 처리된 촬상 데이터(4025)를 얻는다.
제 4 단계로서, A/D 컨버터(4030)에서 화상 처리된 촬상 데이터(4025)에 대하여 아날로그-디지털 변환을 수행하여 화상 데이터(4035)를 얻는다.
상기 화상 처리 중 하나의 방법으로서, 복수의 촬상 데이터(4005)로부터 초점의 흐려짐이 없는, 화상 처리된 촬상 데이터(4025)를 얻는다. 모든 촬상 데이터(4005)의 선예도(sharpness)를 계산하여 선예도가 가장 높은 촬상 데이터(4005)를 화상 처리된 촬상 데이터(4025)로서 얻을 수 있다. 또는, 각 촬상 데이터(4005)로부터 선예도가 높은 영역을 추출하고 얻은 영역들을 서로 연결함으로써, 화상 처리된 촬상 데이터(4025)로 얻을 수 있다.
또한, 상기 회상 처리의 또 다른 방법으로서, 복수의 촬상 데이터(4005)로부터 최적의 밝기를 갖는 화상 처리된 데이터(4025)를 얻는다. 상기 화상 처리된 촬상 데이터(4025)는 다음과 같이 하여 얻을 수 있다. 각 촬상 데이터(4005)의 최고 명도를 계산하여 최고 명도가 포화 값에 도달된 촬상 데이터(4005)를 제외한 촬상 데이터(4005)로부터, 화상 처리된 촬상 데이터(4025)를 얻을 수 있다.
또한, 각 촬상 데이터(4005)의 최저 명도를 계산하여 최저 명도가 포화 값에 도달된 촬상 데이터(4005)를 제외한 촬상 데이터(4005)로부터, 화상 처리된촬상 데이터(4025)를 얻을 수 있다.
또한, 촬상용 플래시 라이트의 점등 시에 상기 제 1 단계 및 제 2 단계를 실행한 경우, 최적의 광량의 조사 타이밍에 대응한 촬상 데이터(4005)를 얻을 수 있다.
본 실시형태는 본 명세서에 기재되는 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
30: 원자 번호, 31: 원자 번호, 40: 실리콘 기판, 51: 트랜지스터, 52: 트랜지스터, 53: 트랜지스터, 54: 트랜지스터, 55: 트랜지스터, 56: 트랜지스터, 58a: 트랜지스터, 58b: 트랜지스터, 58c: 트랜지스터, 60: 포토다이오드, 60a: 포토다이오드, 60b: 포토다이오드, 60c: 포토다이오드, 61: 애노드, 62: 캐소드, 63: 저저항 영역, 70: 콘택트 플러그, 71: 배선층, 72: 배선층, 73: 배선층, 80: 절연층, 91: 회로, 91a: 회로, 91b: 회로, 91c: 회로, 92: 회로, 101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 트랜지스터, 109: 트랜지스터, 110: 트랜지스터, 111: 트랜지스터, 112: 트랜지스터, 115: 기판, 120: 절연층, 130: 산화물 반도체층, 130a: 산화물 반도체층, 130A: 산화물 반도체막, 130b: 산화물 반도체층, 130B: 산화물 반도체막, 130c: 산화물 반도체층, 130C: 산화물 반도체막, 140: 도전층, 141: 도전층, 142: 도전층, 150: 도전층, 151: 도전층, 152: 도전층, 156: 레지스트 마스크, 160: 절연층, 160A: 절연막, 170: 도전층, 171: 도전층, 171A: 도전막, 172: 도전층, 172A: 도전막, 173: 도전층, 175: 절연층, 180: 절연층, 190: 절연층, 231: 영역, 232: 영역, 233: 영역, 301: 트랜지스터, 311: 배선, 312: 배선, 313: 배선, 314: 배선, 315: 배선, 316: 배선, 317: 배선, 331: 영역, 332: 영역, 333: 영역, 334: 영역, 335: 영역, 400: 기판, 401: 절연층, 402: 절연층, 402a: 절연층, 402b: 절연층, 404: 도전층, 404a: 도전층, 404b: 도전층, 406: 반도체층, 406a: 반도체층, 406b: 반도체층, 407a: 영역, 407a1: 영역, 407a2: 영역, 407b: 영역, 407b1: 영역, 407b2: 영역, 408: 절연층, 408a: 절연층, 412: 절연층, 414: 도전층, 414a: 도전층, 414b: 도전층, 416a: 도전층, 416a1: 도전층, 416a2: 도전층, 416b: 도전층, 416b1: 도전층, 416b2: 도전층, 418: 절연층, 428: 절연층, 501: 신호, 502: 신호, 503: 신호, 504: 신호, 505: 신호, 506: 신호, 507: 신호, 508: 신호, 509: 신호, 510: 기간, 511: 기간, 520: 기간, 531: 기간, 610: 기간, 611: 기간, 612: 기간, 621: 기간, 622: 기간, 623: 기간, 631: 기간, 701: 신호, 702: 신호, 703: 신호, 704: 신호, 705: 신호, 821: 기판, 824: 절연층, 828: 산화물 반도체층, 828a: 영역, 828b: 영역, 828c: 영역, 828d: 영역, 828e: 영역, 828f: 영역, 828g: 영역, 828h: 영역, 828i: 영역, 837: 절연층, 840: 도전층, 840a: 도전층, 840b: 도전층, 846: 절연층, 847: 절연층, 856: 도전층, 857: 도전층, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 909: 카메라, 911: 하우징, 912: 표시부, 919: 카메라, 921: 하우징, 922: 셔터 버튼, 923: 마이크로폰, 925: 렌즈, 927: 발광부, 931: 하우징, 932: 표시부, 933: 리스트 밴드, 939: 카메라, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 하우징, 952: 표시부, 954: 스피커, 955: 버튼, 956: 입력/출력 단자, 957: 마이크로폰, 959: 카메라, 1100: 층, 1200: 층, 1300: 층, 1400: 층, 1500: 절연층, 1510: 차광층, 1520: 유기 수지층, 1530a: 컬러 필터, 1530b: 컬러 필터, 1530c: 컬러 필터, 1540: 마이크로렌즈 어레이, 1550: 광학 변환층, 1600: 지지 기판, 1700: 화소 매트릭스, 1730: 회로, 1740: 회로, 1750: 회로, 1800: 시프트 레지스터, 1810: 시프트 레지스터, 1900: 버퍼 회로, 1910: 버퍼 회로, 2100: 아날로그 스위치, 2110: 수직 출력선, 2200: 화상 출력선, 4000: 촬상 유닛, 4002: 회로, 4005: 제 1 촬상 데이터, 4010: 아날로그 메모리 유닛, 4020: 화상 처리 엔진 유닛, 4025: 화상 처리된 촬상 데이터, 4030: A/D 컨버터, 4035: 화상 데이터, 5100: 펠릿, 5100a: 펠릿, 5100b: 펠릿, 5101: 이온, 5120: 기판, 5130: 타깃, 5161: 영역.
본 출원은 2014년 3월 14일에 일본 특허청에 출원된 일련 번호 2014-050267의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2014년 3월 14일에 일본 특허청에 출원된 일련 번호 2014-050267의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (17)
- 촬상 장치에 있어서,
제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 회로; 및
제 3 트랜지스터 및 포토다이오드를 포함하는 제 2 회로를 포함하고,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터 각각은 활성층으로서 산화물 반도체층을 포함하는 n채널 트랜지스터이고,
상기 제 2 트랜지스터는 실리콘 기판에 활성 영역을 포함하는 p채널 트랜지스터이고,
상기 포토다이오드는 상기 실리콘 기판에 위치하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 절연층을 개재(介在)하여 서로 중첩되고,
상기 제 3 트랜지스터와 상기 포토다이오드는 상기 절연층을 개재하여 서로 중첩되고,
상기 제 2 트랜지스터는 상기 실리콘 기판의 제 1 면에 위치하고,
상기 포토다이오드는 상기 실리콘 기판의 제 1 면과 반대에 수광면을 갖는, 촬상 장치. - 제 1 항에 있어서,
상기 산화물 반도체층은 In 및 Zn을 포함하는, 촬상 장치. - 제 2 항에 있어서,
상기 산화물 반도체층은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf로 이루어진 그룹에서 선택된 하나를 더 포함하는, 촬상 장치. - 제 1 항에 있어서,
상기 제 1 회로는 CMOS 회로인, 촬상 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되는, 촬상 장치. - 제 1 항에 있어서,
상기 실리콘 기판의 제 1 면에서의 결정의 면 방위는 (110)인, 촬상 장치. - 전자 기기에 있어서,
제 1 항에 따른 촬상 장치; 및
표시 장치를 포함하는, 전자 기기. - 촬상 장치에 있어서,
제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 회로; 및
제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 및 포토다이오드를 포함하는 제 2 회로를 포함하고,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터~상기 제 6 트랜지스터 각각은 활성층으로서 산화물 반도체층을 포함하는 n채널 트랜지스터이고,
상기 제 2 트랜지스터는 p채널 트랜지스터이고,
상기 제 2 트랜지스터의 활성 영역은 실리콘 기판에 위치하고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 포토다이오드와 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 5 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 포토다이오드는 상기 실리콘 기판에 위치하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 절연층을 개재하여 서로 중첩되고,
상기 제 3 트랜지스터~상기 제 6 트랜지스터의 각각과 상기 포토다이오드는 상기 절연층을 개재하여 서로 중첩되고,
상기 제 2 트랜지스터는 상기 실리콘 기판의 제 1 면에 위치하고,
상기 포토다이오드는 상기 실리콘 기판의 제 1 면과 반대에 수광면을 갖는, 촬상 장치. - 제 8 항에 있어서,
상기 산화물 반도체층은 In 및 Zn을 포함하는, 촬상 장치. - 제 9 항에 있어서,
상기 산화물 반도체층은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf로 이루어진 그룹에서 선택된 하나를 더 포함하는, 촬상 장치. - 제 8 항에 있어서,
상기 실리콘 기판의 제 1 면에서의 결정의 면 방위는 (110)인, 촬상 장치. - 전자 기기에 있어서,
제 8 항에 따른 촬상 장치; 및
표시 장치를 포함하는, 전자 기기. - 촬상 장치에 있어서,
제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 회로; 및
제 3 트랜지스터 및 포토다이오드를 포함하는 제 2 회로를 포함하고,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터 각각은 산화물 반도체층을 포함하는 n채널 트랜지스터이고,
상기 제 2 트랜지스터는 실리콘 기판에 활성 영역을 포함하는 p채널 트랜지스터이고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
상기 포토다이오드는 상기 실리콘 기판에 위치하고,
상기 제 3 트랜지스터와 상기 포토다이오드는 상기 절연층을 개재하여 서로 중첩되고,
상기 제 2 트랜지스터는 상기 실리콘 기판의 제 1 면에 위치하고,
상기 포토다이오드는 상기 실리콘 기판의 제 1 면과 반대에 수광면을 갖는, 촬상 장치. - 제 13 항에 있어서,
상기 산화물 반도체층은 In 및 Zn을 포함하는, 촬상 장치. - 제 14 항에 있어서,
상기 산화물 반도체층은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf로 이루어진 그룹에서 선택된 하나를 더 포함하는, 촬상 장치. - 제 13 항에 있어서,
상기 실리콘 기판의 제 1 면에서의 결정의 면 방위는 (110)인, 촬상 장치. - 전자 기기에 있어서,
제 13 항에 따른 촬상 장치; 및
표시 장치를 포함하는, 전자 기기.
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