JPH0682817B2 - イメ−ジセンサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は原稿情報を高解像度で読み取る、複数列の画素
及びそれぞれの列に出力ラインを持つ、ライン読取りの
イメージセンサに関するものである。

従来の技術 各画素がPn−接合を受光部とするフォトダイオードまた
はフォトトランジスタに於いて、第３図（ａ）に示され
るような構造を持つ画素列からなる受光素子を使用する
と隣接画素間にクロストークが生じる為、第３図（ｂ）
に示されるようなＰ型半導体領域11を使用する方法また
は絶縁層で各画素を分離するのが通例であり、殊に標準
バイポーラ半導体プロセスに於いては、第３図（ｂ）に
示すように、基板半導体と同型の拡散領域11を基板と同
電位になるように形成して、基板半導体とは異型の半導
体領域３を逆バイアスされたPN接合で取り巻くように素
子分離するのが一般的である。このような分離は同一半
導体基板上の全素子について行われているものである。

発明が解決しようとする問題点 第３図（ｂ）に示すように通常の逆バイアスのPn接合を
用いるバイポーラICプロセスでは比較的低不純物濃度を
有するｎ型半導体３形成後、一般的にアクセプタ不純物
を拡散してＰ型半導体部分11を形成して素子分離を行う
が、この後の工程で作られるＰ型半導体領域９との短絡
を防ぐためにマスク上のマージンを充分とることが必要
である。以上のように十分大きいマージンを確保する事
は高密度に画素を集積する上で不利である。

また12に示す埋込ｎ型半導体部分を同電位にして各素子
の共通素子として駆動を行なう際には、埋込ｎ型半導体
12と表面までを橋渡しする同型の低抵抗半導体領域を各
素子間について形成し且つこの各低抵抗半導体領域の表
面での共通配線接続を金属その他によって行なう必要が
ある。この低抵抗半導体領域と金属による共通配線接続
のある領域は光感度を殆ど有しないので隣接画素間の光
不感部が大きく、画素の有効面積を犠牲にしない限り画
素の集積度の一層の低下を招く。このことは各行数及び
列数が２以上のマトリックス状に画素が配されたイメー
ジセンサにおいて、同一列の画素間で共通化したカソー
ドまたはコレクタをアクセスすれば、その同一列画素間
では異なる同一行画素間で共通接続したアノードまたは
エミッタからなる行毎の出力端子から並列出力を得る構
成を実現しようとする場合に列方向画素密度が低下する
ことを意味する。

問題点を解決するための手段 本発明は上記問題点を解決するために、基板に近い側の
画素端子である低濃度のｎ型半導体域を同一列の隣接画
素について同電位にて共通端子として駆動する際に、高
濃度のｎ型半導体領域を低濃度のｎ型半導体領域に拡散
して埋込拡散の高濃度ｎ型半導体領域に到達させること
で同一列画素間での光情報のクロストーク防止を避ける
ものである。なお、このｎ型半導体領域は標準的なバイ
ポーラICプロセスではコレクタウォールにあたるもので
あり、何等ICプロセスに改変を加えてコスト高の原因に
なるものではない。

作用 各受光素子が低抵抗ｎ型半導体領域に囲まれる構造とな
るので、或る一つの画素内で発生したキャリヤは該画素
と同一列内の、基板に近い側の画素端子を共通電位とす
る、他の画素に流れ込む事がなくなり、通常バイポーラ
ICプロセスで行われている、逆バイアスPn接合を各素子
の周囲に形成することで素子分離を行なった場合と同様
に、同一列内画素間での光信号のクロストークを防止で
きる。これにより画素がマトリックス状配列されたイメ
ージセンサにおいて、同一列の画素間で共通化したカソ
ードまたはコレクタをアクセスすれば、その同一行画素
間で共通だが同一列画素間では異なる行毎の出力端子か
ら当該列の各行の画素出力を、画素間でのクロストーク
を招くことなく、得ることができる。

また本来的に低不純物濃度乍らもｎ型の半導体領域の一
部を同じｎ型のまま一層低抵抗化するので、一般的素子
分離用のＰ型半導体に転換する場合に比べて、素子内に
形成するＰ型半導体領域とマージンを大きくとる必要が
ないので、プロセス的に微細に形成でき、列方向画素密
度の低下を招かずに上記のマトリックス画素配列された
イメージセンサを実現できる。更に表面までこの低抵抗
ｎ型半導体層が存在する事により、表面に及んでいる低
不純物濃度領域にも水平方向に電界がかかり、より多く
の光励起キャリヤを捕捉利用できる。

実施例 第１図（ａ）、（ｂ）は本発明のイメージセンサの実施
例の同一列に属する画素の構造図を示す。（ａ）は構造
例を（ｂ）はその回路的記号を表したものである。Pn接
合からなるフォトダイオードからなる画素が３素子示し
てあるが、１はアノードを形成するＰ型半導体層、３は
カソードを形成する低不純物濃度のｎ型半導体層であ
る。２及び４は共に低抵抗ｎ型半導体からなり、図中の
３つのフォトダイオードのカソード３を結線し、共通カ
ソード電極７へつなぐ役割を果たすが、中でも２の低抵
抗ｎ型半導体層は各画素をとり囲んでいる為、或る一つ
の画素内で生じた光励起キャリヤは隣接した画素内へと
流れ込む事がない。つまりこの低抵抗ｎ型半導体２の形
成の代わりに第３図（ｂ）の様にＰ型半導体11を形成し
て逆バイアスPn接合を各画素の回りに生ぜしめた場合と
同様に、各画素間での光信号のクロストークを防止する
効果を持つ。第３図（ａ）のように低抵抗ｎ型半導体領
域２が無ければカソード３の領域中で生じる光励起キャ
リヤが隣接したフォトダイオードへ漏れてしまう。

第１図ではアノードを形成するＰ型半導体領域１とクロ
ストーク防止用のｎ型半導体領域２とが異なる形の半導
体であるので、マスク設計上この両領域がこの両領域が
多少接近しても短絡を生じる危険性が少なく、元々低不
純物濃度乍らも同形の半導体であるカソード３の一部分
であった所に更に同形不純物を拡散して低抵抗化してク
ロストーク防止用ｂ型半導体領域２を形成するのである
からマスク上のマージンを大きくとる必要がない。更に
基板内で埋込ｎ型半導体層４によって上記ｎ型半導体領
域２は電気的につながっている為に、表面配線の必要が
なく、これも画素の高密度化に寄与する。

またＰ型半導体領域１と上記低抵抗ｎ型半導体領域２と
に挟まれた低不純物濃度ｎ型半導体領域３は表面に於い
ても水平方向に電界がよくかかる事になり、この領域に
入射した光による励起キャリヤも効率的に収集される。

第１図のセンサは、共通カソード側端子７をアクセスす
る事で、各フォトダイオードから各アノード端子６へと
同時に光情報信号が読出す事ができ、また一つのフォト
ダイオードについてアノード端子６をアクセスすると該
フォトダイオードの光情報信号が共通カソード側端子７
から読出す事もできる。

第２図は第１図のアノードたるＰ型半導体領域１の中に
更にエミッタとなるｎ型半導体領域８を形成し、画素を
フォトダイオードからフォトトランジスタとした例であ
る。（ａ）は構造図、（ｂ）はその回路記号的に表した
図である。図中の10はエミッタ端子、13は共通コレクタ
端子で各々第１図のアノード端子６、共通カソード端子
７に該当し使用上に差はない。

以上第１図、第２図に示した例では第３図（ａ）にて生
じるクロストークの問題は回避できるし、第３図（ｂ）
のPn接合による素子分離した場合よりも画素を詰めて並
べることができる。

第４図（ａ）は同一列内の画素構造を第１図に示すよう
に形成して得たマトリックス状画素配列構成のイメージ
センサの平面図を示すものである。

第４図（ｂ）は回路記号で表したものである。第１図
（ａ）の断面図は第４図（ａ）では一点鎖線14に示され
るような所で素子を切断した場合等に相当する。第４図
（ａ）中では１はＰ型半導体領域、２は低抵抗のｎ型半
導体領域で、本図中ではPn接合で素子分離された各低濃
度不純物ｎ型半導体領域からなる島15の中の３個のフォ
トダイオード間のクロストークを防ぐと共に共通カソー
ド側端子７に低抵抗埋込ｎ型半導体層を介してつながっ
ている。破線で示した19は斜線で表されている表面配線
16,17,18,7と半導体との接触をとる窓である。本図のよ
うな３行の画素配列からなるイメージセンサにおいて、
同一行共通アノード線16にアノードが接続されている画
素行と、同一行共通アノード線17にアノードが接続され
ている画素行と、同一行共通アノード線18にアノードが
接続されている画素行とに対して相異なる色フィルタを
付加する事で、一列ずつ順次に同一列共通カソード線を
駆動すれば各色毎に異なる３本のアノード出力ライン1
6、17、18から映像出力を同時並列に取り出せるカラー
ラインイメージセンサが実現できる。また同一列内の画
素構造を第２図に示すように形成したマトリックス状画
素配列のイメージセンサも第４図と同様に構成可能であ
る。この第４図に示すようなイメージセンサを更に縦に
も横にも受光素子数を増やせばエリアセンサも可能であ
る。

発明の効果 以上述べたように本発明によれば、ICプロセス上もマス
ク設計上も極めて簡単な方法により、基板に近い側の画
素端子を共通端子とする同一列内画素間のクロストーク
もなくスペースマージンも少なく高密度な画素配列にす
ることが可能であり、表面に及んでいる低不純物濃度領
域にも水平方向に電界がかかり光キャリヤ捕捉率もよ
く、且つこれにより同一列の画素間で共通化したカソー
ドまたはコレクタをアクセスすれば、その同一行画素間
で共通だが同一列画素間では異なる行毎の出力端子から
当該列の各行の画素出力を同時並列に、画素間でのクロ
ストークを招くことなく、得られるマトリックス状画素
配列イメージセンサを実現できる。

【図面の簡単な説明】

第１図（ａ）はフォトダイオードを画素とする本発明の
実施例の同一列に属する画素の構造図、第１図（ｂ）は
同回路記号図、第２図（ａ）はフォトトランジスタを画
素とする本発明の実施例の同一列に属する画素の構造
図、第２図（ｂ）は同回路記号図、第３図（ａ）は素子
分離を行っていない場合のイメージセンサの断面図、第
３図（ｂ）は一般的なPn接合による素子分離を行なった
イメージセンサの断面図。第４図（ａ）は同一列内の画
素構造を第１図に示すように形成して得たマトリックス
状画素配列構成のイメージセンサの平面図、第４図
（ｂ）は同回路記号図である。 ４……低抵抗埋込ｎ型半導体層、５……Ｐ型半導体基
板、９……Ｐ型半導体領域。

Claims (1)

【特許請求の範囲】
1. 【請求項１】一端子を担う埋込層を有するフォトダイオ
   ードまたはフォトトランジスタを読取画素とし、該画素
   が２行以上２列以上のマトリックス状に配列され、同一
   列の該画素複数個で一組の画素組として多数の画素組を
   持つ構成とし、同一行の画素のアノードまたはエミッタ
   同士を共通接続して行毎出力端子とし、各画素組に含ま
   れる画素は埋込層を画素組内画素の共通端子とし、各画
   素組内画素についての共通端子を順次アクセスして各行
   毎出力端子から同時に同一画素組内の画素毎の出力を並
   列に得るイメージセンサであり、各画素組の中の画素相
   互間に該埋込層と同型の低抵抗半導体領域を形成しこれ
   を該埋込層に到達せしめて該画素相互間の光信号のクロ
   ストークを防いでいるイメージセンサ。