JPS62206878A

JPS62206878A - 固体撮像素子

Info

Publication number: JPS62206878A
Application number: JP61048256A
Authority: JP
Inventors: Hideyuki Ono; 秀行小野; Haruhisa Ando; 安藤　治久; Toshiro Tsukada; 敏郎塚田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-07
Filing date: 1986-03-07
Publication date: 1987-09-11
Anticipated expiration: 2011-03-04
Also published as: JPH0821704B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はウェル層をもつ固体撮像索子に係り。

特に、疑似信号の発生を防止するのに好適な固体撮像素
子に関するものである。

〔従来の技術〕

従来の固体撮像素子においては、Ｎ形Ｓｉ基板上に形成
したＰ形つェル層内にホトダイオードアレーや走査回路
等を形成している。そのためウェル層の不純物濃度は１
０１ｓ〜１０”（！ｌ−’　に制限され、ウェル層抵抗
が高い、その結果、動作時の受光部内のウェル層電位変
動が、時定数が大きいために安定せず、疑似信号が発生
し、問題となっていた。

この問題の対策としては、従来第１８図に示すような素
子が知られている（特開昭５３−１３８６８０号参照）
、第１８図は固体撮像索子の受光部断面を示すもので、
　１１はＮ形（不純物濃度１０”　〜１０”０１−’）
Ｓ　ｉ　ＭｓＷｔ　１’　ア）Ｊ、１２ハＰ形つｚ／Ｉ
ｚＦ１　（１０”〜１０”＞−’）　、１３は高濃度Ｐ
形層（Ｐ＋層、１０１６〜１０１９■−３）である。１
４．１５はＰ形つェル層の電極取り出し用高濃度Ｐ形層
である。１６の領域はホトダイオード１７、垂直スイッ
チＭＯ３のゲート１８及び垂、直スイッチＭＯ８のドレ
イン１９よりなる画素を２次元状に配置した受光部の領
域である。図示の深さ方向での位置２０〜２１間のＰ形
Ｓｉ不純物濃度分布は第１９図のようになっている。Ｐ
＋層１３はＰ形つェル層１２の抵抗を約２桁も小さくシ
、ウェル層の電位の安定化を可能にしている。

しかしながら、この構造では、ホトダイオード板１１に
は流れず効率良くドレイン１９に流入し、その結果、ス
メア等の疑似信号が発生する。すなわち、基板１１内の
不純物等の形状を変化させることによりウェル層の電位
の安定化を行うと、上述のように、新らたにスメア等の
疑似信号が発生するという副作用があった。

〔発明が解決しようとする問題点〕

２次元固体撮像素子はＮ形Ｓｉ基板上のＰ形ウェル層内
にホトダイオードアレーを形成し、このＰ形つェル層の
電極はアレー周辺で取り出される。

このため、アレー内部のウェル電位は、ウェル層抵抗と
ウェル・基板間容量との時定数で外部ウェル電極電位に
固定される。現在、この時定数が信号の読み出し時間に
対して無視できず、駆動用の諸パルスによりにせ信号や
誤動作が発生している。

にせ信号等の発生原因である上記の時定数を小さくする
ために、従来技術では、例えば前述のようにウェル層下
に低抵抗の高濃度不純物層を形成する等の方法をとって
いたが、この方法ではスメア等の疑似信号等が発生する
という問題点があった。

本発明は従来技術での上記した問題点を解決しようとす
るもので、本発明の目的は、ウェル層を含む基板内の構
造を変化させずに、にせ信号等の発生原因である上述の
時定数を低下することのできる固体撮像素子を提供する
ことにある。

〔問題点を解決するための手段〕

本発明では、半導体基板上のウェル層内に形成した光電
変換素子及びスイッチ素子から成る画素のアレーと、こ
の画素のアレーを走査する水平及び垂直走査素子を有す
る固体撮像素子において、上記ウェル層に電圧を印加す
る電極をアレー内に設けた構成とすることで上記問題点
を解決する。

〔作用〕

第２０図に、絶縁ゲート型電界効果トランジスタ（以下
ＭＯ８ＦＥＴと略す）を用いた従来の固体撮像素子の要
部回路図を示す。この素子の動作原理を概説する。まず
、垂直走査回路３１により垂直゛走査線３６が選択され
、垂直ＭＯＳトランジスタスイッチ３４をオン状態にし
て１画素３３に貯えられていた信号電荷を垂直信号線３
７に転送する１次に水平走査回路３２により水平走査線
３０が選択され、水平ＭＯＳトランジスタスイッチ３５
をオン状態にして、垂直信号線３７にｉ積されていた信
号電荷を水平信号線３８に転送し、出力端３９より外部
へ読み出す。なお、４０は出力抵抗、４１はビデオ電源
である。

破線で囲んだ４２は一画素を示す。

この画素部分は、第１８図に受光部断面を示したように
、Ｎ形Ｓｉ基板上のＰ形ウェル層内にホトダイオードア
レーを形成し、そして、従来はこのＰ形つェル層の電極
は、アレー周辺から取り出して、外部ウェル電極電位に
固定する構成であったので、前述したように、ウェル変
動に伴なうにせ信号の発生などの問題点を生じていた。

これに対し１本発明では、ホトダイオードアレー内にウ
ェル電極を設ける構成であるので、ウェル変動に伴なう
にせ信号の発生が抑えられ、しかも、基板構造を変える
ことなく実現することができる。

〔実施例〕

第１図に本発明の一実施例の平面レイアウト図を示す、
これは、第２０図の中から一画素４２を抜き出し、それ
に本発明を適用したものである。垂直走査線４６．垂直
信号線４５、開口部４８およびアクティブ領域４３によ
って画素を構成する点は従来と同じであるが、本実施例
では、各画素ごとにウェル電極４４と、その電位をウェ
ル電位に固定するための配線４７がさらに付加される。

なお、４３〜４７は各々、ｎ４拡散層（斜線部）、一層
アルミニウム（Δｌｌ）とウェル層とのコンタク１−１
二層ＡＭ、多結晶Ｓｉ−ゲートを示している。本実施例
によれば、画素ごとにウェル電極４４を設けることによ
り、基板構造を変えることなくウェル変動に伴なう疑似
信号の発生を抑制することができる。

第２図に本発明の他の実施例平面レイアラ１−図を示す
。本実施例が第１図実施例と異なる点は。

ウェル電極５１およびその電位をウェル電位に固定する
ための配線５２を遮光部に設けている点にある。

本実施例によれば、アクティブ領域４９．開口部５０を
変化さぜることなく、したがって画素の感度を変化させ
ることなく、画素ごとにウェル電極を設けることができ
、ウェル変動に伴なうにせ信号の発生を抑圧することが
できる。

本発明の他の実施例を第３図を用いて説明する。

これは、一画素を例にとりその断面図を示したものであ
る。第３図において、５４はＮ形基板、５３はＰ形つェ
ル層、５５はホトダイオード、５６は受光部、５７は遮
光部、５８はＰ形層、５９はウェル電極、６０はチャネ
ルストッパ、６１は走査線・信号線部、６２は層間絶縁
膜をそれぞれ示す。本実施例の特徴は、ホトダイオード
５５上の全面あるいは一部にＰ形つェル層５３と導通し
たＰ形層５８登設けることにより、受光部５６表面より
、遮光Ｍ、やシリサイドやメタルで形成されるウェル電
極５９をとったと１：ろにある。

本実施例によれば、受光部５６端でウェル電極をとるこ
とにより、開口部面積をあまり狭めることなく、ウェル
変動に伴なうにせ信号の発生を抑圧することができ、ま
た、受光部５６表面にＰ形層５８を設けたことによる新
らたな疑似信号の発生もない。

第４図に本発明の他の実施例断面図を示す。第４図が第
３図と異なるところは、遮光Ａａやシリサイドやメタル
等６３に接続された。薄い多結晶Ｓｉやシリサイドある
いはＩＴＯ（インジュウム　ティン　オキサイド）など
で形成される透明電極６４により、受光部５６の全面あ
るいは一部でウェル電極をとったところにある。本実施
例によれば、透明電極６４で受光部５６上にウェル電極
をとることにより、はとんど入射光の減衰なくウェル変
動に伴なうにせ信号の発生を抑圧することができる。ま
た、受光部５６表面上にＰ形層５８を設けたことによる
新らたな疑似信号の発生もない。

第５図に本発明の他の実施例断面図を示す。本実施例が
第４図実施例と異なるところは、ウェル電ｔ４ｉ６５を
受光部５６の周辺でとったことにある。本実施例によれ
ば、ウェル電極６５を受光部５６の周辺でとることによ
り、第４図実施例の場合よりさらに入射光の減衰をなく
すことができ、ウェル変動に伴なうにせ信号の発生を抑
圧することができる。

本発明の他の実施例を第６図を用いて説明する。

第６図は第１７図の中から一画素４２を抜き出し、それ
に本発明を適用したものの平面図である０本実施例が第
３図、第５図実施例と異なるところは、ウェル電極およ
びその配線６６が受光部６８を除く中抜きパターンとな
っていることにある。本実施例によれば、ウェル電極お
よびその配線６６を中抜きパターンとすることによりウ
ェル配線の抵抗を下げることができる。また、ウェル電
極を各画素ごとに設けたことでウェル変動に伴なうにせ
信号の発生を抑圧することができる。なお、６７は走査
線・信号線部である。

本発明の他の実施例を、一画素分の平面図として第７図
に示す０本実施例が第４図実施例と異なるところは、ウ
ェル電極の配線６９が全ての走査線・信号線部６７上に
あることである。本実施例によれば、ウェルＷ１極の配
線６９をメツシュ状に走らせたことにより、ウェル電極
の配線６９の抵抗を下げることができる。また、各画素
ごとにウェル電極が設けられたことで、他の実施例の場
合と同様に、ウェル変動に伴なうにせ信号の発生を抑圧
することができる。なお、７０は薄い多結晶Ｓｉやシリ
サイドあるいはＩＴＯ等の透明電極である。

本発明の他の実施例を第８図、第９図を用いて説明する
。第８図は特開昭５９−１４４２７８号公報に示されて
いるＭＯ３形固体撮像索子の回路図である。

第８図回路は次のように動作する。まず、垂直走査回路
７１により垂直走査線７６が選択され、垂直ＭＯＳトラ
ンジスタスイッチ７４をオン状態にする。

次いで、水平走査回路７２により水平走査線７７が選択
され、水平ＭＯＳトランジスタスイッチ７５をオン状態
にし、画素７３に貯えられていた信号電荷を水平信号線
７８．垂直信号線７９．プリアンプ８２を経て出力８３
へ読み出す。８０は出力抵抗、８１はビデオ電源、８４
はインターレース・スイッチである。

第８図従来回路の一画素を例ににとり、本発明を適用し
た実施例平面図が第９図である０本実施例の場合も第１
図と同じく１画素ごとにウェル電極８８を設けることに
より、基板構造を変えることなくウェル変動に伴なうに
せ信号の発生を抑圧することができる。なお、８６はウ
ェル電極の配線、８７はｎ＋拡散層、８５は走査線・信
号線部を示している。第８図従来回路のＭＯ８形固体撮
像素子にも、第３〜７図に示した実施例構成を、全く同
様に適用することができる。

本発明はＣＣＤ　（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄ
ｅｖｉｃｅ）形固体撮像索子にも勿論適用することがで
きる。

第１０図は従来のＣＣＤ形固体撮像素子の一回、路例を
示したものである。ここで、８９はホトダイオード、９
０は読出し用ＭＯＳトランジスタスイッチ、９１は垂直
走査線、９２は垂直ＣＣＤシフトレジスタ、９３は出力
アンプ、９４は水平ＣＣＤシフトレジスタ、９５は画素
、矢印は信号電荷の転送方向を示している。第１０図に
示す従来のＣＣＤ形固体撮像素子に本発明に適用した実
施例を第１１図に示す。これは、一画素を例にとりその
平面レイアウト図を示したものである。ここで、９６は
ウェル電極、９７はアクティブ領域、９８は垂直ＣＣＤ
シフトレジスタ、９９は読出し用ＭＯＳトランジスタス
イッチ、１００はウェル電極の配線、１０１はホトダイ
オードを示している０本実施例の場合も第１図の場合と
同様。

画素ごとにウェル電極９６を設けることにより基板構造
を変えることなく、ウェル変動に伴なうにせ信号の発生
を抑圧することができる。

本発明の他の実施例を、第１２図、第１３図、第１４図
に断面図で示す、第１２〜１４図実施例の場合も第３〜
５図の場合と同様、開口をほとんど犠牲にすることなく
、ウェル変動に伴なうにせ信号の発生を抑圧することが
できる。また受光部５６表面にＰ形層５８を設けたこと
による新らたな疑似信号の発生もない、ここで、１０２
はＣＯＤチャネル、１０３はチャネルストッパ、１０４
は転送ゲートである。

第１０図に示したＣＣＤ形固体撮像素子にも、第６図、
第７図に示す本発明実施例を全く同様に適用することが
できる。

今まではウェル電極を各画素ごとに設ける場合について
述べてきたが、ウェル電極を何画素かごとに設ける場合
についても全く同じ理由で基板構造を変えることなくウ
ェル変動に伴なうにせ信号の発生を抑圧することができ
る。たとえば第１図に示す本発明の一実施例を２画素ご
とに適用した実施例平面図を第１５図に示す。ここで、
１１０〜１１４は各々、ｎ＋拡散層（斜線部）、ウェル
層とのコンタクト、−ｊ５Ａａ、多結晶ＳＬゲート、二
層Ａｆｉを示している。なお、　１１５，１１６は開口
部である。

第１５図に示す本発明の実施例では２画素ごとにウェル
電極を設けた場合について述べたが、任意の画素ごとあ
るいは任意の画素にウェル電極を設けた場合でも基板構
造を変えることなくウェル変動に伴なうにせ信号の発生
を抑圧することができる。また、第２〜７，９．１１〜
１４図に示す本発明の一実施例を任意の画素ごとあるい
は任意の画素に適用した場合も同様にウェル変動に伴な
うにせ信号の発生を抑圧することができる。

本発明の他の実施例を第１６図、第１７図に示す。

本実施例が第１図実施例と異なる点は、カラーフィルタ
ーピッチごとにウェル電極１１１を設けている点にある
。第１６図において例えば画素１１７〜１２０上、に各
々ホワイト（全て透過）、グリーン、シアン（ブルーと
グリーン透過）、イエロー（レッドとグリーン透過）の
カラーフィルターが設けられており、また第１７図にお
いて例えば画素１２１〜１２６上に各々、レッド、ブル
ー、グリーン、レッド、ブルー、グリーンのカラーフィ
ルターが設けられている。カラー用固体撮像素子におい
てはカラーフィルターピッチごと、たとえば第１６図で
は４画素また第１７図では３画素ごとに出力信号を出す
ため、ウェル電極をもつ画素ともたない画素と２種類の
画素をもつことによる画素の不均一性にもとづくにせ信
号を除くことができる。またこの場合も基板構造を変え
ることなくウェル変動に伴なうにせ信号の発生を抑圧す
ることができる。なお第１６図、第１７図ではカラーフ
ィルターピッチごとに１個のウェル電極を設けである場
合を示したが、複数個のウェル電極が設けられていても
よい。また、第２〜７．９．１１〜１４図に示す本発明
の一実施例をカラーフィルターピッチごとの画素に適用
した場合も同様に、画素の不均一性にもとづくにせ信号
の発生を抑えると共にウェル変動に伴なうにせ信号を除
くことができる。

〔発明の効果〕

本発明によれば、画素アレー内にウェル電極を設ける構
成としたことにより、従来の画素アレー周辺部だけにウ
ェル電極を設ける場合に比べて、基板構造を変えること
なくウェル変動に伴なうにせ信号の発生を抑えることが
でき、また新らたな疑似信号の発生を防止することがで
きる。

【図面の簡単な説明】

第１図、第２図、第６図、第７図、第９図、第１１図は
それぞれ本発明の実施例を示す平面レイアウト図、第３
図、第４図、第５図、第１２図、第１３図、第１４図、
第１５図、第１６図、第１７図はそれぞれ本発明の実施
例を示す断面図、第８図、第１０図、第２０図は従来の
固体撮像素子の回路図、第１８図、第１９図は従来技術
の説明図である。く符号の説明〉４４．５１．５９．６４．６５．６６．７０．８８．９
６・・・ウェル電極４７．５２．６３．６９．８６．１００・・・ウェル電
極の配線５３・・・Ｐ形つェル層５８・・・Ｐ形層

Claims

【特許請求の範囲】１、半導体基板上のウェル層内に形成した光電変換素子
及びスイッチ素子から成る画素のアレーと、この画素の
アレーを走査する水平及び垂直走査素子を有する固体撮
像素子において、上記ウェル層に電圧を印加する電極が
上記アレー内に設けられていることを特徴とする固体撮
像素子。２、前記電極が画素ごとに設けられていることを特徴と
する特許請求の範囲第１項記載の固体撮像素子。３、前記電極がカラーフィルターピッチごとに設けられ
ていることを特徴とする特許請求の範囲第１項記載の固
体撮像素子。４、前記ウェル層に電圧を印加する電極は、前記ウェル
層と同じ導電型でウェル層に接続された不純物層を表面
にもつ前記光電変換素子上にあることを特徴とする特許
請求の範囲第１項記載の固体撮像素子。