JP5361249B2 - 酸化物半導体を用いた薄膜トランジスタの製造方法 - Google Patents
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Description
具体的には、スパッタ法により、ターゲットとしてSiO2を、スパッタガスとしてのO2ガスとArガスとの混合ガス(以下O2/Ar混合ガスという)を用いて、アモルファス酸化物絶縁層を形成することで実現できる。
本実施例では、図12に示す逆スタガ(ボトムゲート)型MISFET素子を作製した。まず、ガラス基板にフォトリソグラフィー法とリフトオフ法を用いTi5nm/Au40nm/Ti5nmのゲート端子を形成した。さらに、その上にスパッタ法によりa−SiOxによる絶縁層を200nm形成した。その際、スパッタターゲットにはSiO2ターゲットを用い、スパッタガスにArガスを用いた。そして、その上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体膜を20nm形成した。チャネル領域の形成には、フォトリソグラフィー法と塩酸によるウエットエッチングを用いた。その後、Ti5nm/Au40nm/Ti5nmを電子ビーム蒸着法により成膜し、フォトリソグラフィー法とリフトオフ法によりソース、ドレイン端子を形成した。さらに、第2の絶縁膜としてスパッタ法によりa−SiOxによる絶縁層を100nm形成した。その際、スパッタガスとしてO2/Ar混合ガス比50%の酸化性雰囲気を用いた。こうして、図12に示す逆スタガ(ボトムゲート)型MISFET素子9個を作成した。その際のアモルファス酸化物半導体膜の金属組成比は、In:Ga:Zn=1.00:0.94:0.65であった。このMISFET素子のI−V特性を評価したところ、9個の薄膜トランジスタにおいて平均電界効果移動度は5.0cm2/Vs、平均オン・オフ比は106超であった。図13にその伝達特性を示す。
本実施例では、第2の絶縁膜の形成条件以外は実施例1と同様にして、図12に示す逆スタガ(ボトムゲート)型MISFET素子を作製した。
本比較例では、第2の絶縁膜の形成条件以外は実施例1と同様にして、図12に示す逆スタガ(ボトムゲート)型MISFET素子を作製した。
本実施例では、図1に示す逆スタガ(ボトムゲート)型MISFET素子を作製した。まず、ガラス基板にスパッタ法を用い透明伝導膜IZOのゲート電極層150nmを形成した。フォトリソグラフィー法と塩酸を用いウエットエッチング法によりゲート電極を形成した。さらに、その上にスパッタ法によりa−SiOxによる絶縁層を200nm形成した。その際、スパッタターゲットにはSiO2ターゲットを用い、スパッタガスにArガスを用いた。そして、その上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体膜を20nm形成した。チャネル領域の形成には、フォトリソグラフィー法と塩酸によるウエットエッチングを用いた。その後、第1の絶縁膜としてスパッタ法によりa−SiOxによる絶縁層を100nm形成する。その際、スパッタガスとしてArガス100%の酸化性雰囲気を用いた。フォトリソグラフィー法とCF4ガスによるドライエッチングを用いて、第1の絶縁膜に酸化物半導体層と電極とのコンタクトホールが完成する。その後、前記コンタクトホールを介して、透明伝導膜ITOを150nmスパッタ法により成膜した後、フォトリソグラフィー法とエッチング法によりソース、ドレイン端子を形成するとともに、第1の絶縁膜が露出させた。フォトリソグラフィー法とエッチング法により、酸化物半導体層のチャネル領域を被覆する第1の絶縁膜を除去した後に、スパッタ法によりa−SiOxによる絶縁層を100nm形成した。その際、スパッタガスとしてO2/Ar混合ガス比50%の酸化性雰囲気を用いた。こうして、図1に示す逆スタガ(ボトムゲート)型透明MISFET素子を形成した。
本実施例では、図2に示す逆スタガ(ボトムゲート)型MISFET素子を作製した。酸化物半導体層の上に第1の絶縁膜a−SiOxによる絶縁層を形成する工程までは実施例3と全く同様である。次に、フォトリソグラフィー法とCF4ガスによるドライエッチングを用いて、酸化物半導体層のチャネル領域を被覆する第1の絶縁膜を除去した。しかる後に、前記酸化物半導体層のチャネル領域を被覆するよう、スパッタ法によりa−SiOxによる絶縁層を100nm形成した。その際、スパッタガスとしてO2/Ar混合ガス比50%の酸化性雰囲気を用いた。これにより、酸化物半導体層のチャネル領域は高抵抗化されるが、それ以外の領域は低抵抗化されたままである。次に、フォトリソグラフィー法とCF4ガスによるドライエッチングを用いて、積層された第1および第2の絶縁膜に、酸化物半導体層の低抵抗化された領域と電極とのコンタクトホールが完成した。その後、前記コンタクトホールを介して、透明伝導膜ITOを150nmスパッタ法により成膜した後、フォトリソグラフィー法とエッチング法によりソース、ドレイン端子を形成した。こうして、図2に示す逆スタガ(ボトムゲート)型透明MISFET素子を形成することができた。
本実施例では、図8の薄膜トランジスタを用いた表示装置について説明する。用いる薄膜トランジスタは、実施例3と同様の製造工程で製造した。上記薄膜トランジスタにおいて、ドレイン電極をなすITO膜の島の短辺を100μmまで延長し、延長された90μmの部分を残し、ソース電極およびゲート電極への配線を確保した上で、薄膜トランジスタを絶縁層で被覆した。この上にポリイミド膜を塗布し、ラビング工程を施した。一方で、同じくプラスチック基板上にITO膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記薄膜トランジスタを形成した基板と5μmの空隙を空けて対向させ、ここにネマチック液晶を注入した。さらに、この構造体の両側に一対の偏光板を設けた。ここで、薄膜トランジスタのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたITO膜の島の一部である30μm×90μmの領域のみ、光透過率が変化した。また、その透過率は、薄膜トランジスタがオン状態となるゲート電圧の下では、ソース−ドレイン間電圧によっても連続的に変化させることができる。そのようにして、図8に対応した、液晶セルを表示素子とする表示装置を作成した。また、実施例4の製造工程による薄膜トランジスタを用いても、全く同様の表示装置を作成することができる。
実施例3の表示素子と薄膜トランジスタとを二次元に配列させた。まず、実施例5の液晶セルやEL素子等の表示素子と、薄膜トランジスタとを含めて約30μm×115μmの面積を占める画素を、短辺方向に40μmピッチ、長辺方向に120μmピッチでそれぞれ7425×1790個方形配列した。そして、長辺方向に7425個の薄膜トランジスタのゲート電極を貫くゲート配線を1790本、1790個の薄膜トランジスタのソース電極が非晶質酸化物半導体膜の島から5μmはみ出した部分を短辺方向に貫く信号配線を7425本設けた。そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続した。さらに、液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせRGBが長辺方向に反復するカラーフィルタを表面に設け、約211ppiでA4サイズのアクティブマトリクス型カラー画像表示装置を構成した。もちろん、この構成は一例であり、他の構成とすることが可能である。また、実施例4の製造工程による薄膜トランジスタを用いても、全く同様の表示装置を作成することもできる。
本実施例では、図16に示すトップゲート型MISFET素子を作製した。まず、ガラス基板上に室温においてスパッタ法で半導体層として用いるアモルファス酸化物半導体層を100nm形成した。その際、多結晶InGaZnO4ターゲットを用い、スパッタガスにはO2/Arガス混合比1.5体積%を用いた。チャネル領域のパターニングには、フォトリゾグラフィー法と塩酸によるウエットエッチングを用いた。
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
5 第1の絶縁膜
6 低抵抗化されたコンタクト領域
7 ソース電極(ソース端子)
8 ドレイン電極(ドレイン端子)
9 第2の絶縁膜
201 基板
202 ゲート電極
203 ゲート絶縁膜
204 酸化物半導体層
205 第1の絶縁膜
206 コンタクト領域
207 ソース電極
208 ドレイン電極
209 第2の絶縁膜
301 ゲート電極兼基板
302 熱酸化シリコン絶縁膜
303 酸化物半導体層
304 第2の絶縁膜
305 ソース電極
306 ドレイン電極
711 基体
712 ゲート電極
713 ゲート絶縁層
714 酸化物半導体層
715 第1の絶縁膜
716 コンタクト領域
717 ドレイン(ソース)電極
718 ソース(ドレイン)電極
719 第2の絶縁膜
720 電極
721 層間絶縁膜
722 発光層
723 電極
811 基板
812 ゲート電極
813 ゲート絶縁層
814 酸化物半導体層
815 第1の絶縁膜
816 コンタクト領域
817 ソース(ドレイン)電極
818 ドレイン(ソース)電極
819 電極
820 第2の絶縁膜
821 層間絶縁膜
822 高抵抗膜
823 液晶セルまたは電気泳動型粒子セル
824 高抵抗膜
825 電極
901 トランジスタ
902 トランジスタ
903 コンデンサ
904 有機EL層
905 走査電極線
906 信号電極線
907 共通電極線
1401 基板
1402 ゲート電極
1403 ゲート絶縁膜
1404 酸化物半導体層
1405 第1の絶縁膜
1406 コンタクト領域
1407 ソース電極
1408 ドレイン電極
1409 第2の絶縁膜
1501 基板
1502 ゲート電極
1503 ゲート絶縁膜
1504 酸化物半導体層
1505 第1の絶縁膜
1506 コンタクト領域
1507 ソース電極
1508 ドレイン電極
1509 第2の絶縁膜
1601 基板
1602 酸化物半導体層
1603 第1の絶縁膜
1604 第2の絶縁膜
1605 ゲート電極
1606 コンタクト領域
1607 ソース電極
1608 ドレイン電極
1701 基板
1702 酸化物半導体層
1703 第1の絶縁膜
1704 第2の絶縁膜
1705 ゲート電極
1706 コンタクト領域
1707 ソース電極
1708 ドレイン電極
1801 基板
1802 酸化物半導体層
1803 第1の絶縁膜
1804 第2の絶縁膜
1805 ゲート電極
1806 コンタクト領域
1807 ソース電極
1808 ドレイン電極
1901 基板
1902 酸化物半導体層
1903 第1の絶縁膜
1904 第2の絶縁膜
1905 ゲート電極
1906 コンタクト領域
1907 ソース電極
1908 ドレイン電極
Claims (17)
- 基板上に、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、第1の絶縁膜と、ソース電極と、ドレイン電極と、第2の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、
基板上に、ゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にアモルファス酸化物からなる半導体層を形成する工程と、
前記ゲート絶縁膜をパターニングする工程と、
前記酸化物半導体層をパターニングする工程と、
前記酸化物半導体層の上に第1の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、
前記第1の絶縁膜をパターニングし、ソース電極およびドレイン電極と前記酸化物半導体層とのコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記酸化物半導体層にソース電極層およびドレイン電極層を形成する工程と、
パターニングによってソース電極およびドレイン電極を形成し、かつ前記第1の絶縁膜を露出させる工程と、
露出した前記第1の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、
前記酸化物半導体層のチャネル領域を含む面の上に第2の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、
を含むことを特徴とする、薄膜トランジスタの製造方法。 - 基板上に、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、第1の絶縁膜と、ソース電極と、ドレイン電極と、第2の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、
基板上に、ゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にアモルファス酸化物からなる半導体層を形成する工程と、
前記ゲート絶縁膜をパターニングする工程と、
前記酸化物半導体層をパターニングする工程と、
前記酸化物半導体層の上に第1の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、
前記第1の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、
前記チャネル領域および第1の絶縁膜の上に第2の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、
積層されている前記第1ならびに第2の絶縁膜に、ソース電極およびドレイン電極と第1の絶縁膜の下にある酸化物半導体層の低抵抗化された領域とのコンタクトホールを形成する工程と、
前記コンタクトホールを介して酸化物半導体層の低抵抗化された領域にソース電極層およびドレイン電極層を形成する工程と、
ソース電極および、ドレイン電極をパターニングする工程と、
を含むことを特徴とする、薄膜トランジスタの製造方法。 - 基板上に、ゲート電極と、酸化物半導体層と、第1の絶縁膜と、ソース電極と、ドレイン電極と、第2の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、
基板上にアモルファス酸化物からなる半導体層を形成する工程と、
前記酸化物半導体層をパターニングする工程と、
前記酸化物半導体層の上に第1の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、
前記第1の絶縁膜をパターニングし、ソース電極およびドレイン電極と前記酸化物半導体層とのコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記酸化物半導体層にソース電極層およびドレイン電極層を形成する工程と、
パターニングによってソース電極およびドレイン電極を形成し、かつ前記第1の絶縁膜を露出させる工程と、
露出した前記第1の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、
前記酸化物半導体層のチャネル領域を含む面の上に、第2の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、
前記第2の絶縁膜の上にゲート電極を形成する工程と、
を含むことを特徴とする、薄膜トランジスタの製造方法。 - 基板上に、ゲート電極と、酸化物半導体層と、第1の絶縁膜と、ソース電極と、ドレイン電極と、第2の絶縁膜と、を少なくとも有する薄膜トランジスタの製造方法であって、
基板上にアモルファス酸化物からなる半導体層を形成する工程と、
前記酸化物半導体層をパターニングする工程と、
前記酸化物半導体層の上に第1の絶縁膜を酸化性ガスが含まれない雰囲気で形成することで、該酸化物半導体層を低抵抗化する工程と、
前記第1の絶縁膜をパターニングし、前記酸化物半導体層のチャネル領域を露出させる工程と、
前記酸化物半導体層のチャネル領域を含む面の上に、第2の絶縁膜を酸化性ガスが含まれる雰囲気で形成することで、該チャネル領域を高抵抗化する工程と、
積層されている前記第1ならびに第2の絶縁膜に、ソース電極およびドレイン電極と第1の絶縁膜の下にある酸化物半導体層の低抵抗化された領域とのコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記酸化物半導体層にソース電極層、ドレイン電極層およびゲート電極層を形成する工程と、
パターニングによってソース電極、ドレイン電極および、ゲート電極を形成する工程と、
を含むことを特徴とする、薄膜トランジスタの製造方法。 - 前記酸化性ガスが含まれる雰囲気として、O2/Ar混合ガスが用いられ、その混合比は10体積%以上であることを特徴とする、請求項1から4のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記アモルファス酸化物は、InとZnとSnの少なくとも1つを含むアモルファス酸化物、またはIn、Zn、およびGaを含むアモルファス酸化物であることを特徴とする、請求項1から5のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記第1の絶縁膜は、アモルファス酸化物絶縁体であることを特徴とする、請求項1から6のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記第2の絶縁膜は、アモルファス酸化物絶縁体であり、昇温脱離分析によりO2 +及びO+として観測される脱離ガスを3.8×1019個/cm3以上含有することを特徴とする、請求項1から7のいずれか1項に記載の薄膜トランジスタの製造方法。
- 基板上に、チャネル領域を部分として含む酸化物半導体層と、ゲート電極と、ソース電極と、ドレイン電極とを有し、前記酸化物半導体層と前記ゲート電極との間にゲート絶縁層を有する薄膜トランジスタであって、
前記薄膜トランジスタは、前記酸化物半導体層が前記基板に対向する側の面とは異なる位置において前記酸化物半導体層に接触する、アモルファス酸化物絶縁体からなる酸化物絶縁膜をさらに有し、
前記酸化物絶縁膜は、酸素含有量が互いに異なる第1の絶縁膜と第2の絶縁膜とから構成され、
前記第1の絶縁膜は、前記第2の絶縁膜よりも前記酸素含有量が低く、前記第2の絶縁膜を介して互いに離間する2つの領域から構成され、前記第1の絶縁膜の一方の領域は前記第2の絶縁膜より前記ソース電極に近接し、前記第1の絶縁膜の他方の領域は前記第2の絶縁膜より前記ドレイン電極に近接し、
前記第2の絶縁膜は、前記一方の領域と前記他方の領域との間に位置し、
前記酸化物半導体層は、錫と亜鉛との少なくとも一方と、インジウムとを含むアモルファス酸化物半導体からなるとともに、前記第1の絶縁膜の前記一方の領域と接触する部分において、前記チャネル領域より電気抵抗が低いソース側オーミックコンタクト領域を有し、前記第1の絶縁膜の前記他方の領域と接触する部分において、前記チャネル領域より電気抵抗が低いドレイン側オーミックコンタクト領域を有し、前記第2の絶縁膜と接触している部分において前記チャネル領域を有していることを特徴とする、薄膜トランジスタ。 - 前記チャネル領域は、前記ソース側オーミックコンタクト領域と前記ドレイン側オーミックコンタクト領域とに対して、酸素欠損が少ないことを特徴とする、請求項9に記載の薄膜トランジスタ。
- 前記第2の絶縁膜は、その前記酸素含有量が、昇温脱離法によるO 2+ 、O + イオン濃度として、3.8×10 19 cm −3 以上であることを特徴とする、請求項9または10に記載の薄膜トランジスタ。
- 前記第2の絶縁膜は、アモルファスSiOx、アモルファスオキシナイトライド、アモルファスアルミナのいずれかからなることを特徴とする、請求項9乃至11のいずれか1項に記載の薄膜トランジスタ。
- 前記ゲート電極は、前記酸化物半導体層の前記基板に対向する側とは反対側に位置し、前記第2の絶縁膜は、前記ゲート絶縁層を兼ねることを特徴とする、請求項9乃至12のいずれか1項に記載の薄膜トランジスタ。
- 請求項9乃至13のいずれか1項に記載の薄膜トランジスタと、
駆動用の電極を有した表示素子と、を備えた表示装置であって、
前記ソース電極または前記ドレイン電極が、前記表示素子の電極に接続されていることを特徴とする、表示装置。 - 前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする、請求項14に記載の表示装置。
- 前記表示素子は、液晶セルであることを特徴とする、請求項14に記載の表示装置。
- 基板上に前記表示素子および前記薄膜トランジスタがそれぞれ二次元状に複数配されていることを特徴とする、請求項14から16のいずれか1項に記載の表示装置。
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