JP2003124320A - 半導体集積回路チップ - Google Patents

Abstract

(57)【要約】 【課題】 信号配線層間のクロストーク、あるいは温度
上昇による配線抵抗増大を抑えて配線遅延を安定させ、
性能を向上させることができるようにすること。 【解決手段】 半導体基板１の上に絶縁膜９を介して順
次積層された複数のブロック内配線層２〜５がそれぞれ
形成され、そのブロック内配線層５の上層に絶縁膜９を
介して、電源配線層６が配置され、さらに電源配線層６
の上層には絶縁膜９を介してブロック間配線層７，８が
それぞれ配置されている。すなわち、ブロック内配線層
５とブロック間配線層７との間に電源配線層６が設けら
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、多層の金属配線
を有する半導体集積回路チップの配線構造に関するもの
である。

【０００２】

【従来の技術】従来より、パーソナルコンピュータ、通
信機器、家庭電化製品、あるいは自動車など多くの製品
に様々な集積回路（ＩＣ）が用いられているが、製品を
小型化・高性能化するために集積回路を高集積化する必
要があり、配線等の多層化が図られつつある。

【０００３】他方、集積回路（ＩＣ）以外の多層配線構
造に関する従来公報例としては、例えば、特開平９−２
２３７５８号公報に記載の「半導体装置」は、半導体チ
ップを搭載するパッケージの配線基板に関し、特開平４
−３３６４９４号公報の「積層プリント回路基板」は、
プリント回路基板を複数積層した積層構造に関し、特開
平５−２２６５００号公報の「実装回路基板」は、マル
チチップモジュール用のパッケージに関するものなどが
あった。

【０００４】しかし、上記した公報例のような多層配線
構造は、従来の半導体集積回路チップに用いられなかっ
た。その理由としては、これまでの半導体集積回路チ
ップ上の配線層数が少なかったため、１層全てを電源層
に充てることが難しく、仮に電源層を設けたとしても
最上層を用いることが一般的であり（最上層は配線ピッ
チを小さくすることが難しいため、信号配線としての利
用価値が小さく、また、仮に中間層を電源層として用い
るとすると、上下層間の接続に面積を取られてしまい、
電源層としての効果が小さくなることによる）、また、
半導体集積回路チップ上の配線長は、上記したパッケ
ージやプリント基板の配線長と比べて短いため、クロス
トークがあまり問題にならなかったことなどによる。

【０００５】ところが、最近の半導体集積回路チップに
おける多層配線構造は、以下の図４〜図６に示すよう
に、徐々に構造が変化してきている。

【０００６】すなわち、図４は、多層配線初期の従来の
半導体集積回路チップの配線構造例を示す断面図であ
る。図４に示すように、半導体基板２１上には、絶縁膜
２７を介してそれぞれ配線層２２，２３が積層形成さ
れ、最上層には配線ピッチの大きな電源配線層２６が形
成されている。この時期における半導体集積回路チップ
は、平坦化技術が不十分なため上層配線を細く仕上げる
ことができず、上層に行くに従って配線ピッチが大きく
なり、最上層の配線ピッチが最も大きくなるため信号配
線としては使いずらく、電源配線に用いられることが多
かった。

【０００７】続いて、図５は、近年の半導体集積回路チ
ップの配線構造例を示す断面図である。図５に示すよう
に、半導体基板２１上には、絶縁膜２７を介してそれぞ
れ配線層２２，２３，２４，２５が積層形成されてい
る。この時期における半導体集積回路チップは、全配線
層を同じピッチで製造することが可能になってきたた
め、長い配線では配線の抵抗・静電容量が大きくなっ
て、配線遅延の増大を招くことがあった。

【０００８】さらに、図６は、最近実用化されてきた半
導体集積回路チップの配線構造例を示す断面図である。
図６に示すように、半導体基板２１上には、絶縁膜２７
を介してそれぞれブロック内配線層２８，２９，３０，
３１が積層形成され、さらにその上層には配線ピッチの
大きいブロック間配線層３２，３３が形成されている。
この時期における半導体集積回路チップは、上層の配線
ピッチを広げてブロック間配線に使用することにより、
ブロック間に用いる長い配線の遅延を抑え、チップ全体
としての性能を高めている。また、ブロック内配線層２
８，２９，３０，３１とブロック間配線層３２，３３と
の間の接続は比較的少ない構造となっている。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな半導体集積回路チップにあっては、上記図４〜図６
に示すように多層配線構造が変化してきたことによっ
て、上層配線がブロック間配線層（図６中の３２，３
３）に利用され易く、長くなっていることから、ここで
の配線遅延やクロストークが課題となってきた。

【００１０】特に、図６の場合は、ブロック内配線層３
１の直上にブロック間配線層３２があるため、ブロック
間配線層３２を通って伝送される信号がブロック内配線
層３１からのクロストークの影響を受け、ブロック内配
線層３１の信号によって伝送速度が速くなったり遅くな
ったりする。そこで、伝送速度が変化しても正しく動作
するように設計するためには、タイミングマージンを大
きくとる必要があり、十分な性能を発揮させることが難
しいという課題があった。

【００１１】また、半導体集積回路チップの多層配線構
造において、信号線の走る方向は、通常縦横が交互にな
っていたため、図６の場合であればブロック内配線層３
０とブロック間配線層３２の方向が同じとなり、ブロッ
ク内配線層３１とブロック間配線層３３の方向が同じと
なるが、こうした同一方向に走る信号配線層間では線間
容量が大きくなり易く、間隔が比較的大きいにも関わら
ずクロストークを起こして、性能を低下させてしまうと
いう課題があった。

【００１２】さらに、半導体集積回路チップ上の配線や
素子の微細化とチップの大型化によって、素子遅延が減
少する一方で配線遅延が増加する傾向にあり、チップ上
でも配線遅延とクロストークを抑えることが課題となっ
てきている。

【００１３】この発明は上記に鑑みてなされたもので、
信号配線層間におけるクロストーク、あるいは温度上昇
による配線抵抗の増大を抑えて性能を向上させることが
できる半導体集積回路チップを得ることを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体集積回路チップは、少なく
とも一部に半導体が使用され、複数の配線層を積層して
構成された半導体集積回路チップにおいて、前記複数の
配線層には、主として信号配線に使用する信号配線層
と、これら信号配線層間の少なくとも一つに、主として
電源配線に使用する電源配線層とを設けたことを特徴と
する。

【００１５】この発明によれば、複数の信号配線層間の
少なくとも一つに電源配線層を設けたため、信号配線層
間のクロストークを防止し、性能を向上させることがで
きる。

【００１６】つぎの発明にかかる半導体集積回路チップ
は、上記の発明において、前記信号配線層を少なくとも
ブロック内配線層とブロック間配線層とに分けて積層
し、前記電源配線層を少なくとも前記ブロック内配線層
と前記ブロック間配線層との境界部分に設けたことを特
徴とする。

【００１７】この発明によれば、電源配線層を少なくと
もブロック内配線層とブロック間配線層との境界部分に
設けたため、ブロック内配線層とブロック間配線層との
間の配線遅延やクロストークを防止し、性能を向上させ
ることができる。

【００１８】つぎの発明にかかる半導体集積回路チップ
は、上記の発明において、前記信号配線層の２層毎に、
前記電源配線層を設けたことを特徴とする。

【００１９】この発明によれば、信号配線層の２層毎に
電源配線層を設けたため、全信号配線層についてクロス
トークを防止し、さらに性能を向上させることができ
る。

【００２０】つぎの発明にかかる半導体集積回路チップ
は、上記の発明において、前記信号配線層と、前記電源
配線層とを１層おきに交互に設けたことを特徴とする。

【００２１】この発明によれば、信号配線層と電源配線
層とを１層おきに交互に設けたため、配線層間のクロス
トークをほぼ完全に防止することができ、より一層性能
を向上させることができる。

【００２２】つぎの発明にかかる半導体集積回路チップ
は、上記の発明において、前記電源配線層を２層連続し
て設け、互いに種類の異なる電源に接続したことを特徴
とする。

【００２３】この発明によれば、電源配線層を２層連続
して設け、互いに種類の異なる電源に接続したため、例
えば電源配線層をＶＤＤとＧＮＤにそれぞれ接続したと
すると、ＶＤＤ−ＧＮＤ間のコンデンサが実現され、チ
ップ上の電源電圧が安定化して、性能を向上させること
ができる。

【００２４】つぎの発明にかかる半導体集積回路チップ
は、上記の発明において、前記電源配線層に、ほぼチッ
プ全面を覆う電源金属を設けたことを特徴とする。

【００２５】この発明によれば、電源配線層にほぼチッ
プ全面を覆う電源金属を設けたため、チップから発生す
る熱を迅速に排出できるようになり、温度上昇による配
線抵抗の増大や遅延増加を防止し、性能を向上させるこ
とができる。

【００２６】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体集積回路チップの好適な実施の形態
を詳細に説明する。

【００２７】実施の形態１．図１は、この発明の実施の
形態１である半導体集積回路チップの多層配線構造を示
す部分断面図である。

【００２８】図１における半導体集積回路チップは、ト
ランジスタ等の回路素子の多くが作り込まれた半導体基
板１と、その半導体基板１上には配線相互間を電気的に
分離するための絶縁膜９を介して順次積層された複数の
ブロック内配線層２〜５が形成されている。このブロッ
ク内配線層２〜５は、主として信号配線であるが、一部
電源配線が含まれることもある。

【００２９】また、自動配置配線プログラムを使用する
場合は、例えばブロック内配線層２が縦方向の配線なら
ば、ブロック内配線層３は横方向、ブロック内配線層４
は縦方向、ブロック内配線層５は横方向というように、
１層毎に方向を変え、２つの層の配線を組み合わせるこ
とで、半導体集積回路チップ上の任意の位置まで配線で
きるようにするのが普通であるから、ブロック内配線層
数（ここでは、４層）は偶数とすることが多い。

【００３０】さらに、図１における半導体集積回路チッ
プは、ブロック内配線層５の上層に絶縁膜９を介し、実
施の形態１に特徴的な電源配線層６が配置されている。
このような電源配線層６は、配線層が２層程度であれ
ば、１層を電源配線に充てる必要はなかったが、最近で
は配線層が６層程度（図６参照）と増加してきたため、
１〜２層を電源に充てることが可能になってきた。図１
では、同じ層内にＧＮＤとＶＤＤの２つの電源を配置す
ることを想定しているが、どちらか片方であっても良
い。また、この電源配線層６には、必要に応じて信号線
を走らせることも可能であるが、本発明の趣旨から考え
ると、電源配線層６における信号配線はできるだけ少な
くし、なるべくチップ全面を電源金属で覆うようにする
ことが望ましい。

【００３１】また、図１における半導体集積回路チップ
は、電源配線層６の上層に絶縁膜９を介してブロック間
配線層７，８がそれぞれ配置されている。このブロック
間配線層７，８は、上記したブロック内配線層２〜５に
比べて、配線幅、配線間隔、配線厚を大きくし、配線抵
抗と静電容量を抑えて、長距離伝送時の信号遅延を小さ
くしている。ここでは、ブロック間配線層７，８を縦配
線と横配線の各１層とし、合計２層を想定しているが、
必ずしもこれに限定されない。

【００３２】以上説明したように、実施の形態１におけ
る半導体集積回路チップによれば、図１のブロック内配
線層５とブロック間配線層７との間に電源配線層６を設
けたので、ブロック内配線層４，５とブロック間配線層
７，８の間のクロストークを防ぐことができ、その結果
として高速動作が可能となる。

【００３３】また、実施の形態１における半導体集積回
路チップによれば、図１の電源配線層６は、ブロック間
配線層７と８の間及びブロック間配線層７の配線相互間
の静電容量も制限するので、ブロック間配線層７と８の
間及びブロック間配線層７内でのクロストークによる遅
延も抑えることが可能となり、動作を高速化することが
できる。

【００３４】さらに、実施の形態１における半導体集積
回路チップによれば、図１の電源配線層６にチップ全面
を覆う電源金属を設けることによって、半導体集積回路
チップ自体から発生する熱の排出速度が速くなり、チッ
プ温度の上昇を抑えることができるので、温度上昇によ
る配線抵抗の増大と、これによる遅延増加を制限するこ
とができる。特に、上記したブロック間配線層７，８に
ついては、主な熱源である半導体基板１の表面との間に
電源配線層６が設けられているため、これによって配線
温度の上昇が抑えられ、高速信号伝送が可能となる。

【００３５】また、本実施の形態１のように、ブロック
内配線層５とブロック間配線層７との間に電源配線層６
を設ける場合は、上下信号を接続するために電源配線に
あける開口をそれ程多く必要とせず、電源配線層６の面
積をあまり取られずに済むため、半導体集積回路チップ
のほぼ全面を覆う電源金属が設け易くなるという利点が
ある。

【００３６】実施の形態２．図２は、この発明の実施の
形態２である半導体集積回路チップの多層配線構造を示
す部分断面図である。

【００３７】図２における半導体集積回路チップの特徴
的な構成は、２層毎の信号配線層として、ブロック内配
線層２，３、ブロック内配線層４，５、および、ブロッ
ク間配線層７，８の間に、電源配線層６と１０とがそれ
ぞれ設けられている点にある。

【００３８】これは、上記実施の形態１では、電源配線
層６が１つのみであったので（図１参照）、例えば、Ｖ
ＤＤとＧＮＤの両電源配線をこの層に設けたとすると、
それぞれの配線幅が制限されるが、この実施の形態２で
は、２つの電源配線層６，１０を設けたため、ＶＤＤと
ＧＮＤを各１層ずつ電源配線層を使用して、ほぼチップ
全面を電源金属などで被覆することが可能となり、電源
電圧の安定性や熱の排出などの面に優れ、信号配線層間
におけるクロストークや配線抵抗の増大を抑えて配線遅
延の変化を防ぎ、高速信号伝送が可能となる。

【００３９】また、この実施の形態２によれば、図示し
ていないが、信号配線層１層毎に電源配線層を１層設け
るようにすれば、信号配線層間のクロストークをほぼ完
全に防止することができる。

【００４０】なお、この実施の形態２における半導体集
積回路チップでは、一定の信号配線層数（ここでは、１
層または２層）毎に電源配線層を１層設ける場合、電源
配線層の割合を多くすれば性能を向上させることができ
るが、製造コストが増加するため、基本的には費用対効
果を考慮し、状況に応じて適切な割合を決定すれば良
い。

【００４１】しかし、信号配線層３層以上に対して電源
配線層１層を設けるようにすると、３層のうちの真中の
層については、電源配線層の効果がほとんど及ばないこ
とがあり、また、上下の層が同じ方向（共に縦方向か、
共に横方向）に走るため、相互に影響を与え易いことを
考えると、上記したように、信号配線層を２層毎、ある
いは、１層おきに電源配線層を設けることが好ましく、
効果的である。

【００４２】実施の形態３．図３は、この発明の実施の
形態３である半導体集積回路チップの多層配線構造を示
す部分断面図である。

【００４３】図３における半導体集積回路チップの特徴
的な構成は、電源配線層６，１０の２層を連続して設け
た点にある。そして、ここでは、電源配線層６と１０の
それぞれにＶＤＤとＧＮＤが接続され、この連続した２
層の電源配線層６，１０は、ブロック内配線層５とブロ
ック間配線層７の間に設けられている。

【００４４】このように、実施の形態３における半導体
集積回路チップによれば、図３に示すように、連続した
２層の電源配線層６，１０にＶＤＤとＧＮＤを接続した
ので、半導体集積回路チップ上にＶＤＤ−ＧＮＤ間によ
るコンデンサが形成され、半導体集積回路チップ上にお
いて電源電圧が安定化し、これによる動作の高速化が可
能となる。

【００４５】

【発明の効果】以上説明したように、この発明によれ
ば、複数の信号配線層間の少なくとも一つに電源配線層
を設けたので、信号配線層間のクロストークを防止し、
性能を向上させることができる。

【００４６】つぎの発明によれば、電源配線層を少なく
ともブロック内配線層とブロック間配線層との境界部分
に設けたので、ブロック内配線層とブロック間配線層と
の間のクロストークを防止し、性能を向上させることが
できる。

【００４７】つぎの発明によれば、信号配線層の２層毎
に電源配線層を設けたので、全信号配線層についてクロ
ストークを防止し、さらに性能を向上させることができ
る。

【００４８】つぎの発明によれば、信号配線層と電源配
線層とを１層おきに交互に設けたので、配線層間のクロ
ストークをほぼ完全に防止することができ、より一層性
能を向上させることができる。

【００４９】つぎの発明によれば、電源配線層を２層連
続して設け、互いに種類の異なる電源に接続したので、
２つの電源配線層によってコンデンサが実現され、チッ
プ上の電源電圧が安定化して、性能を向上させることが
できる。

【００５０】つぎの発明によれば、電源配線層にほぼチ
ップ全面を覆う電源金属を設けたので、チップから発生
する熱を迅速に排出できるようになり、温度上昇による
配線抵抗の増大や遅延増加を防止し、性能を向上させる
ことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である半導体集積回
路チップの多層配線構造を示す部分断面図である。

【図２】 この発明の実施の形態２である半導体集積回
路チップの多層配線構造を示す部分断面図である。

【図３】 この発明の実施の形態３である半導体集積回
路チップの多層配線構造を示す部分断面図である。

【図４】 多層配線初期の従来の半導体集積回路チップ
の配線構造例を示す断面図である。

【図５】 近年の半導体集積回路チップの配線構造例を
示す断面図である。

【図６】 最近実用化されてきた半導体集積回路チップ
の配線構造例を示す断面図である。

【符号の説明】

１ 半導体基板、２〜５ ブロック内配線層、６ 電源
配線層、７，８ ブロック間配線層、９ 絶縁膜、１０
電源配線層、２１ 半導体基板、２２〜２５配線層、
２６ 電源配線層、２７ 絶縁膜、２８〜３１ ブロッ
ク内配線層、３２，３３ ブロック間配線層。

フロントページの続き Ｆターム(参考） 5F038 BH16 BH19 CA17 CD02 CD03 CD05 CD09 CD12 CD13 CD20 EZ09 EZ20 5F064 DD24 EE02 EE09 EE14 EE16 EE19 EE23 EE26 EE42 EE43 EE46 EE47 EE48 EE52 HH06

Claims (6)

【特許請求の範囲】
1. 【請求項１】 少なくとも一部に半導体が使用され、複
   数の配線層を積層して構成された半導体集積回路チップ
   において、 前記複数の配線層には、 主として信号配線に使用する信号配線層と、 これら信号配線層間の少なくとも一つに、主として電源
   配線に使用する電源配線層とを設けたことを特徴とする
   半導体集積回路チップ。
2. 【請求項２】 前記信号配線層を少なくともブロック内
   配線層とブロック間配線層とに分けて積層し、 前記電源配線層を少なくとも前記ブロック内配線層と前
   記ブロック間配線層との境界部分に設けたことを特徴と
   する請求項１に記載の半導体集積回路チップ。
3. 【請求項３】 前記信号配線層の２層毎に、前記電源配
   線層を設けたことを特徴とする請求項１または２に記載
   の半導体集積回路チップ。
4. 【請求項４】 前記信号配線層と、前記電源配線層とを
   １層おきに交互に設けたことを特徴とする請求項１また
   は２に記載の半導体集積回路チップ。
5. 【請求項５】 前記電源配線層を２層連続して設け、互
   いに種類の異なる電源に接続したことを特徴とする請求
   項１または２に記載の半導体集積回路チップ。
6. 【請求項６】 前記電源配線層に、ほぼチップ全面を覆
   う電源金属を設けたことを特徴とする請求項１〜５のい
   ずれか一つに記載の半導体集積回路チップ。